KR19980043665A - 내장 메모리 장치 - Google Patents

Abstract

본 발명은 내장 메모리 장치를 공개한다. 그 장치는 제어신호에 응답하여 메모리 내부의 신호를 버퍼하여 내부 출력 노드로 출력하기 위한 출력 버퍼, 상기 제어신호의 반전된 신호 및 테스트 신호를 비논리곱하기 위한 비논리곱 수단, 상기 비논리곱 수단의 출력신호에 응답하여 상기 내부 출력 노드를 프리차아지하기 위한 프리차아지 수단, 상기 프리차아지 수단의 출력신호를 소정시간 지연하여 전달하기 위한 지연수단, 상기 테스트 신호에 응답하여 상기 지연수단의 출력신호를 전달하기 위한 제1전송수단, 상기 제1전송수단의 출력신호가 제1기준전압과 제2기준전압사이에 있을 때 제1상태의 신호를 발생하고 상기 제1 및 2기준전압의 범위를 벗어나서 존재할 때 제2상태의 신호를 발생하기 위한 전압 레벨 감지수단, 상기 전압 레벨 감지수단에 의해서 발생된 신호의 글리치를 제거하여 인에이블 신호를 발생하기 위한 인에이블 신호 발생수단, 상기 테스트 신호에 응답하여 상기 인에이블 신호를 전송하기 위한 제2전송수단, 및 상기 제2전송수단의 출력신호에 응답하여 인에이블되고 상기 제1전송수단의 출력신호를 칩의 외부로 출력하기 위한 입/출력 셀로 구성되어 있다. 따라서, 테스트시에 무효한 데이타의 출력을 방지할 수 있다.

Description

내장 메모리 장치

본 발명은 내장 메모리 장치에 관한 것으로, 특히 테스트 모드시 입/출력 셀 제어신호가 입/출력 셀의 입력 데이타보다 먼저 도달함에 의한 무효 데이타의 출력을 방지할 수 있는 내장 메모리 장치에 관한 것이다.

메모리가 전체 칩의 일부분으로 내장되는 내장 메모리 장치에서는 정상 동작 모드에서 메모리가 발생하는 출력 데이타는 내장된 로직 부분으로 전달된다. 내장된 메모리의 출력 데이타가 로직 부분의 데이타 버스에 연결될 경우에는 로직 부분에서 발생한 데이타와의 충돌을 방지하기 위해서 버스를 구동하는 소정의 제어신호를 이용하여 내장 메모리 장치의 데이타 출력버퍼를 비활성화시킴으로써 데이타 버스를 구동시키지 않는다.

전체 칩에 내장되어 있는 메모리를 테스트하기 위해서는 보통 직접 억세스 모드(direct access mode)라는 방법을 사용한다. 직접 억세스 모드에서는 내장된 메모리의 동작을 테스트하기 위하여 내장된 메모리에서 발생하는 출력 데이타를 정상 동작 모드에서 로직 부분이 사용하던 입/출력 셀을 이용하여 칩의 외부로 출력하게 된다. 이를 위하여 종래에는 메모리의 출력 데이타와 정상 동작 모드에서 로직 부분이 출력하는 데이타를 로직 부분의 데이타 멀티플렉서를 사용하여 입/출력 셀의 입력 데이타를 발생시키고 또한 내장된 메모리의 출력 데이타 버퍼를 제어하기 위하여 사용하던 제어신호와 정상 동작모드에서 로직 부분이 입/출력 셀을 제어하기 위하여 사용하던 제어신호를 로직 부분의 멀티플렉서를 이용하여 입/출력 셀의 제어신호를 발생시켰다. 결국, 직접 억세스 모드에서는 입/출력 셀의 입력 데이타로 메모리가 발생한 내부 출력 데이타가 로직 부분의 멀티플렉서를 거친 데이타를 사용하게 되며 입/출력 셀의 제어신호로는 메모리의 데이타 출력버퍼를 제어하는 신호의 로직 부분의 멀티플렉서를 거친 제어신호를 사용하게 된다.

보통 내장 메모리 장치의 로직 부분은 자동 배치, 자동 배선을 이용하여 레이아웃을 하므로써 레이아웃에 걸리는 시간을 최소화하는데 역점을 두고 있다. 따라서, 메모리가 발생한 내부 데이타가 멀티플렉서를 거쳐 입/출력 셀에 이르는 경로보다 메모리의 내부 데이타를 노드를 구동하기 위한 제어신호의 경로가 더 길어서 입/출력 셀에 유효한 데이타보다 먼저 오게되면 내부 데이타 노드는 전기적으로 플로팅 상태이지만 입/출력 셀은 이 데이타가 0이든 1이든 내부 데이타 노드의 현재의 전압을 감지하여 입/출력 셀을 구동하게 되며 따라서 칩의 외부 핀에는 내부 데이타 노드의 상태와 다른 무효한 데이타가 발생하게 된다. 이렇게 발생한 무효한 데이타는 메모리가 발생하는 내부 데이타 노드까지의 정상 동작 모드의 속도를 측정하는데 큰 장애가 된다.

도1은 종래의 내장 메모리 장치의 테스트 모드에서의 입/출력 셀의 입력 데이타 및 제어신호 발생회로를 나타내는 것으로, 인버터(10), NAND게이트(12), AND게이트(14), PMOS트랜지스터(16), NMOS트랜지스터들(22, 26), 3상태 버퍼(28), 내부 배선(20, 24), 및 칩 외부의 핀(30)으로 구성되어 있다.

정상 동작 모드에서 내부 데이타 노드는 내부 메모리가 발생하는 내부 출력 버퍼 제어신호에 의하여 구동되고 이는 로직 부분에 전달된다. 메모리 테스트 모드에서는 메모리가 발생한 내부 데이타를 멀티플렉서(22)를 통하여 입/출력 셀의 입력 데이타로 사용하고 내부 데이타 노드를 구동하는 내부 데이타 출력 버퍼를 구동하기 위하여 사용하던 신호를 멀티플렉서(22)를 통하여 입/출력 셀을 구동한다. 이 때, 내부 배선 길이들(20, 24)의 차이에 의하여 데이타보다 입/출력 셀 제어신호가 먼저 입/출력 셀에 도착하게 되면 입/출력 셀은 칩 외부의 핀(30)을 구동하여 무효한 데이타가 발생하게 된다.

도2는 도1에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 하이레벨의 신호(PTRST)에 응답하여 입력신호(IN)가 인버터(10), NAND게이트(12), AND게이트(14), PMOS트랜지스터(16), 및 NMOS트랜지스터(18)로 구성된 메모리의 출력 버퍼를 통과하여 출력신호(OUT)를 발생한다. 이 신호(OUT)는 내부 배선(20)을 통하여 지연되어 내부 로직 부분으로 출력되고 이 때, 테스트 모드 신호(TM)가 하이레벨이면, NMOS트랜지스터들(22, 26)이 온되고 이 신호(OUT)는 NMOS트랜지스터(22)를 통하여 전달된다. 이 신호(D)는 입/출력 셀(28)로 입력되는데 신호(PTRST)가 내부 배선(24) 및 NMOS트랜지스터(26)에 의해서 지연된 신호(PTRST_IO)가 하이레벨이면 입/출력 셀(28)이 인에이블되어 신호(POUT)를 발생한다. 그리고, 이 신호(POUT)는 외부의 핀(30)으로 전달되게 된다. 그런데, 도2의 신호(POUT)의 파형에 점선으로 나타낸 것과 같은 무효 데이타가 발생할 수 있다는 단점이 있었다. 이와같은 무효 데이타의 발생은 입/출력 셀의 제어신호가 데이타보다 먼저 입/출력 셀에 도달하기 때문이다. 또한, 메모리가 발생하는 내부 데이타 노드의 출력 파형(POUT)이 왜곡되어 발생하게 됨으로 정상 동작 모드에서의 메모리 내부 노드의 속도를 예측하는데 있어서 큰 어려움을 주게된다.

본 발명의 목적은 내장된 메모리의 테스트 모드시 발생할 수 있는 내부 데이타 노드와 다른 형태의 칩 외부의 출력파형을 피하고 같은 형태의 칩 외부의 출력 파형을 발생함으로써 테스트상의 어려움을 제거할 수 있는 내장 메모리 장치를 제공하는데 있다.

이와같은 목적을 달성하기 위한 내장 메모리 장치는 제어신호에 응답하여 메모리 내부의 신호를 버퍼하여 내부 출력 노드로 출력하기 위한 출력 버퍼, 상기 제어신호의 반전된 신호 및 테스트 신호를 비논리곱하기 위한 비논리곱 수단, 상기 비논리곱 수단의 출력신호에 응답하여 상기 내부 출력 노드를 프리차아지하기 위한 프리차아지 수단, 상기 프리차아지 수단의 출력신호를 소정시간 지연하여 전달하기 위한 지연수단, 상기 테스트 신호에 응답하여 상기 지연수단의 출력신호를 전달하기 위한 제1전송수단, 상기 제1전송수단의 출력신호가 제1기준전압과 제2기준전압사이에 있을 때 제1상태의 신호를 발생하고 상기 제1 및 2기준전압의 범위를 벗어나서 존재할 때 제2상태의 신호를 발생하기 위한 전압 레벨 감지수단, 상기 전압 레벨 감지수단에 의해서 발생된 신호의 글리치를 제거하여 인에이블 신호를 발생하기 위한 인에이블 신호 발생수단, 상기 테스트 신호에 응답하여 상기 인에이블 신호를 전송하기 위한 제2전송수단, 및 상기 제2전송수단의 출력신호에 응답하여 인에이블되고 상기 제1전송수단의 출력신호를 칩의 외부로 출력하기 위한 입/출력 셀을 구비한 것을 특징으로 한다.

도1은 종래의 내장 메모리 장치의 테스트 모드에서의 입/출력 셀의 입력 데이타 및 제어신호 발생회로를 나타내는 것이다.

도2는 도1에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도이다.

도3은 본 발명의 내장 메모리 장치의 테스트 모드에서의 입/출력 셀의 입력 데이타 및 제어신호 발생회로를 나타내는 것이다.

도4는 도3의 전압 레벨 감지기의 실시예의 회로도이다.

도5는 도3에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도이다.

이하, 첨부된 도면을 참고로 하여 본 발명의 내장 메모리 장치를 설명하면 다음과 같다.

도3은 본 발명의 내장 메모리 장치의 테스트 모드에서의 입/출력 셀의 입력 데이타 및 제어신호 발생회로를 나타내는 것으로, 인버터들(40, 50), NAND게이트들(42, 52), AND게이트(44), PMOS트랜지스터들(46, 54), NMOS트랜지스터들(48, 58, 64), 내부 배선(56), 전압 레벨 감지기(60), 글리치 제거기(62), 3상태 인버터(66), 및 외부의 핀(68)으로 구성되어 있다.

도4는 도3의 전압 레벨 감지기(60)의 실시예의 회로도로서, PMOS트랜지스터들(80, 82, 84), NMOS트랜지스터들(86, 88, 90, 92), 인버터(94), 및 NAND게이트(96)로 구성되어 있다.

도5는 도3에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 도5를 이용하여 도3에 나타낸 회로의 동작을 설명하면 다음과 같다.

하이레벨의 신호(PTRST)에 응답하여 내부 입력 신호(IN)를 버퍼하여 출력신호(OUT)를 발생한다. NAND게이트(52)는 인버터(50)에 의해서 반전된 로우레벨의 신호 및 테스트 신호(TM)를 비논리곱하여 하이레벨의 신호를 발생한다. 이 신호에 응답하여 PMOS트랜지스터(54)는 오프된다. PMOS트랜지스터(54)는 프리차아지 트랜지스터로서 내부 데이타 노드를 구동하지 않을 때 내부 데이타 노드를 소정의 하이 임피이던스 상태로 프리차아지하기 위하여 사용되고, 내부 데이타 노드를 구동할 때는 오프되어 내부 데이타 노드는 1 또는 0의 값을 가지게 된다. 버퍼회로의 출력신호(OUT)는 내부 배선(56) 및 NMOS트랜지스터(58)를 통하여 지연되어 전송된다. 전압 레벨 감지기(60)는 NMOS트랜지스터(58)의 출력신호(D)를 입력하여 소정의 정하여진 레벨과 비교하게 되는데 출력신호(D)가 기준전압(Vref1)과 기준전압(Vref2)사이에 있을 경우에만 로우레벨의 출력신호(Vout)를 발생하고 출력신호(D)가 기준전압들의 범위를 벗어나서 존재하게 되면 하이레벨의 신호를 발생한다. 그래서, 전압 레벨 감지기(60)의 출력신호(Vout)에는 글리치 성분이 포함되게 된다. 글리치 제거기(62)는 내부 데이타 노드가 0에서 1로 천이하거나 1에서 0으로 천이할 때 발생하는 글리치를 제거하기 위한 것이고 이는 내부 데이타 노드가 0이나 1에서 소정의 하이 임피이던스 레벨로 천이할 때는 동작하지 않으며 간단한 로직 회로를 이용하여 용이하게 구현할 수 있다. 입/출력 셀(66)은 NMOS트랜지스터(64)를 통하여 전달되는 신호(PTRST_IO)에 응답하여 인에이블되어 NMOS트랜지스터(58)의 출력신호(D)를 외부의 핀(68)으로 출력하게 된다. 이렇게 하면 버퍼의 출력신호가 지연되어 입/출력 셀(66)에 도착한 상태를 감지하여 입/출력 셀(66)의 제어신호를 발생함으로써 무효한 데이타 출력을 방지할 수 있고 이는 메모리 테스트 상의 무효 데이타 발생으로 인한 어려움을 해결할 수 있다.

따라서, 종래에는 테스트시에 내부 데이타 버퍼를 제어하던 신호의 지연된 신호를 이용하여 입/출력 셀을 제어하였으나, 본 발명에서는 내부 데이타 노드를 세가지 다른 전압 레벨을 가질 수 있게 하여 놓고 이 신호의 배선에 의하여 지연된 신호의 전압 레벨을 감지하여 제어신호를 발생한다. 따라서, 칩 외부의 무효 데이타의 발생을 방지할 수 있다.

따라서, 본 발명의 내장 메모리 장치는 테스트시에 입/출력 셀을 제어하는 제어신호를 입/출력 셀의 입력신호보다 느리게 도달시킴으로써 무효한 데이타의 발생을 방지할 수 있다.

Claims (1)

1. 제어신호에 응답하여 메모리 내부의 신호를 버퍼하여 내부 출력 노드로 출력하기 위한 출력 버퍼; 상기 제어신호의 반전된 신호 및 테스트 신호를 비논리곱하기 위한 비논리곱 수단; 상기 비논리곱 수단의 출력신호에 응답하여 상기 내부 출력 노드를 프리차아지하기 위한 프리차아지 수단; 상기 프리차아지 수단의 출력신호를 소정시간 지연하여 전달하기 위한 지연수단; 상기 테스트 신호에 응답하여 상기 지연수단의 출력신호를 전달하기 위한 제1전송수단; 상기 제1전송수단의 출력신호가 제1기준전압과 제2기준전압사이에 있을 때 제1상태의 신호를 발생하고 상기 제1 및 2기준전압의 범위를 벗어나서 존재할 때 제2상태의 신호를 발생하기 위한 전압 레벨 감지수단; 상기 전압 레벨 감지수단에 의해서 발생된 신호의 글리치를 제거하여 인에이블 신호를 발생하기 위한 인에이블 신호 발생수단; 상기 테스트 신호에 응답하여 상기 인에이블 신호를 전송하기 위한 제2전송수단; 및 상기 제2전송수단의 출력신호에 응답하여 인에이블되고 상기 제1전송수단의 출력신호를 칩의 외부로 출력하기 위한 입/출력 셀을 구비한 것을 특징으로 하는 내장 메모리 장치.