KR19980042675A - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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KR19980042675A
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hole
wiring
interlayer insulating
insulating film
film
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오가사하라시게오
타카하시시게루
오카노리아키
미키타다야스
히로시마마사히토
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가나이쓰토무
가부시키가이샤히타치세이사쿠쇼
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Abstract

제1 층간절연막에 스루홀을 형성할 때, 지름이 작은 스루홀과 지름이 큰 스루홀을 별개의 공정으로 형성함으로써, 지름이 작은 스루홀과 지름이 큰 스루홀을 정상적인 형상으로 가공한다. 또한, 지름이 큰 스루홀의 측벽의 단면 형상을 순(順) 테이퍼 형상으로 한다. 또한, 제1 층간절연막에 스루홀을 형성할 때 지름이 작은 스루홀을 형성한 후, 지름이 작은 스루홀에 플러그 전극을 매립하고, 그 후 지름이 큰 스루홀을 형성한다. 또한, 지름이 작은 스루홀과 지름이 큰 스루홀을 가지는 제1 층간절연막에 플러그 전극을 형성할 때, 퇴적한 제1 도전막을 에치백해서 지름이 작은 스루홀에 플러그 전극을 형성한 후, 지름이 큰 스루홀의 측벽에 잔존한 제1 도전막의 에치백 잔량을 제거한다.

Description

반도체 집적회로장치 및 그 제조방법
본 발명은, 반도체 집적회로장치의 제조기술에 관한 것으로서, 특히 반도체 기판상에 형성된 층간절연막에 상하의 배선간을 접속하는 스루홀을 형성하는 프로세스에 적용하여 유효한 기술에 관한 것이다.
반도체 집적회로장치로서, 예를들면 게이트 어레이(gate array) 방식을 채용하는 논리 LSI가 있다. 이 게이트 어레이 방식을 채용하는 논리 LSI는, 예를들면 반도체 칩의 주면 중앙부에 매트릭스(matrix) 형태로 배치된 다수의 기본 셀로 구성되는 논리부를 구비하고 있다. 이 논리부의 외측에는 복수의 입출력(I/O) 버퍼(buffer)회로가 논리부를 둘러싸도록 배치된다. 입출력 버퍼회로의 더 외측, 즉 반도체 칩의 최외주부(最外周部)에는 외부장치와의 전기적인 접속을 취하기 위한 본딩패드(bonding pad)(외부 접속단자)가 복수 배치된다. 이들 본딩패드는 입출력 버퍼회로의 배열에 대응하는 위치에 배치된다.
근래, 이러한 종류의 게이트 어레이 방식을 채용하는 논리 LSI는, 게이트(논리회로)의 대규모화에 따른 외부 접속단자수의 증가에 대응하기 위해 본딩패드를 반도체 칩의 외주를 따라 2열 혹은 3열로 배치함과 동시에, 각 열(列) 사이에서 본딩패드의 위치를 반피치 어긋나는 지그재그 배열방식을 채용하고 있다. 이 지그재그 배열방식에 의하면, 본딩패드의 실효적인 피치가 축소되기 때문에 동일 사이즈의 반도체 칩에 보다 많은 본딩패드를 형성하는 것이 가능해진다. 또, 본딩패드를 지그재그 배열로 한 논리 LSI에 대해서는 일본 공개특허공보 평3-1734331호 공보 등에 기재되어 있다.
그런데, 상기와 같은 지그재그 배열방식을 채용해서 본딩패드의 피치를 축소한 경우는, 본딩패드와 내부회로를 접속하는 배선(이하, 인출배선이라 한다)의 피치도 축소되기 때문에 인접한 인출배선끼리의 결합용량이 커지게 되어 배선지연이 증대한다는 문제가 생긴다.
또한, 반도체 소자의 미세화에 따라서 배선이 미세하게 되어 가면, 상기 인출배선의 전류밀도 증가에 의한 EMD(Electro Migration Destory) 내성의 저하나 배선저항 증가에 의한 전압강하라는 문제가 생기고, 전원(Vcc, GND)선이나 대전류가 흐르는 신호선과 본딩패드를 인출배선을 통해서 접속하는 것이 곤란하게 된다.
공지로 된 기술은 아니지만, 본 발명자들은 상기한 문제를 해결하기 위해 다음과 같은 수단을 생각해냈다.
이 논리 LSI는, 3층 이상의 배선층을 가지고 있고, 반도체 칩의 외주부를 따라 본딩패드를 복수 열(列) 배치하며, 외측 열의 본딩패드와 내측 열의 본딩패드를 지그재그 형태로 배치한다. 그리고, 내측 열의 본딩패드와 내부회로를 전기적으로 접속하는 제1 인출배선을 적어도 최상층의 배선을 포함하는 1층 또는 복수 층(層)의 배선으로 구성한다. 또한, 외측 열의 본딩패드와 내부회로를 전기적으로 접속하는 제2 인출배선을 상기 제1 인출배선과는 다른 층의 복수 층의 배선으로 구성하여 그 단면적을 제1 인출배선의 단면적과 거의 같게 한다.
예를들면 배선층이 3층인 경우는, 최상층의 제3층째 배선으로 본딩패드와 제1 인출배선을 구성하고, 제2층째 배선과 제1층째 배선으로 제2 인출배선을 구성한다. 그리고, 제1 인출배선(제3층째 배선)의 단면적을 제2 인출배선(제2층째 배선과 제1층째 배선)의 단면적과 거의 같게 한다. 또한, 배선층이 5층인 경우는, 예를들면 최상층의 제5층째 배선과 제4층째 배선으로 본딩패드와 제1 인출배선을 구성하고, 제3층째 배선과 제2층째 배선과 제1층째 배선으로 제2 인출배선을 구성한다. 그리고, 제1 인출배선(제5층째 배선과 제4층째 배선)의 단면적을 제2 인출배선(제3층째 배선과 제2층째 배선과 제1층째 배선)의 단면적과 거의 같게 한다.
이 논리 LSI의 배선 구조에 대해서는, 본 출원에 의해 1997년 4월 17일자로 미국특허청에 출원한 US 출원번호 08/838,260에 기재되어 있고, 여기에 그 내용을 참고로 삽입한다.
이렇게 하면, 외측 열의 본딩패드의 인출배선(제2 인출배선)과 내측 열의 본딩패드의 인출배선(제1 인출배선)은, 서로 다른 층에 형성되어 있기 때문에, 본딩패드의 피치를 축소하더라도 인접한 인출배선끼리의 결합용량이 증대하는 일은 없다. 또한, 예를들면 배선층이 3층인 경우, 내측 열의 본딩패드의 인출배선(제1 인출배선)은 최상층 배선인 제3층째 배선으로 구성하기 때문에, 그 폭을 좁게해도 막 두께를 두껍게 하는 것으로 EMD 내성의 저하나 배선저항의 증가를 방지할 수 있다. 또한, 외측 열의 본딩패드의 인출배선(제2 인출배선)은 2층의 배선(제2층째 배선과 제1층째 배선)으로 구성하기 때문에, 각각의 배선 폭이 미세하더라도 실효적인 단면적은 배선 2개분으로 되어 EMD 내성의 저하나 배선저항의 증가를 방지할 수 있다.
또한, 외측 열의 본딩패드의 인출배선을 흐르는 전류밀도와 내측 열의 본딩패드의 인출배선을 흐르는 전류밀도는 거의 같게 되기 때문에, 반도체 칩의 외주부를 따라 배치되는 본딩패드 열(列)중에서 전원(Vcc, GND)선이나 대전류가 흐르는 신호선에 접속하는 본딩패드를 임의로 선택할 수 있어 자동배치 배선시스템을 사용한 논리설계의 자유도를 향상한다. 즉, 게이트 어레이 방식을 채용하는 논리 LSI에 있어서, 전원선이나 신호선에 접속하는 본딩패드를 임의로 선택하여도 그 성능이 변하는 것은 아니다.
본 발명자들이 검토한 상기와 같은 인출배선 구조는, 외측 열의 본딩패드와 인출배선(제2 인출배선)을 서로 다른 층에 형성하기 때문에, 양자를 전기적으로 접속하는 수단이 필요하게 된다. 예를들면, 상술한 3층 배선의 예에서는 제2층째 배선과 제1층째 배선으로 구성되는 제2 인출배선과 제3층째 배선으로 구성되는 외측 열의 본딩패드를 접속하고자 하면, 인출배선의 일단을 본딩패드의 하부까지 연장하고, 본딩패드의 바로 아래의 층간절연막에 형성한 스루홀을 통해서 양자를 전기적으로 접속하지 않으면 안된다.
이 경우, 본 발명자들이 검토한 스루홀의 구조는, 일예로서 도 41에 나타낸 것이 된다. 또, 도 41(a)는 본딩패드의 평면도, 도 41(b)는 단면도이다.
이 예에서는, 본딩패드(40)의 바로 아래에 다수의 스루홀(41,42)이 매트릭스 형태로 배치된다. 제2층째 배선(44)과 제1층째 배선(43)은 제1 층간절연막(45)에 형성된 스루홀(41)을 통해서 전기적으로 접속되고, 본딩패드(40)와 제2층째 배선(44)은 제2 층간절연막(46)에 형성된 스루홀(42)을 통해서 전기적으로 접속된다. 스루홀(41)은 내부회로의 제2층째 배선과 제1층째 배선을 접속하는 스루홀과 거의 같은 지름을 가지고 있고, 스루홀(42)은 내부회로의 제3층째 배선과 제2층째 배선을 접속하는 스루홀과 거의 같은 지름을 가지고 있다. 내부회로의 스루홀은 서브 미크론(㎛)의 미세한 지름을 가지고 있기 때문에, 스루홀(41,42)도 서브 미크론(㎛)의 미세한 지름을 가지고 있다. 이와 같은 미세한 지름을 가지는 스루홀은 그 내부에서 배선용 도전막의 스텝 커버리지(step coverage)가 저하하기 때문에, 상하의 배선간의 접속신뢰성을 확보하기 위해 W(텅스텐) 등의 플러그(47)가 매립된다.
그러나, 본딩패드(40)의 바로 아래에 미세한 지름을 가지는 다수의 스루홀(41,42)을 매트릭스 형태로 배치하는 상기의 구조는, 와이어를 본딩할 때 본딩패드(40)의 강도가 저하하기 쉽고, 와이어와 본딩패드(40)와의 접착성이 나쁘게 된다는 결점이 있다.
스루홀의 제2 구조는, 도 42에 나타낸 것이다. 또, 도 42(a)는 본딩패드의 평면도, 도 42(b)는 그 단면도이다. 이 예에서는, 본딩패드(40)의 강도저하를 방지하기 위해 미세한 지름을 가지는 스루홀(41,42)을 본딩패드(40)의 주변부에만 배치하고, 중앙부에는 배치하지 않도록 한다.
그러나, 본 발명자들이 검토한 결과, 상기의 구조는 반도체 칩의 양부를 판정하는 검사공정에서 본딩패드(40)에 프로브(probe)가 닿았을 때 그 충격으로 본딩패드(40)의 하부의 층간절연막(제1 층간절연막45, 제2 층간절연막46)에 크랙(crack)이 발생하기 쉬운 것을 알았다. 이것은, 플러그(47), 층간절연막(45,46), 배선(43,44)의 경도가 다른 것에 기인하고 있다고 생각된다.
스루홀의 제3 구조는 도 43에 나타낸 것이다. 이 예에서는 본딩패드(40)와 인출배선(48)을 접속하는 스루홀(49)의 지름을 본딩패드(40)의 지름과 거의 같게 한다. 본딩패드(40)는 수십 미크론(㎛)의 지름을 가지고 있기 때문에, 이 경우는 스루홀(49)의 지름도 수십 미크론(㎛)이 된다. 이 구조는 본딩패드(40)와 인출배선(48)이 넓은 면적에서 직접 접촉하기 때문에, 상술한 도 41이나 도 42에 나타낸 구조에 비해 본딩패드(40)의 강도를 대폭 향상한다.
그런데, 상기의 구조는 도 44에 나타낸 바와 같이 본딩패드(40)의 하부의 스루홀(49)의 지름(l')이 수십 미크론(㎛)의 크기인 것에 비해서, 내부회로의 스루홀(50)의 지름(l)은 서브 미크론으로 미세하기 때문에, 층간절연막(46)을 에칭해서 이들 대소(大小)의 스루홀(49,50)을 동시에 형성하고자 하면, 지름이 큰 스루홀(49)의 중앙부 부근에 층간절연막(46)의 에치 잔량(에칭 잔재)(46a)이 발생하고, 본딩패드(40)와 인출배선(48)의 접속이 불충분하게 되는 것을 알았다.
지름이 큰 스루홀(49)의 일부에 층간절연막(46)의 에치 잔량(46a)이 발생하는 것은, 다음과 같은 이유에 의한 것이라고 생각된다. 즉, 층간절연막에 스루홀을 형성하는 경우는 막의 퇴적과 에칭을 병행해서 행하는 이방성 에칭이 사용되지만, 이 이방성 에칭에서는 막의 퇴적량과 에칭량과의 비(比)를 스루홀의 지름에 맞추어 조정하는 것으로 정상적인 형상의 스루홀을 얻고 있다. 그 때문에, 층간절연막(46)에 지름이 다른 스루홀(49,50)을 동시에 형성할 때, 막의 퇴적량과 에칭량과의 비(比)를 지름이 큰 스루홀(49)에 맞추어 최적화 하면, 지름이 작은 스루홀(50)의 형성이 불충분하게 된다. 다른 한편, 이 비를 지름이 작은 스루홀(50)에 맞추어 최적화 하면, 스루홀(49)의 내부에서 층간절연막(46)의 에칭량이 부족하여 상술한 에칭 잔량(46a)이 발생한다.
또한, 층간절연막에 지름이 다른 대소의 스루홀을 형성한 후, 이들 스루홀의 내부에 W 등의 플러그를 동시에 매립하는 경우에도, W막의 에치백량을 지름이 작은 스루홀에 맞추어 최적화 하면, 지름이 큰 스루홀의 측벽에 W막의 에치백 잔량(에치백 잔재)이 발생하고, 이것이 박리되면 이물질로 되어 배선간의 단락을 일으킨다.
즉, 스루홀의 내부에 W의 플러그를 매립하는데에는, 도 45에 나타낸 바와 같이, 미리 지름이 다른 대소의 스루홀(49,50)을 형성한 층간절연막(46)상에 CVD(Chemical Vapor Deposition)법으로 W막(51)을 그 막 두께(d)가 l/2 d 이 되도록 퇴적한다. 이때, 스루홀(49,50)의 내부에는 종방향 및 횡방향으로부터 균등하게 W막(51)을 퇴적하기 위해 W막(51)의 막 두께를 d로 한 경우, 지름이 d의 2배보다도 작은 스루홀(50)(l/2 d)의 내부에는 W막(51)이 완전히 매립되고, 그 표면이 평탄하게 된다. 이것에 대해서, 예를들면 본딩패드부와 같이 지름이 d의 2배보다도 큰 스루홀(49)(l/2 d)의 내부에는 W막(51)이 완전히 매립되지 않기 때문에, 표면이 평탄하게 되지 않는다. 그 때문에, 도 46에 나타낸 바와 같이, 이 상태에서 지름이 작은 스루홀(50)의 내부에 플러그(51a)가 형성되도록 한 조건으로 에치백을 행하면 지름이 큰 스루홀(49)의 내부에서 W막(51)의 에칭량이 부족하기 때문에, 측벽에는 W막(51)의 에치백 잔량(51b)이 발생한다.
본 발명의 목적은, 층간절연막에 지름이 다른 대소의 스루홀을 형성할 때 가공정밀도를 향상시키는 기술을 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부된 도면으로부터 명백하게 될 것이다.
도 1은 본 발명의 실시형태 1인 CMOS 게이트 어레이가 형성된 반도체 칩의 사시도,
도 2는 본 발명의 실시형태 1인 CMOS 게이트 어레이의 기본 셀(cell)을 나타내는 평면도,
도 3(a)는 본 발명의 실시형태 1인 CMOS 게이트 어레이의 내측 열(列)의 본딩패드, 입출력 버퍼회로 및 그들을 접속하는 인출배선을 나타내는 사시도,
도 3(b)는 도 3(a)의 주요부 평면도,
도 4(a)는 본 발명의 실시형태 1인 CMOS 게이트 어레이의 외측 열의 본딩패드, 입출력 버퍼회로 및 그들을 접속하는 인출배선을 나타내는 사시도,
도 4(b)는 도 4(a)의 주요부 평면도,
도 5는 본 발명의 실시형태 1인 CMOS 게이트 어레이에서 지그재그(zigzag) 형태로 배열된 3개의 본딩패드를 나타내는 사시도,
도 6(a), 도 6(b)는 본 발명의 실시형태 1인 CMOS 게이트 어레이의 주요부를 나타내는 반도체 칩의 단면도,
도 7(a), 도 7(b)는 본 발명의 실시형태 1인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 8은 본 발명의 실시형태 1인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 9는 본 발명의 실시형태 1인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 10은 본 발명의 실시형태 1인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 11은 본 발명의 실시형태 1인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 12는 본 발명의 실시형태 1인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 13은 본 발명의 실시형태 1인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 14는 본 발명의 실시형태 1인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 15는 본 발명의 실시형태 1인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 16은 본 발명의 실시형태 1인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 17은 본 발명의 실시형태 1인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 18은 본 발명의 실시형태 1인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 19는 본 발명의 실시형태 1인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 20은 본 발명의 실시형태 1인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 21은 본 발명의 실시형태 2인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 22는 본 발명의 실시형태 2인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 23은 본 발명의 실시형태 2인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 24는 본 발명의 실시형태 2인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 25는 본 발명의 실시형태 2인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 26은 본 발명의 실시형태 2인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 27은 본 발명의 실시형태 2인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 28은 본 발명의 실시형태 2인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 29는 본 발명의 실시형태 2인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 30은 본 발명의 실시형태 3인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 31은 본 발명의 실시형태 3인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 32는 본 발명의 실시형태 3인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 33은 본 발명의 실시형태 3인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 34는 본 발명의 실시형태 3인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 35는 본 발명의 실시형태 4인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 36은 본 발명의 실시형태 4인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 37은 본 발명의 실시형태 4인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 38은 본 발명의 실시형태 4인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 39는 본 발명의 실시형태 4인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 40은 본 발명의 실시형태 4인 CMOS 게이트 어레이의 제조방법을 나타내는 반도체 칩의 주요부 단면도,
도 41(a)는 본 발명자가 검토한 본딩패드와 인출배선을 접속하는 스루홀의 구조를 나타내는 평면도,
도 41(b)는 도 41(a)의 단면도,
도 42(a)는 본 발명자가 검토한 본딩패드와 인출배선을 접속하는 스루홀의 구조를 나타내는 평면도,
도 42(b)는 도 42(a)의 단면도,
도 43은 본 발명자가 검토한 본딩패드와 인출배선을 접속하는 스루홀의 구조를 나타내는 평면도,
도 44는 본 발명자가 검토한 본딩패드와 인출배선을 접속하는 스루홀의 구조를 나타내는 단면도,
도 45는 본 발명자가 검토한 본딩패드와 인출배선을 접속하는 스루홀의 구조를 나타내는 단면도,
도 46은 본 발명자가 검토한 본딩패드와 인출배선을 접속하는 스루홀의 구조를 나타내는 단면도,
도 47은 본 발명의 다른 실시형태인 배선간을 접속하는 스루홀부의 구조를 나타내는 단면도,
도 48은 본 발명의 다른 실시형태인 CMOS 게이트 어레이의 주요부를 나타내는 반도체 칩의 단면도이다.
도면의 주요 부분에 대한 부호의 설명
1 반도체 칩,
1A 반도체 기판,
2 기본 셀,
3 입출력(I/O) 버퍼회로,
4,4A,4B 본딩패드(외부 접속단자),
4C,4D 제3층째 배선,
5A,5B 인출배선,
6 필드산화막,
7n n형 웰,
7p p형 웰,
8 게이트 전극,
9,9B,9C,9D 제1층째 배선,
10,10B,10C,10D 제2층째 배선,
11b 스루홀,
12b 스루홀,
13b 스루홀,
14 게이트 산화막,
15 p형 반도체 영역(소스 영역, 드레인 영역),
16 산화실리콘막,
17,18,19 콘택트 홀,
20,24 플러그,
20A,24A W막,
21 제1 층간절연막,
22,23 스루홀,
24B 에치백 잔량,
25 제2 층간절연막,
26,27 스루홀,
28 플러그,
29 패시베이션막,
30 와이어,
31 포토레지스트,
41,42 스루홀,
43 제1층째 배선,
44 제2층째 배선,
45 제1 층간절연막,
46 제2 층간절연막,
46a 에치 잔량,
47 플러그,
48 인출배선,
49,50 스루홀,
51 W막,
51a 플러그,
51b 에치백 잔량,
52∼56 포토레지스트,
Qn n채널형 MISFET,
Qp p채널형 MISFET.
본원에 있어서, 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
(1) 본 발명의 반도체 집적회로장치의 제조방법은,
층간절연막의 제1 영역을 에칭해서 상대적으로 지름이 작은 제1 스루홀을 형성하는 공정과,
상기 층간절연막의 제2 영역을 에칭해서 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정을 포함한다.
이와 같이, 지름이 작은 스루홀과 지름이 큰 스루홀을 별개의 공정으로 형성한다.
본 발명의 반도체 집적회로장치의 제조방법은 상기 제2 스루홀의 측벽에 순 (順) 테이퍼(taper)를 형성한다.
본 발명의 반도체 집적회로장치의 제조방법은 제1 스루홀을 이방성 에칭으로 형성하고, 제2 스루홀을 등방성 에칭으로 형성한다.
(2) 본 발명의 반도체 집적회로장치의 제조방법은,
층간절연막의 제1 영역을 에칭해서 상대적으로 지름이 작은 제1 스루홀을 형성하는 공정과,
상기 층간절연막상에 퇴적한 제1 도전막을 에치백해서 상기 제1 스루홀의 내부에 플러그 전극을 형성하는 공정과,
상기 플러그 형성공정의 후 상기 층간절연막의 제2 영역을 에칭해서 상대적으로 큰 제2 스루홀을 형성하는 공정과,
상기 층간절연막상에 제2 도전막을 퇴적한 후 상기 제2 도전막을 패터닝해서 제2층째 배선을 형성하는 공정을 포함한다.
본 발명의 반도체 집적회로장치의 제조방법은 상기 제1 스루홀의 지름이 상기 제1 도전막의 막 두께의 2배 이하이고, 상기 제2 스루홀의 지름이 상기 제1 도전막의 막 두께의 2배 이상이다.
이와 같이, 지름이 작은 스루홀에 플러그 전극을 매립한 후 지름이 큰 스루홀을 형성한다.
(3) 본 발명의 반도체 집적회로장치의 제조방법은,
층간절연막의 제1 영역 및 제2 영역을 에칭해서 제1 영역에 상대적으로 지름이 작은 제1 스루홀과 제2 영역에 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
상기 층간절연막상에 퇴적한 제1 도전막을 에치백해서 상기 제1 스루홀의 내부에 플러그 전극을 형성하는 공정과,
상기 제2 스루홀의 측벽에 잔존한 상기 제1 도전막의 에치백 잔량을 제거하는 공정을 포함한다.
이와 같이, 제1 도전막을 에치백해서 지름이 작은 스루홀에 플러그 전극을 매립하는 공정과, 지름이 큰 스루홀의 측벽에 잔존한 에치백 잔량을 제거하는 공정을 별개의 공정으로 행한다.
(발명의 실시형태)
이하, 본 발명의 실시형태를 도면을 사용해서 상술한다. 또, 실시형태를 설명하기 위해 전(全) 도면에 있어서, 동일한 기능을 가지는 것은 동일한 부호를 붙여 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태의 반도체 집적회로장치는 3층 배선구조를 가지는 CMOS(Complementary Metal Oxide Semiconductor) 게이트 어레이이다. 이 CMOS 게이트 어레이가 형성된 반도체 칩을 도 1에 나타낸다.
반도체 칩(1)의 주면 중앙부에는 게이트 어레이의 논리부를 구성하는 다수의 기본 셀(2)이 도면의 X 방향 및 Y 방향을 따라서 매트릭스 형태로 배치되어 있다. 각 기본 셀(2)은, 도 2에 나타낸 바와 같이, n채널형 MISFET(Metal Insulator Semiconductor Field Effect Transistor)(Qn)와 p채널형 MISFET(Metal Insulator Semiconductor Field Effect Transistor)(Qp)를 소정 수(數) 조합하여 구성되고, 각 기본 셀(2)내의 MISFET간 및 기본 셀(2)간을 논리 설계에 의거해서 결선함으로써, 소망의 논리기능이 실현되도록 되어 있다. 기본 셀(2)의 일부를 구성하는 n채널형 MISFET(Qn)는 p형 웰(7p)의 주면상에 형성되고, 다결정 실리콘으로 이루어지는 게이트 전극(8)을 가지고 있다. 또한, 기본 셀(2)의 다른 일부를 구성하는 p채널형 MISFET(Qp)는 n형 웰(7n)의 주면상에 형성되고, 다결정 실리콘으로 이루어지는 게이트 전극(8)을 가지고 있다.
본 실시형태의 CMOS 게이트 어레이는, 예를들면 제1층째 배선과 제2층째 배선이 신호선을 구성하고, 제3층째 배선이 전원배선(Vcc(전원전압) 및 GND(기준전압))과 본딩패드(외부 접속단자)용 도전층을 구성하고 있다. 또한, 제1층째 배선과 제3층째 배선이 주로 X 격자 좌표로 배치되고, 제2층째 배선이 주로 Y 격자 좌표로 배치되어 있다. 제1∼제3층째 배선은, 예를들면 알루미늄(Al) 합금으로 이루어진다. GND는 예를들면 0V 이고, Vcc는 예를들면 1.8∼5V 이다. 즉, Vcc는 GND보다도 높은 전위를 가진다.
상기 논리부의 주위에는 복수의 입출력(I/O) 버퍼회로(3)가 논리부를 둘러싸도록 배치되어 있다. 각 입출력 버퍼회로(3)는 상기 기본 셀(2)과 같이, n채널형 MISFET와 p채널형 MISFET를 소정 수 조합해서 구성되어 있고, 이들 MISFET간의 결선 패턴을 바꾸는 것에 의해 입력 버퍼회로, 출력 버퍼회로 또는 쌍방향성 버퍼회로 등의 회로기능이 실현되도록 되어 있다.
상기 입출력 버퍼회로(3)의 주위, 즉 반도체 칩(1)의 최외주부에는 외부장치와의 전기적인 접속을 취하기 위한 본딩패드(외부 접속단자)(4)가 복수 배치되어 있다. 이들 본딩패드(4)는 입출력 버퍼회로(3)의 배열에 대응하는 위치에 배치되어 있고, 각 본딩패드(4)와 그것에 대응하는 입출력 버퍼회로(3)는 후술하는 인출배선을 통해서 전기적으로 접속되어 있다.
본 실시형태의 CMOS 게이트 어레이는 논리회로의 대규모화에 따라 외부 접속단자수의 증가에 대응하기 위해, 상기 본딩패드(4)를 반도체 칩(1)의 각 변을 따라서 2열로 배치함과 동시에 내측 열의 본딩패드(4A)의 위치와 외측 열의 본딩패드(4B)의 위치를 반피치 어긋나는 지그재그 배열방식을 채용하고 있다. 또한, 본 실시형태의 CMOS 게이트 어레이는 상기 2열로 배치된 본딩패드(4)(내측 열의 본딩패드4A 및 외측 열의 본딩패드4B)를 제3층째 배선으로 구성함과 동시에, 내측 열의 본딩패드(4A)와 입출력 버퍼회로(3)를 접속하는 인출배선을 제3층째 배선으로 구성하고, 외측 열의 본딩패드(4B)와 입출력 버퍼회로(3)를 접속하는 인출배선을 제1층째배선과 제2층째 배선으로 구성하고 있다. 즉, 내측 열의 본딩패드(4A)의 인출배선과 외측 열의 본딩패드(4B)의 인출배선은 서로 다른 층의 배선으로 구성되어 있다.
도 3(a)는 내측 열의 본딩패드(4A), 입출력 버퍼회로(3) 및 그들을 접속하는 인출배선(5A)을 나타내는 사시도, 도 3(b)는 도 3(a)의 본딩패드(4A), 인출배선(5A)을 나타내는 평면도, 도 4(a)는 외측 열의 본딩패드(4B), 입출력 버퍼회로(3) 및 그들을 접속하는 인출배선(5B)을 나타내는 사시도, 도 4(b)는 도 4(a)의 본딩패드(4B), 인출배선(5B)을 나타내는 평면도, 도 5는 지그재그 형태로 배열된 3개의 본딩패드(4B,4A,4B)를 나타내는 사시도이다. 이들 도면에는 본딩패드(4A,4B), 인출배선(5A,5B) 및 그들을 접속하는 스루홀만을 나타내고, 입출력 버퍼회로(3)의 배선이나 절연막의 도시는 생략하고 있다.
도 3(a), 도 3(b)에 나타낸 바와 같이, 내측 열의 본딩패드(4A)와 입출력 버퍼회로(3)를 접속하는 인출배선(5A)은 제3층째 배선으로 구성되고, 본딩패드(4A)와 일체로 형성되어 있다. 인출배선(5A)과 입출력 버퍼회로(3)의 제1층째 배선(9A)은 입출력 버퍼회로(3)의 일단부에서, 제2층째 배선(10A)을 통해서 전기적으로 접속되어 있다.
제2층째 배선(10A)과 제1층째 배선(9A)은 입출력 버퍼회로(3)의 일단부에서, 그들을 전기적으로 분리하는 제1 층간절연막에 형성된 복수개의 스루홀(12a)을 통해서 전기적으로 접속되어 있다. 또한, 제3층째 배선으로 구성된 인출배선(5A)과 제2층째 배선(10A)은 동일하게 입출력 버퍼회로(3)의 일단부에서, 그들을 전기적으로 분리하는 제2 층간절연막에 형성된 복수개의 스루홀(13a)을 통해서 전기적으로 접속되어 있다. 스루홀(12a,13a)의 각각은 서브 미크론(㎛)의 미세한 지름을 가지고 있고, 그 내부에는 W(텅스텐)의 플러그가 매립되어 있다.
도 4(a), 도 4(b)에 나타낸 바와 같이, 외측 열의 본딩패드(4B)와 입출력 버퍼회로(3)를 접속하는 인출배선(5B)은, 입출력 버퍼회로(3)의 일단부로부터 본딩패드(4B)의 하부까지 연장되는 제1층째 배선(9B)과, 동일하게 입출력 버퍼회로(3)의 일단부로부터 본딩패드(4B)의 하부까지 연장되는 제2층째 배선(10B)으로 구성되어 있다. 제2층째 배선(10B)은, 제1층째 배선(9B)과 거의 동일한 패턴으로 형성되어 제1층째 배선(9B)과 겹쳐지도록 배치되어 있다.
인출배선(5B)을 구성하는 제2층째 배선(10B)과 제1층째 배선(9B)은, 입출력 버퍼회로(3)의 일단부에서, 그들을 전기적으로 분리하는 제1 층간절연막에 형성된 복수개의 스루홀(12b)을 통해서 전기적으로 접속되어 있다. 스루홀(12b)은 서브 미크론(㎛)의 미세한 지름을 가지고 있고, 그 내부에는 W의 플러그가 매립되어 있다. 또한, 제2층째 배선(10B)과 제1층째 배선(9B)은 본딩패드(4B)의 하부에 있어서, 그들을 전기적으로 분리하는 제1 층간절연막에 형성된 1개의 스루홀(11b)(도 4(b))을 통해서 전기적으로 접속되어 있다. 스루홀(11b)은 본딩패드(4B)의 지름과 거의 같은 수십 미크론(㎛)의 지름을 가지고 있고, 제2층째 배선(10B)과 제1층째 배선(9B)은 이 스루홀(11b)의 내부에서 직접 접속되어 있다.
본딩패드(4B)와 인출배선(5B)(의 일부인 제2층째 배선10B)은 본딩패드(4B)의 하부에 있어서, 그들을 전기적으로 분리하는 제2 층간절연막에 형성된 1개의 스루홀(13b)(도 4(b))을 통해서 전기적으로 접속되어 있다. 스루홀(13b)은 본딩패드(4B)와 거의 같은 수십 미크론(㎛)의 지름을 가지고 있고, 본딩패드(4B)와 인출배선(5B)은 이 스루홀(13b)의 내부에서 직접 접속되어 있다.
인출배선(5A)을 구성하는 제3층째 배선의 폭은 약 20㎛, 두께는 약 1㎛이다. 또한, 인출배선(5B)을 구성하는 제2층째 배선(10B)과 제1층째 배선(9B)의 각각의 폭은 20㎛, 두께는 약 0.5㎛이다. 즉, 인출배선(5A)의 단면적과 인출배선(5B)의 단면적은 거의 같다. 따라서, 인출배선(5A)을 흐르는 전류밀도와 인출배선(5B)을 흐르는 전류밀도는 거의 같게 된다. 인출배선(5A)은 1개의 배선(제3층째 배선)으로 구성되어 있지만 그 막 두께가 두껍기 때문에, EMD 내성의 저하나 배선저항의 증가를 방지할 수 있어, 대전류를 흐르게 할 수 있다. 또한, 2개의 배선(제1층째 배선9B 및 제2층째 배선10B)으로 구성된 인출배선(5B)은 각각의 배선(9B,10B)의 단면적이 작아도 실효적인 단면적은 2개분이 되기 때문에, EMD 내성의 저하나 배선저항의 증가를 방지할 수 있어, 대전류를 흐르게 할 수 있다.
이와 같이, 지그재그 패드 구조에 있어서, 인접하는 패드의 인출배선을 다른 층에서 형성하는 구성에 대해서는, 본 출원인에 의해 1997년 4월 17일자로 미국특허청에 출원된 US 특허번호 08/838,260에 기재되어 있고, 여기에 그 내용을 참고로 삽입한다.
도 6(a)는 외측 열의 본딩패드(4B)와 인출배선(5B)(제2층째 배선10B 및 제1층째 배선9B)이 형성된 영역의 반도체 칩(1)의 단면도이다. 도 6(b)는 기본 셀(2)을 구성하는 MISFET(Qn,Qp)가 형성된 영역의 반도체 칩(1)의 단면도이고, 도 48은 내측 열의 본딩패드(4A)와 인출배선(5A)(제3층째 배선)이 형성된 영역의 반도체 칩(1)의 단면도이다.
예를들면, 단결정 실리콘으로 이루어지는 반도체 기판(1A)에는 n형 웰(7n) 및 p형 웰(7p)이 형성되어 있다. 소자분리 영역의 n형 웰(7n) 및 p형 웰(7p)의 표면에는 필드산화막(소자분리 절연막)(6)이 형성되어 있고, 액티브 영역의 n형 웰(7n)에는 입출력 버퍼회로(3)의 일부를 구성하는 p채널형 MISFET(Qp)가 형성되어 있다. p채널형 MISFET(Qp)는 주로 게이트 산화막(14), 게이트 전극(8), 소스 영역(p형 반도체 영역15) 및 드레인 영역(p형 반도체 영역15), 채널형성 영역인 n형 웰(7n)로 구성되어 있다.
p채널형 MISFET 및 n채널형 MISFET(Qp,Qn)의 상부에는 층간절연막인 산화실리콘막(16)을 통해서 제1층째 배선(9,9B,9C,9D)이 형성되어 있다. 인출배선(5B)의 일부를 구성하는 제1층째 배선(9B)의 일단은 산화실리콘막(16)에 형성된 콘택트 홀(17)을 통해서 p채널형 MISFET(Qp)의 p형 반도체 영역(15)과 전기적으로 접속되어 있다. 제1층째 배선(9B)의 타단은 본딩패드(4B)의 하부까지 연장되어 있다. 입출력 버퍼회로(3)의 소자간을 결선하는 제1층째 배선(9C,9D)은 산화실리콘막(16)에 형성된 콘택트 홀(18,19)을 통해서 p채널형 MISFET(Qp)의 p형 반도체 영역(15,15)과 전기적으로 접속되어 있다. 제1층째 배선(9B,9C,9D)과 p채널형 MISFET(Qp)의 p형 반도체 영역(15)을 접속하는 상기 콘택트 홀(17,18,19)의 내부에는 텅스텐(W)의 플러그 전극(이하, 플러그라 한다)(20)이 매립되어 있다. 제1층째 배선(9)은 산화실리콘막(16)에 형성된 콘택트 홀(17,18,19) 및 그곳에 매립된 플러그(20)를 통해서 n채널형 MISFET(Qn)(또는 Qp)의 n형 반도체 영역(15')(또는 15)과 전기적으로 접속되어 있다.
제1층째 배선(9,9B,9C,9D)의 상부에는 제1 층간절연막(21)을 통해서 제2층째 배선(10,10B,10C,10D)이 형성되어 있다. 인출배선(5B)의 다른 일부를 구성하는 제2층째 배선(10B)의 일단은 p채널형 MISFET(Qp)의 상부에 있어서, 제1 층간절연막(21)에 형성된 스루홀(12b)을 통해서 제1층째 배선(9B)과 전기적으로 접속되어 있다. 또한, 제2층째 배선(10B)의 다른 일단은 본딩패드(4B)의 하부에 있어서, 제1 층간절연막(21)에 형성된 스루홀(11b)을 통해서 제1층째 배선(9B)과 전기적으로 접속되어 있다. 입출력 버퍼회로(3)의 제2층째 배선(10,10C,10D)은 제1 층간절연막(21)에 형성된 스루홀(22,23)을 통해서 제1층째 배선(9,9C,9D)과 전기적으로 접속되어 있다. 제2층째 배선(10B)과 제1층째 배선(9B)을 접속하는 한쪽의 스루홀(12b)의 내부 및 제2층째 배선(10,10C,10D)과 제1층째 배선(9,9C,9D)을 접속하는 스루홀(22,23)의 내부에는 W의 플러그(24)가 매립되어 있다. 제2층째 배선(10B)과 제1층째 배선(9B)을 접속하는 다른쪽의 스루홀(11b)의 내부에는 플러그는 매립되어 있지 않다.
제2층째 배선(10,10B,10C,10D)의 상부에는 제2 층간절연막(25)을 통해서 본딩패드(4B) 및 제3층째 배선(4C,4D)이 형성되어 있다. 본딩패드(4B)는 제2 층간절연막(25)에 형성된 스루홀(13b)을 통해서 인출배선(5B)(의 일부를 구성하는 제2층째 배선10B)과 전기적으로 접속되어 있다. 전원배선(Vcc 또는 GND)을 구성하는 제3층째 배선(4C,4D)은 제2 층간절연막(25)에 형성된 스루홀(26,27)을 통해서 제2층째 배선(10,10C,10D)과 전기적으로 접속되어 있다. 제3층째 배선(4C,4D)과 제2층째 배선(10,10C,10D)을 접속하는 스루홀(26,27)의 내부에는 W의 플러그(28)가 매립되어 있다. 본딩패드(4B)와 인출배선(5B)을 접속하는 스루홀(13b)의 내부에는 플러그는 매립되어 있지 않다. 본딩패드(4B)( 및 동도에는 나타나 있지 않은 본딩패드4A)의 표면을 제거한 반도체 기판(1)의 최상부에는 패시베이션막(passivation film)(29)이 형성되어 있다. 이와같이 본딩패드(4B) 형성영역에 있어서, 스루홀(11b,13b)내에는 층간절연막(21,25)이 형성되어 있지 않고, 배선층(9B,10B,4B)을 적층한 구성이다.
다음에, 상기와 같이 구성된 CMOS 게이트 어레이의 제조방법을 주로 도 7∼도 20(외측 열의 본딩패드4B와 인출배선5B이 형성된 영역의 단면도)을 사용해서 설명한다. 도 7(b)는 도 6(b)에 대응하는 영역의 단면도이다.
우선, 도 7(a), 도 7(b)에 나타낸 바와 같이, 예를들면 p형 단결정 실리콘으로 이루어지는 반도체 기판(1A)의 n형 웰(7n) 형성영역에 n형 불순물(예를들면, 인(P))을 이온 주입하여 n형 웰(7n)을 형성한다. p형 웰(7p) 형성영역에 p형 불순물,예를들면, 붕소(B)를 이온 주입하여 p형 웰(7p)을, n형 웰(7n)을 둘러싸도록 형성한다. 그 후, 소자 분리영역의 n형 웰(7n) 및 p형 웰(7p)의 표면에, 예를들면 LOCOS법으로 필드산화막(6)을 형성한다. 계속해서, 액티브 영역의 n형 웰(7n)의 표면에 게이트 산화막(14)을 형성한 후, 반도체 기판(1A)상에 예를들면 CVD법으로 퇴적한 다결정 실리콘막을 패터닝하여 p채널형 MISFET(Qp) 및 n채널형 MISFET(Qn)의 게이트 전극(8)을 형성한다. 게다가, p채널형 MISFET 형성영역에 있어서, 이 게이트 전극(8)의 양측의 n형 웰(7n)에 p형 불순물(예를들면 붕소(B))을 이온 주입하여 p채널형 MISFET(Qp)의 소스 영역(p형 반도체 영역15) 및 드레인 영역(p형 반도체 영역15)을 형성한다. n채널형 MISFET(Qn) 형성영역에 있어서, n형 불순물 예를들면 인(P) 또는 비소(As)를 이온 주입하여 n채널형 MISFET(Qn)의 소스 및 드레인 영역(n형 반도체 영역15')을 p형 웰(7p)내에 형성한다. 이하, 도 6(a) 및 도 7(a)에 나타낸 단면도에 대응하는 영역을 도 8∼도 20에 나타내고 있다.
다음에, 도 8에 나타낸 바와 같이, 반도체 기판(1A)상에 예를들면 CVD법으로 퇴적한 산화실리콘막(16)의 표면을, 예를들면 CMP(Chemical Mechanical Polishing; 화학적 기계연마)법으로 평탄화한 후, 포토레지스트(31)를 마스크로 하여 p채널형 MISFET(Qp)의 소스 영역(p형 반도체 영역15) 및 드레인 영역(p형 반도체 영역15)의 상부의 산화실리콘막(16)을 에칭함으로써, 콘택트 홀(17,18,19)을 형성한다. 콘택트 홀(17,18,19)은, 예를들면 평면적으로 보아 정사각형의 형상이고, 그 지름(l1)은 각각 약 0.4㎛이다.
다음에, 포토레지스트(31)를 제거한 후, 도 9에 나타낸 바와 같이, 산화실리콘막(16)의 상부에 CVD법으로 W(텅스텐)막(20A)을 퇴적한다. 이때, 콘택트 홀(17,18,19)의 내부에 W막(20A)을 완전히 매립하기 위해서는 W막(20A)의 막 두께(d1)를 콘택트 홀(17,18,19)의 지름(l1)의 1/2보다도 크게 한다(d1l1/2).
다음에, 도 10에 나타낸 바와 같이, 이 W막(20A)을 에치백해서 콘택트 홀(17,18,19)의 내부에 플러그(20)를 형성한 후, 도 11에 나타낸 바와 같이, 산화실리콘막(16)의 상부에 스퍼터링법으로 퇴적한 Al 합금막을 패터닝해서 제1층째 배선(9,9B,9C,9D)을 형성한다. 제1층째 배선(9,9B,9C,9D)의 선폭과 막 두께는 각각 약 20㎛, 약 0.5㎛이다.
다음에, 도 12에 나타낸 바와 같이, 제1층째 배선(9,9B,9C,9D)의 상부에 CVD법으로 산화실리콘막을 퇴적해서 제1 층간절연막(21)을 형성하고, 이어서 그 표면을 CMP법으로 평탄화한 후, 포토레지스트(52)를 마스크로 하여 p채널형 MISFET(Qp)의 상부의 제1 층간절연막(21)을 에칭함으로써, 평면적으로 보아 대략 정사각형 형상의 스루홀(12b,22,23)을 형성한다. 제1 층간절연막(21)의 막 두께는 약 1㎛이고, 스루홀(12b,22,23)의 지름(l2)은 각각 약 0.4㎛이다.
다음에, 포토레지스트(52)를 제거한 후, 도 13에 나타낸 바와 같이, 상기 도 9 및 도 10에 나타낸 방법에 따라 제1 층간절연막의 상부에 CVD법으로 막 두께(d2)(d2l2/2)가 되도록 퇴적한 W막을 에치백해서 스루홀(12b,22,23)의 내부에 플러그(24)를 형성한다. 계속해서 도 14에 나타낸 바와 같이, 포토레지스트(53)를 마스크로 하여 나중에 본딩패드(4B)가 형성되는 영역의 제1 층간절연막(21)을 에칭함으로써, 스루홀(11b)을 형성한다. 스루홀(11b)의 지름(l11)은 약 90㎛이다. 여기서, 스루홀(11b)의 지름(l11)은 스루홀(12b,22,23)보다도 크고 동시에, 막 두께 d2인 W막의 막 두께의 2배보다 크다(l11/2 d2).
이와 같이, 본 실시형태의 제조방법은, 제1 층간절연막(21)에 스루홀(11b,12b,22,23)을 형성할 때, 지름이 작은 스루홀(12b,22,23)과 지름이 큰 스루홀(11b)을 별개의 공정으로 형성한다. 이것에 의해, 각각의 스루홀의 지름에 맞춘 최적의 조건으로 에칭을 행할 수 있기 때문에, 지름이 작은 스루홀(12b,22,23)과 지름이 큰 스루홀(11b)을 모두 정상적인 형상으로 가공할 수 있다. 또한, 이것에 의해 지름이 큰 스루홀(11b)의 일부에 제1 층간절연막(21)의 에치 잔량이 발생하는 일도 없다.
또한, 본 실시형태의 제조방법은 지름이 작은 스루홀(12b,22,23)의 내부에 W의 플러그(24)를 매립한 후, 지름이 큰 스루홀(11b)을 형성한다. 즉, 지름이 작은 스루홀(12b,22,23)에 플러그(24)를 매립할 때에는 지름이 큰 스루홀(11b)은 아직 형성되어 있지 않다. 이것에 의해, W막의 에치백량을 지름이 작은 스루홀(12b,22,23)에 맞추어 최적화한 경우에도, 지름이 큰 스루홀(11b)의 측벽에 W막의 에치백 잔량이 발생하는 일은 없다.
다음에, 포토레지스트(53)를 제거한 후, 도 15에 나타낸 바와 같이, 제1 층간절연막(21)의 상부에 스퍼터링법으로 퇴적한 Al 합금막을 패터닝해서 제2층째 배선(10,10B,10C,10D)을 형성한다. 제2층째 배선(10,10B,10C,10D)의 선폭과 막 두께(d10)는 각각 약 20㎛, 약 0.5㎛이다. 제2층째 배선(10B)에 의해, 이 제2층째 배선(10B)과 상기 제1층째 배선(9B)으로 구성되는 인출배선(5B)을 완성한다. 여기서, 제2층째 배선(10,10B,10C,10D)의 막 두께(d10)는 지름이 큰 스루홀(11b)의 지름(l11)의 1/2보다 작다(l11/2 d10).
인출배선(5B)을 구성하는 제2층째 배선(10B)과 제1층째 배선(9B)은 p채널형 MISFET(Qp)의 상부의 제1 층간절연막(21)에 형성된 지름이 작은 스루홀(12b)과 나중에 본딩패드(4B)가 형성되는 영역의 제1 층간절연막(21)에 형성된 지름이 큰 스루홀(11b)을 통해서 전기적으로 접속된다. 또한, 제2층째 배선(10,10C)은 제1 층간절연막(21)에 형성된 지름이 작은 스루홀(22)을 통해서 제1층째 배선(9,9C)과 전기적으로 접속되고, 제2층째 배선(10,10D)은 제1 층간절연막(21)에 형성된 지름이 작은 스루홀(23)을 통해서 제1층째 배선(9,9D)과 전기적으로 접속된다.
다음에, 도 16에 나타낸 바와 같이, 제2층째 배선(10,10B,10C,10D)의 상부에 CVD법으로 산화실리콘막을 퇴적해서 제2 층간절연막(25)을 형성하고, 이어서 그 표면을 CMP법으로 평탄화한 후, 포토레지스트(54)를 마스크로 한 에칭으로 제2층째 배선(10C)의 상부의 제2 층간절연막(25)에 스루홀(26)을 형성하고, 제2층째 배선(10D)의 상부의 제2 층간절연막(25)에 스루홀(27)을 형성한다. 제2 층간절연막(25)의 막 두께는 약 1㎛이고, 스루홀(26,27)의 지름(l3)은 각각 약 0.4㎛이다. 스루홀(26,27)은 평면에서 보아 대략 정사각형의 형상이다.
다음에, 포토레지스트(54)를 제거한 후, 도 17에 나타낸 바와 같이, 상기 도 9 및 도 10에 나타낸 방법에 따라 제2 층간절연막(25)의 상부에 CVD법으로 막 두께(d3)(d3l3/2)가 되도록 퇴적한 W막을 에치백해서 스루홀(26,27)의 내부에 플러그(28)를 형성한다. 계속해서, 도 18에 나타낸 바와 같이, 포토레지스트(55)를 마스크로 하여 나중에 본딩패드(4B)가 형성되는 영역의 제2 층간절연막(25)을 에칭함으로써, 스루홀(11b)의 상부에 스루홀(13b)을 형성한다. 스루홀(13b)의 지름(l13)은 스루홀(11b)의 지름(l11)과 같은 약 90㎛이다. 여기서, 스루홀(13b)의 지름(l13(=l11))은 스루홀(26,27)의 지름(l3)보다도 크고 동시에, 막 두께 d3인 W막의 막 두께의 2배보다도 크다(l13/2 d3).
이와 같이, 본 실시형태의 제조방법은, 제2 층간절연막(25)에 스루홀(13b,26,27)을 형성할 때, 지름이 작은 스루홀(26,27)과 지름이 큰 스루홀(13b)을 별개의 공정으로 형성한다. 이것에 의해, 각각의 스루홀의 지름에 맞춘 최적의 조건으로 에칭을 행할 수 있기 때문에, 지름이 작은 스루홀(26,27)과 지름이 큰 스루홀(13b)을 모두 정상적인 형상으로 가공할 수 있다. 또한, 이것에 의해 지름이 큰 스루홀(13b)의 일부에 제2 층간절연막(25)의 에칭 잔량이 발생하는 일도 없다.
또한, 본 실시형태의 제조방법은 지름이 작은 스루홀(26,27)의 내부에 W의 플러그(28)를 매립한 후, 지름이 큰 스루홀(13b)을 형성한다. 이것에 의해, W막의 에칭량을 지름이 작은 스루홀(26,27)에 맞추어 최적화한 경우에도, 지름이 큰 스루홀(13b)의 측벽에 W막의 에치백 잔량이 발생하는 일은 없다.
다음에, 포토레지스트(55)를 제거한 후, 도 19에 나타낸 바와 같이, 제2 층간절연막(25)의 상부에 스퍼터링법으로 퇴적한 Al 합금막을 패터닝해서 본딩패드(4B)와 제3층째 배선(4C,4D)을 형성한다. 본딩패드(4B) 및 제3층째 배선(4C,4D)을 구성하는 Al 합금막의 막두께(d4)는 약 1㎛이다. 본딩패드(4B)는 제2 층간절연막(25)에 형성된 지름이 큰 스루홀(13b)을 통해서 인출배선(5B)과 전기적으로 접속된다. 또한, 제3층째 배선(4C)은 제2 층간절연막(25)에 형성된 지름이 작은 스루홀(26)을 통해서 상기 제2층째 배선(10C)과 전기적으로 접속되고, 제3층째 배선(4D)은 제2 층간절연막(25)에 형성된 지름이 작은 스루홀(27)을 통해서 상기 제2층째 배선(10D)과 전기적으로 접속된다. 여기서, 제3층째 배선(4C,4D)의 막 두께(d4)는 지름이 큰 스루홀(13b)의 지름(l13(=l11))의 1/2보다 작다(l13/2 d4).
그 후, 도 20에 나타낸 바와 같이, 본딩패드(4B) 및 제3층째 배선(4C,4D)의 상부에, 예를들면 CVD법으로 퇴적한 산화실리콘막과 질화실리콘막으로 이루어지는 패시베이션막(29)을 형성한 후, 본딩패드(4B)의 상부의 패시베인션막(29)을 에칭으로 제거함으로써, 본 실시형태의 CMOS 게이트 어레이를 완성한다. 이 본딩패드(4B) 에는 후의 와이어 본딩공정에서 Au(금)의 와이어(30)가 본딩된다. 도시한 바와 같이, 본딩패드(4B)의 하부에는 인출배선(5B)의 일부인 제2층째 배선(10B)이 넓은 면적에서 본딩패드(4B)와 접촉하고, 제2층째 배선(10B)의 하부에는 인출배선(5B)의 다른 일부인 제1층째 배선(9B)이 넓은 면적에서 제2층째 배선(10B)과 접촉하고 있다. 즉, 본딩패드(4B)는 실질적으로 3층의 도전막(본딩패드4B, 제2층째 배선10B 및 제1층째 배선9B)을 기밀하게 적층한 구조로 되어 있기 때문에, 본딩 강도가 매우 높다.
상기한 제조방법에 의하면, 지름이 작은 스루홀과 지름이 큰 스루홀을 별개의 공정으로 형성함으로써, 각각의 스루홀의 지름에 맞춘 최적의 조건으로 층간절연막을 에칭할 수 있기 때문에, 지름이 작은 스루홀과 지름이 큰 스루홀을 모두 정상적인 형상으로 가공할 수 있다. 또한, 지름이 큰 스루홀의 일부에 층간절연막의 에치 잔량이 발생하는 일도 없다.
또한, 상기한 제조방법에 의하면, 지름이 작은 스루홀의 내부에 W의 플러그를 매립한 후 지름이 큰 스루홀을 형성함으로써, W막의 에치백량을 지름이 작은 스루홀에 맞추어 최적화한 경우에도, 지름이 큰 스루홀의 측벽에 W막의 에치백 잔량이 발생하는 일은 없다. 이것에 의해, 상하의 배선간의 접속신뢰성을 향상하기 때문에, CMOS 게이트 어레이의 제조 수율을 향상한다.
상기한 제조방법에 의하면, 지름이 작은 스루홀과 지름이 큰 스루홀을 별개의 공정으로 형성하기 때문에, 이들 스루홀을 동시에 형성하는 경우에 비해서 공정수 및 포토마스크의 수가 증가한다. 그러나, 본딩패드(4B)의 하부에 배치되는 지름이 큰 스루홀(11b,13b)을 형성할 때 사용하는 포토마스크와 본딩패드(4B)의 상부의 패시베이션막(29)을 에칭으로 제거할 때 사용하는 포토마스크를 공용함으로써, 포토마스크 매수의 증가를 억제할 수 있다.
또한, 도 6(a), 도 6(b)에 나타낸 바와 같이, 논리부 및 입출력 버퍼회로(3)에 있어서, 동일한 층간절연막내에 형성되는 스루홀은 각각 동일한 지름 및 개구면적을 가지도록 구성된다. 즉, 산화실리콘막(16)에는 동일한 지름(l1), 동일한 개구면적을 가지는 스루홀(17,18,19)이 형성되고, 제1 층간절연막(21)에는 동일한 지름(l2) 및 개구면적을 가지는 스루홀(22,23,24)이 형성되며, 제2 층간절연막(25)에는 동일한 지름(l3) 및 개구면적을 가지는 스루홀(26,27)이 형성된다. 이것에 의해, 동일한 층간절연막내의 스루홀에 W의 플러그를 매립하는 공정에서 퇴적한 W막의 에치백 조건의 최적화를 용이하게 할 수 있다.
즉, 지름이 작은 스루홀이 다른 복수의 지름(개구면적)을 갖는 경우, 이들 다른 복수의 지름(개구면적)의 스루홀에 동시에 W의 플러그를 매립하도록 에치백을 행하면, W의 플러그가 만족스럽게 매립되지 않는 일이 생긴다. 이것은, 지름(개구면적)에 따라 에치백 조건이 다르기 때문에 생기는 것으로 생각한다.
또, 내측 열의 본딩패드(4A)와 인출배선(5A)(제3층째 배선)이 형성된 영역의 반도체 칩(1)의 주요부 단면도에 대해서는 도 48을 사용해서 후술하지만, 이 영역은 지름이 큰 스루홀(11b,13b)을 형성하지 않아도 되고, 지름이 작은 스루홀(13a,26,27)(지름 l3) 및 스루홀(12a,22,23)(지름 l2)이 형성된다.
(실시형태 2)
상기 실시형태 1의 CMOS 게이트 어레이는, 다음과 같은 제조방법으로도 제조할 수 있다.
우선, 도 21에 나타낸 바와 같이, 상술한 실시형태 1의 프로세스(도 7∼도 12)에 따라서, 제1층째 배선(9,9B,9C,9D)의 상부에 산화실리콘막을 퇴적해서 제1 층간절연막(21)을 형성하고, 이어서 그 표면을 평탄화한 후, 포토레지스트(52)를 마스크로 하여 p채널형 MISFET(Qp)의 상부의 제1 층간절연막(21)을 에칭함으로써, 지름이 작은(약 0.4㎛=l2) 스루홀(12b,22,23)을 형성한다.
다음에, 포토레지스트(52)를 제거한 후, 도 22에 나타낸 바와 같이, 포토레지스트(53)를 마스크로 하여 나중에 본딩패드(4B)가 형성되는 영역의 제1 층간절연막(21)을 에칭함으로써, 지름이 큰(약 90㎛=l11) 스루홀(11b)을 형성한다. 이때, 지름이 작은 스루홀(12b,22,23)은 포토레지스트(53)로 덮어 놓는다.
다음에, 포토레지스트(53)를 제거한 후, 도 23에 나타낸 바와 같이, 제1 층간절연막(21)의 상부에 CVD법으로 W막(24A)을 그 막 두께(d2)가 d2l2/2가 되도록 퇴적하고, 계속해서 도 24에 나타낸 바와 같이 이 W막(24A)을 에치백해서 지름이 작은 스루홀(12b,22,23)의 내부에 플러그(24)를 형성한다. 이때, W막(24A)의 에치백량을 지름이 작은 스루홀(12b,22,23)에 맞추어 최적화한 경우에는, 지름이 큰 스루홀(11b)의 측벽에 W막(24A)의 에치백 잔량(24B)이 발생한다. 여기서, W막(24A)의 막 두께(d2)은 지름이 큰 스루홀(11b)의 지름(l11)의 1/2보다 작다(l11/2 d2).
다음에, 도 25에 나타낸 바와 같이, 스루홀(11b)의 측벽의 에치백 잔량(24B)을 드라이(dry)에칭 또는 웨트(wet)에칭으로 제거한다. 이때, 지름이 작은 스루홀(12b,22,23)의 상부는 포토레지스트(56)로 덮어 놓는다. 계속해서, 포토레지스트(56)를 제거한 후, 도 26에 나타낸 바와 같이, 제1 층간절연막(21)의 상부에 스퍼터링법으로 그 막 두께(d10)가 d102l11가 되도록 퇴적한 Al 합금막을 패터닝해서 제2층째 배선(10,10B,10C,10D)을 형성한다.
다음에, 도 27에 나타낸 바와 같이, 상기 도 21∼도 25와 같은 방법으로 제2층째 배선(10,10B,10C,10D)의 상부에 퇴적한 제2 층간절연막(25)에 지름이 작은 스루홀(26,27)(지름 l3)과 지름이 큰 스루홀(13b)(지름 l13=l11)을 순차 형성한 후, 스루홀(26,27)의 내부에 W의 플러그(28)를 매립하고, 또 스루홀(13b)의 측벽에 남은 W막의 에치백 잔량을 제거한다. 그 후의 프로세스는 상기 실시형태 1과 같다.
상기한 제조방법에 의하면, 지름이 작은 스루홀과 지름이 큰 스루홀을 별개의 공정으로 형성하기 때문에, 상기 실시형태 1과 같이, 지름이 작은 스루홀과 지름이 큰 스루홀을 모두 정상적인 형상으로 가공할 수 있다.
또, 스루홀(11b)의 측벽의 에치백 잔량(24B)이 후공정에서 박리할 염려가 없는 경우에는, 도 28에 나타낸 바와 같이, 이 에치백 잔량(24B)을 제거하지 않고 남긴채 제1 층간절연막(21)의 상부에 제2층째 배선용 Al 합금막(10)을 퇴적한다. 스루홀(11b)의 측벽에 에치백 잔량(24B)을 잔존시킨 경우에는, 스루홀(11b)의 단면 형상이 순 테이퍼 형태로 되기 때문에, 스루홀(11b)의 내부에서 Al 합금막(10)의 스텝 커버리지를 향상한다. 그 후, 상기 도 21∼도 25와 같은 프로세스에 따라서, 도 29에 나타낸 CMOS 게이트 어레이를 형성하거나, 또는 도 29에 있어서, 스루홀(11b)과 같이 스루홀(13b)의 측벽에 에치백 잔량을 잔존시켜도 된다.
(실시형태 3)
본 실시형태의 제조방법은, 우선, 도 30에 나타낸 바와 같이, 상술한 실시형태 1의 프로세스에 따라서, 제1층째 배선(9,9B,9C,9D)의 상부에 산화실리콘막을 퇴적해서 제1 층간절연막(21)을 형성하고, 이어서 그 표면을 평탄화한 후, 포토레지스트(52)를 마스크로 하여 p채널형 MISFET(Qp)의 상부의 제1 층간절연막(21)을 에칭함으로써, 지름이 작은 스루홀(12b,22,23)(지름 l2)을 형성한다.
다음에, 포토레지스트(52)를 제거한 후, 도 31에 나타낸 바와 같이, 포토레지스트(53)를 마스크로 하여 나중에 본딩패드(4B)가 형성되는 영역의 제1 층간절연막(21)을 에칭함으로써, 지름이 큰 스루홀(11b)(지름 l11)을 형성한다. 이때, 제1 층간절연막(21)을 웨트 에칭과 같은 등방성 에칭 혹은 등방성 에칭과 오버 에칭으로 가공함으로써, 스루홀(11b)의 측벽의 단면 형상을 순 테이퍼 형태로 한다. 이때, 지름이 작은 스루홀(12b,22,23)의 상부는 포토레지스트(53)로 덮어 놓는다.
다음에, 포토레지스트(53)를 제거한 후, 도 32에 나타낸 바와 같이, 제1 층간절연막(21)의 상부에 CVD법으로 W막(24A)을 그 막 두께(d2)가 d2l2/2가 되도록 퇴적하고, 계속해서 도 33에 나타낸 바와 같이, 이 W막(24A)을 에치백해서 미세한 지름이 작은 스루홀(12b,22,23)의 내부에 플러그(24)를 형성한다. 이때, 단면 형상을 순 테이퍼 형태로 한 스루홀(11b)의 측벽에는 W막(24A)의 에치백 잔량(24B)이 발생하지 않기 때문에, 이 에치백 잔량(24B)을 에칭으로 제거하기 위한 특별한 공정이 불필요하게 된다. 그 후, 상기 실시형태 1의 프로세스에 따라서 도 34에 나타낸 CMOS 게이트 어레이를 형성한다.
상기한 제조방법에 의하면, 지름이 작은 스루홀과 지름이 큰 스루홀을 별개의 공정으로 형성하기 때문에, 상기 실시형태 1, 2와 같이, 지름이 작은 스루홀과 지름이 큰 스루홀을 모두 정상적인 형상으로 가공할 수 있다. 또한, 지름이 큰 스루홀의 일부에 층간절연막의 에치 잔량이 발생한다든지 W막의 에치백 잔량이 발생하는 일도 없다.
(실시형태 4)
본 실시형태의 제조방법은, 우선, 도 35에 나타낸 바와 같이, 상술한 실시형태 1의 프로세스에 따라서, 제1층째 배선(9,9B,9C,9D)의 상부에 제1 층간절연막(21)을 형성하고, 이어서 그 표면을 평탄화한 후, 포토레지스트(52)를 마스크로 하여 p채널형 MISFET(Qp)의 상부의 제1 층간절연막(21)에 지름이 작은 스루홀(12b,22,23)(지름 l2)을 형성한다.
다음에, 포토레지스트(52)를 제거한 후, 도 36에 나타낸 바와 같이, 포토레지스트(53)를 마스크로 하여 나중에 본딩패드(4B)가 형성되는 영역의 제1 층간절연막(21)을 에칭함으로써, 지름이 큰 스루홀(11b)(지름 l11)을 형성한다. 이때, 지름이 작은 스루홀(12b,22,23)의 상부는 포토레지스트(53)로 덮어 놓는다.
다음에, 도 37에 나타낸 바와 같이, 제1 층간절연막(21)의 상부에 CVD법으로 W막(24A)을 그 막 두께(d2)가 d2l2/2가 되도록 퇴적한 후, 도 38에 나타낸 바와 같이, 지름이 큰 스루홀(11b)의 상부를 개공(開孔)한 포토레지스트(56)를 마스크로 한 에칭으로 이 영역의 W막(24A)을 제거하여 제1층째 배선(9B)을 노출시킨다.
다음에, 포토레지스트(56)를 제거한 후, 도 39에 나타낸 바와 같이, 제1 층간절연막(21)의 상부에 남겨진 W막(24A)을 에치백해서 미세한 지름의 스루홀(12b,22,23)의 내부에 플러그(24)를 형성한다. 이때, 큰 지름의 스루홀(11b)의 상부의 W막(24A)은 이미 제거되어 있기 때문에, 스루홀(11b)의 측벽에 에치백 잔량이 발생하는 일도 없다. 그 후, 상기 실시형태 1의 프로세스에 따라서 도 40에 나타낸 CMOS 게이트 어레이를 형성한다.
상기한 제조방법에 의하면, 지름이 작은 스루홀과 지름이 큰 스루홀을 별개의 공정으로 형성하기 때문에, 상기 실시형태 1∼3과 같이, 지름이 작은 스루홀과 지름이 큰 스루홀을 모두 정상적인 형상으로 가공할 수 있다. 또한, 지름이 큰 스루홀의 일부에 층간절연막의 에치 잔량이 발생한다든지 W막의 에치백 잔량이 발생하는 일도 없다.
이상, 본 발명자에 의해 완성된 발명을 실시형태에 의거해서 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러 가지 변경 가능한 것은 말할 필요도 없다.
상기 실시형태에서는, 3층 배선구조의 CMOS 게이트 어레이에 적용한 경우에 대해서 설명하였지만, 지그재그 배열된 본딩패드를 가지고, 내측 열의 본딩패드의 인출배선과 외측 열의 본딩패드의 인출배선을 다른 층의 배선으로 구성하는 4층 또는 그 이상의 배선구조의 게이트 어레이에도 적용할 수 있다. 또한, 게이트 어레이뿐만 아니라, 임베디드(embedded) 어레이, 셀 베이스 IC 등의 각종 특정용도용 IC에도 적용할 수 있다.
상기 설명에서는, 지름이 큰 스루홀을 본딩패드의 하부의 층간절연막에 형성되는 스루홀, 지름이 작은 스루홀을 내부회로의 층간절연막에 형성되는 스루홀로 하였지만, 본 발명은 본딩패드의 하부의 스루홀의 형성에 한정되는 것은 아니고, 예를들면 내부회로의 층간절연막에 상대적으로 지름이 큰 스루홀과 상대적으로 지름이 작은 스루홀을 형성하는 경우에도 적용할 수 있다.
내부회로의 층간절연막에 형성하는 스루홀의 지름이 3종류 이상인 경우에는 층간절연막상에 퇴적하는 플러그용 도전막의 막 두께를 d로 한 경우에, 지름이 d의 2배보다도 작은 스루홀(내부에 도전막이 완전히 매립되고, 표면이 평탄하게 되는 스루홀)(군(群))을 「지름이 작은 스루홀」로 정의하고, 지름이 d의 2배보다도 큰 스루홀(내부에 도전막이 완전히 매립되지 않고, 표면이 평탄하게 되지 않는 스루홀)(군(群))을 「지름이 큰 스루홀」로 정의하여, 상기 실시형태 1∼4에서 설명한 방법에 따라서, 이렇게 정의한 「지름이 작은 스루홀」과「지름이 큰 스루홀」을 별개의 공정으로 형성하면 된다.
또한, CVD법으로 퇴적한 W막을 에치백해서 스루홀에 플러그를 매립하는 대신에 선택 CVD법을 사용해서 플러그를 형성하여도 된다.
또한, 제1층째, 제2층째, 제3층째 배선은 Al 합금막과 배리어층과의 적층막으로 구성하여도 되고, 또 플러그 전극은 W의 플러그에 한정되지 않고 적층구조라도 된다. 도 47에 일예를 나타낸다. 도 47에 나타낸 바와 같이, 예를들면 하층의 배선(M1)은 티탄(Ti)막(M1a), 티탄나이트라이드(TiN)막(M1b), Ti막(M1c), Al 합금막(Al-Si-Cu)(M1d), Ti막(M1e), TiN막(M1f)이 아래로부터 차례대로 적층된 적층막으로 구성된다.
상층의 배선(M2)은 Ti막(M2a), Al 합금막(Al-Si-Cu)(M2b), TiN막(M2c)이 아래로부터 차례대로 적층된 적층막으로 구성된다. 층간절연막(300)에 스루홀(TH)이 형성되고, 스루홀(TH)에 플러그 전극(M3)이 매립되어 있다. 플러그 전극(M3)은 Ti막(M3a), TiN막(M3b), W막(M3c)이 아래로부터 차례대로 적층된 구성이다. 플러그 전극(M3)은 상기 실시형태 1∼4와 같이 Ti막, TiN막, W막의 퇴적과 이들 막의 에치백에 의해 스루홀(TH)내에 매립된다.
이와 같이 적층막으로 하는 것에 의해, 배선의 일렉트로 마이그레이션 내성을 향상할 수 있어, 배선의 신뢰성을 향상할 수 있다.
또한, 실시형태 1∼4에 있어서, 내측의 본딩패드(4A)는 도 48에 나타낸 바와 같이 인출배선(5A)과 일체로 형성된다. 즉, 내측의 본딩패드(4A)와 인출배선(5A)은 제3층째 배선으로 형성된다. 인출배선(5A)은 스루홀(13a), W의 플러그(28)를 통해서 제2층째 배선(10A)에 전기적으로 접속되고, 제2층째 배선(10A)은 스루홀(12a), W의 플러그(24)를 통해서 제1층째 배선(9A)에 전기적으로 접속된다. 제1층째 배선(9A)은 스루홀(17), W의 플러그(20)를 통해서 p채널형 MISFET(Qp)의 p형 반도체 영역(15)에 전기적으로 접속된다. 여기서, 스루홀(13a)의 지름(l3)은 스루홀(26,27)의 지름(l3)과 동일하고, 또 동일한 개구면적을 가진다. 스루홀(12a)의 지름(l2)은 스루홀(22,23)의 지름(l2)과 동일하고, 또 동일한 개구면적을 가진다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 설명하면, 다음과 같다.
(1) 실시형태 1∼4에 나타낸 바와 같이, 본 발명의 반도체 집적회로장치의 제조방법은,
(a) 반도체 기판상에 제1층째 배선을 형성하는 공정과,
(b) 상기 제1층째 배선의 상부에 층간절연막을 형성하는 공정과,
(c) 상기 층간절연막의 제1 영역을 에칭해서 상대적으로 지름이 작은 제1 스루홀을 형성하는 공정과,
(d) 상기 층간절연막의 제2 영역을 에칭해서 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
(e) 상기 층간절연막상에 도전막을 퇴적한 후, 상기 도전막을 패터닝해서 제2층째 배선을 형성하는 공정을 포함한다.
실시형태 3에 나타낸 바와 같이, 본 발명의 반도체 집적회로장치의 제조방법은 상기 제2 스루홀의 측벽에 순 테이퍼를 형성한다.
또한, 본 발명의 반도체 집적회로장치의 제조방법은, 상기 제1 스루홀을 이방성 에칭으로 형성하고, 상기 제2 스루홀을 등방성 에칭으로 형성한다.
(2) 실시형태 1에 나타낸 바와 같이, 본 발명의 반도체 집적회로장치의 제조방법은,
(a) 반도체 기판상에 제1층째 배선을 형성하는 공정과,
(b) 상기 제1층째 배선의 상부에 층간절연막을 형성하는 공정과,
(c) 상기 층간절연막의 제1 영역을 에칭해서 상대적으로 지름이 작은 제1 스루홀을 형성하는 공정과,
(d) 상기 층간절연막상에 퇴적한 제1 도전막을 에치백해서 상기 제1 스루홀의 내부에 플러그를 형성하는 공정과,
(e) 상기 (d)의 후에, 상기 층간절연막의 제2 영역을 에칭해서 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
(f) 상기 층간절연막상에 제2 도전막을 퇴적한 후, 상기 제2 도전막을 패터닝해서 제2층째 배선을 형성하는 공정을 포함한다.
본 발명의 반도체 집적회로장치의 제조방법은, 상기 제1 스루홀의 지름이 상기 제1 도전막의 막 두께의 2배 이하이고, 상기 제2 스루홀의 지름이 상기 제1 도전막의 막 두께의 2배 이상이다.
(3) 실시형태 2에 나타낸 바와 같이, 본 발명의 반도체 집적회로장치의 제조방법은,
(a) 반도체 기판상에 제1층째 배선을 형성하는 공정과,
(b) 상기 제1층째 배선의 상부에 층간절연막을 형성하는 공정과,
(c) 상기 층간절연막의 제1 영역을 에칭해서 상대적으로 지름이 작은 제1 스루홀을 형성하는 공정과,
(d) 상기 층간절연막의 제2 영역을 에칭해서 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
(e) 상기 층간절연막상에 퇴적한 제1 도전막을 에치백해서 상기 제1 스루홀의 내부에 플러그를 형성하는 공정과,
(f) 상기 제2 스루홀의 측벽에 잔존한 상기 제1 도전막의 에치백 잔량을 제거하는 공정과,
(g) 상기 층간절연막상에 제2 도전막을 퇴적한 후, 상기 제2 도전막을 패터닝해서 제2층째 배선을 형성하는 공정을 포함한다.
(4) 실시형태 2에 나타낸 바와 같이, 본 발명의 반도체 집적회로장치의 제조방법은,
(a) 반도체 기판상에 제1층째 배선을 형성하는 공정과,
(b) 상기 제1층째 배선의 상부에 층간절연막을 형성하는 공정과,
(c) 상기 층간절연막의 제1 영역을 에칭해서 상대적으로 지름이 작은 제1 스루홀을 형성하는 공정과,
(d) 상기 층간절연막의 제2 영역을 에칭해서 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
(e) 상기 층간절연막상에 퇴적한 제1 도전막을 에치백해서 상기 제1 스루홀의 내부에 플러그를 형성하는 공정과,
(f) 상기 제2 스루홀의 측벽에 잔존한 상기 제1 도전막의 에치백 잔량을 제거하지 않고, 상기 층간절연막상에 제2 도전막을 퇴적하는 공정과,
(g) 상기 제2 도전막을 패터닝해서 제2층째 배선을 형성하는 공정을 포함한다.
(5) 실시형태 4에 나타낸 바와 같이, 본 발명의 반도체 집적회로장치의 제조방법은,
(a) 반도체 기판상에 제1층째 배선을 형성하는 공정과,
(b) 상기 제1층째 배선의 상부에 층간절연막을 형성하는 공정과,
(c) 상기 층간절연막의 제1 영역을 에칭해서 상대적으로 지름이 작은 제1 스루홀을 형성하는 공정과,
(d) 상기 층간절연막의 제2 영역을 에칭해서 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
(e) 상기 층간절연막상에 제1 도전막을 퇴적한 후, 상기 제2 스루홀의 상부의 제1 도전막을 에칭하는 공정과,
(f) 상기 제1 도전막을 에치백해서 상기 제1 스루홀의 내부에 플러그를 형성하는 공정과,
(g) 상기 층간절연막상에 제2 도전막을 퇴적한 후, 상기 제2 도전막을 패터닝해서 제2층째 배선을 형성하는 공정을 포함한다.
(6) 본 발명의 반도체 집적회로장치의 제조방법은,
(a) 반도체 기판상에 내부회로의 제1층째 배선과, 상기 내부회로와 본딩패드를 접속하는 인출배선을 형성하는 공정과,
(b) 상기 제1층째 배선과 상기 인출배선의 상부에 층간절연막을 형성하는 공정과,
(c) 상기 층간절연막의 제1 영역을 에칭해서 상기 제1층째 배선의 상부에 상대적으로 지름이 작은 제1 스루홀을 형성하는 공정과,
(d) 상기 층간절연막의 제2 영역을 에칭해서 상기 인출배선의 상부에 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
(e) 상기 층간절연막상에 도전막을 퇴적한 후, 상기 도전막을 패터닝함으로써, 상기 제1 스루홀을 통해서 상기 제1층째 배선과 전기적으로 접속되는 내부회로의 제2층째 배선과, 상기 제2 스루홀을 통해서 상기 인출배선과 전기적으로 접속되는 본딩패드를 형성하는 공정을 포함한다.
본 발명의 반도체 집적회로장치의 제조방법은, 상기 제2 스루홀의 측벽에 순 테이퍼를 형성한다.
본 발명의 반도체 집적회로장치의 제조방법은, 상기 제1 스루홀을 이방성 에칭으로 형성하고, 상기 제2 스루홀을 등방성 에칭으로 형성한다.
(7) 본 발명의 반도체 집적회로장치의 제조방법은,
(a) 반도체 기판상에 내부회로의 제1층째 배선과, 상기 내부회로와 본딩패드를 접속하는 인출배선을 형성하는 공정과,
(b) 상기 제1층째 배선과 상기 인출배선의 상부에 층간절연막을 형성하는 공정과,
(c) 상기 층간절연막의 제1 영역을 에칭해서 상기 제1층째 배선의 상부에 상대적으로 지름이 작은 제1 스루홀을 형성하는 공정과,
(d) 상기 층간절연막상에 퇴적한 제1 도전막을 에치백해서 상기 제1 스루홀의 내부에 플러그를 형성하는 공정과,
(e) 상기 층간절연막의 제2 영역을 에칭해서 상기 인출배선의 상부에 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
(f) 상기 층간절연막상에 제2 도전막을 퇴적한 후, 상기 제2 도전막을 패터닝함으로써, 상기 제1 스루홀을 통해서 상기 제1층째 배선과 전기적으로 접속되는 내부회로의 제2층째 배선과, 상기 제2 스루홀을 통해서 상기 인출배선과 전기적으로 접속되는 본딩패드를 형성하는 공정을 포함한다.
(8) 본 발명의 반도체 집적회로장치의 제조방법은,
(a) 반도체 기판상에 내부회로의 제1층째 배선과, 상기 내부회로와 본딩패드를 접속하는 인출배선을 형성하는 공정과,
(b) 상기 제1층째 배선과 상기 인출배선과의 상부에 층간절연막을 형성하는 공정과,
(c) 상기 층간절연막의 제1 영역을 에칭해서 상기 제1층째 배선의 상부에 상대적으로 지름이 작은 제1 스루홀을 형성하는 공정과,
(d) 상기 층간절연막의 제2 영역을 에칭해서 상기 인출배선의 상부에 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
(e) 상기 층간절연막상에 퇴적한 제1 도전막을 에치백해서 상기 제1 스루홀의 내부에 플러그를 형성하는 공정과,
(f) 상기 제2 스루홀의 측벽에 잔존한 상기 제1 도전막의 에치백 잔량을 제거하는 공정과,
(g) 상기 층간절연막상에 제2 도전막을 퇴적한 후, 상기 제2 도전막을 패터닝함으로써, 상기 제1 스루홀을 통해서 상기 제1층째 배선과 전기적으로 접속되는 내부회로의 제2층째 배선과, 상기 제2 스루홀을 통해서 상기 인출배선과 전기적으로 접속되는 본딩패드를 형성하는 공정을 포함한다.
(9) 본 발명의 반도체 집적회로장치의 제조방법은,
(a) 반도체 기판상에 내부회로의 제1층째 배선과, 상기 내부회로와 본딩패드를 접속하는 인출배선을 형성하는 공정과,
(b) 상기 제1층째 배선과 상기 인출배선과의 상부에 층간절연막을 형성하는 공정과,
(c) 상기 층간절연막의 제1 영역을 에칭해서 상기 제1층째 배선의 상부에 상대적으로 지름이 작은 제1 스루홀을 형성하는 공정과,
(d) 상기 층간절연막의 제2 영역을 에칭해서 상기 인출배선의 상부에 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
(e) 상기 층간절연막상에 퇴적한 제1 도전막을 에치백해서 상기 제1 스루홀의 내부에 플러그를 형성하는 공정과,
(f) 상기 제2 스루홀의 측벽에 잔존한 상기 제1 도전막의 에치백 잔량을 제거하지 않고, 상기 층간절연막상에 제2 도전막을 퇴적하는 공정과,
(g) 상기 층간절연막상에 제2 도전막을 퇴적한 후, 상기 제2 도전막을 패터닝함으로써, 상기 제1 스루홀을 통해서 상기 제1층째 배선과 전기적으로 접속되는 내부회로의 제2층째 배선과, 상기 제2 스루홀을 통해서 상기 인출배선과 전기적으로 접속되는 본딩패드를 형성하는 공정을 포함한다.
(10) 본 발명의 반도체 집적회로장치의 제조방법은,
(a) 반도체 기판상에 내부회로의 제1층째 배선과, 상기 내부회로와 본딩패드를 접속하는 인출배선을 형성하는 공정과,
(b) 상기 제1층째 배선과 상기 인출배선과의 상부에 층간절연막을 형성하는 공정과,
(c) 상기 층간절연막의 제1 영역을 에칭해서 상기 제1층째 배선의 상부에 상대적으로 지름이 작은 제1 스루홀을 형성하는 공정과,
(d) 상기 층간절연막의 제2 영역을 에칭해서 상기 인출배선의 상부에 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
(e) 상기 층간절연막상에 제1 도전막을 퇴적한 후, 상기 제2 스루홀의 상부의 상기 제1 도전막을 에칭하는 공정과,
(f) 상기 제1 도전막을 에치백해서 상기 제1 스루홀의 내부에 플러그를 형성하는 공정과,
(g) 상기 층간절연막상에 제2 도전막을 퇴적한 후, 상기 제2 도전막을 패터닝함으로써, 상기 제1 스루홀을 통해서 상기 제1층째 배선과 전기적으로 접속되는 내부회로의 제2층째 배선과, 상기 제2 스루홀을 통해서 상기 인출배선과 전기적으로 접속되는 본딩패드를 형성하는 공정을 포함한다.
본 발명의 반도체 집적회로장치의 제조방법은, 상기 본딩패드가 상기 반도체 기판의 외주부를 따라서 지그재그 형태로 배치된 2열의 본딩패드중 외측 열에 배치된 본딩패드이다.
본원에 의해 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
(1) 본 발명에 의하면, 층간절연막에 지름이 다른 대소의 스루홀을 정밀도 좋게 형성할 수 있기 때문에, 상하 배선간의 접속신뢰성을 향상한다.
(2) 본 발명에 의하면, 본딩패드와 내부회로를 접속하는 인출배선을 미세화 할 수 있기 때문에, 본딩패드의 피치를 좁게 할 수 있다. 이것에 의해 동일 사이즈의 반도체 칩보다 많은 본딩패드를 형성할 수 있기 때문에, 외부 접속단자수가 많은(다핀) 대규모 논리 LSI를 실현할 수 있다.
(3) 본 발명에 의하면, 반도체 칩의 외주에 배치되는 전체 본딩패드의 인출배선의 전류밀도를 거의 같게 할 수 있고, 더구나 전체 본딩패드의 인출배선에 대전류를 흐르게 할 수 있기 때문에, 전원(Vcc,GND)선이나 대전류가 흐르는 신호선에 접속하는 본딩패드를 자유롭게 선택할 수 있어, 자동배치 배선시스템을 사용한 논리설계의 자유도를 향상한다.

Claims (20)

  1. 제1 배선과,
    상기 제1 배선상에 형성된 제1 층간절연막과,
    상기 제1 층간절연막상에 형성된 제2 배선을 가지고,
    상기 제1 층간절연막에 형성된 스루홀을 통해서 상기 제1 배선과 상기 제2 배선을 전기적으로 접속하는 반도체 집적회로장치의 제조방법에 있어서,
    상기 제1 층간절연막의 제1 영역을 에칭해서 상대적으로 지름이 작은 제1 스루홀을 형성하는 공정과,
    상기 제1 층간절연막의 제2 영역을 에칭해서 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정을 포함하고,
    상기 제1 스루홀 형성공정과 상기 제2 스루홀 형성공정은 별개의 공정인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  2. 제1 항에 있어서,
    상기 제2 스루홀의 측벽에 순 테이퍼를 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  3. 제1 항 또는 제2 항에 있어서,
    상기 제1 스루홀을 이방성 에칭으로 형성하고,
    상기 제2 스루홀을 등방성 에칭으로 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  4. 제1 항에 있어서,
    상기 제2 배선상에 제2 층간절연막을 형성하는 공정과,
    상기 제2 층간절연막을 에칭해서 상대적으로 지름이 작은 제3 스루홀을 형성하는 공정과,
    상기 제2 층간절연막을 에칭해서 상대적으로 지름이 큰 제4 스루홀을 형성하는 공정을 더 포함하고,
    상기 제3 스루홀 형성공정과 상기 제4 스루홀 형성공정은 별개의 공정이며,상기 제4 스루홀과 상기 제2 스루홀은 동일한 마스크 패턴을 사용해서 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  5. 상기 제1 배선과,
    상기 제1 배선상에 형성된 층간절연막과,
    상기 층간절연막상에 형성된 제2 배선을 가지고,
    상기 층간절연막에 형성된 스루홀을 통해서 상기 제1 배선과 상기 제2 배선을 전기적으로 접속하는 반도체 집적회로장치의 제조방법에 있어서,
    상기 층간절연막의 제1 영역을 에칭해서 상대적으로 지름이 작은 제1 스루홀을 형성하는 공정과,
    상기 제1 스루홀내에 플러그 전극을 형성하는 공정과,
    상기 플러그 전극형성 공정 후, 상기 층간절연막의 제2 영역을 에칭해서 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
    상기 층간절연막상에 상기 제2 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  6. 제5 항에 있어서,
    상기 제2 스루홀에 있어서, 상기 제2 배선은 상기 제1 배선에 접속하고,
    상기 제1 스루홀에 있어서, 상기 제2 배선은 상기 플러그 전극을 통해서 상기 제1 배선에 접속되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  7. 제5 항 또는 제6 항에 있어서,
    상기 플러그 전극은 상기 층간절연막상에 퇴적한 제1 도전막을 에치백해서 형성되고,
    상기 제1 스루홀의 지름은 상기 제1 도전막의 막 두께의 2배 이하이고,
    상기 제2 스루홀의 지름은 상기 제1 도전막의 막 두께의 2배 이상인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. 상기 제1 배선과,
    상기 제1 배선상에 형성된 층간절연막과,
    상기 층간절연막상에 형성된 제2 배선을 가지고,
    상기 층간절연막에 형성된 스루홀을 통해서 상기 제1 배선과 상기 제2 배선을 전기적으로 접속하는 반도체 집적회로장치의 제조방법에 있어서,
    상기 층간절연막의 제1 영역에 상대적으로 지름이 작은 제1 스루홀과, 상기 층간절연막의 제2 영역에 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
    상기 층간절연막상에 퇴적한 제1 도전막을 에치백해서 상기 제1 스루홀내에 플러그 전극을 형성하는 공정과,
    상기 제2 스루홀의 측벽에 잔존한 상기 제1 도전막의 에치백 잔량을 제거하는 공정과,
    상기 층간절연막상에 상기 제2 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  9. 제8 항에 있어서,
    상기 제1 스루홀의 지름은 상기 제1 도전막의 막 두께의 2배 이하이고,
    상기 제2 스루홀의 지름은 상기 제1 도전막의 막 두께의 2배 이상인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  10. 제8 항 또는 제9 항에 있어서,
    상기 제2 스루홀에 있어서, 상기 제2 배선은 상기 제1 배선에 접속하고,
    상기 제1 스루홀에 있어서, 상기 제2 배선은 상기 플러그 전극을 통해서 상기 제1 배선에 접속되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  11. 상기 제1 배선과,
    상기 제1 배선상에 형성된 층간절연막과,
    상기 층간절연막상에 형성된 제2 배선을 가지고,
    상기 층간절연막에 형성된 스루홀을 통해서 상기 제1 배선과 상기 제2 배선을 전기적으로 접속하는 반도체 집적회로장치의 제조방법에 있어서,
    상기 층간절연막의 제1 영역에 상대적으로 지름이 작은 제1 스루홀과, 상기 층간절연막의 제2 영역에 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
    상기 층간절연막상에 퇴적한 제1 도전막을 에치백해서 상기 제1 스루홀내에 플러그 전극을 형성하는 공정과,
    상기 제2 스루홀의 측벽에 잔존한 상기 제1 도전막의 에치백 잔량을 제거하지 않고, 상기 층간절연막상에 상기 제2 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  12. 제11 항에 있어서,
    상기 제1 스루홀의 지름은 상기 제1 도전막의 막 두께의 2배 이하이고,
    상기 제2 스루홀의 지름은 상기 제1 도전막의 막 두께의 2배 이상인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  13. 제1 배선과,
    상기 제1 배선상에 형성된 층간절연막과,
    상기 층간절연막상에 형성된 제2 배선을 가지고,
    상기 층간절연막에 형성된 스루홀을 통해서 상기 제1 배선과 상기 제2 배선을 전기적으로 접속하는 반도체 집적회로장치의 제조방법에 있어서,
    상기 층간절연막의 제1 영역에 상대적으로 지름이 작은 제1 스루홀과, 상기 층간절연막의 제2 영역에 상대적으로 지름이 큰 제2 스루홀을 형성하는 공정과,
    상기 층간절연막상에 제1 도전막을 퇴적한 후, 상기 제2 스루홀의 상부의 상기 제1 도전막을 제거하는 공정과,
    상기 제1 도전막을 에치백해서 상기 제1 스루홀내에 플러그 전극을 형성하는 공정과,
    상기 층간절연막상에 상기 제2 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  14. 제13 항에 있어서,
    상기 제1 스루홀의 지름은 상기 제1 도전막의 막 두께의 2배 이하이고,
    상기 제2 스루홀의 지름은 상기 제1 도전막의 막 두께의 2배 이상인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  15. 제3 항 또는 제4 항에 있어서,
    상기 제2 영역은 본딩패드부를 구성하고,
    상기 제1 영역은 내부회로에 접속하는 배선간의 접속부를 구성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  16. 제6 항에 있어서,
    상기 제2 영역은 본딩패드부를 구성하고,
    상기 제1 영역은 내부회로에 접속하는 배선간의 접속부를 구성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  17. 제10 항에 있어서,
    상기 제2 영역은 본딩패드부를 구성하고,
    상기 제1 영역은 내부회로에 접속하는 배선간의 접속부를 구성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  18. 제12 항에 있어서,
    상기 제2 영역은 본딩패드부를 구성하고,
    상기 제1 영역은 내부회로에 접속하는 배선간의 접속부를 구성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  19. 제14 항에 있어서,
    상기 제2 영역은 본딩패드부를 구성하고,
    상기 제1 영역은 내부회로에 접속하는 배선간의 접속부를 구성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  20. 제1 배선과,
    상기 제1 배선상에 형성된 층간절연막과,
    상기 층간절연막상에 형성된 제2 배선을 가지고,
    상기 층간절연막에 형성된 스루홀을 통해서 상기 제1 배선과 상기 제2 배선을 전기적으로 접속하는 반도체 집적회로장치에 있어서,
    상기 층간절연막의 제1 영역에 상대적으로 지름이 작은 제1 스루홀과, 상기 층간절연막의 제2 영역에 상대적으로 지름이 큰 제2 스루홀이 형성되고,
    상기 제1 스루홀내에 플러그 전극이 형성되며,
    상기 제2 스루홀내에 있어서, 상기 제2 배선은 상기 제1 배선에 접속되고,
    상기 제1 스루홀내에 있어서, 상기 제2 배선은 상기 플러그 전극을 통해서 상기 제1 배선에 접속되며,
    상기 제2 영역은 본딩패드부를 구성하고,
    상기 제1 영역은 내부회로에 접속하는 배선간의 접속부를 구성하는 것을 특징으로 하는 반도체 집적회로장치.
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