KR19980042462A - 반도체 전하 전송 장치 및 그 제조 방법 - Google Patents
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Abstract
구동 전압의 선택에 있어서 융통성이 있는 반도체 전하 전송 장치가 제공된다. 이 장치는 반도체 서브구조의 주면상에 형성된 게이트 절연층을 포함하고, 전송 게이트 전극은 전송 방향으로 배열되도록 게이트 절연층상에 형성된다. 전송 게이트 전극은 동작중에 펄스 구동 전압이 인가되도록 설계된다. 게이트 절연층은 각각의 전송 게이트 전극의 바로 아래의 위치에 고정된 제어 전하들을 포함한다. 제어 전하들은 거의 동일한 양을 갖는다. 제어 전하들은 서브구조의 주면과 거의 동일한 세기를 갖는 제어 전계를 발생한다. 제어 전계는 전송 게이트 전극에 인가된 구동 전압에 의해 기판의 주면에 발생된 전송 전계와 동일한 방향을 갖는다. 게이트 절연층에 고정된 제어 전하들은 게이트 절연층에 위치하는 플로팅 게이트 전극 또는 계면 레벨에 포획된 전하 캐리어에 의해 발생된다.
Description
본 발명은 일반적으로 고체 촬상 장치에 사용되는 반도체 전하 전송 장치에 관한 것으로, 특히, 구동 전압의 선택에 있어서 융통성이 있는 반도체 전하 전송 장치 및 그 장치를 제조하는 방법에 관한 것이다.
도 1 은 종래의 반도체 전하 전송 장치의 부분 단면도를 개략적으로 나타내는 도면이다.
도 1 에 도시한 바와 같이, 종래의 전하 전송 장치는 p 형 단결정 실리콘 기판 (401) 의 주면에 형성된 n 형 매입 채널 영역 (402)을 포함한다. 채널 영역 (402) 은 신호 전하가 전송되는 전송 방향을 따라 연장한다. 게이트 절연층 (403) 은 채널 영역 (402)을 피복하도록 기판 (401) 의 주면상에 형성된다.
제 1 레벨 게이트 전극 (406) 과 제 2 레벨 게이트 전극 (408) 은 채널 영역 (402)을 따라 배열되도록 게이트 절연층 (403) 상에 형성된다. 제 2 레벨 게이트 전극 (408) 의 주변은 대응하는 제 1 레벨 게이트 전극 (406) 과 중첩된다. 제 1 레벨 게이트 전극 (406) 과 제 2 레벨 게이트 전극 (408) 은 채널 영역 (402)을 따라 교호로 배열된다. 제 1 레벨 게이트 전극 (406) 의 각각은 제 2 레벨 게이트 전극 (408) 의 인접하는 2 개로부터 전기적으로 절연하기 위하여 게이트 절연층 (407) 으로 피복된다.
층간 유전층 (도면표시생략) 은 제 1 레벨 게이트 전극 (406) 과 제 2 레벨 게이트 전극 (408) 상에 형성된다.
패터닝된 금속층 (도면표시생략) 은 층간 유전층상에 형성되어 각각의 제 1 레벨 게이트 전극 (406) 과 각각의 제 2 레벨 게이트 전극 (408) 에 전기적으로 접속된 배선 (409)을 형성한다.
설명을 간략화하기 위하여, 제 1 레벨 게이트 전극 (406) 중의 2 개와 제 2 레벨 게이트 전극 (408) 중의 2 개만을 도 1 에 표시하였다. 이 종래 장치는 4 상 구동 전압에 의해 구동되도록 설계되어 있으므로, 이들 4 개의 게이트 전극 (406, 408) 에 각각 제 1 내지 제 4 펄스 구동 전압 (φ1, φ2, φ3, φ4) 이 인가된다.
제 2 구동 전압 (φ2) 은 제 1 구동 전압에 대하여 90°위상 이동한 전압이다. 제 3 구동 전압 (φ3) 은 제 2 구동 전압 (φ2) 에 대하여 90°위상 이동한 전압이다. 제 4 구동 전압 (φ4) 은 제 3 구동 전압 (φ3) 에 대하여 90 °위상 이동한 전압이다. 제 1 구동 전압 (φ1) 은 제 4 구동 전압 (φ4) 에 대하여 90°위상 이동한 전압이다.
도 1 의 종래의 반도체 전하 전송 장치는 다음과 같은 방법으로 제조된다.
먼저, 도 4a에 도시한 바와 같이, 공지의 방법에 의해 n 형 매입 채널 영역 (402) 을 p 형 단결정 실리콘 기판 (401) 의 주면에 형성한다. 다음으로, 기판 (401) 의 열산화법에 의해 게이트 절연층 (403) 을 기판 (401) 의 주면상에 형성하여 채널 영역 (402)을 피복한다. 게이트 절연층 (403) 은 실리콘 이산화물 (SiO2) 로 이루어진다.
다음으로, 폴리실리콘층을 게이트 절연층 (403) 상에 형성하고 패터닝하여 규칙적인 간격으로 채널 영역 (402)을 따라 배열되는 제 1 레벨 게이트 전극 (406)을 형성한다.
제 1 레벨 게이트 전극 (406) 의 열산화법에 의해 제 1 레벨 게이트 전극 (406) 상에 게이트 절연층 (407) 을 형성한다. 이 단계의 상태가 도 4a 에 도시되어 있다. 게이트 절연층 (407) 은 실리콘 이산화물 (SiO2) 로 이루어진다.
다음으로, 또다른 폴리실리콘층을 게이트 절연층 (403, 407) 상에 형성하고, 일반적인 방법으로 패터닝하여, 도 4b 에 도시한 바와 같이, 규칙적인 각격으로 채널 영역 (402)을 따라 배열되는 제 2 레벨 게이트 전극 (408)을 형성한다. 제 2 레벨 게이트 전극 (408) 은 게이트 절연층 (403, 407) 과 접촉되는 제 1 레벨 게이트 전극 (406) 의 인접하는 2 개 사이에 위치한다. 제 2 레벨 게이트 전극 (408) 의 주변은 대응하는 제 1 레벨 게이트 전극 (406) 과 중첩된다.
그러므로, 제 1 레벨 게이트 전극 (406) 과 제 2 레벨 게이트 전극 (408) 은 대응하는 게이트 절연층 (407) 에 의해 서로 전기적으로 절연되는 채널 영역 (402)을 따라 교호로 배열된다. 이 단계의 상태는 도 4b 에 도시하였다.
또한, 일반적인 방법에 의해 층간 유전층 (도면표시생략)을 제 1 레벨 게이트 전극 (406) 과 제 2 레벨 게이트 전극 (408) 상에 형성한다.
마지막으로, 금속층 (도면표시생략) 을 층간 유전층상에 형성하고 공지의 방법으로 패터닝하여 도 4c 에 도시한 바와 같이 공지의 방법에 의해 배선 (409)을 형성한다. 그러므로, 배선 (409) 은 각각의 제 1 레벨 게이트 전극 (406) 과 각각의 제 2 레벨 게이트 전극 (408) 에 전기적으로 접속된다.
도 1 에 도시한 종래의 전하 전송 장치에 있어서, 일반적으로, 인접하는 4 개의 게이트 전극 (406, 408) 에는 각각 90° 위상 이동된 제 1 내지 제 4 펄스 구동 전압 (φ1, φ2, φ3, φ4) 이 인가되어 채널 영역 (402) 의 일단으로부터 다른 단으로 신호 전하들을 전송한다. 인가된 전압 (φ1, φ2, φ3, φ4)을 통해 채널 영역 (402) 의 전위 (즉, 채널 전위)를 변화시키고 변조함으로써 신호 전하들이 전송된다.
상술한 종래의 전하 전송 장치는, 예를 들어, 1983년 발행된 저자가 Y. Ishihara 이고 제목이 종형 오버플로우 구조 CCD 이미지 센서 인 일본 텔레비젼 학회지 vol. 37, No.10, pp.782 - 787 에 개시되어 있다.
도 3 은 게이트 전압과 채널 전위의 관계를 나타낸다.
제 1 내지 제 4 펄스 구동 전압 (φ1, φ2, φ3, φ4) 의 각각은 도 15a 내지 도 15d 에 나타낸 바와 같이, 고레벨 값 (VH) 및 저레벨 값 (VL)을 갖는다. 도 3 에 도시한 바와 같이, (기준 전압으로서 제공되는) 제로 (0) 볼트가 고레벨 값 (VH) 로 사용되어 이 전하 전송 장치를 위한 전원 전압을 감소시키는 것이 일반적이다.
또한, 소위 피닝 (pinning) 전압 (VP) 보다 낮은 전압은 저레벨 값 (VL) 으로 사용되어 암전류 가 발생하는 것을 방지한다. 예를 들어, 피닝 전압 (VP) 은 -9.0 V 일 때, 저레벨 값 (VL) 으로서 -9.5 V 가 사용되는 것이 바람직하다.
(a) 댕글링 본드 (danglig bond) 의 존재에 의해 매입 채널 영역 (402) 와 게이트 절연층 (403) 의 계면에 원하지 않는 전하가 발생하고, (b) 동작중에 채널 영역 (402) 에 형성된 전위 웰에 원하지 않는 전하가 축적됨으로써 암전류 가 발생한다.
피닝 은 채널 전위가 게이트 전압에 무관한 특정값으로 고정되어 있는 현상이다. 이것은 다음과 같은 이유에 의해 발생한다. 피닝 현상이 발생하는 피닝 영역 은 도 3 의 참조 부호 (R) 에 의해 표시된다.
게이트 전압이 특정한 네가티브값 (VP)을 가질 때, 매입 채널 영역 (402) 의 전위는 네가티브가 된다. 그후, 정공이 인접하는 p 형 채널 정지 영역 (도면표시생략) 으로부터 채널 영역 (402) 로 주입된다. 그러므로, 채널 전위는 채널 정지 영역과 동일한 값으로 고정된다. 이것은 채널 전위가 게이트 전압에 관계없이 고정되어 있는 것을 의미한다.
고레벨 전압 (VH) 이 인가된 게이트 전극 (406, 408) 의 바로 아래에 위치하는 채널 영역 (402) 의 부분은 전하 축적 영역으로서 제공된다. 저레벨 전압 (VL) 이 인가된 게이트 전극 (406, 408) 의 바로 아래에 위치하는 매입 채널 영역 (402) 의 부분은 전하 장벽 영역으로서 제공된다.
도 2 에 도시한 바와 같이, 단일 전하 (420) 는 2 개의 인접한 전하 축적 영역에 의해 형성된 전위웰 (421) 에 축적된다. 여기서, φ1 = φ4 =VL이고 φ2 = φ3 = VH이다. 도 2 의 점 (P1, P2, P3, P4, P5) 는 도 1 에 표시한다.
최근, 텔레베젼 카메라의 전력 소비를 감소시키기 위하여, 도 1 의 종래의 전하 전송 장치를 결합한 고체 촬상 장치의 구동 전압을 저하시키는 것이 요구되어 왔다.
전하 전송 장치의 구동 전압은 고레벨 전압 (VH) 과 저레벨 전압 (VL) 사이의 차로서 정의된다. 그러므로, 구동 전압을 저하시키기 위하여, 고레벨 전압 (VH) 과 저레벨 전압 (VL) 중의 적어도 하나를 변화시킬 필요가 있다.
그러나, 저레벨 전압 (VL) 이 변화되면, 저레벨 전압 (VL) 이 게이트 전극 (406, 408) 에 인가될 때 채널 영역 (402) 에 피닝 현상을 발생시키기 위하여 p 형 기판 (401) 과 n 형 채널 영역 (403) 의 도핑 농도와 채널 영역 (402) 과 게이트 절연층 (403) 의 두께는 제어되거나 조절되어야 한다. 이것은 채널 전위의 게이트 전압 의존성이 p 형 기판 (401) 과 n 형 채널 영역 (403) 의 도핑 농도, 채널 영역 (403) 의 두께, 게이트 절연층 (403) 의 용량에 의해 결정되기 때문이다.
반면, 고레벨 전압 (VH) 이 변화하면, 고레벨 전압 (VH)을 공급하기 위한 전원 전압이 추가적으로 필요하다는 다른 문제가 발생한다.
따라서, 본 발명의 목적은 구동 전압을 융통성있게 선택할 수 있는 반도체 전하 전송 장치 및 그 장치의 제조 방법을 제공하는 것이다.
본 발명의 또다른 목적은 낮은 구동 전압에 의해 동작할수 있는 반도체 전하 전송 장치 및 그 장치의 제조 방법을 제공하는 것이다.
도 1 은 종래의 반도체 전하 전송 장치의 부분 단면도.
도 2 는 도 1 의 종래의 전하 전송 장치의 매입 채널 영역을 따르는 위치와 채널 전위의 관계를 나타내는 도면.
도 3 은 도 1 의 종래의 전하 전송 장치의 채널 전위 및 게이트 전압의 관계를 나타내는 도면.
도 4a 내지 도 4c 는 각각 도 1 의 종래의 전하 전송 장치의 제조 방법을 나타내는 단면도.
도 5 는 본 발명의 제 1 실시예에 의한 반도체 전하 전송 장치의 부분 단면도.
도 6 은 도 5 의 제 1 실시예에 의한 반도체 전하 전송 장치의 매입 채널 영역을 따르는 위치와 채널 전위의 관계를 나타내는 도면.
도 7 은 도 5 의 제 1 실시예에 의한 반도체 전하 전송 장치의 채널 전위와 게이트 전압 사이의 관계를 나타내는 도면.
도 8a 내지 도 8d 는 각각 도 5 의 제 1 실시예에 의한 전하 전송 장치의 제조 방법을 나타내는 부분 단면도.
도 9 는 본 발명의 제 2 실시예에 의한 반도체 전하 전송 장치의 부분 단면도.
도 10 은 도 9 의 제 2 실시예에 의한 전하 전송 장치의 제조 방법을 나타내는 부분 단면도.
도 11 은 본 발명의 제 3 실시예에 의한 반도체 전하 전송 장치의 부분 단면도.
도 12a 내지 도 12c 는 각각 도 11 의 제 3 실시예에 의한 전하 전송 장치의 제조 방법을 나타내는 부분 단면도.
도 13 은 본 발명의 제 4 실시예에 의한 반도체 전하 전송 장치의 부분 단면도.
도 14a 내지 도 14c 는 각각 도 13 의 제 4 실시예에 의한 전하 전송 장치의 제조 방법을 나타내는 부분 단면도.
도 15a 내지 도 15d 는 각각 본 발명에 의한 전하 전송 장치의 전송 게이트 전극에 인가될 제 1 내지 제 4 펄스 구동 전압 (φ1, φ2, φ3, φ4) 의 타이밍챠트.
* 도면의 주요부분에 대한 부호의 설명 *
101: p 형 단결정 실리콘 기판
102: n 형 매입 채널 영역
106: 제 1 레벨 전송 게이트 전극
108: 제 2 레벨 전송 게이트 전극
110: 전하
113: 게이트 절연층
상술한 목적은 다음의 설명으로부터 당업자에게는 명백할 것이다.
본 발명의 제 1 형태에 의하면, 반도체 전하 전송 장치가 제공된다. 이 장치는 반도체 서브구조의 주면상에 형성된 게이트 절연층으로 구성된다. 전송 게이트 전극은 전송 방향을 따라 배열되도록 게이트 절연층상에 형성된다. 전송 게이트 전극은 동작중에 펄스 구동 전압이 인가되도록 설계된다.
게이트 절연층은 각각의 전송 게이트 전극의 바로 아래의 위치에 고정된 제어 전하들을 포함한다. 제어 전하들은 거의 동일한 양을 갖는다. 제어 전하들은 서브구조의 주면과 거의 동일한 세기를 갖는 제어 전계를 발생한다. 제어 전계는 전송 게이트 전극에 인가되는 구동 전압에 의해 서브구조의 주면에 발생된 전송 전계와 동일한 방향을 갖는다.
본 발명에 의한 전하 전송 장치에 의하면, 게이트 절연층은 각각의 전송 게이트 전극 바로 아래의 위치에 고정된 제어 전하들을 포함한다. 제어 전하들은 거의 동일한 양을 가지며, 서브구조의 주면과 거의 동일한 세기를 갖는 제어 전계를 발생한다. 제어 전계는 전송 게이트 전극에 인가되는 구동 전압에 의해 서브구조의 주면에 발생된 전송 전계와 동일한 방향을 갖는다.
그러므로, 서브구조의 주면에 원하는 전위 웰을 형성하는데 필요한 전송 전계는 게이트 절연층에 고정된 제어 전하들에 의해 발생된 제어 전계의 존재에 의해 감소된다. 이것은 제어 전계에 대응하는 전압값에 의해 구동 전압이 감소하는 것을 의미한다.
결과적으로, 이 전하 전송 장치는 낮은 구동 전압에 의해 동작할 수 있다.
더욱이, 게이트 절연층에 고정된 제어 전하의 양을 용이하게 변화시킬 수 있으므로, 이 장치는 구동 전압을 선택하는데 있어서 융통성이 있다.
본 발명의 제 1 형태에 의한 반도체 전하 전송 장치는 표면 채널형 또는 매입 채널형일 수 있다.
이 장치가 표면 채널형이면, 반도체 기판은 벌크 (bulk) 반도체 기판에 의해 형성된다. 이 장치가 매입 채널형이면, 반도체 기판은 반도체 기판 및 기판상에 형성된 반도체층의 결합에 의해 형성된다. 반도체층은 매입 채널층으로서 제공된다. 게이트 절연층은 반도체층의 주면상에 형성된다.
구동 전압은 2 개이상의 상이한 위상을 가질 수 있다. 그러나, 구동 전압은 3 개이상의 상이한 위상을 갖는 것이 바람직하다.
전하 전송 동작이 제어 전하들 사이의 차에 의한 악영향없이 수행되면, 제어 전하들은 완전히 동일한 양을 가질 필요는 없다.
본 발명의 제 1 형태에 의한 장치의 바람직한 실시예에 있어서, 게이트 절연층은 2 개이상의 절연 서브층을 포함하는 다층 구조를 갖는다. 게이트 절연층에 고정된 제어 전하들은 2 개이상의 절연 서브층의 계면에 포획된 전하 캐리어에 의해 발생된다.
본 발명의 제 1 형태에 의한 장치의 또다른 바람직한 실시예에 있어서, 게이트 절연층은 하부, 중간, 상부 레벨 절연 서브층을 포함하는 삼층 구조를 갖는다. 하부 레벨 절연 서브층은 서브구조의 주면과 접촉한다. 게이트 절연층에 고정된 제어 전하들은 하부 및 중간 레벨 절연층 또는 중간 및 상부 레벨 절연층의 계면에 포획된 전하 캐리어에 의해 발생된다.
바람직하게는, 하부 및 상부 레벨 절연 서브층은 실리콘 산화물 (SiOX) 로 이루어지고, 중간 레벨 절연 서브층은 실리콘 질화물 (SiNX) 로 이루어진다. 이 경우, 서브구조에 대하여 구동 전압이 포지티브 및 네가티브이면, 전송 게이트 전극에 인가되는 구동 전압에 의해 전하 캐리어를 포획하는 것을 방지하는 이점이 있다.
본 발명의 제 1 형태에 의한 장치의 또다른 바람직한 실시예에 있어서, 게이트 절연층은 하부 및 상부 레벨 절연 서브층사이에 끼워진 플로팅 게이트 전극을 갖는다. 플로팅 게이트 전극은 각각의 전송 게이트 전극의 바로 아래에 형성된다. 하부 레벨 절연 서브층은 서브구조의 주면과 접촉한다. 게이트 절연층에 고정된 제어 전하들은 플로팅 게이트 전극에 축적된 전하 캐리어에 의해 발생된다. 이 경우, 제어 전하들은 좀더 균일하고 제어 전하들이 게이트 절연층 자체에 고정된 것보다 더 큰 전하 포획/축적력을 갖는 다른 이점이 있다.
플로팅 게이트 전극은 전하 포획 또는 축적력에 있어서 양호한 균일성을 가지므로, 단일 패터닝된 전기 도전층에 의해 플로팅 게이트 전극을 형성하는 것이 바람직하다.
본 발명의 제 2 형태에 의하면, 제 1 형태에 의한 반도체 전하 전송 장치의 제조 방법이 제공된다. 이 방법은 다음 단계로 구성된다.
제 1 단계는 반도체 서브구조의 주면상에 게이트 절연층을 형성한다.
제 2 단계는 전송 방향을 따라 배열되도록 전송 게이트 전극을 게이트 절연층상에 형성한다. 전송 게이트 전극은 동작중에 펄스 구동 전압이 인가되도록 설계된다.
제 3 단계는 각각의 전송 게이트 전극의 바로 아래에 위치하는 게이트 절연층에 제어 전하들을 고정하기 위하여 게이트 절연층으로 전하 캐리어를 주입한다.
제어 전하들은 거의 동일한 양을 갖는다. 제어 전하들은 서브구조의 주면과 거의 동일한 세기를 갖는 제어 전계를 발생한다. 제어 전계는 전송 게이트 전극에 인가되는 구동 전압에 의해 서브구조의 주면에 발생된 전송 전계와 동일한 방향을 갖는다.
본 발명의 제 2 형태의 제조 방법에 의하면, 제 3 단계에서, 전하 캐리어가 게이트 절연층으로 주입되어 각각의 전송 게이트 전극의 바로 아래에 위치하는 게이트 절연층에 제어 전하들을 고정한다. 따라서, 제 1 형태에 의한 반도체 전하 전송 장치가 제조된다.
본 발명의 제 2 형태에 의한 방법의 바람직한 실시예에 있어서, 서브구조와 전송 게이트 전극의 양단에 전압을 인가함으로써 전하 캐리어는 서브구조로부터 게이트 절연층으로 주입된다. 이 경우, 서브구조의 주면과 게이트 절연층의 계면에 전하 캐리어가 축적된후, 전송 게이트 전극과 서브구조의 양단에 주입 전압을 인가함으로써 축적된 캐리어가 게이트 절연층으로 주입되는 것이 바람직하다.
본 발명의 제 2 형태에 의한 방법의 또다른 바람직한 실시예에 있어서, 서브구조와 전송 게이트 전극 양단에 전압을 인가함으로써 전송 게이트 전극으로부터 게이트 절연층으로 전하 캐리어가 주입된다. 이 경우, 전송 게이트 전극과 서브구조 양단에 주입 전압을 인가함으로써 전송 게이트 전극을 통해 게이트 절연층으로 전하 캐리어가 주입되는 것이 바람직하다.
본 발명의 제 2 형태에 의한 방법의 여전히 다른 바람직한 실시예에 있어서, 하부 및 상부 레벨 절연 서브층 사이에 끼워지도록 게이트 절연층에 플로팅 게이트 전극을 형성하는 단계를 포함한다. 플로팅 게이트 전극은 각각의 전송 게이트 전극의 바로 아래에 형성된다. 하부 레벨 절연 서브층은 서브구조의 주면과 접촉한다. 게이트 절연층에 고정된 제어 전하들은 플로팅 게이트 전극에 축적된 전하 캐리어에 의해 발생된다.
플로팅 게이트 전극은 전하 포획 또는 축적력에 있어서 양호한 균일성을 가지므로, 단일 패터닝된 전기 도전층을 형성함으로써 플로팅 게이트 전극을 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 상세히 설명함으로써 본 발명을 용이하게 실행할 수 있다.
도 5 내지 15d를 참조하여 본 발명의 바람직한 실시예를 설명한다.
제 1 실시예
본 발명의 제 1 실시예에 의한 반도체 전하 전송 장치는 도 5 에 도시한 바와 같은 구성을 갖는다.
도 5에서, 이 전하 전송 장치는 p 형 단결정 실리콘 기판 (101) 의 주면에 형성된 n 형 매입 채널 영역 (102)을 포함한다. 채널 영역 (102) 은 신호 전하들이 전송되는 전송 방향을 따라 연장한다. 게이트 절연층 (113) 을 기판 (101) 의 주면상에 형성하여 채널 영역 (102)을 피복한다.
게이트 절연층 (113) 은 기판 (101) 의 주면상에 위치하는 (두께가 200 Å인) 실리콘 이산화물 (SiO2) 서브층 (103) 과, 실리콘 이산화물 서브층 (103) 상에 위치하는 (두께가 200 Å인) 실리콘 질화물 (Si3N4) 서브층 (104) 과, 실리콘 질화물 서브층 (104) 상에 위치하는 (두께가 500 Å인) 실리콘 이산화물 (SiO2) 서브층 (105) 으로 형성된 삼층 구조를 갖는다. 그러므로, 게이트 절연층 (113) 의 두께는 900 Å 이다.
제 1 레벨 전송 게이트 전극 (106) 과 제 2 레벨 전송 게이트 전극 (108) 은 채널 영역 (102)을 따라 배열되도록 게이트 절연층 (113) 상에 형성된다. 이들 전송 게이트 전극 (106, 108) 에는 동작중에 펄스 구동 전압 (φ1, φ2, φ3, φ4) 이 인가된다.
제 2 레벨 전송 게이트 전극 (108) 의 주변은 대응하는 제 1 레벨 전송 게이트 전극 (106) 과 중첩된다. 제 1 레벨 전송 게이트 전극 (106) 과 제 2 레벨 전송 게이트 전극 (108) 은 채널 영역 (102) 또는 전송 방향을 따라 교호로 배열된다. 제 1 레벨 전송 게이트 전극 (106) 의 각각은 제 2 레벨 전송 게이트 전극 (108) 의 인접하는 2 개로부터의 전기 절연을 위한 게이트 절연층 (107) 으로 피복된다.
게이트 절연층 (113) 은 각각의 전송 게이트 전극 (106, 108) 의 바로 아래위치에 고정된 네가티브 제어 전하들 (110)을 포함한다. 전하들 (110) 은 계면 레벨에 포획된 전자에 의해 발생된다. 각각의 위치에 고정된 제어 전하들 (110) 은 거의 동일한 양을 갖는다. 제어 전하 (110) 은 매입 채널 영역 (102) 과 거의 동일한 세기를 갖는 제어 전계 (EC)를 발생한다. 제어 전계 (EC) 는 동작중에 전송 게이트 전극 (106, 108) 에 인가된 구동 전압 (φ1, φ2, φ3, φ4) 에 의해 채널 영역에 발생된 전송 전계 (ET) 와 동일 방향을 갖는다.
층간 유전층 (도면표시생략) 은 제 1 및 제 2 레벨 전송 게이트 전극 (106, 108) 상에 형성된다.
패터닝된 금속층 (도면표시생략) 은 층간 유전층상에 형성되어 개별적인 제 1 및 제 2 레벨 게이트 전극 (106, 108)을 전기적으로 접속하는 배선 (109)을 형성한다.
설명을 간략하게 하기 위하여, 도 5 에는 제 1 레벨 게이트 전극 (106) 중의 2 개와 제 2 레벨 게이트 전극 (108) 중의 2 개만을 표시하였다. 도 15a 내지 도 15d 에 도시한 바와 같이 전극 (106, 108) 에 동작중에 제 1 내지 제 4 펄스 구동 전압 (φ1, φ2, φ3, φ4) 이 각각 인가되고, 전압 (φ1, φ2, φ3, φ4) 은 서로에 대하여 90°이동한 것이다. 이것은 상술한 도 1 의 종래의 전하 전송 장치와 동일하다.
제 1 실시예에 의한 반도체 전하 전송 장치에 있어서, 게이트 절연층 (113) 은 각각의 전송 게이트 전극 (106, 108) 의 바로 아래 위치에 고정된 제어 전하들 (110) 을 포함한다. 고정된 제어 전하들 (110) 은 거의 동일한 양을 가지며, 전송 전계 (ET) 와 거의 동일한 제어 전계 (EC)를 발생한다. 제어 전계 (EC) 는 전송 전계 (ET) 와 동일 방향을 갖는다.
그러므로, 도 6 에 도시한 바와 같이 매입 채널 영역 (102) 에 원하는 전위 웰 (121)을 형성하는데 필요한 전송 전계 (ET) 는 게이트 절연층 (113) 에 고정된 제어 전계 (EC) 의 존재에 의해 감소된다. 이것은 구동 전압 (φ1, φ2, φ3, φ4) 이 제어 전계 (EC) 에 대응하는 전압값에 의해 저하되는 것을 의미한다.
결과적으로, 제 1 실시예에 의한 전하 전송 장치는 낮은 구동 전압에 의해 동작할 수 있다.
더욱이, 게이트 절연층 (113) 에 고정된 제어 전하의 양을 용이하게 변화시킬 수 있으므로, 이 장치는 구동 전압 (φ1, φ2, φ3, φ4)을 선택하는데 있어서 융통성이 있다.
특히, 제 1 내지 제 4 펄스 구동 전압 (φ1, φ2, φ3, φ4) 의 각각은 고레벨 값 (VH) 과 저레벨 값 (VL)을 갖는다. 도 7 에 도시한 바와 같이, 전하 전송 장치를 위한 전원 전압을 감소시키기 위하여, (기준 전압으로서 제공되는) 제로 (0) 볼트는 고레벨 값 (VH) 으로서 사용된다. 이것은 상술한 도 1 의 종래의 전하 전송 장치와 동일하다.
그러나, 도 1 의 종래의 장치와 달리, -4.5 V 의 소위 피닝 전압 (VP) 보다 낮은 -5.0 V의 전압이 저레벨 값 (VL) 으로서 사용되어 암전류가 발생하는 것을 방지한다. -5.0 V 의 전압은 도 1 의 상술한 종래의 장치의 -9.5 V 의 전압 (VP1) 보다 낮다. 이 선택은 네가티브 제어 전하들 (110) 의 존재에 의해 도 1 의 종래의 전하 전송 장치의 채널 전위 특성을 나타내는 선 (A) 을 도 7 의 선(B) 에 의해 나타낸 바와 같이 오른쪽으로 이동시킴으로써 실현될 수 있다. 이동 거리는 게이트 절연층 (113) 에 고정된 게이트 전하들 (110) 의 양을 변화시킴으로써 용이하게 조절될 수 있다.
다음으로, 제 1 실시예에 의한 반도체 전하 전송 장치의 제조 방법을 도 5 와 동일한 단면을 나타내는 도 8a 내지 도 8d를 참조하여 설명한다.
먼저, 도 8a 에 도시한 바와 같이, n 형 매입 채널 영역 (102) 을 단결정 실리콘 기판 (101) 의 주면에 형성한다.
다음으로, 게이트 절연층 (113) 의 하부 레벨 절연 서브층 (103) 을 기판의 열산화법에 의해 기판 (101) 의 주면상에 형성하여 채널 영역 (102)을 피복한다. 하부 레벨 절연 서브층 (103) 은 실리콘 이산화물 (SiO2) 로 이루어진다.
화학 기상 증착 (CVD) 법에 의해 게이트 절연층 (113) 의 중간 레벨 절연 서브층 (104) 을 하부 레벨 절연 서브층 (103) 상에 형성하여 채널 영역 (102)을 피복한다. 중간 레벨 절연 서브층 (104) 은 실리콘 질화물 (Si3N4) 로 이루어진다.
CVD 법에 의해 게이트 절연층 (113) 의 상부 레벨 절연 서브층 (105) 을 중간 레벨 절연 서브층 (104) 상에 형성하여 채널 영역 (102)을 피복한다. 상부 레벨 절연 서브층 (105) 은 실리콘 이산화물 (SiO2) 로 이루어진다.
그러므로, 삼층 구조를 갖는 게이트 절연층 (113) 이 완료된다.
다음으로, 폴리실리콘층 (도면표시생략) 을 상부 레벨 절연 서브층 (105) 상에 형성하고 패터닝하여 규칙적인 간격으로 채널 영역 (102)을 따라 배열되도록 제 1 레벨 게이트 전극 (106)을 형성한다.
제 1 레벨 게이트 전극 (106) 의 열산화법에 의해 게이트 절연층 (107) 을 제 1 레벨 게이트 전극 (106) 상에 형성한다. 이 단계의 상태는 도 8a 에 나타내었다.
다음으로, 또다른 폴리실리콘층 (도면표시생략) 을 게이트 절연층 (113, 107) 상에 형성하고 일반적인 방법으로 패터닝하여 도 8b 에 도시한 바와 같이 규칙적인 간격으로 채널 영역 (102)을 따라 배열되도록 제 2 레벨 게이트 전극 (108)을 형성한다. 제 2 레벨 게이트 전극 (108) 은 게이트 절연층 (113, 107) 과 접촉하도록 제 1 레벨 게이트 전극 (106) 의 인접하는 2 개사이에 배치된다. 제 2 레벨 게이트 전극 (108) 의 주변은 대응하는 제 1 레벨 게이트 전극 (106) 과 중첩한다.
그러므로, 제 1 레벨 게이트 전극 (106) 과 제 2 레벨 게이트 전극 (108) 은 대응하는 게이트 절연층 (107) 에 의해 서로 전기적으로 절연되도록 채널 영역 (102)을 따라 교호로 배열된다. 이 단계의 상태는 도 8b 에 나타내었다.
또한, 층간 유전층 (도면표시생략) 을 일반적인 방법에 의해 제 1 레벨 게이트 전극 (106) 과 제 2 레벨 게이트 전극 (108) 상에 형성한다.
금속층 (도면표시생략)을 층간 유전층상에 형성하고 공지의 방법으로 패터닝하여 도 8c 에 도시한 바와 같은 배선 (109)을 형성한다. 그러므로, 배선 (109) 은 각각의 제 1 레벨 게이트 전극 (106) 과 각각의 제 2 레벨 게이트 전극 (108) 에 전기적으로 접속된다.
마지막으로, 전자들 (111) 이 매입 채널 영역 (102) 으로부터 게이트 절연층 (113) 으로 주입되어 각각의 전송 게이트 전극 (106, 108) 의 바로 아래 위치의 게이트 절연층 (113) 에 제어 전하들 (110)을 고정한다.
특히, 기판 (101) 이 접지에 접속되는 동안, 역바이어스 전압 (VD) 이 p 형 실리콘 기판 (101) 및 n 형 매입 채널 영역 (102) 양단에 인가되어, 기판 (101) 및 영역 (102) 의 pn 접합 부근에 공핍층 (도면표시생략)을 발생한다. 그러므로, 전자들 (111) 이 채널 영역 (102) 의 상부 주면에 축적된다. 다음으로, 기판 (101) 에 대하여 포지티브 주입 전압 (VM)(예를 들어, 대략 +40 V) 이 배선 (109)을 통해 모든 전송 게이트 전극 (106, 108) 으로 인가된다. 그러므로, 채널 영역 (102) 의 상부 주면에 축적된 전자들 (111) 은 터널링 현상에 의해 하부 레벨 SiO2서브층 (103)을 관통한다. 관통한 전자들 (111) 은 하부 레벨 SiO2서브층 (103) 과 중간 Si3N4서브층 (104) 의 계면에 존재하는 계면 에너지 레벨 또는 레벨들에 의해 포획된다. 전자들 (111) 은 주입 전압 (VM) 에 의해 각각의 전송 게이트 전자 (106, 108) 의 바로 아래 위치에 선택적으로 고정된다.
그러므로, 도 5 의 제 1 실시예에 의한 반도체 전하 전송 장치가 제조된다.
포지티브 주입 전압 (VM) 의 펄스의 피크값 및/또는 존속 기간을 조절함으로써 포획된 전자들 (111) 의 양을 제어할 수 있다. 그러므로, 도 7 의 선 (B) 의 이동 거리는 선 (A) 에 대하여 조절될 수 있다.
제 2 실시예
본 발명의 제 2 실시예에 의한 반도체 전하 전송 장치는 도 9 에 표시하였다. 이 장치는 전하들 (110) 이 게이트 절연층 (113) 의 중간 레벨 Si3N4서브층 (104) 및 상부 레벨 SiO2서브층 (105) 사이의 계면에 고정되는 것을 제외하고 제 1 실시예와 구성이 동일하다. 그러므로, 간략화하기 위하여 도 9 의 대응하는 소자에 동일 부호를 사용함으로써, 동일한 구성에 관련된 설명은 생략한다.
제 2 실시예에 의한 전하 전송 장치는 도 8a 내지 도 8c 에 도시한 제 1 실시예와 동일한 방법에 의해 제조된다. 그러나, 전자 주입단계만이 도 8d 에 도시한 제 1 실시예와 다르다.
도 10 에 도시한 바와 같이, 제 2 실시예에 의한 전하 전송 장치에 있어서, 전자들 (111) 은 전송 게이트 전극 (106, 108) 으로부터 게이트 절연층 (113) 으로 주입되어 각각의 전송 게이트 전극 (106, 108) 의 바로 아래 위치의 게이트 절연층 (113) 에 제어 전하들 (110)을 고정한다.
특히, p 형 실리콘 기판 (101) 및 n 형 매입 채널 영역 (102) 이 접지에 공통으로 접속되는 동안, 기판 (101) 에 대하여 네가티브 주입 전압 (VM') (예를 들어, 대략 -40V) 이 배선 (109)을 통해 모든 전송 게이트 전극 (106, 108) 에 인가된다. 그러므로, 전송 게이트 전극 (106, 108) 로부터 공급된 전자들 (111) 은 터널링 현상에 의해 상부 레벨 SiO2서브층 (105)을 관통한다. 그러므로, 관통한 전자들 (111) 은 상부 레벨 SiO2서브층 (105) 과 중간 레벨 Si3N4서브층 (104) 의 계면 (104B) 에 존재하는 계면 에너지 레벨 또는 레벨들에 의해 포획된다. 전자들 (111) 은 주입 전압 (VM') 에 의해 각각의 전송 게이트 전극 (106, 108) 의 바로 아래의 위치에 선택적으로 고정된다.
그러므로, 제 2 실시예에 의한 반도체 전하 전송 장치가 제조된다.
제 2 실시예에 의한 전하 전송 장치는 제 1 실시예와 동일한 이점을 가지며 또한 제 1 실시예의 전자 축적없이 제어 전하들 (110) 이 주입될 수 있는 또다른 이점이 있다.
제 3 실시예
본 발명의 제 3 실시예에 의한 반도체 전하 전송 장치를 도 11 에 나타내었다.
도 11에서, 전하 전송 장치는 p 형 단결정 실리콘 기판 (201) 의 주면에 형성된 n 형 매입 채널 영역 (202)을 포함한다. 채널 영역 (202) 은 신호 전하들이 전송되는 전송 방향을 따라 연장한다. 게이트 절연층 (213) 은 채널 영역 (202)을 피복하도록 기판 (201) 의 주면상에 형성된다.
게이트 절연층 (213) 은 기판 (201) 의 주면상에 위치하는 (두께가 200 Å이인) 하부 레벨 실리콘 이산화물 (SiO2) 서브층 (203), 실리콘 이산화물 서브층 (203) 상에 위치하는 (두께가 200 Å인) 중간 레벨 실리콘 질화물 (Si3N4) 서브층 (204), 및 실리콘 질화물 서브층 (204) 상에 위치하는 (두께가 500 Å인) 상부 레벨 실리콘 이산화물 (SiO2) 서브층 (205) 에 의해 형성된 삼층 구조를 갖는다. 그러므로, 게이트 절연층 (213) 의 두께는 900 Å이다.
전송 게이트 전극 (206) 은 채널 영역 (202)을 따라 배열되도록 게이트 절연층 (213) 상에 형성된다. 이들 전송 게이트 전극 (206) 에는 동작중에 펄스 구동 전압 (φ1, φ2, φ3, φ4) 이 인가된다.
매입 채널 영역 (202) 으로 연장하는 (폭이 0.2 내지 0.3 ㎛인) 트렌치 (212) 가 전송 게이트 전극 (206) 과 인접하는 2개의 게이트 절연층 (213) 사이의 계면에 형성된다. 트렌치 (202) 는 인접하는 2 개의 전송 게이트 전극 (206) 을 전기적으로 절연하고 게이트 절연층 (213)을 부분으로 분할하기 위하여 제공된다.
게이트 절연층 (213) 은 각각의 전송 게이트 전극 (206) 의 바로 아래에 위치하는 게이트 절연층 (213) 의 중간 및 상부 레벨 서브층 (204, 205) 의 분할된 부분에 고정된 네가티브 제어 전하들 (210) 을 포함한다. 제어 전하들 (210) 은 하부 및 중간 레벨 서브층 (203, 204) 사이의 계면 레벨 또는 레벨들에 의해 포획된 전자들에 의해 발생된다. 게이트 절연층 (213) 의 각각의 부분에 고정된 제어 전하들 (210) 은 거의 동일한 양을 갖는다. 제어 전하 (210) 은 매입 채널 영역 (202) 와 거의 동일한 세기를 갖는 제어 전계 (EC)를 발생한다. 제어 전계 (EC) 는 동작중에 전송 게이트 전극 (206) 에 인가되는 구동 전압 (φ1, φ2, φ3, φ4) 에 의해 채널 영역 (202) 에 발생된 전송 전계 (ET) 와 동일한 방향을 갖는다.
층간 유전층 (도면표시생략) 은 전송 게이트 전극 (206) 상에 형성된다.
패터닝된 금속층 (도면표시생략) 이 층간 유전층상에 형성되어 게이트 전극 (206)을 전기적으로 접속하는 배선 (209)을 형성한다.
설명을 간략하게 하기 위하여, 전송 게이트 전극 (206) 중의 4개만을 도 11에 표시하였다. 이들 4 개의 전극 (206) 에는 각각 제 1 내지 제 4 펄스 구동 전압 (φ1, φ2, φ3, φ4) 이 인가된다. 이것은 상술한 도 1 의 종래의 전하 전송 장치와 동일하다.
제 3 실시예에 의한 반도체 전하 전송 장치에 의하면, 게이트 절연층 (213) 은 각각의 전송 게이트 전극 (206) 의 바로 아래에 있는 게이트 절연층 (213) 의 중간 및 상부 레벨 절연 서브층 (204, 205) 의 분할된 부분에 고정된 제어 전하들 (210)을 포함한다. 제어 전하들 (210) 은 거의 동일한 양을 가지며 전송 전계 (ET) 와 거의 동일한 세기를 갖는 제어 전계 (EC)를 발생한다. 제어 전계 (EC) 는 전송 전계 (ET) 와 동일한 방향을 갖는다.
그러므로, 매입 채널 영역 (202) 에 원하는 전위 웰 (121)을 형성하기 위하여 필요한 전송 전계 (ET) 는 게이트 절연층 (213) 에 고정된 제어 전계 (EC) 의 존재에 의해 감소된다. 이것은 제어 전계 (EC) 에 대응하는 전압값에 의해 구동 전압 (φ1, φ2, φ3, φ4) 이 감소하는 것을 의미한다.
결과적으로, 제 3 실시예에 의한 전하 전송 장치는 낮은 구동 전압에 의해 동작할 수 있다.
더욱이, 게이트 절연층 (213) 에 고정된 제어 전하들 (210) 의 양을 용이하게 변화시킬 수 있으므로, 이 장치는 구동 전압 (φ1, φ2, φ3, φ4)을 선택하는데 있어서 융통성이 있다.
다음으로, 도 5 와 동일한 단면을 나타내는 도 12a 내지 도 12c를 참조하여 제 3 실시예에 의한 반도체 전하 전송 장치의 제조 방법을 설명한다.
먼저, 도 12a 에 도시한 바와 같이, n 형 매입 채널 영역 (202) 을 p 형 단결정 실리콘 기판 (201) 의 주면에 형성한다.
그후, 기판 (201) 의 열산화법에 의해 게이트 절연층 (213) 의 하부 레벨 SiO2서브층 (203) 을 기판 (201) 의 주면상에 형성하여 채널 영역 (202)을 피복한다.
CVD 법에 의해 게이트 절연층 (213) 의 중간 레벨 Si3N4서브층 (204)을 하부 레벨 SiO2서브층 (203) 상에 형성하여 채널 영역 (202)을 피복한다.
CVD 법에 의해 게이트 절연층 (213) 의 상부 레벨 SiO2서브층 (205)을 중간 레벨 Si3N4서브층 (204) 상에 형성하여 채널 영역 (202)을 피복한다.
그러므로, 삼층 구조를 갖는 게이트 절연층 (213) 이 완료된다.
다음으로, 폴리실리콘층 (206A)을 상부 레벨 SiO2서브층 (205) 상에 형성한다. 이 단계의 상태를 도 12a 에 표시하였다. 그후, 에칭법에 의해 폴리실리콘층 (206A)을 패터닝하여 트렌치 (212)를 형성함으로써, 층 (206A) 으로부터 규칙적인 간격으로 채널 영역 (202)을 따라 배열된 전송 게이트 전극 (206)을 형성한다. 그러므로, 전송 게이트 전극 (206) 은 대응하는 트렌치 (212) 에 의해 서로 전기적으로 절연되도록 채널 영역 (202)을 따라 배열된다.
제 1 및 제 2 실시예와 달리, 전송 게이트 전극 (206) 은 단일 폴리실리콘층 (206A)을 패터닝함으로써 형성된다.
동시에, 게이트 절연층 (213) 의 중간 및 상부 레벨 서브층 (204, 205) 은 트렌치 (212) 에 의해 전송 게이트 전극 (206) 에 대응하는 부분으로 분할된다. 이 구성은 후속의 열처리 단계동안 댕글링 본드에 수소 (H) 원자를 포획함으로써 댕글링 본드를 감소시켜 암전류를 감소시키기 위하여 제공된다.
더욱이, 일반적인 방법에 의해 층간 유전층 (도면표시생략) 을 전송 게이트 전극 (206) 상에 형성한다.
금속층 (도면표시생략)을 층간 유전층상에 형성하고 공지의 방법으로 패터닝하여 도 12b 에 도시한 바와 같이 배선 (209)을 형성한다. 그러므로, 배선 (209) 은 각각의 전송 게이트 전극 (206) 에 전기적으로 접속된다.
마지막으로, 전자들 (211) 을 매입 채널 영역 (202) 으로부터 게이트 절연층 (213) 으로 주입하여 각각의 전송 게이트 전극 (206) 의 바로 아래에 위치하는 층 (213) 의 분할된 부분에 제어 전하 (210)을 고정한다. 전자들 (211) 의 이러한 주입 공정은 제 1 실시예와 동일하다.
고정된 전하들 (210) 은 하부 및 중간 레벨 서브층 (203, 204) 사이의 계면 (204A) 에서의 레벨 또는 계면 레벨들에 의해 포획된다.
전송 게이트 전극 (206) 과 하부에 놓인 게이트 절연층 (213) 의 상부 및 중간 레벨 서브층 (205, 204) 은 동일한 에칭법에 의해 패터닝되므로, 대응하는 전송 게이트 전극 (206) 의 바로 아래의 위치에 고정된 전하들 (210) 은 양에 있어서 균일하다는 이점이 있다.
비록 여기에 서술하지는 않았지만, 제 2 실시예에 나타낸 바와 같이 상부 및 중간 레벨 서브층 (205, 204) 사이의 계면에서의 레벨 및 계면 레벨들에 의해 고정된 전하들 (210) 이 포획되는 것은 두말할 나위가 없다. 이 경우, 전자들 (211) 의 주입 공정은 제 2 실시예와 동일하다.
제 4 실시예
본 발명의 제 4 실시예에 의한 반도체 전하 전송 장치를 도 13 에 도시하였다. 이 실시예는 게이트 절연층을 제외하고 제 3 실시예와 동일한 구성을 갖는다.
도 13에서, 이 전하 전송 장치는 p 형 단결정 실리콘 기판 (301) 의 주면에 형성된 n 형 매입 채널 영역 (302)을 포함한다. 채널 영역 (302) 은 신호 전하들이 전송되는 전송 방향을 따라 연장한다. 게이트 절연층 (313) 은 기판 (301) 의 주면상에 형성되어 채널 영역 (302)을 피복한다.
게이트 절연층 (313) 은 기판 (301) 의 주면상에 위치하는 (두께가 200 Å인) 실리콘 이산화물 (SiO2) 서브층 (303), SiO2서브층 (303) 상에 위치하는 (두께가 400 Å인) 플로팅 게이트 전극 (304), 및 플로팅 게이트 전극 (304) 상에 위치하는 (두께가 300 Å인) 실리콘 이산화물 (SiO2) 서브층 (305) 에 의해 형성된 삼층 구조를 갖는다. 그러므로, 게이트 절연층 (313) 의 두께는 900 Å 이다.
전송 게이트 전극 (306) 은 채널 영역 (302)을 따라 배열되도록 게이트 절연층 (313) 상에 형성된다. 이들 전송 게이트 전극 (306) 에는 동작중에 펄스 구동 전압 (φ1, φ2, φ3, φ4) 이 인가된다.
매입 채널 영역 (302) 으로 연장하는 (폭이 0.2 내지 0.3 ㎛인) 트렌치 (312) 는 인접하는 2 개의 전송 게이트 전극 (306) 의 계면에 형성된다. 트렌치 (312) 는 제 3 실시예와 동일한 기능을 한다.
게이트 절연층 (313) 은 각각의 전송 게이트 전극 (306) 의 바로 아래에 위치하는 플로팅 게이트 전극 (34) 에 고정된 네가티브 제어 전하들 (310) 을 포함한다. 전하들 (310) 은 플로팅 게이트 전극 (305) 에 축적된 전자들에 의해 발생된다. 제어 전하들 (310) 은 매입 채널 영역 (302) 와 거의 동일한 세기를 갖는 제어 전계 (EC)를 발생한다. 제어 전계 (EC) 는 동작중에 전송 게이트 전극 (306) 에 인가되는 구동 전압 (φ1, φ2, φ3, φ4) 에 의해 채널 영역 (302) 에 발생된 전송 전계 (ET) 와 동일한 방향을 갖는다.
층간 유전층 (도면표시생략) 을 전송 게이트 전극 (306) 상에 형성한다.
패터닝된 금속층 (도면표시생략)을 층간 유전층상에 형성하여 게이트 전극 (306) 과 전기적으로 접속하는 배선 (309)을 형성한다.
설명을 간략하게 하기 위하여 전송 게이트 전극 (306) 중 4개만을 도 11 에 표시하였다. 이들 4 개의 전극에는 각각 제 1 내지 제 4 펄스 구동 전압 (φ1, φ2, φ3, φ4) 이 인가된다. 이것은 상술한 도 1 의 종래의 전하 전송 장치와 동일하다.
제 4 실시예에 의한 반도체 전하 전송 장치에 의하면, 게이트 절연층 (313) 은 플로팅 게이트 전극 (304) 에 축적되고 고정된 제어 전하들 (310) 을 포함한다. 제어 전하들 (310) 은 거의 동일한 양을 가지며 전송 전계 (ET) 와 거의 동일한 세기를 갖는 제어 전계 (EC)를 발생한다. 제어 전계 (EC) 는 전송 전계 (ET) 와 동일한 방향을 갖는다.
그러므로, 매입 채널 영역 (202) 에 원하는 전위 웰 (121)을 형성하는데 필요한 전송 전계 (ET) 는 게이트 절연층 (313) 에 고정된 제어 전계 (EC) 의 존재에 의해 감소된다. 이것은 제어 전계 (EC) 에 대응하는 전압 값에 의해 구동 전압 (φ1, φ2, φ3, φ4) 이 감소하는 것을 의미한다.
결과적으로, 이 전하 전송 장치는 낮은 구동 전압에 의해 동작할 수 있다.
더욱이, 게이트 절연층 (313) 에 고정된 제어 전하들 (310) 의 양을 용이하게 변화시킬 수 있으므로, 이 장치는 구동 전압 (φ1, φ2, φ3, φ4) 의 선택에 있어서 융통성이 있다.
다음으로, 도 5 와 동일한 단면을 나타내는 도 14a 내지 도 14c를 참조하여 제 4 실시예에 의한 반도체 전하 전송 장치의 제조 방법을 설명한다.
먼저, 도 14a 에 도시한 바와 같이, p 형 단결정 실리콘 기판 (301) 의 주면에 n 형 매입 채널 영역 (302)을 형성한다.
그후, 기판 (301) 의 열산화법에 의해 기판 (301) 의 주면상에 게이트 절연층 (313) 의 하부 레벨 SiO2서브층 (303)을 형성하여 채널 영역 (302)을 피복한다.
CVD 법에 의해 폴리실리콘층 (304A)을 하부 레벨 SiO2서브층 (303) 상에 형성하여 채널 영역 (302)을 피복한다. 게이트 절연층 (313) 의 상부 레벨 SiO2서브층 (305)을 CVD 법에 의해 폴리실리콘 (304A) 상에 형성하여 채널 영역 (302)을 피복한다.
다음으로, 폴리실리콘층 (306A)을 상부 레벨 절연 서브층 (305) 상에 형성한다. 이 단계의 상태를 도 14a 에 도시하였다.
에칭법에 의해 폴리실리콘층 (306A)을 패터닝하여 트렌치 (312)를 형성함으로써, 채널 영역 (302)을 따라 규칙적인 간격으로 배열된 플로팅 게이트 전극 (304) 및 전송 게이트 전극 (306)을 형성한다.
더욱이, 층간 유전층 (도면표시생략)을 일반적인 방법에 의해 전송 게이트 전극 (306) 상에 형성한다.
금속층 (도면표시생략)을 층간 유전층상에 형성하고 공지의 방법에 의해 패터닝하여 도 14b 에 나타낸 바와 같이 배선 (309)을 형성한다. 그러므로, 배선 (309) 은 각각의 전송 게이트 전극 (306) 과 전기적으로 접속한다.
마지막으로, 전자들 (311)을 매입 채널 영역 (302) 로부터 플로팅 게이트 전극 (304) 로 주입하여 각각의 전송 게이트 전극 (306) 의 바로 아래에 위치하는 게이트 절연층 (313) 에 제어 전하들 (310)을 고정한다. 전자들 (311) 의 주입 공정은 제 1 실시예와 동일하다.
그러므로, 제 4 실시예에 의한 전하 전송 장치가 제조된다.
제 4 실시예에 의한 전하 전송 장치에 의해, 제 3 실시예와 동일한 이점을 갖는 이외에, 각각의 플로팅 게이트 전극 (304) 에 고정된 전하들 (310) (즉, 도 7 의 채널 전위 특성의 이동 거리) 이 제 3 실시예보다 많다는 이점이 있다. 이것은 게이트 절연층 (313) 의 플로팅 게이트 전극 (304) 에 제어 전하 (310) 이 축적되었기 때문이다.
여기에 서술하지는 않았지만, 제 2 실시예와 나타낸 바와 같이, 상부 레벨 게이트 절연층 (305) 에 전자들 (311)을 관통함으로써 고정된 전하들 (310)을 플로팅 게이트 전극 (304) 에 축적할 수 있는 것은 두말할 나위가 없다.
상술한 제 1 내지 제 4 실시예에 있어서, 전자들은 전하 캐리어로서 주입된다. 그러나, 정공이 전하 캐리어로서 주입될 수도 있다.
이상 본 발명의 바람직한 실시형태에 대하여 설명하였지만, 본 기술에 숙련된 자는 본 발명의 범위를 벗어나지 않는 한도내에서 다양한 변형이 가능하므로, 다음의 청구항에 의해 결정되는 것은 아니다.
이상 설명한 바와 같이, 본 발명에 의한 반도체 전하 전송 장치는 구동 전압을 융통성있게 선택할 수 있고, 낮은 구동 전압에 의해 동작할 수 있는 효과가 있다.
Claims (16)
- 반도체 서브구조;상기 서브구조의 주면상에 형성된 게이트 절연층;전송 방향을 따라 배열되도록 상기 게이트 절연층상에 형성된 전송 게이트 전극을 포함하며;상기 전송 게이트 전극은 동작중에 펄스 구동 전압이 인가되도록 설계되고;상기 게이트 절연층은 각각의 전송 게이트 전극의 바로 아래의 위치에 고정된 제어 전하들을 포함하고;상기 제어 전하들은 실질적으로 동일한 양을 가지며;상기 제어 전하들은 상기 서브구조의 상기 주면과 실질적으로 동일한 세기를 갖는 제어 전계를 발생하고,상기 제어 전계는 상기 전송 게이트 전극에 인가된 상기 구동 전압에 의해 상기 서브구조의 상기 주면에 발생된 전송 전계와 동일한 방향을 갖는 것을 특징으로 하는 반도체 전하 전송 장치.
- 제 1 항에 있어서, 상기 반도체 서브구조는 반도체 기판 및 상기 기판상에 형성된 반도체 층의 조합에 의해 형성되고; 상기 반도체층은 매입 채널층으로서 제공되고;상기 게이트 절연층은 상기 반도체층의 주면상에 형성되는 것을 특징으로 하는 반도체 전하 전송 장치.
- 제 1 항에 있어서, 상기 게이트 절연층은 2 개이상의 절연 서브층을 포함하는 다층 구조를 가지며;상기 게이트 절연층에 고정된 상기 제어 전하들은 2개이상의 절연 서브층의 계면에 포획된 전하 캐리어에 의해 발생되는 것을 특징으로 하는 반도체 전하 전송 장치.
- 제 1 항에 있어서, 상기 게이트 절연층은 하부, 중간, 및 상부 레벨 절연 서브층을 포함하는 삼층 구조를 가지며; 상기 하부 레벨 절연 서브층은 상기 서브구조의 상기 주면과 접촉하고;상기 게이트 절연층에 고정된 상기 제어 전하들은 상기 하부 및 중간 레벨 절연 서브층의 계면에 포획된 전하 캐리어에 의해 발생되는 것을 특징으로 하는 반도체 전하 전송 장치.
- 제 1 항에 있어서, 상기 게이트 절연층은 하부, 중간, 상부 레벨 절연 서브층을 포함하는 삼층 구조를 가지며; 상기 하부 레벨 절연 서브층은 상기 서브구조의 상기 주면과 접촉하고;상기 게이트 절연층에 고정된 상기 제어 전하들은 상기 중간 및 상부 레벨 절연 서브층의 계면에 포획된 전하 캐리어에 의해 발생되는 것을 특징으로 하는 반도체 전하 전송 장치.
- 제 5 항에 있어서, 상기 하부 및 상부 레벨 절연 서브층은 실리콘 산화물로 이루어지고 상기 중간 레벨 절연 서브층은 실리콘 질화물로 이루어진 것을 특징으로 하는 반도체 전하 전송 장치.
- 제 1 항에 있어서, 상기 게이트 절연층은 하부, 중간, 및 상부 레벨 절연 서브층을 포함하는 삼층 구조를 가지며; 상기 하부 레벨 절연 서브층은 상기 서브구조의 상기 주면과 접촉하고;상기 게이트 절연층에 고정된 상기 제어 전하들은 상기 하부 및 중간 레벨 절연 서브층 또는 중간 및 상부 레벨 절연 서브층의 계면에 포획된 전하 캐리어에 의해 발생되는 것을 특징으로 하는 반도체 전하 전송 장치.
- 제 7 항에 있어서, 상기 하부 및 상부 레벨 절연 서브층은 실리콘 산화물로 이루어지고, 상기 중간 레벨 절연 서브층은 실리콘 질화물로 이루어진 것을 특징으로 하는 반도체 전하 전송 장치.
- 제 1 항에 있어서, 상기 게이트 절연층은 하부 및 상부 레벨 절연 서브층 사이에 끼워진 플로팅 게이트 전극을 가지며;상기 플로팅 게이트 전극은 상기 각각의 전송 게이트 전극의 바로 아래의 위치에 형성되고;상기 하부 레벨 절연 서브층은 상기 서브구조의 상기 주면과 접촉하고,상기 게이트 절연층에 고정된 상기 제어 전하들은 상기 플로팅 게이트 전극에 축적된 전하 캐리어에 의해 발생되는 것을 특징으로 하는 반도체 전하 전송 장치.
- 제 9 항에 있어서, 상기 플로팅 게이트 전극은 단일 패터닝된 전기도전층에 의해 형성되는 것을 특징으로 하는 반도체 전하 전송 장치.
- 반도체 서브구조의 주면상에 게이트 절연층을 형성하는 제 1 단계;전송 방향을 따라 배열되도록 상기 게이트 절연층상에 전송 게이트 전극을 형성하는 단계로서, 상기 전송 게이트 전극은 동작중에 펄스 구동 전압이 인가되도록 설계된, 제 2 단계;전하 캐리어를 상기 게이트 절연층에 주입하여 상기 각각의 전송 게이트 전극의 바로 아래 위치의 상기 게이트 절연층에 제어 전하들을 고정하는 단계로서, 상기 제어 전하들은 거의 동일한 양을 갖는, 제 3 단계;를 구비하며;상기 제어 전하들은 상기 서브구조의 상기 주면과 실질적으로 동일한 세기를 갖는 제어 전계를 발생하고,상기 제어 전계는, 상기 전송 게이트 전극에 인가된 상기 구동 전압에 의해 상기 서브구조의 상기 주면에 발생된 전송 전계와 동일한 방향을 갖는 것을 특징으로 하는 반도체 전하 전송 장치의 제조 방법.
- 제 11 항에 있어서, 상기 서브구조 및 상기 전송 게이트 전극 양단에 전압을 인가함으로써, 상기 서브구조로부터 상기 게이트 절연층으로 상기 전하 캐리어를 주입하는 것을 특징으로 하는 반도체 전하 전송 장치의 제조 방법.
- 제 11 항에 있어서, 상기 전하 캐리어를 상기 서부구조의 상기 주면과 상기 게이트 절연층의 계면에 축적한 후, 상기 전송 게이트 전극과 상기 서브구조 양단에 주입 전압을 인가함으로써, 상기 축적된 캐리어를 상기 게이트 절연층으로 주입하는 것을 특징으로 하는 반도체 전하 전송 장치의 제조 방법.
- 제 11 항에 있어서, 상기 서브구조 및 상기 전송 게이트 전극 양단에 전압을 인가함으로써, 상기 전송 게이트 전극으로부터 상기 게이트 절연층으로 상기 전하 캐리어를 주입하는 것을 특징으로 하는 반도체 전하 전송 장치의 제조 방법.
- 제 11 항에 있어서, 하부 및 상부 레벨 절연 서브층 사이에 끼워지도록 상기 게이트 절연층내에 플로팅 게이트 전극을 형성하는 단계를 더 구비하고; 상기 하부 레벨 절연 서브층은 상기 서브구조의 상기 주면과 접촉하고;상기 플로팅 게이트 전극은 상기 각각의 전송 게이트 전극의 바로 아래의 위치에 형성되고;상기 게이트 절연층에 고정된 상기 제어 전하들은 상기 플로팅 게이트 전극에 축적된 전하 캐리어에 의해 발생되는 것을 특징으로 하는 반도체 전하 전송 장치의 제조 방법.
- 제 15 항에 있어서, 상기 플로팅 게이트 전극을 형성하는 단계는 단일 패터닝된 전기도전층을 형성함으로써 수행되는 것을 특징으로 하는 반도체 전하 전송 장치의 제조 방법.
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