KR19980041889A - 배선 구조물 및 그의 제조 방법과 전기 장치 - Google Patents

배선 구조물 및 그의 제조 방법과 전기 장치 Download PDF

Info

Publication number
KR19980041889A
KR19980041889A KR1019970048171A KR19970048171A KR19980041889A KR 19980041889 A KR19980041889 A KR 19980041889A KR 1019970048171 A KR1019970048171 A KR 1019970048171A KR 19970048171 A KR19970048171 A KR 19970048171A KR 19980041889 A KR19980041889 A KR 19980041889A
Authority
KR
South Korea
Prior art keywords
wire
layer
metal layer
contact
leg
Prior art date
Application number
KR1019970048171A
Other languages
English (en)
Other versions
KR100288666B1 (ko
Inventor
크로닌존에드워드
힐테베이텔존앤드류
카안타카터웰링
리안제임스가드너
Original Assignee
포만제프리엘
인터내셔널비지네스머신즈코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만제프리엘, 인터내셔널비지네스머신즈코포레이션 filed Critical 포만제프리엘
Publication of KR19980041889A publication Critical patent/KR19980041889A/ko
Application granted granted Critical
Publication of KR100288666B1 publication Critical patent/KR100288666B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 크로스오버 능력을 가지는 배선 구조물을 개시한다. 이 배선은 크로스오버와 같이 다른 상태로 교차하는 라인(otherwise-intersecting lines) 평면 바로 아래의 접촉층에서 접속 스터드를 활용한다. 따라서, 제 1 금속층의 제 1 와이어는 접촉층의 접속 스터드와 겹쳐져 접촉하므로써 제 2 금속층에서의 제 2 와이어의 아래를 지나간다. 본 발명의 배선 구조물을 제조할 시에, 접촉층, 제 1 금속층 및 제 2 금속층 사이에 절연 또는 비아층을 개입시키지 않는다. 그러나, 접속 스터드가 능동 디바이스 영역이 아닌 절연 영역 위에 확실히 위치하도록 기판상에 디바이스를 배치할 시에 주의해야 한다.

Description

배선 구조물 및 그의 제조 방법과 전기 장치
본 발명은 집적회로 칩 배선구조물, 특히 동적 임의 액세스 메모리(DRAM) 칩의 제조에 관한 것으로, 특히 크로스오버(cross-over) 및 접촉 능력을 여전히 제공하면서 소정의 층들간에 비아(vias)를 사용하지 않고서도 이들 칩을 제조하는 방법에 관한 것이다.
집적회로(IC) 칩, 예를 들면 동적 임의 액세스 메모리(DRAM) 및 정적 임의 액세스 메모리(SRAM)는 셀 어레이 배선 및 감지 증폭기/디코드 및 지지 회로에서 상이한 범위의 저항 및 정전용량을 필요로 한다. 어레이 배선에서, 도체는 낮은 정전용량을 위하여 주문화된다. 예를 들면, 전형적인 4 메가비트(Megabit: M) DRAM에서, 저항(R)은 1 Ω/□(ohm per square) 보다 작거나 또는 동일한(≤) 대신에 정전용량(C)은 비트선-비트선 배선(bitline-to-bitline wiring)에서 0.15 ff/㎛(femptofarads per micron) 보다 작거나 또는 동일하다. 이에 반해, 지지 및 디코드 회로(논리회로)에서, 저항은 (R ≤ 0.07 Ω/□)로 최적화되는 반면에 정전용량은 (C ≤ 0.25 ff/㎛)으로 보다 작아진다.
이들 저항 및 정전용량 범위를 얻기 위하여, 라인들간의 간격과 라인의 폭을 합친 것으로 규정되는, 배선 구조물의 피치(pitch)를 신중히 제어해야만 한다. 어레이 요건(정전용량 및 저항)에 적합한 배선을 위하여, 피치는 최소의 포토리소그래픽적으로(photolithographically) 성취가능한 크기(최소 피치)에 가능한 한 근접해야만 한다. 지지부에 소정의 최소 피치 배선이 필요할 지라도, 대부분의 경우에 논리회로는 필수인 저 저항으로 신호를 전송하기 위하여 최소 피치의 약 2배가 되는 피치를 가진다. 필요한 라인 폭을 생성하는 다양한 방법이 제안되었다. IBM TECHNICAL DISCLOSURE BULLETIN(TDB) No.7, 393-94(1990년 12월), Cronin, J. 및 C. Kaanta의 Thickness Controlled Thick and Thin Lines in One Damascene Level; IBM TDB No. 7, 387(1990년 12월), Cronin 등의 Method to Make Thin and Thick Lines Within a Single Level of Damascene Wiring Using a Single Photomask; IBM TDB No.12, Vol.30, 170-71(1988년 5월), Cronin 등의 Optimum Metal Line Structures for Memory Array and Support Circuits; IBM TDB No.12, Vol.30, 142-43(1980년 5월), Cronin 등의 Method for Obtaining Low Resistance and Low Capacitance Metalization(Sic) Using Single Metal Desposition; IBM RESEARCH DISCLOSURE, No. 313, (1990년 5월), 익명의 Process to Make Thick and Narrow Conductive Lines를 참조한다.
도 1에 도시된 바와 같이, 필요한 라인 폭은 초기에, 얇은 제 1 금속층(M1)을 침적시켜 규정하고, 이 제 1 금속층(M1)상에 절연재료층(I)을 침적시키고, 그다음, 두꺼운 제 2 금속층(M2)를 다시 침적시켜 규정하므로써 구성된다. 절연체(I)를 관통하는 테이퍼형 비아(tapered via)(V)를 에칭(etching)하고, 절연체(I)위에 제 2 금속층(M2)을 침적시키므로써 제 1 금속층(M1)과 제 2 금속층(M2) 간의 접촉부를 형성한다. 따라서, 제 1 금속층(M1)과 제 2 금속층(M2) 사이의 접촉부는 테이퍼형 비아(V)를 통하여 만들어진다.
향상된 포토리소그래픽 레지스트 이미지 규정을 위해서는 평면화된 절연재료층이 바람직하다는 것을 알 수 있었다(필드의 평면 최소 깊이 문제). 도 2는 이에 대한 해결 방안으로, 여기서, (얇은) 제 1 금속층(M1)을 침적하고 규정한다. 그다음, 전체 표면위에 절연체(I)를 침적하고 평면화한다. 절연체(I)를 관통하는 수직 비아(V)를 에칭하고, 그 내에 스터드 비아 금속(stud via metal)(M3)을 침적시켜 표면을 평면화시키므로써 스터드(S)를 형성한다. 그다음, (두꺼운) 제 2 금속층(M2)을 침적시키고 패턴화하므로써, 스터드 비아(S)를 통하여 제 1 금속층(M1)과 제 2 금속층(M2)을 연결시킨다.
도 3에 도시된 바와 같이, 제 2 금속층(M2)과 스터드 비아 금속을 결합시키므로써 공정 및 재료를 줄여 비용을 절감하도록 개선할 수 있다. 이 방법에서, (얇은) 제 1 금속층(M1)을 침적시켜 규정하고, 이어서 절연층(I)을 침적 및 평면화한다. 이 방법에서, 절연층(I)에서 제 2 금속층(M2)의 배선 라인을 트렌치(trench)(T)로서 규정하고, 스터드 비아(S)를 구멍(H)으로서 규정한다. 트렌치(T) 및 구멍(H)을 채우기 위해 금속을 침적시키고 평면화한다. 금속화하기 전에 먼저 트렌치(T) 및 스터드(S)를 규정하므로써, 하나의 금속을 침적시켜 트렌치(T) 및 구멍(H)을 채우게 되어 비용을 절감하게 된다. 배선에 대한 이러한 접근방안은 다마신 접근방안(damascene approach)으로서 알려져 있다.
이러한 배선에 대한 다마신 접근방안은 본 기술분야에 잘 알려져 있다. 이것은 반도체 장치 구조, 예를 들면, M1위에 절연체를 침적시키는 것을 포함한다. 그다음, 화학-기계적 폴리싱(CMP:chemical-mechanical polish) 공정을 통하여 절연체를 평면화시킨다. 레지스트 재료를 침적시키고, 에너지원에 노출시켜 현상하여, 소정의 영역에 개구부를 만든다. 이들 개구부는 배선 채널 영역/트렌치를 규정한다. 레지스트 개구부를 통해 노출된 절연체의 영역을 반응성 이온 에칭(RIE)으로써 제거한다. 그후, 나머지 레지스트 재료를 제거함으로써, 채널 또는 트렌치를 가지는 평탄한 절연체가 남겨진다. 전체 표면에 부합성(conformal)의 금속을 침적시켜, 모든 트렌치를 채우고 모든 절연체 표면을 덮는다. 예를 들어 CMP 공정과 같은 평면화 공정으로써 이 금속을 제거시킨다. 금속은 트렌치에만 남겨져 배선 채널을 형성한다.
비아 레벨을 부가하기 위해서는 연속적으로 부가적인 층들을 규정해야만 한다. 공정에 부가되는 각 단계는 또다른 정렬 단계를 필요로 하여, 최종 제품이 고장날 확률을 증가시킨다. 또한, 각 공정 단계는 칩을 더 오래 취급하므로써 사이클 시간을 증가시킨다. 단계 및 층의 수를 감소시키면, 취급 및 지연이 감소되어 취급을 통해 도입되는 결함을 보다 작게 하므로써 칩의 양품률을 증가시키는 경향이 있다. 게다가, 칩을 생산 라인에서 몇몇 부가적인 단계로 처리할 시에 발생되는 제어할 수 없는 지연과 관련된 공정 변수를 제거함으로써 양품률은 높아진다. 칩의 생산시에 사용되는 재료의 처리 특성은 하나의 공정 단계로부터 다음 공정 단계까지 경과되는 시간 범위에 따라 변할 수 있다. 단계의 수를 감소시키면, 이들 지연은 감소되고 반복성이 증가되므로, 공정의 가변성은 감소된다. 이러한 양품률의 증가는 결과적으로 제조자에게 비용의 절감을 가져다 준다. 또한, 절연체를 개입시키는 단계를 제거하므로써, 재료 비용의 감소 및 취급 비용의 감소로 인하여 비용을 줄일 수 있다.
동적 임의 액세스 메모리(DRAM) 칩을 제조할 시에, 생산 비용은 상당히 중요한 문제이다. 비용을 줄이는 한가지 방법은 가능한 한 많은 공정 단계를 제거하는 것이다. 한가지 생각해 볼 수 있는 것은 가능하다면 제 1 금속과 제 2 금속 사이의 독립된 트랩형 비아 레벨을 제거하는 것이다. 전형적으로, 제 1 금속은 얇은 층인 반면에 제 2 금속은 두꺼운 층이다. 얇은 금속은 단지 저 정전용량을 위한 DRAM에만 필요하고 두꺼운 금속은 저 저항을 위한 지지부에만 필요하므로, 얇은 라인과 두꺼운 라인 사이의 크로스오버가 필요없으며 따라서 두꺼운 층과 얇은 층 사이에 비아 연결부가 필요없도록 설계 규칙을 제한할 수 있다. 그러나, 두 배선 레벨 사이의 비아 레벨은 두 레벨을 서로 교차시키고, 비아가 크로스오버부에 규정될 시에 두 레벨을 연결시키지만 크로스오버부에 비아가 없으면 두 레벨을 연결시키지 않는 다는 데에 주목해야만 한다.
도 4 및 도 5는 다중(multi-) 다마신 접근방안으로 불리는 두가지 변형된 접근방안을 도시하는 데, 여기서, 독립된 트랩형 비아 레벨 및 크로스오버 능력없이 두꺼운 배선 레벨 및 얇은 배선 레벨을 생성한다. 도 4 및 도 5에 도시된 바와 같은 방법은 얇은 절연체(I얇은)에 다마신 방법으로 얇은 라인(M1)을 생성하고, 그다음 바로, 두꺼운 절연체(I두꺼운)에 다마신 방법으로 두꺼운 제 2 라인(M2)을 생성한다. 얇은 라인(M1)과 두꺼운 라인(M2)은 이들이 교차하는 교차지점(C)에서 전기적으로 접속된다. DRAM 설계의 경우에 연결되지 않는 크로스오버는 필요없으므로, 얇은 라인과 두꺼운 라인 사이에 일반적으로 사용되는 비아는 생략된다. 삽입 절연체 및 비아 연결 레벨을 제거하므로써, 비용이 절감된다. 그러나, 소정량의 크로스오버가 필요할 경우에, 보다 복잡한 논리 인텐시브 DRAM(고밀도 동기 DRAM 및 비디오 DRAM)에서는 비용이 배가 된다.
즉, 표준 상호접속 시스템은 제 1 레벨 및 제 2 레벨의 두 레벨의 다마신을 사용한다. 이들 레벨은 삽입 절연재료에 의해 서로 절연된다. 제 2 레벨이 제 1 레벨과 크로스오버하는 경우, 레벨들은 삽입 절연체에 의해 서로 절연되므로 전기적으로 접속되지 않는다. 제 1 레벨과 제 2 레벨간에 전기접속이 필요한 경우, 전기접속시킬 교차지점에서 삽입 절연체에 도전성 비아를 규정한다. 이로써 설계자는 전체적인 배선 융통성을 가지게 되며, 따라서, 크로스오버될 때마다 전기접속되는 이전의 경우보다 바람직하다.
두꺼운 라인과 얇은 라인을 얻는 데 있어서, 두꺼운 라인 및 얇은 라인이 분리되도록 그들을 칩의 상이한 영역에 제조하는 방법을 포함한 다른 방법들이 연구되었다. IBM TDB No 12, Vol. 30, 142-43(1988년 5월)에 도시된 바와 같이 라인을 동일한 평면 부분에 제조하거나 또는, 전술한 바와 같이 두꺼운 부분과 얇은 부분을 상이한 평면에 제조하는 것과 같은 다양한 방법을 사용하여 라인이 제조되었다. 전형적으로, 라인이 있는 곳마다 그들 사이에 비아가 있는 것은 아니다. 반면에, 연결이 필요할 때 마다, 두 금속 평면 사이의 절연재료층에 비아가 사용되었다. 알 수 있는 바와 같이, 한 영역에 두꺼운 라인을 생성하고 다른 영역에 얇은 라인을 생성하는 전술한 방법은 1) 칩 표면상의 많은 실 영역(real-estate)를 소비하거나 또는 2) 비아가 필요한 경우에 삽입 절연층을 사용해야지만 크로스오버가 가능해진다.
일반적으로 크로스오버시에 제 2 레벨이 제 1 레벨로부터 절연되는 구조물이 필요하지만, 얇은 라인 및 두꺼운 라인의 전기접속을 원할 때 비아가 필요하지는 않다. 이러한 특정 경우는 DRAM 및 SRAM 회로시에 발생되며, 여기서 두 배선 레벨은 전기적인 설계 고려사항, 즉, 저 정전용량 (얇은) 어레이 배선 및 저 저항 (두꺼운) 지지 배선을 위해 필요하다. 이들 두꺼운 레벨 및 얇은 레벨은 다마신 기법에 의해 규정된다. 특히 어레이들 사이의 영역에, 그리고 어레이에서 두꺼운 전력 버스를 운행하기 위하여 얇은 라인과 두꺼운 라인의 절연된 크로스오버가 필요할 시에, 비아 배선의 전체 레벨(절연체/마스크/비아/도체) 없이도 가장 효과적으로 이를 성취할 수 있다. 다행이, 이들 절연성 크로스오버 영역은 비아의 부가를 고려하는 배치 고려사항(밀도)을 요구하지 않는다. 따라서, 소정의 저 밀도(큰 배치도 영역) 크로스오버 능력을 가지는 얇은 및 두꺼운 배선을 제조하기 위한 방법이 필요하다.
본 발명은 신규의 집적회로(IC) 칩 배선 구조물 및 이를 제조하기 위한 방법에 관한 것이다. IC 칩의 배선 구조물은 기판상의 상호접속 구조물 구성 및/또는 디바이스 배치를 조작하므로써 두꺼운 또는 저 저항 평면이 얇은 또는 저 정전용량 평면과 크로스오버할 수 있는 방식으로 배치된다. 관련된 마스크 정렬 문제, 공정 단계 및 관련된 비용 문제를 일으키는 비아를 사용하지 않고, 기판 표면에 다양한 층을 침적시키는 새로운 방법을 사용한다.
이 방법은 기존의 하부구조를 사용하고 금속 레벨을 설계하는 것을 포함한다. 이 공정은 접촉층 금속과 동시에 수행된다. 그다음, 배선 및 패시베이션 재료의 주 층을 침적시키는 데, 이 층은 두껍거나 또는 얇을 수 있지만 전형적으로 얇은 층이며 접촉 금속의 금속화된 영역과 단순히 겹치므로써 소정 접속을 만든다. 접촉 금속의 접속은 제 3 또는 상부층과의 접촉없이 크로스오버되는 것을 원할 때 마다 사용한다. 전형적으로 주 층과 상반되는 두께를 가지는 제 3 층을 침적 및 패턴화하여 원하는 영역을 에칭한다. 그후, 제 3 층을 금속화하고, 주 층의 모든 크로스오버 영역을 완성시켜야 하며, 주 층의 패시베이션 영역으로써 제 3 층과 제 1 층을 절연시킨다. 제 3 층은 접촉없이 제 1층과 크로스오버될 수 있다.
본 발명의 다른 많은 장점 및 특징들은 후속되는 본 발명의 상세한 설명, 도면 및 첨부된 특허청구의 범위로부터 명백해질 것이다.
도 1은 종래 기술인 트랩형 비아의 개략도
도 2는 종래 기술인 스터드 비아의 개략도
도 3은 종래 기술인 이중 다마신 비아의 개략도
도 4는 접속이 만들어지는 영역을 도시하는 종래 기술인 다중-다마신 접근방안의 개략도
도 5는 접촉이 없는 영역을 도시하는 종래 기술인 다중-다마신 접근방안의 개략도
도 6은 본 발명을 구현하는 배선 구조물에서 크로스오버를 개략적으로 도시하는 평면도
도 7 내지 도 16은 본 발명을 구현하는 배선 구조물에서 크로스오버를 제조하는 방법을 단계적인 형태로, 도 6의 절단면 A-A'를 도시하는 개략적인 단면도
도면의 주요 부분에 대한 부호의 설명
10: 배선 구조물 12: 제 1 와이어
14: 제 2 와이어 16: 접속 스터드
18: 제 3 와이어
본 발명은 다수의 상이한 형태로 구현될 수 있지만, 본 발명의 바람직한 실시예를 도시하고 상세히 설명할 것이다. 그러나, 개시된 실시예는 본 발명의 원리를 설명하기 위한 예일 뿐이며 본 발명을 특정 실시예로 한정시키려는 것은 아니다.
도 6에는 본 발명의 배선 구조물(10)이 도시되어 있다. 제 1 와이어(wire)/라인(12) 및 제 2 와이어/라인(14)을 보면, 수평 방향의 제 1 와이어(12)와, 수직방향의 제 2 와이어(14)가 도시되어 있다. 제 1 와이어는 제 1 레그(leg)(12A), 제 2 레그(12B) 및 접속 스터드(16)로 구성된다. 제 3 와이어(18)는 제 2 와이어(14)와 평행하게 놓여있지만, 이 경우 제 1 와이어(12)와 제 3 와이어(18)는 접속되고, 이는 X로 표시되어 있다.
이제 도 7 내지 도 16을 참조하면, 도 6에 도시된 바와 같은 최종 구조물을 만들기 까지의 바람직한 방법을 도시하는 일련의 단계적인 단면이 개략도로서 도시된다. 각 단면은 각종 제조 단계시에 있어서의 도 6의 절단면 A-A'에 해당한다.
도 7은 공정의 제 1 단계이다. 절연 기판(20)을 제공하고, 이 기판의 상부에 제 1 절연재료층(22)을 침적시킨다. 제 1 절연재료층(22)은 붕소인-실리케이드 유리(borophospho-silicate glass)가 바람직하지만, 다른 리플로우가능한(reflowable) 절연 또는 패시베이션 재료가 사용될 수 있다. 제 1 절연재료(22)는 화학적 증착(chemical vapor deposition: CVD) 및 물리적 증착(PVD)과 같은 다수의 다른 방식으로 침적시킬 수 있다. 이들 방법중에 가장 바람직한 방법은 CVD이다. 제 1 절연재료(22)의 표면에 바람직한 방식, 전형적으로 회전 도포법(spin apply)으로 제 1 포토레지스트층(24)을 침적시킨다.
그다음, 제 1 포토레지스트층(24)을 노출 및 현상시키고, 제 2 절연재료(22)를 에칭하여 뒤이어 금속화될 패턴을 형성한다. 금속화하기 위하여 적절한 패턴을 형성하는 이 단계적 공정은 이후로부터 금속화할 영역을 규정(defining)하는 것으로 언급될 것이다. 도 8에 도시된 바와 같이, 제 1 절연재료의 표면으로부터 제 1 포토레지스트층(24)을 벗겨내어, 구멍 또는 트렌치(26)를 형성한다. (도시되지 않은) 공정 단계가 통상적으로 실리콘 디바이스 아래 및 배선 레벨 위 사이에 접촉부를 형성하기 위해 수행된다. 본 발명에서, 접촉층에서의 접속 스터드가 기판의 절연 영역 위에만 위치하고 디바이스가 생기는 영역에는 없도록 디바이스 배치시에 주의해야 한다.
도 9에 도시된 바와 같이, 제 1 절연재료(22)의 전 표면 및 구멍(26)을 채우도록 스터드 금속화물(28)을 침적시킨다. 스터드 금속화물(28)을 침적시키는 것은 본 기술분야에 잘 알려진 다수의 방법들중에 한 방법, 바람직하게는 증발 또는 스퍼터링(sputtering)과 같은 PVD, CVD 또는 도금에 의해 성취될 수 있다. 노출된 표면은 바람직하게도, 구멍(26) 폭의 적어도 절반에 상당하는 두께를 가진 금속화물층(28)으로 코팅된다. 스터드층(28)은 본 기술분야에 잘 알려진 다수의 상이한 도전성 금속을 포함할 수 있다. 바람직한 금속의 예로서는 CVD 텅스텐(W), 티탄(Ti), 알루미늄(Al), 구리(Cu), 알루미늄-구리(Al-Cu), 티탄 나이트라이드(TiN), Ti-Al-Cu 및 탄탈 구리(Ta-Cu)가 있다.
도 10에 도시된 바와 같이, 제 1 절연재료층위에 놓여진 스터드층을 제거하여, 스터드층(28) 및 제 1 절연재료층(22)의 표면을 평면화시킨다. 따라서, 제 1 절연재료층(22)에 접속 스터드(16)가 형성된다. 접속 스터드 및 제 1 절연재료의 조합은 집합적으로 접촉층(29)으로 언급된다. 이것은 전술한 바와 같이 본 기술분야에 잘 알려진 다마신 방법으로써 성취될 수 있다.
도 11에 도시된 바와 같이, 제 1 절연재료층(22) 및 제 1 포토레지스트층(24)와 동일한 방식으로 접촉층(29), 즉 동일평면의 접속 스터드(16) 및 제 1 절연재료(22)의 위에 제 2 절연재료층(32) 및 제 2 포토레지스트층(34)을 침적시킨다. 이 제 2 절연층(32)은 원하는 대로 두꺼운 층 또는 얇은 층일 수 있다. 도시를 위하여, 비교적 저 정전용량으로 전류를 전송하기 위하여 제 1 피치를 가지는 얇은 층을 도시하였다.
도 12에 도시된 바와 같이, 제 2 포토레지스트층을 노출 및 현상시키고, 제 2 절연재료층(32)을 에칭하고, 포토레지스트층을 제거한다. 제거된 영역은 도 6의 배선 구조물(10)에서 수평 방향으로 놓여진 제 1 와이어(12 및 14)를 형성할 것이다. 선택적인 에칭 공정은 전술한 공정의 반복이며, 당업자라면 이를 잘 알 것이다.
도 13에 도시된 바와 같이, 에칭된 부분을 금속화하고, 전술한 바와 동일한 방식으로 여분 금속을 제거함으로써, 제 1 금속화물층(33)을 형성한다. 제 1 와이어(12)의 제 1 레그(12A)는 접속 스터드(16)의 제 1 단부와 겹쳐진다. 제 1 레그(12A) 및 제 2 레그(12B)는 절연재료(32)에 의해 서로 일정한 간격을 유지하며, 서로 직접 접촉하지 않는다. 즉, 제 1 레그(12A)와 제 2 레그(12B)는 서로 직접적으로 접촉하지 않는다. 이러한 방식으로, 비아를 사용하지 않고 필요한 정렬 단계없이 접촉층과 제 1 금속화물층 사이의 또다른 패시베이션층 없이, 제 1 레그(12A)와 제 2 레그(12B) 사이에 전기접속을 만든다.
도 14에 도시된 바와 같이, 그다음, 제 1 레그(12A), 제 2 절연재료(32) 및 제 2 레그(12B), 즉 제 1 금속화물층(33)의 상부인 제 2 층의 표면에 제 3 절연재료층(42)을 침적시킨다. 이 제 3 절연재료층(42)은 적절하다면 얇은 층이 사용될 수도 있지만, 비교적 저 저항으로 전류를 전송하기 위하여 얇은 층의 두배 두꺼운 제 2 피치를 가지는 두꺼운 층으로 도시된다. 그 후, 제 3 절연재료층(42)의 표면에 제 3 포토레지스트 재료(44)를 침적시킨다.
도 15에 도시된 바와 같이, 제 3 층에서 금속화를 원하는 곳에 개구부를 에칭하기 위하여 제 3 포토레지스트 재료를 패턴화시키고, 개구부를 에칭한 후, 제 3 포토레지스트 재료를 벗겨낸다. 이 금속부분은 수직 라인용으로 사용된다.
도 16에 도시된 바와 같이, 전체 표면상에 금속을 침적시키고 평면화시키므로써 제 2 금속화물층(43)을 만들어, 결과적인 배선 구조물을 형성한다. 이 금속은 도 6에 도시된 바와 같이 수직 방향으로 놓인 제 2 와이어(14, 18)를 형성한다.
본 발명의 배선 구조물은 다수의 상이한 방식으로 제조될 수 있다는 것을 알아야 한다. 예를 들면, 얇은 층이 제 3 층일 수 있으며, 두꺼운 층은 제 2 층일 수 있다. 접속 스터드층은 제 3 층위의 완전히 분리된 층, 즉 제 4층일 수 있지만, 이들 층은 IC 칩의 제조 공정에서의 단계 제거를 위해 현재 사용되고 간단히 채용될 수 있으므로 본 발명의 실시예는 그 공정에 보다 적합하다는 것을 주목해야만 한다. 또한, 주 와이어가 수직 및 수평 방향으로 놓일 필요는 없으며, 이는 설명을 편리하고 명료하게 하기 위하여 단순히 행해진 것이다. 주 와이어의 방향성에 대한 유일한 제약은 단지 다른 방법으로 교차하는 두 쌍이 있어야 한다는 것이다. 이들 주 와이어는 비아에 의해 접속 스터드 및 접속 부분에 접속되지 않고 대신에 층들을 선택적으로 겹침으로써 이루어지는 직접 접촉에 의해 전기접속된다.
전술한 설명은 예시적인 것이며 본 발명을 제한하려는 것은 아니다. 당업자라면 본 발명의 사상 및 범주내에서 다른 변형이 가능하다는 것을 알 수 있을 것이다.
본 발명에 따르면, 비아의 사용으로 인하 마스크 정렬의 문제, 처리 단계들 및 이에 관련된 비용의 문제가 발생되지 않는다.

Claims (17)

  1. 제 1 금속층의 제 1 와이어와,
    제 2 금속층의 제 2 와이어와,
    접촉층의 접속 스터드(connection stud)
    를 구비하고,
    상기 제 1 금속층과 상기 제 2 금속층은 서로 접촉하며, 상기 제 1 와이어는 상기 접속 스터드와 전기접속하는
    배선 구조물(wiring structure).
  2. 제 1 항에 있어서,
    상기 제 1 와이어는 제 1 레그 및 제 2 레그를 가지고, 상기 접속 스터드는 제 1 단부 및 제 2 단부를 가지며, 상기 제 1 와이어의 제 1 레그는 상기 접속 스터드의 제 1 단부와 직접 접촉하며, 상기 접속 스터드의 제 2 단부는 상기 제 1 와이어의 제 2 레그와 직접 접촉하는 배선 구조물.
  3. 제 1 항에 있어서,
    상기 제 1 와이어는 비교적 저 정전용량으로 전류를 전송하기에 적합한 제 1 피치(pitch)를 가지며, 상기 제 2 와이어는 비교적 저 저항으로 전류를 전송하기에 적합한 제 2 피치를 가지는 배선 구조물.
  4. 제 1 항에 있어서,
    상기 제 2 금속층에 제 3 와이어를 더 구비하고, 상기 제 3 와이어는 상기 제 1 와이어와 전기접속하는 배선 구조물.
  5. 제 1 항에 있어서,
    상기 접촉층은 기판의 표면상에 있으며, 상기 기판은 상기 접촉층에 접속 스터드가 있을 시에 절연 영역인 배선 구조물.
  6. 제 1 항에 있어서,
    상기 제 2 와이어 및 상기 제 1 금속층 사이에 절연 재료를 더 포함하는 배선 구조물.
  7. 기판을 제공하는 단계와,
    접촉층을 침적시키고 규정하는 단계와,
    제 1 금속층을 침적시키고 규정하는 단계
    를 포함하고,
    상기 접촉층은 제 1 단부 및 제 2 단부를 가지는 적어도 하나의 접속 스터드를 구비하고, 상기 제 1 금속층은 절연 재료에 의해 서로로부터 이격된 제 1 및 제 2 레그를 가지는 제 1 와이어를 구비하고, 상기 제 1 와이어의 제 1 레그는 상기 접속 스터드의 제 1 단부와 전기접촉하고, 상기 제 1 와이어의 제 2 레그는 상기 접속 스터드의 제 2 단부와 전기접촉하는
    배선 구조물의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 2 금속층은 제 3 와이어를 더 구비하고, 상기 제 3 와이어는 제 2 금속층의 제 2 와이어와 전기접촉하는 배선 구조물의 제조방법.
  9. 제 8 항에 있어서,
    상기 기판은 다수의 절연 영역을 구비하고, 상기 방법은 상기 접속 스터드가 상기 절연 영역들중의 하나에 위치하도록 상기 배선 구조물을 설계하는 단계를 더 포함하는 배선 구조물의 제조방법.
  10. 제 7 항에 있어서,
    상기 제 1 금속층상에 제 2 금속층을 침적 및 규정하는 단계를 더 포함하고, 상기 제 2 금속층은 상기 절연 재료와 크로스오버하는 제 2 와이어를 구비하는 배선 구조물의 제조방법.
  11. 배선 구조물을 포함한 집적회로칩을 구비하는 전기 장치에 있어서, 배선 구조물은,
    제 1 금속층의 제 1 와이어와,
    제 2 금속층의 제 2 와이어와,
    접촉층의 접속 스터드
    를 구비하고,
    상기 제 1 및 제 2 금속층은 서로 접촉하며, 상기 제 1 와이어는 상기 접속 스터드와 전기접속하는
    전기장치.
  12. 제 11 항에 있어서,
    상기 제 1 와이어는 제 1 레그 및 제 2 레그를 가지고, 상기 접속 스터드는 제 1 단부 및 제 2 단부를 가지며, 상기 제 1 와이어의 제 1 레그는 상기 접속 스터드의 제 1 단부와 직접 접촉하고, 상기 접속 스터드의 제 2 단부는 상기 제 1 와이어의 제 2 레그와 직접 접촉하는 전기장치.
  13. 제 12 항에 있어서,
    상기 제 1 와이어는 비교적 저 정전용량으로 전류를 전송하기에 적합한 제 1 피치를 가지며, 상기 제 2 와이어는 비교적 저 저항으로 전류를 전송하기에 적합한 제 2 피치를 가지는 전기장치.
  14. 제 13 항에 있어서,
    상기 제 2 금속층에 제 3 와이어를 더 구비하고, 상기 제 3 와이어는 상기 제 1 와이어와 전기접속하는 전기장치.
  15. 제 14 항에 있어서,
    상기 접촉층은 기판의 표면상에 있으며, 상기 기판은 상기 접촉층에 접속 스터드가 있을 시에 절연 영역인 배선 구조물.
  16. 제 11 항에 있어서,
    상기 제 2 와이어 및 상기 제 1 금속층 사이에 절연 재료를 더 포함하는 배선 구조물.
  17. 제 1 금속층과,
    제 1 금속 레그 및 제 2 금속 레그와 절연 재료 ― 상기 제 1 금속 레그와 제 2 금속 레그는 상기 절연 재료에 의해 서로로부터 이격되어 직접 접촉하지 않음 ― 와,
    상기 제 1 금속층에 인접한 접촉층과,
    상기 접촉층의 접촉 스터드
    를 구비하고,
    상기 접촉 스터드는 상기 제 1 레그와 상기 제 2 레그 간의 전기접속을 제공하는
    배선 구조물.
KR1019970048171A 1996-11-22 1997-09-23 배선구조물및그의제조방법과전기장치 KR100288666B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/755,052 US6576848B1 (en) 1996-11-22 1996-11-22 Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same
US8/755,052 1996-11-22

Publications (2)

Publication Number Publication Date
KR19980041889A true KR19980041889A (ko) 1998-08-17
KR100288666B1 KR100288666B1 (ko) 2001-05-02

Family

ID=25037528

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970048171A KR100288666B1 (ko) 1996-11-22 1997-09-23 배선구조물및그의제조방법과전기장치

Country Status (3)

Country Link
US (1) US6576848B1 (ko)
KR (1) KR100288666B1 (ko)
CN (1) CN1146046C (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8237283B2 (en) * 2007-06-05 2012-08-07 International Business Machines Corporation Structure and method of reducing electromigration cracking and extrusion effects in semiconductor devices
KR20120047596A (ko) * 2010-11-04 2012-05-14 삼성전자주식회사 반도체 소자의 배선 구조
US9627310B2 (en) * 2012-04-11 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
US11942414B2 (en) 2021-09-17 2024-03-26 Qualcomm Incorporated Integrated circuits (ICs) employing directly coupled metal lines between vertically-adjacent interconnect layers for reduced coupling resistance, and related methods

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3366519A (en) 1964-01-20 1968-01-30 Texas Instruments Inc Process for manufacturing multilayer film circuits
GB1035592A (en) 1965-02-03 1966-07-13 Pressac Ltd An improved printed circuit panel and a method of making same
JPS59161048A (ja) 1983-03-04 1984-09-11 Hitachi Ltd 多層配線部材の製造方法
US4789648A (en) 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4746621A (en) 1986-12-05 1988-05-24 Cornell Research Foundation, Inc. Planar tungsten interconnect
US4776087A (en) 1987-04-27 1988-10-11 International Business Machines Corporation VLSI coaxial wiring structure
US4997746A (en) 1988-11-22 1991-03-05 Greco Nancy A Method of forming conductive lines and studs
US4985990A (en) 1988-12-14 1991-01-22 International Business Machines Corporation Method of forming conductors within an insulating substrate
US5136124A (en) 1988-12-14 1992-08-04 International Business Machines Corporation Method of forming conductors within an insulating substrate
US4987101A (en) 1988-12-16 1991-01-22 International Business Machines Corporation Method for providing improved insulation in VLSI and ULSI circuits
US5021869A (en) * 1988-12-27 1991-06-04 Hewlett-Packard Company Monolithic semiconductor chip interconnection technique and arrangement
US4962058A (en) 1989-04-14 1990-10-09 International Business Machines Corporation Process for fabricating multi-level integrated circuit wiring structure from a single metal deposit
US5229257A (en) 1990-04-30 1993-07-20 International Business Machines Corporation Process for forming multi-level coplanar conductor/insulator films employing photosensitive polymide polymer compositions
JPH0714024B2 (ja) * 1990-11-29 1995-02-15 川崎製鉄株式会社 マルチチップモジュール
US5169802A (en) 1991-06-17 1992-12-08 Hewlett-Packard Company Internal bridging contact
US5408053A (en) * 1993-11-30 1995-04-18 Hughes Aircraft Company Layered planar transmission lines
JPH07193184A (ja) * 1993-12-27 1995-07-28 Fujitsu Ltd マルチチップモジュールの製造方法及びマルチチップモジュール
JP3655336B2 (ja) * 1995-01-31 2005-06-02 株式会社東芝 印刷配線板の製造方法および印刷配線板
US5834845A (en) * 1995-09-21 1998-11-10 Advanced Micro Devices, Inc. Interconnect scheme for integrated circuits

Also Published As

Publication number Publication date
CN1146046C (zh) 2004-04-14
US6576848B1 (en) 2003-06-10
KR100288666B1 (ko) 2001-05-02
CN1183645A (zh) 1998-06-03

Similar Documents

Publication Publication Date Title
KR100260685B1 (ko) 금속화물 상호 접속 시스템 및 그의 제조 방법과 집적 회로 칩의 제조 방법
KR100451110B1 (ko) 집적회로용배선방식
US7151051B2 (en) Interconnect structure for an integrated circuit and method of fabrication
US5117276A (en) High performance interconnect system for an integrated circuit
US6884710B2 (en) Semiconductor device having multi-layer copper line and method of forming same
US6653717B2 (en) Enhancement in throughput and planarity during CMP using a dielectric stack containing an HDP oxide
US5981374A (en) Sub-half-micron multi-level interconnection structure and process thereof
US6373136B2 (en) Damascene wiring structure and semiconductor device with damascene wirings
EP0246458A2 (en) Module for packaging semiconductor integrated circuit chips on a base substrate
JP2760945B2 (ja) 薄膜多層配線構造体
JPH08250592A (ja) 集積回路用の空気−誘電体伝送線
US7074716B2 (en) Method of manufacturing a semiconductor device
US4808552A (en) Process for making vertically-oriented interconnections for VLSI devices
US10811353B2 (en) Sub-ground rule e-Fuse structure
US4888087A (en) Planarized multilevel interconnection for integrated circuits
KR100288666B1 (ko) 배선구조물및그의제조방법과전기장치
EP0343269B1 (en) High performance interconnect system for an integrated circuit
US20040251552A1 (en) Semiconductor device and manufacturing method the same
US7026718B1 (en) Stacked multi-component integrated circuit microprocessor
US6413855B2 (en) Methods of making interconnections for semiconductor circuits
US5212352A (en) Self-aligned tungsten-filled via
KR19990016355A (ko) 반도체소자의 금속배선 및 그 형성방법
JPH05206294A (ja) 集積回路用相互接続
JPH01321657A (ja) 集積回路用の高性能相互接続方式
KR100396687B1 (ko) 반도채장치의금속배선형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee