KR19980041830A - 제어된 붕괴형 칩 접속을 위한 박막 야금물 및 구조물 - Google Patents

제어된 붕괴형 칩 접속을 위한 박막 야금물 및 구조물 Download PDF

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Abstract

기저 금속층 위에 Ni/Au/Ni/Au의 다층 구조물을 포함하는 박막 야금물(metallurgy)은 C-4 솔더(solder) 재유동에 의해 유발되는 접속상의 문제점에 덜 민감하다. 또한, 샌드위치된 금(gold)층은 기판 표면위에 금속 씨드(seed)층을 습식 부식시킬 수 있게 한다.

Description

제어된 붕괴형 칩 접속을 위한 박막 야금물 및 구조물
본 발명은 일반적으로, 솔더에 의해 서로 결합되는 기판과 집적회로 칩에 사용되는 박막 야금물에 관한 것이다.
제어된 붕괴형(collapse) 칩 접속 또는 C-4는, 솔더를 그의 융점보다 높은 온도에서 가열하고 솔더를 칩과 기판상의 상호접속 패드에 결합시킴으로써, 집적회로와 기판을 서로 결합시키는 솔더 볼(solder ball) 또는 그와 유사한 구조를 가짐을 특징으로 한다. 전형적으로는, 솔더는 칩 패드상에 있고, 솔더를 재유동시켜 칩 패드와 기판상의 패드에 둘다 결합되게 한다. 종종, 상호접속 패드 영역에 인접한 상호접속 회로는 폴리이미드로 피복되거나 다른 종류의 절연 방법에 의해 보호된다. 솔더를 수회 재유동시켜 칩과 기판사이의 우수한 질적 접속을 달성할 수 있다. 이 재유동으로 인해서, 솔더 사이에 납/주석으로 이루어진, 구리/주석 또는 니켈/주석 금속간물질(intermetallics)이 형성될 수 있고, 전형적으로 구리 및/또는 니켈을 포함하는 칩 또는 기판상의 박막 상호접속 야금물이 형성된다. 결과적으로, 이 금속간물질이 축적되어 그 아래에 있는 금속화물(metallization)을 쪼개며, 또는 상당 수준의 다중 소 공극 (multiple small void) 또는 평면 균열(planar fracture)을 일으키며, 이는 모두 칩과 기판 사이의 전기적 전도에 해로운 것이다. 상호접속 야금물에 사용되는 한 종래기술의 박막 스택 구조물은 포토레지스트마스크(photoresist mask)를 통해 스터퍼(sputter) 침착된 구리/크롬층상에 전기도금된 구리 및 니켈층을 포함한다. 이어서 포토레지스트 마스크를 스트립핑시키고, 씨드 층을 부식시켜 라인과 C-4 패드를 단리시킨다. 결과적으로, 도금 용액을 사용하여 부품을 금도금시킨다. 그 결과 패드 영역에 금도금된 박막 상호접속 야금물이 생성된다.
전자 부품을 위한 다층 야금 구조물은, 크롬, 티탄, 지르코늄, 하프늄, 니오브, 몰리브덴, 탄탈륨, 구리 및/또는 알루미늄을 포함하는 기저 야금물상에 금으로 피복된 코발트층을 사용함을 기술하는, 아가왈라(Agarwala)에게 허여된 미국 특허 제 4,985,310 호에 상세하게 논의되어 있다. 코우노(Kouno)의 문헌[IBM TDB Vol. 36, No. 10, 1993년 10월, pp 481-483]은 C4범프(bump) 형성을 위한 볼 제한 환형 구조(a ball limiting annulus structure)를 논의하며 Cr/Cu/Ni 또는 Co/Au/Cr의 다층 금속 구조물을 기술한다. 프랑켄탈(Frankenthal) 등에게 허여된 미국 특허 제 5,356,526 호는 Ti-TiPd-Cu-Ni-Au와 같이 층진 탄탈륨-팔라듐 합금을 포함하는 하이브리드 집적회로를 위한 구리계 금속화물을 기술한다. 윌리암스(Williams)에게 허여된 미국 특허 제 5,361,971 호는 중간 온도 확산 용접을 논의하며 금으로 피복된 니켈 층을 상호확산에 사용함을 보여준다. 디지아코모(DiGiacomo) 등에게 허여된 미국 특허 제 5,442,239 호는 크롬, 니켈 및 귀금속을 포함하는 기판상 패드에 사용되는 몇몇 내식성 야금물을 개시한다. 메린(Merrin) 등에게 재허여된 미국 특허 제 27,934 호는 볼 제한 야금물, 즉 솔더 볼이 가열되는 동안 유동되는 것을 제한하는 작용을 하는 칩의 저부에서의 패드에 필요한 조건을 논의한다. 메린 등에 의해 제안된 특정 볼 제한 야금물은 크롬, 구리 및 금의 연속적인 층들을 포함한다.
본 발명의 목적은 다중 재유동(multiple re-flow)후에 보다 신뢰성있고, 평면 균열 및 다중 소 공극의 형성에 덜 민감한, 칩 및 기판과 같은 전기적 부품을 접속시키는데 사용되는 개선된 스택 야금물을 제공하는 것이다.
도면과 관련된 본 발명의 바람직한 실시태양의 상세한 설명으로부터 본 발명에서 후술될 목적 및 기타 목적, 사양 및 장점을 더 잘 이해할 수 있을 것이다.
도 1은 박막 야금물을 위한 종래 기술 구조물의 단면도이다.
도 2a 및 2b는 평면 균열을 예시하는, 칩을 제거하기 전과 칩을 제거한 후의 도 1의 종래 기술의 구조물의 단면도이다.
도 3a 내지 3c는 본 발명의 구조물의 선택적인 형상의 단면도이다.
도 4a, 4b 및 4c는 각각 칩을 부착시키기 전, 칩을 부착시킨 후, 및 칩을 제거한 후의 본 발명의 구조물의 단면도이다.
도면은 칩을 기판에 접속시키는데 사용되는 다층 야금물을 보여준다. 층을 일정한 축척에 따라 그린 것은 아니나, 본 발명 뿐만 아니라 종래기술에서 접하게 되는 문제점을 예시하기 위해서 제시하였다.
도 1은 접착 크롬층(1), 약 4m의 상부 스택 구리층(2), 뒤이어 2m의 니켈층(3)을 보여준다. 크롬층은 기판상에 스퍼터 침착되어 있고 구리 및 니켈은 전기도금에 의해 포토레지스트 마스크(도시되지 않음)를 통해 크롬층(1)상에 침착되어 있다. 이어서 포토레지스트 마스크를 스트립핑시키고, 포토레지스트 마스크 아래에 있었던 스터퍼링된 크롬/구리 씨드 층(1)의 일부를 부식시켜 상호접속 라인 및 칩 패드 또는 C-4 패드를 단리시킨다. 이온 빔 부식시켜 스퍼터링된 씨드 층을 제거할 수도 있다. 이어서, 구조물을 금도금 용액에 침지시킴으로써 금층(4)을 니켈층(3)위에 도금시킨다.
상호접속 신뢰성을 확인하기 위해서, C4 접속된 칩을 인장 시험하고 다중 솔더 재유동을 수행하였다. 다중 재유동 동안에 다중 소 공극 및 평면 균열이 진행됨이 관찰되었다.
평면 균열의 예를 도 2a와 도 2b에 나타내었다. 도 2a에는 기판(23)상에서 야금물 스택(22)에 부착된 칩(21)의 단면도가 나타나 있다. 칩(21)은 상호접속 야금물(24) 및 상호접속 야금물(24)로 개구를 한정하는 폴리이미드(25)를 갖는다. 본 발명의 실시에서, 상호접속 야금물(24)은 야금물 스택(22)과 동일하거나 상이할 수 있다. 솔더 볼(26) 또는 기타 적합한 솔더 재료로 칩(21)을 기판상의 야금물 스택(22)에 부착시킨다. 스택(22)은 전형적으로 칩 접속시에 형성된 크롬층(27), 구리층(28), 니켈층(29) 및 니켈/주석 금속간물질의 상부층(30)으로 이루어질 수 있다. 도 2a에서, 도 1에 나타난 바와 같은 스택의 상부층을 형성하는 금층(도시되지 않음)을 솔더 볼(26)내에 흡수시킬 수 있다. 기판(23)상의 패드는 또한 폴리이미드(31) 또는 기타 적합한 절연 재료에 의해 한정된다.
니켈/주석 금속간물질(30)이 솔더 볼(26)의 솔더중 주석 및 스택(22)중 니켈로부터 생성된다. 추가로 솔더가 유동함에 따라 이 니켈/주석 금속간물질(30)이 점점 두꺼워지는 것이 관찰되었다. 도 2b는 평면 균열 및 칩 제거를 예시한다. 평면 균열이 일어나면, 니켈(29)과 니켈/주석 금속간물질(30)의 금속 계면(32)이 분리된다. 니켈/주석 금속간물질(30)이 솔더 볼(26)과 함께 떨어져나가면 평면 균열이 일어난다. 니켈/주석 금속간물질에서 일어나는 열화의 중간 수준은 다중 소 공극이 계면(32)에서 나타나는 것이다. 평면 균열 및 다중 소 공극 형성 둘다가 칩과 기판 사이의 전기적 전도성을 저해하며 최종 생성물은 용납할 수 없을 정도로 낮은 칩 인장 강도를 갖는다.
도 3a 내지 3c는 기판(40)(칩, 인쇄회로판, 세라믹 구조물, 다층 패키지, 또는 C4 접속에 사용되는 패드를 갖는 또다른 소자일 수 있음)이 바람직하게는 크롬층(42), 구리층(43), 니켈층(44), 금층(45), 니켈층(46) 및 또다른 금층(47)으로 이루어진 상호접속 야금물의 스택(41)을 갖는 본 발명의 구조물을 예시한다. 크롬층(42)상에 스퍼터링시키고, 기판에 포토레지스트(도시되지 않음)를 피복시키고, 표준 리소그래피에 의해 포토레지스트내에 개구를 패턴화시키고, 전기도금을 사용하여 구리층(43), 니켈층(44), 금층(45), 및 니켈층(46)을 폴리이미드 또는 절연체내의 개구를 통해 크롬 씨드 층(42)상에 침착시킴으로써 스택(41)을 생성시킨다. 각 층에 대한 대략적으로 적당한 두께는 변할 수 있고 하기와 같을 수 있다: 구리층(43)의 경우 2 내지 15㎛, 바람직하게는 2 내지 6㎛일 수 있고, 니켈층(44)의 경우 1 내지 5㎛, 바람직하게는 1 내지 3㎛일 수 있고, 금층(45 및 47)의 경우 200 내지 2000㎛, 바람직하게는 600 내지 1200㎛, 니켈층(46)의 경우 0.1 내지 1㎛, 바람직하게는 0.1 내지 0.5㎛일 수 있다.
앞에서는 기판상의 기저 금속층이 구리가 도금된 크롬 씨드 층으로서 기술되어 있지만, 금속을 상당히 다르게 선택할 수 있다는 것을 이해해야 한다. 본 발명에서는, 접착층(Cr)을 기판상에 침착시키고 전도성 층(Cu)으로 피복시킨다. 접착층은 Cr, Ti, Ta, Zr, Hf, Mo 및 그의 혼합물일 수 있고 전도성 층은 Cu, Al 및 그의 혼합물일 수 있다.
도 3a는 금도금에 의해 니켈층(46)에 침착된 후 폴리이미드 또는 기타 절연체(48)로 부분적으로 피복된 상부 금층(47)을 보여준다. 도 3b는 스택이 폴리이미드 또는 기타 절연체(48)로 부분적으로 피복된 후 금도금에 의해 니켈층(46)에 침착된 상부 금층(47)을 보여준다. 도 3c는 금도금에 의해 니켈층(46)에 침착된 상부 금층(47)을 보여준다. 각각의 도면 3a 내지 3c에서 금층(47)은 무전해(electroless) 도금 또는 기타 적합한 수단에 의해 침착될 수 있다.
본 발명의 구조물에서, 상부 니켈층(46)이 전해 금층(45)과 상부 금층(47) 사이에 샌드위치되어 있고, 이 배열로 인해서 확산이 향상되어 칩 접속에 필요한 니켈과 금의 우수한 혼합이 달성된다. 또한, 본 발명의 구조물은 전해 금층(45)을 포함하므로, 종래의 절연체 스트립퍼 및 습식 부식 기법을 사용하여 도 3a 내지 3c에 나타난 구조물을 쉽고 효과적으로 가공할 수 있다. 전해 금층(45)은 그 아래에 있는 니켈(44)을 보호하여 움푹 패임(pitting) 등과 같은, 용매 및 스트립퍼에 의해 유발되는 임의의 위험성이 상부 니켈층(46)으로만 제한된다.
도 4a 내지 4c는 칩 접속 및 칩 제거 단계 동안에 본 발명의 구조물의 단면도를 보여준다. 기판(80)상 상호접속 야금물의 스택(81)은 도 3b에 나타낸 스택과 유사하다. 도 4a에서, 스택(81)은 크롬층(82), 구리층(83), 니켈층(84), 금층(85), 니켈층(86) 및 금층(87)을 함유한다. 폴리이미드(88)는 스택을 둘러싸고 최종 금층(87)의 가장자리까지 스택을 덮는다. 솔더 볼(89)은 칩(91)상의 상호접속 야금물(90)에 부착된다. 상호접속 야금물(90)은 스택(81)에 나타난 것과는 동일하거나 상이할 수 있다. 칩(91)과 상호접속 야금물(90)은 폴리이미드(92)에 의해 둘러싸인다.
도 4b에 가장 잘 나타나 있는 바와 같이, 솔더 볼(89)은 칩(91)을 스택(81)에 접속시킨다. 접속되는 동안에 상부 금층(87)이 솔더 볼(89)에 흡수되고 니켈/주석 금속간물질(93)이 솔더 볼(89) 및 스택(81)중 니켈층(86)으로부터 형성된다.
도 4c는 인장된 후의 칩(91)을 보여준다. 바라던 대로, 솔더 볼(89)에 갈라진 틈(94)이 있다. 스택(81)과 칩(91)은 손상되지 않은 채로 있어서 다중 재유동 동안에 평면 균열이 전혀 일어나지 않음을 확신시켜 준다.
몇 개의 기판을 본 발명의 다층 구조물과 함께 제조하고 전기이동(electromigration), 습윤성 및 실패율을 시험하였다. 기판은 전기이동 시험을 통과하였고 실패율이 1ppm 미만이었고 바람직한 습윤성을 가졌다. 표 1은 Ni/Au/Ni/Au 도금을 사용할 경우에 다중 재유동을 통해 실패가 전혀 없었음을 보여준다.
부품 재유동 번호 샘플 번호 인장 강도(lbs) 평면 균열(%) 다중 소 공극
A 13x 4 210 0 0.02 내지 0.2%
B 13x 4 221 0 0.3 내지 0.2%
C 1x 2 228 0 0
13x 4 221 0 0.03 내지 0.05%
D 1x 2 218 0 0
13x 4 209 0 0.06 내지 0.4%
E 1x 2 217 0 0
13x 4 209 0 0.03 내지 0.04%
F 1x 2 225 0 0 내지 0.3%
13x 4 218 0 0.7 내지 0.2%
G 1x 2 192* 0 0 내지 0.1%
13x 4 206* 0 2.0 내지 0.5%
H 1x 2 230 0 0 내지 0.9%
13x 4 214 0 1.2 내지 1.0%
* 칩이 파괴되었음
표 1에서의 신뢰성 시험은 실패율이 0이고 다중 소 공극이 감소되었음을 보여준다. Ni/Au/Ni/Au 성분이 없을 경우, 실패율은 10%에 이르고 훨씬 많은 양의 다중 소 공극이 관찰된다.
본 발명을 그의 바람직한 실시태양에 관해서 기술하였지만, 본 발명의 숙련자들은 첨부된 특허청구항의 개념 및 범위내에서 본 발명을 변경시켜 실시할 수 있다는 것을 알 것이다.
본 발명에 따라서, 박막 야금물은 전기도금된 구리와 같은 기저 금속화물 위에 침착된 Ni/Au/Ni/Au 층을 포함한다. 본 발명의 야금물은 종래 야금물과 유사한 니켈/금 확산 상부층을 제공하므로, 종래 방법에 따라 가공될 수 있다. 그러나, 본 발명의 니켈/금/니켈 샌드위치 성분은, 품질 검사 동안 및 이중 칩이 다중칩 모듈에 재결합되는 동안에 접하게 되는 다중 솔더 재유동에 의해 유발되는 다중 소 공극의 형성 및 평면 균열에 보다 잘 견딘다. 또한, 샌드위치된 금층은 그 아래에 있는 니켈이 습식 부식동안에 움푹 패이는 것을 방지한다.

Claims (8)

  1. 칩을 접속시키기 위한 기판상의 다층 야금 구조물(multilayered metallurgical structure)에 있어서,
    ① 기판상의 기저 금속층, ② 상기 기저 금속상의 제 1 니켈층, ③ 상기 제 1 니켈층상의 제 1 금층, ④ 상기 제 1 금층상의 제 2 니켈층, ⑤ 상기 제 2 니켈층상의 제 2 금층을 포함하는, 다층 야금 구조물.
  2. 제 1 항에 있어서,
    상기 기저 금속층이 Cr, Ti, Ta, Zr, Hf, Mo, 그의 혼합물로 이루어진 그룹으로부터 선택된 접착층, 및 Cu, Al, 그의 혼합물로 이루어진 그룹으로부터 선택된, 상기 접착층상에 위치된 전도성 층으로 이루어진 구조물.
  3. 기판상에 상호접속 야금물(metallurgy)의 스택(stack)을 제조하는 방법에 있어서,
    ① 기판에 기저 금속층을 제공하는 단계, ② 상기 기저 금속층상에 제 1 니켈층을 침착시키는 단계, ③ 상기 제 1 니켈층상에 제 1 금층을 침착시키는 단계, ④ 상기 제 1 금층상에 제 2 니켈층을 침착시키는 단계, ⑤ 상기 제 2 니켈층상에 제 2 금층을 침착시키는 단계를 포함하는, 기판상에 상호접속 야금물의 스택을 제조하는 방법.
  4. 제 3 항에 있어서,
    상기 기판 제공 단계가 크롬을 상기 기판에 금속 씨드(seed)층으로서 스퍼터링(sputtering)시키는 단계와 구리를 상기 크롬상에 전도성 층으로서 도금시키는 단계를 포함하는 방법.
  5. 제 3 항에 있어서,
    상기 제 2 금층을 침착시키는 단계만 무전해(electroless) 도금에 의해 수행하고 그외의 각 침착 단계를 전기도금에 의해 수행하는 방법.
  6. 제 3 항에 있어서,
    포토레지스트를 상기 기판상에 패턴화시키는 단계를 추가로 포함하는 방법.
  7. 제 3 항에 있어서,
    상기 제 2 금층을 침착시키는 상기 단계 후에 패시베이션(passivation) 폴리이미드 층을 상기 기판상에 도포시키는 단계를 추가로 포함하는 방법.
  8. 제 3 항에 있어서,
    상기 제 2 금층을 침착시키는 상기 단계 이전에 상기 기판에 패시베이션 폴리이미드 층을 도포시키는 단계(이 단계로 인해서 상기 제 2 금층을 침착시키는 상기 단계가 수행되는 한정된 영역이 생성된다)를 추가로 포함하는 방법.
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