KR19980040672A - 반도체 소자의 배선층 형성 방법 - Google Patents

Abstract

반도체 소자의 배선층 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 콘택홀이 형성된 절연막을 형성하는 단계와, 상기 결과물 전면에 배리어(barrier) 금속층을 형성하는 단계와, 상기 결과물상에 상기 콘택홀이 매립될 수 있도록 충분한 두께의 도전층을 형성하는 단계와, 상기 도전층의 표면을 CMP(Chemical Mechanical Polishing) 공정을 이용하여 연마하여 평활한 도전층을 형성하는 단계와, 상기 평활한 도전층 전면에 캡핑층을 형성하는 단계와, 상기 캡핑층, 평활한 도전층 및 배리어 금속층을 차례로 패터닝하는 단계를 포함한다. 본 발명에 의하면, 배선층 형성시에 CMP 공정을 이용하여 배선층의 표면을 평활하게 함으로써 신뢰성있는 반도체 소자를 제조할 수 있다.

Description

반도체 소자의 배선층 형성 방법

본 발명은 반도체 소자의 배선층 형성 방법에 관한 것으로, 특히 배선층의 거친 표면을 제거하여 배선 공정을 용이하게 할 수 있는 반도체 소자의 배선층 형성 방법에 관한 것이다.

반도체 소자의 집적도가 증가함에 따라 콘택의 아스팩트 비(aspect ratio)가 증가하고, 콘택 형성을 위한 고도의 필링(filling) 기술이 요구된다. 현재, 콘택 플러그 형성 공정으로서 CVD(Chemical Vapor Deposition) 방법을 이용한 텅스텐막 형성 공정이 이용되고 있으나, 저저항 콘택을 실현하기 위하여 Al, Cu 등을 이용한 배선 형성 방법에 관한 연구가 계속되고 있다.

Al 또는 Cu를 이용한 배선 형성 공정에서는 500℃ 이상의 고온 공정을 적용하여 콘택을 형성한다. 일반적으로, 배선층의 증착 온도 또는 리플로우 공정 온도가 높으면 콘택의 필링 효과는 높으나, 배선층 표면의 거칠기 정도가 증가하여 후속으로 진행되는 포토리소그래피 공정시에 빛이 산란되어 난반사가 일어나는 원인을 제공하기 때문에 얼라인이 어렵고 도전선의 브리지(bridge) 또는 콘택홀이 오픈되지 않는 현상 등이 야기되어 반도체 소자의 신뢰성을 저하시키게 된다.

따라서, 본 발명의 목적은 평활한 표면을 가지는 배선층을 용이하게 형성할 수 있는 반도체 소자의 배선층 형성 방법을 제공하는 것이다.

도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 배선층 형성 방법을 설명하기 위한 단면도들이다.

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 콘택홀이 형성된 절연막을 형성하는 단계와, 상기 결과물 전면에 배리어(barrier) 금속층을 형성하는 단계와, 상기 결과물상에 상기 콘택홀이 매립될 수 있도록 충분한 두께의 도전층을 형성하는 단계와, 상기 도전층의 표면을 CMP(Chemical Mechanical Polishing) 공정을 이용하여 연마하여 평활한 도전층을 형성하는 단계와, 상기 평활한 도전층 전면에 캡핑층을 형성하는 단계와, 상기 캡핑층, 평활한 도전층 및 배리어 금속층을 차례로 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법을 제공한다.

바람직하게는, 상기 배리어 금속층은 Ti/TiN막으로 형성하고, 상기 도전층을 형성하는 단계는 Al 또는 Cu를 사용하여 CVD 방법, 400℃ 이상의 고온 증착법 또는 플로우 공정을 이용한다.

또한 바람직하게는, 상기 평활한 도전층을 형성하는 단계는 폴리싱 패드로서 소프트 패드(soft pad)를 사용하고, 상기 캡핑층은 TiN막으로 형성한다.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 배선층 형성 방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 트랜지스터 등과 같은 하부 구조물이 형성된 반도체 기판(10)상에 콘택홀이 형성된 절연막(11)을 형성하고, 결과물 전면에 Ti/TiN막을 이용하여 배리어(barrier) 금속층(12)을 형성한다. 그 후, 상기 절연막(11)에 형성된 콘택홀이 매립될 수 있도록 상기 결과물 전면에 Al 또는 Cu를 사용하여 도전층(13)을 충분한 두께, 예를 들면 약 8000Å의 두께로 형성한다. 상기 도전층(13)을 형성하기 위하여 CVD(Chemical Vapor Deposition) 방법, 고온 증착법 또는 플로우 공정을 이용할 수 있다. 상기 도전층(13)을 고온 증착할 때에는 Al막 또는 Cu막을 400℃ 이상의 온도에서 증착하고, 상기 도전층(13)을 플로우 공정에 의하여 형성할 때에는 Al막 또는 Cu막을 저온 또는 고온하에서 증착한 후 400℃ 이상의 온도를 유지시키는 상태에서 콘택홀 내부를 필링한다. 또는, 상기 도전층(13)을 형성하기 위하여 저온 증착 공정 및 고온 증착 공정을 순차로 행하는 2단계 공정을 이용할 수도 있다. 이와 같이 도전층(13)을 형성하면, 결과로 얻어진 도전층(13)의 표면은 도시한 바와 같이 매우 거칠게 된다.

도 2를 참조하면, CMP(Chemical Mechanical Polishing) 공정을 이용하여 상기 도전막(13)의 표면을 연마하여 평활한 도전층(13A)을 형성한다. 바람직하게는, 상기 평활한 도전층(13A)을 형성하는 데 있어서 그 표면에 스트래치(scratch) 등의 결함이 발생되는 것을 방지하기 위하여, 연마 패드로서 소프트 패드(soft pad)를 사용한다.

도 3을 참조하면, 상기 평활한 도전층(13A) 전면에 TiN막을 형성하여 캡핑층(14)을 형성한다.

도 4를 참조하면, 사진 식각 공정을 이용한 패터닝 공정에 의하여 상기 캡핑층(14), 평활한 도전층(13A) 및 배리어 금속층(12)을 차례로 식각하여 원하는 배선층을 형성한다.

상기한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 배선층 형성시에 CMP 공정을 이용하여 배선층의 표면을 평활하게 함으로써 신뢰성있는 반도체 소자를 제조할 수 있다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (5)

1. 반도체 기판상에 콘택홀이 형성된 절연막을 형성하는 단계와,

   상기 결과물 전면에 배리어(barrier) 금속층을 형성하는 단계와,

   상기 결과물상에 상기 콘택홀이 매립될 수 있도록 충분한 두께의 도전층을 형성하는 단계와,

   상기 도전층의 표면을 CMP(Chemical Mechanical Polishing) 공정을 이용하여 연마하여 평활한 도전층을 형성하는 단계와,

   상기 평활한 도전층 전면에 캡핑층을 형성하는 단계와,

   상기 캡핑층, 평활한 도전층 및 배리어 금속층을 차례로 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
2. 제1항에 있어서, 상기 배리어 금속층은 Ti/TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
3. 제1항에 있어서, 상기 도전층을 형성하는 단계는 Al 또는 Cu를 사용하여 CVD 방법, 400℃ 이상의 고온 증착법 또는 플로우 공정을 이용하는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
4. 제1항에 있어서, 상기 평활한 도전층을 형성하는 단계는 폴리싱 패드로서 소프트 패드(soft pad)를 사용하는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.
5. 제1항에 있어서, 상기 캡핑층은 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선층 형성 방법.