KR19980038052A

KR19980038052A - 정전기 방지용 트랜지스터를 구비한 반도체 소자

Info

Publication number: KR19980038052A
Application number: KR1019960056898A
Authority: KR
Inventors: 홍형선
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1996-11-23
Filing date: 1996-11-23
Publication date: 1998-08-05

Abstract

본 발명은 정전기(Electrostatic) 방지용 트랜지스터를 구비한 반도체소자에 관한 것으로, 특히 출력 노드에 접속된 풀 다운 트랜지스터(PD Tr)의 드레인의 모서리에서 풀 업 트랜지스터(PU Tr)의 드레인 방향(B)의 모서리로 전류가 집중되는 것을 방지하도록 하기 위하여 인접되는 풀 업 트랜지스터와 풀 다운 트랜지스터의 소오스, 드레인 영역을 엇갈리도록 배열하는 것이다.

Description

정전기 방지용 트랜지스터를 구비한 반도체 소자

본 발명은 정전기(Electrostatic) 방지용 트랜지스터를 구비한 반도체소자에 관한 것으로, 특히 정전기 방전등에 노출되었을 때 소자가 파괴되는 현상을 막기 위한 정전기 방지용 트랜지스터가 구비된 반도체소자에 관한 것이다.주입된 전하를 곧바로 전원 공급 단자쪽으로 방전시킬 수 있는 정전기 방지용 회로를 삽입하여야만 정전기 방전으로 인한 반도체소자의 손상을 방지할 수 있는 것이다.

그러나, 출력 단자의 경우는 특별하게 정전기 방지용 회로를 사용하지 않고 도1과 같이 풀 업 트랜지스터(PU Tr)의 소오스와 풀 다운 트랜지스터(PD Tr)의 드레인을 출력 노드에 접속하고, 상기 풀 업 트랜지스터(PU Tr)의 드레인에 Vcc를 접속하고, 풀 다운 트랜지스터(PD Tr)의 소오스에 Vss를 접속하여 정전기 방지용 트랜지스터로 사용하고 있는 실정이다. 그래서 풀 업과 풀 다운 트랜지스터를 정전기 방전에 대비하여 강하게 설계하여야 한다.

반도체 소자의 출력단자에 정전기가 방전되었을 때 트랜지스터 자체가 튼튼하게 설계되어 있지 않으면 회로 자체가 파괴되어 이로 인해 누설 전류(Leakage Current)가 발생됨으로써 반도체소자의 신뢰성에 심각한 영향을 줄 수 있다.

도2는 종래 기술에 의해 도1에 도시한 것과 같이 출력 노드에 접속되는 풀 업 트랜지스터(PU Tr)와 풀 다운 트랜지스터(PD Tr)를 반도체기판에 형성할 때의 레이 아웃을 도시한 것으로, 풀 업 트랜지스터(PU Tr)와 풀 다운 트랜지스터(PD Tr)트랜지스터를 각각 독립시킨 액티브 영역(1)과, 풀 업 트랜지스터(PU Tr)의 게이트(2)와 풀 다운 트랜지스터(PD Tr) 게이트(3)가 상기 액티브 영역(1) 사이의 필드 영역에 횡 방향으로 연장되고, 각각 종 방향으로 연장되어 구비되고, 상기 풀 업 트랜지스터(PU Tr)의 게이트(2)의 좌우에 각각 드레인(5)과 소오스(4)가 구비되고, 또한, 풀 다운 트랜지스터(PD Tr)의 게이트(3)의 좌우에 각각 소오스(6)와 드레인(7)이 구비된다.

상기 도2에는 도시되지 않았지만 풀 업 트랜지스터(PU Tr)의 드레인(5)은 Vcc가 접속되고, 소오스(4)에는 출력 노드(I/O)가 접속되고, 상기 풀 다운 트랜지스터(PD Tr)의 소오스(6)에는 Vss가 접속되고, 드레인(7)에는 출력 노드(I/O)가 접속된다. 또한, 상기 풀 업 트랜지스터(PU Tr)의 소오스(4)와 풀 다운 트랜지스터(PD Tr)의 드레인(7)은 공통으로 상기 출력 노드(I/O)에 접속되는데 출력 노드는 도전 배선으로 이루어져 하부의 접합영역(소오스, 드레인)으로 콘택된다.

도3은 종래 기술에 의해 도2와 같이 풀 업 트랜지스터(PU Tr)와 풀 다운 트랜지스터(PD Tr)가 구비되는 경우에 출력 노드에 Vcc 기준으로 정전기가 방전될때(참고로, Vcc기준으로 정전기가 방전된다는 것은 Vcc단자를 접지에 연결하고, Vss단자를 플로팅으로 한 상태에서 방전된다는 것임) 풀 업 트랜지스터가 펀치 쓰루우(Punch Through) 및 바이폴라 턴 온 모드(Bipolar Turn on Mode)로 동작하여 전류가 출력 노드에 접속된 소오스에서 드레인 방향(A)으로 흐르게 되며, 부수적으로 출력 노드에 접속된 풀 다운 트랜지스터(PD Tr)의 드레인에서 풀 업 트랜지스터(PU Tr)의 드레인 방향(B)으로 흐르게 된다.

그러나, 전류의 경로가 B와 같이 흐르게 되는 경우에는 풀 다운 트랜지스터(PD Tr)의 드레인의 모서리에서 풀 업 트랜지스터(PU Tr)의 드레인의 모서리로 전류가 집중되어 전류 흐름 집중 현상으로 인한 주울 열로 인해 불량이 발생된다. 이러한 경우 입력 단자 자체의 누설 전류가 수㎂에서 수십㎂에 달하며 소자 동작에 영향을 끼치게 된다.

본 발명은 출력 노드에 접속된 풀 다운 트랜지스터(PD Tr)의 드레인의 모서리에서 풀 업 트랜지스터(PU Tr)의 드레인 방향(B)의 모서리로 전류가 집중되는 것을 방지할 수 있도록 하는 풀 업 트랜지스터와 풀 다운 트랜지스터가 구비되는 정전기 방전 회로를 구비한 반도체소자를 제공하는데 그 목적이 있다.

도1은 출력 노드에 풀 업 트랜지스터(PU Tr)와 풀 다운 트랜지스터(PD Tr)가 접속된 것을 도시한 회로. 도4는 본 발명의 실시예에 의해 풀 업 트랜지스터와 풀 다운 트랜지스터가 구비된 반도체소자의 레이 아웃도.

1, 10 : 액티브 영역 2, 3 : 게이트

상기한 목적을 달성하기 위한 본 발명은 출력 단자에 풀 업 트랜지스터와 풀 다운 트랜지스터가 구비되는 반도체소자에 있어서, 정전기 방전시 풀 업 트랜지스터와 풀 다운 트랜지스터 사이에서 발생되는 전류 집중 현상을 막기 위하여 풀 업 트랜지스터의 게이트와 소오스, 드레인 영역이 인접되는 풀 다운 트랜지스터의 게이트와 소오스, 드레인 영역이 일직선상에 배열 되지 않고 약간 엇갈리게 배열되어 제조되는 것이다.풀 업 트랜지스터(PU Tr)의 게이트(2)의 위치에서 풀 다운 트랜지스터(PD Tr)가 형성되는 액티브 영역(10)과 풀 다운 트랜지스터(PD Tr)의 게이트(3)가 횡방향으로 약간 이동하여 풀 다운 트랜지스터(PD Tr)의 드레인의 양측 모서리부가 풀 업 트랜지스터(PU Tr)의 소오스 및 드레인 영역의 중앙부와 인접되도록 형성된다는 점이다.

상기와 같이 본 발명에 의하면 전류의 경로가 B와 같이 흐르게 되는 경우에도 풀 다운 트랜지스터(PD Tr)의 드레인의 경계 부에서 풀 업 트랜지스터(PU Tr)의 드레인의 경계부로 전류가 흐르게 됨으로 종래 기술과 같이 드레인 모서리에 전류가 집중되는 전류 흐름 집중현상은 발생하지 않게 된다. 그 결과 주울 열에 의해 접합 손상, 산화막 파괴 현상은 방지할 수가 있고, 정전기로 인한 높은 내성을 갖는 소자를 얻을 수가 있다.

본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상에서 당분야에서 종사하는 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims

출력단자에 풀 업 트랜지스터와 풀 다운 트랜지스터가 구비되는 반도체소자에 있어서, 정전기 방전시 풀 업 트랜지스터와 풀 다운 트랜지스터 사이에서 발생되는 전류 집중 현상을 막기 위하여 풀 업 트랜지스터의 게이트와 소오스, 드레인 영역이 인접되는 풀 다운 트랜지스터의 게이트와 소오스, 드레인 영역이 일직선상에 배열되지 않고 약간 엇갈리게 배열되어 제조되는 것을 특징으로 하는 반도체 소자.
제1항에 있어서, 상기 풀 업 트랜지스터와 풀 다운 트랜지스터의 액티브 영역은 필드 영역에 의해 이격되어 구비되는 것을 특징으로 하는 반도체 소자.
제1항에 있어서, 상기 출력 노드에 정전기가 방전될 때 풀 업 트랜지스터의 드레인은 접지에 놓고 풀 다운 트랜지스터의 소오스는 플로팅되는 것을 특징으로 하는 반도체 소자.