KR19980027025A - 시디엠에이(cdma) 디지탈 이동통신 시스템의 프로세서 이중화 장치 - Google Patents
시디엠에이(cdma) 디지탈 이동통신 시스템의 프로세서 이중화 장치 Download PDFInfo
- Publication number
- KR19980027025A KR19980027025A KR1019960045679A KR19960045679A KR19980027025A KR 19980027025 A KR19980027025 A KR 19980027025A KR 1019960045679 A KR1019960045679 A KR 1019960045679A KR 19960045679 A KR19960045679 A KR 19960045679A KR 19980027025 A KR19980027025 A KR 19980027025A
- Authority
- KR
- South Korea
- Prior art keywords
- processor
- data
- active
- transmission
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Landscapes
- Hardware Redundancy (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
시디엠에이 디지탈 이동통신 시스템의 프로세서 이중화 장치
2. 발명이 해결하려고 하는 기술적 과제
종래 CDMA 시스템에서 상위 프로세서가 다른 서브-시스템과의 통신을 행할때 항상 하위 프로세서를 이용하여 데이터를 송수신하는데, 이때 하위 프로세서에 장애가 발생되면 다른 서브-시스템과 통신이 불가능한 문제를 해결하고자 한 것임.
3. 발명의 해결방법의 요지
서브-시스템과의 통신시 하위 프로세서로부터 얻어지는 상태 감시신호에 따라 액티브 하위 프로세서와 대기 하위 프로세서의 동작 절체를 행하고 그 액티브된 프로세서를 통해 데이터를 송수신하는 상위 프로세서(10)와; 상기 상위 프로세서(10)로 상태 감시신호를 전달하고 상위 프로세서(10)로부터 출력되는 동작 제어신호에 따라 구동하여 데이터를 송수신하며, 상기 상위 프로세서(10)로부터 추력되는 절체 제어신호에 따라 액티브 프로세서와 대기 프로세서의 동작을 절체하는 이중화된 프로세서를 갖는 하위 프로세서(20)로 이루어짐을 특징으로 한 것이다.
4. 발명의 중요한 용도
CDMA 디지탈 이동통신 시스템에서 상위 프로세서가 다른 서브-시스템과의 데이터 통신을 행하는데 적용되는 것임.
Description
종래의 CDMA 이동통신 시스템에서 프로세서의 구성은 도 1에 도시된 바와 같이, 상위 프로세서(1)와, 상기 상위 프로세서(1)와 일대일로 대응되어 타 서브-시스템과의 통신을 인터페이스하는 하위 프로세서(2)로 구성되었다.
이와 같이 구성된 종래 CDMA 이동통신 시스템에서 프로세서의 동작을 설명하면 다음과 같다.
먼저, 상위 프로세서(1)가 타 서브-시스템과 통신을 수행하려면, 항상 하위 프로세서(2)를 통해 데이터를 송수신하게 된다. 즉, 데이터를 타 서브-시스템에 전송할 경우에 송신할 데이터를 하위 프로세서(2)로 전달하여 다른 서브-시스템으로 송신이 되도록 하고, 마찬가지로 다른 서브-시스템으로부터 송신되는 데이터 역시 상기한 하위 프로세서(2)를 통해 인터페이스받아 데이터를 수신하게 된다.
따라서 이러한 종래 CDMA 시스템에서의 통신 장치는 상위 프로세서가 다른 서브-시스템과의 통신을 행할때 항상 하위 프로세서를 이용하여 데이터를 송수신하는데, 이때 하위 프로세서에 장애가 발생되면 다른 서브-시스템과 통신이 불가능한 문제점이 있었다.
따라서 본 발명은 상기와 같은 종래 CDMA 이동통신 시스템에서 통신시 하위 프로세서의 장애로 인해 발생되는 통신 두절 현상을 해결하기 위해 제안된 것으로서, 본 발명의 목적은 상위 프로세서가 하위 프로세서를 이용하여 타 서브-시스템과 통신을 할때 하위 프로세서를 이중화하여 하나의 하위 프로세서가 다운되어도 대기중인 다른 하위 프로세서를 이용하여 지속적인 통신이 이루어지도록 함으로서 통신의 신뢰성 향상을 도모하도록 한 시디엠에이 이동통신 시스템의 프로세서 이중화 장치를 제공하는데 있다.
이러한 본 발명의 목적을 달성하기 위한 기술적인 수단은, 상위 프로세서가 하위 프로세서를 이용하여 다른 서브-시스템과의 통신을 행하는 이동통신 시스템에 있어서, 상기 서브-시스템과의 통신시 하위 프로세서로부터 얻어지는 상태 감시신호에 따라 액티브 하위 프로세서와 대기 하위 프로세서의 동작 절체를 행하고 그 액티브된 프로세서를 통해 데이터를 송수신하는 상위 프로세서와; 상기 상위 프로세서로 상태 감시신호를 전달하고 상기 상위 프로세서로부터 출력되는 동작 제어신호에 따라 구동하여 데이터를 송수신하며, 상기 상위 프로세서로부터 출력되는 절체 제어신호에 따라 액티브 프로세서와 대기 프로세서의 동작을 절체하는 이중화된 프로세서를 갖는 하위 프로세서로 이루어진다.
이하, 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
도 1은 종래 CDMA 디지탈 이동통신 시스템의 프로세서 구성도.
도 2는 본 발명에 의한 CDMA 디지탈 이동통신 시스템의 프로세서 이중화장치 블록 구성도.
도 3은 도 2의 상세 블럭 구성도.
도 4는 본 발명에 데이터 송신 동작을 설명하기 위한 신호 흐름도.
도 5는 본 발명에 데이터 수신 동작을 설명하기 위한 신호 흐름도.
*도면의 주요부부에 대한 부호의 설명*
10:상위 프로세서20:하위 프로세서
21:액티브 프로세서22:대기 프로세서
도 2는 본 발명에 의한 프로세서 이중화 장치 블록 구성도이다.
도시된 바와 같이, 서브-시스템과의 통신시 하위 프로세서로부터 얻어지는 상태 감시신호에 따라 액티브 하위 프로세서와 대기 하위 프로세서의 동작 절체를 행하고 그 액티브된 프로세서를 통해 데이터를 송수신하는 상위 프로세서(10)와; 상기 상위 프로세서(10)로 상태 감시신호를 전달하고 상기 상위 프로세서(10)로부터 출력되는 동작 제어신호에 따라 구동하여 데이터를 송수신하며, 상기 상위 프로세서(10)로부터 출력되는 절체 제어신호에 따라 액티브 프로세서와 대기 프로세서의 동작을 절체하는 이중화된 프로세서를 갖는 하위 프로세서(20)로 구성된다.
상기에서 하위 프로세서(20)는, 상기 상위 프로세서(10)로 상태 감시신호를 전달하고 상기 상위 프로세서(10)로부터 출력되는 동작 제어신호에 따라 인에이블/디스에이블되어 데이터를 송수신하는 액티브 프로세서(21)와, 상기 상위 프로세서(10)로 상태 감시신호를 전달하고 상기 상위 프로세서(10)로부터 출력되는 동작 제어신호에 따라 인에이블/디스에이블되어 데이터를 송수신하며, 상기 액티브 프로세서(21) 장애 발생시 상기 상위 프로세서(10)로부터 얻어지는 절체 제어신호에 따라 상기 액티브 프로세서(21)의 역할을 대체하는 대기 프로세서(22)로 구성되었다.
또한, 상기 액티브 프로세서(21)는, 액티브 프로세서의 상태를 감시하고 상기 상위 프로세서(10)로부터 얻어지는 동작 제어신호에 따라 액티브 프로세서의 전체 동작을 콘트롤하는 중앙처리장치(21a)와, 상기 중앙처리장치(21a)가 동작하는데 필요한 프로그램이 내장된 롬(21b)과, 상기 중앙처리장치(21a)로부터 얻어지는 데이터를 저장하기 위한 에스램(21c)과, 상기 상위 프로세서(10_)로부터 얻어지는 송신 데이터를 일시 저장하기 위한 송신 버퍼(21d)와, 수신되는 데이터를 일시 저장하기 위한 수신 버퍼(21e)와, 상기 송신 버퍼(21d)에서 얻어지는 송신 데이터를 직렬 데이터로 변환하여 송신 드라이버(21g)로 전달하고, 수신 드라이버(21h)로부터 수신되는 수신 데이터는 처리하여 상기 수신 버퍼(21d)로 전달하는 직렬통신 콘트롤러(21f)와, 상기 송신 데이터를 다른 서브-시스템으로 송신하기 위한 송신 드라이버(21g)와, 상기 서브-시스템으로부터 전송되는 데이터를 수신하기 위한 수신 드라이버(21h)로 구성 되었다.
아울러, 상기 대기 프로세서(22)는 대기 프로세서의 상태를 감시하고 상기 상위 프로세서(10)로부터 얻어지는 동작 제어신호에 따라 대기 프로세서의 전체 동작을 콘트롤하는 중앙처리장치(22a)와, 상기 중앙처리장치(22a)가 동작하는데 필요한 프로그램이 내장된 롬(22b)과, 상기 중앙처리장치(22a)로부터 얻어지는 데이터를 저장하기 위한 에스램(22c)과, 상기 상위 프로세서(10)로부터 얻어지는 송신 데이터를 일시 저장하기 위한 송신 버퍼(22d)와, 수신되는 데이터를 일시 저장하기 위한 수신 버퍼(22e)와, 상기 송신 버퍼(22d)에서 얻어지는 송신 데이터를 직렬 데이터로 변환하여 송신 드라이버(22g)로 전달하고, 수신 드라이버(22h)로부터 수신되는 수신 데이터는 처리하여 상기 수신 버퍼(22d)로 전달하는 직렬통신 콘트롤러(22f)와, 상기 송신 데이터를 다른 서브-시스템으로 송신하기 위한 송신 드라이버(22g)와, 상기 서브-시스템으로부터 전송되는 데이터를 수신하기 위한 수신 드라이버(22h)로 구성되었다.
이와 같이 구성된 본 발명에 의한 프로세서 이중화 장치의 작용을 첨부한 도면 도 2 내지 도 5에 의거 설명하면 다음과 같다.
먼저, 본 발명을 크게 데이터 송신시와 데이터 수신시로 구분할 수 있으며, 그 중 데이터 송신시의 작용을 설명하면 다음과 같다.
데이터를 전송하기 전에 상위 프로세서(10)는 하위 프로세서(20)내의 액티브 프로세서(21) 및 대기 프로세서(22)에서 각각 얻어지는 상태 감시신호(FAIL, OFF, ACTIVE, STAND-BY)를 분석하여 액티브 프로세서(21)에 장애가 발생되었는지를 판단한다.
이 판단 결과 액티브 프로세서(21)에 장애가 없는 경우에는 도 4에 도시된 바와 같이 전송할 데이터를 액티브 프로세서(21)와 대기 프로세서(22) 내의 각각의 송신 버퍼(21d)(22d)에 동시에 기록을 하고, 인터럽트를 사용하여 하위 프로세서(20), 즉 액티브 프로세서(21) 및 대기 프로세서(22)에 전송할 데이터가 존재함을 알려준다.
즉, 상위 프로세서(10)는 하위 프로세서(20)의 송신 버퍼에 데이터를 기록할때 어드레스 영역을 같게하여 한번의 기록 사이클 수행으로 두개의 송신 버퍼(21d)(22d)에 동시에 송신 데이터를 기록하게 되며, 이렇게 하여 상위 프로세서(10)의 성능에 영향을 주지 않도록 한다.
한편, 상기한 인터럽트를 인지한 액티브 프로세서(21) 및 대기 프로세서(22)내의 중앙처리장치(21a)(22a)는 상기한 송신 버퍼(21d)(22d)에 각각 기록된 송신 데이터를 읽어들여 각각의 직렬통신 콘트롤(21f)(22f)에 전달하여 다른 서브-시스템과의 데이터 통신이 이루어지도록 하는데, 이때, 중앙처리장치(21a)의 제어에 의해 액티브 프로세서(21)내의 송신 드라이버(21g)는 인에이블된 상태이므로 직렬통신 콘트롤러(21f)에서 얻어지는 송신데이터를 다른 서브-시스템으로 전송하지만, 대기 프로세서(22)내의 송신드라이버(22g)는 중앙처리장치(22a)의 제어에 의해 디스에이블되어 데이터 전송을 행하지 않게 된다.
즉, 액티브 프로세서(21)가 정상적으로 동작하고 있을 때에 대기 프로세서(22)는 데이터 전송은 하지 않고 단지 액티브 프로세서(21)의 상태감시와 송신 포인터만을 감시하는 역할을 수행하게 된다.
여기서, 송신 인에이블/디스에이블 신호는 프로세서의 FAIL, FAULT 발생시 자동적으로 디스에이블 될 수 있도록 구성하여 다른 프로세서의 데이터 전송을 방해하지 않도록 한다.
상기와 같은 동작에 의해 다른 서브-시스템으로 데이터를 전송하는 도중에 액티브 프로세서(21)에 장애가 발생되면, 상위 프로세서(10)의 제어에 의해 액티브 프로세서(21)가 대기 상태가 되어 데이터 전송을 행하지 않게 되며, 대기 프로세서(22)는 액티브 상태로 변환되어 전술한 액티브 프로세서(21)가 행하던 동작을 연이어 행하므로써 데이터 전송시 액티브 프로세서(21)의 장애 발생시에도 연속적인 데이터 전송이 이루어지게 된다.
다음으로, 데이터 수신동작을 첨부한 도면 도 5에 의거 설명하면 다음과 같다.
하위 프로세서(20)인 액티브 프로세서(21) 및 대기 프로세서(22)는 다른 서브-시스템으로부터 전송되는 데이터를 수신하게 되면, 그 수신한 데이터를 수신버퍼(21e)(22e)에 각각 저장하고, 상기한 상위 프로세서(10)로 인터럽트를 발생하여 데이터가 수신되었음을 알리게 된다.
이러한 인터럽트를 인지한 상위 프로세서(10)는 하위 프로세서(20) 내의 액티브 프로세서(21)와 대기 프로세서(22)에서 각각 얻어지는 상태 감시신호를 분석하여 액티브 프로세서(21)가 정상적으로 동작하게 되면 대기 프로세서(22)에서 전달되는 데이터가 수신되었다는 인터럽트는 무시하고, 액티브 프로세서(21)내의 수신 버퍼(21e)에 저장된 수신데이타만을 리드하게 되는 것이다.
그리고, 전술한 데이터 전송시와 마찬가지로 데이터 수신시 액티브 프로세서(21)에 장애가 발생되면, 즉시 대기 프로세서(22)가 액티브 프로세서(21)의 역할을 대신하도록 하므로써 액티브 프로세서(21)의 장애 발생시에도 지속적으로 데이터 수신이 이루어지도록 한다.
이상에서 설명한 바와 같이 본 발명은 하위 프로세서를 이중화하고 액티브측 프로세서의 이상발생시(FAIL 또는 탈장시)에는 대기 프로세서가 액티브되어 동작하도록 하므로써 액티브 프로세서의 장애시에도 지속적으로 데이터의 송수신을 유지할 수 있는 효과가 있다.
더불어 상기와 같은 액티브 프로세서의 장애 발생시에도 데이터의 지속적인 송수신이 가능하므로써 데이터 통신시 신뢰성도 향상시킬 수 있는 효과가 있다.
본 발명은 코드분할 다원접속(CDMA)방식의 프로세서 이중화에 관한 것으로, 특히 상위 프로세서가 하위 프로세서를 이용하여 타 서브-시스템과 통신을 할때 하위 프로세서를 이중화하여 하나의 하위 프로세서가 다운되어도 대기중인 다른 하위 프로세서를 이용하여 지속적인 통신이 이루어지도록 함으로써 통신의 신뢰성 향상을 도모하도록 한 시디엠에이 이동통신 시스템의 프로세서 이중화 장치에 관한 것이다.
Claims (5)
- 상위 프로세서가 하위 프로세서를 이용하여 다른 서브-시스템과의 통신을 행하는 이동통신 시스템에 있어서,상기 서브-시스템과의 통신시 하위 프로세서로부터 얻어지는 상태 감시신호에 따라 액티브 하위 프로세서와 대기 하위 프로세서의 동작 절체를 행하고 그 액티브된 프로세서를 통해 데이터를 송수신하는 상위 프로세서(10)와;상기 상위 프로세서(10)로 상태 감시신호를 전달하고 상기 상위 프로세서(10)로부터 출력되는 동작 제어신호에 따라 구동하여 데이터를 송수신하며, 상기 상위 프로세서(10)로부터 출력되는 절체 제어신호에 따라 액티브 프로세서와 대기 프로세서의 동작을 절체하는 이중화된 프로세서를 갖는 하위 프로세서(20)를 포함하여 구성된 것을 특징으로 하는 시디엠에이 디지탈 이동통신 시스템의 프로세서 이중화장치.
- 제1항에 있어서 상기 하위 프로세서(20)는,상기 상위 프로세서(10)로 상태 감시신호를 전달하고 상기 상위 프로세서(10)로부터 출력되는 동작 제어신호에 따라 인에이블/디스에이블되어 데이터를 송수신하는 액티브 프로세서(21)와, 상기 상위 프로세서(10)로 상태 감시신호를 전달하고 상기 상위 프로세서(10)로부터 출력되는 동작 제어신호에 따라 인에이블/디스에이블되어 데이터를 송수신하며, 상기 액티브 프로세서(21) 장애 발생시 상기 상의 프로세서(10)로부터 얻어지는 절체 제어신호에 따라 상기 액티브 프로세서(21)의 역할을 대체하는 대기 프로세서(22)로 구성된 것을 특징으로 하는 시디엠에이 디지탈 이동통신 시스템의 프로세서 이중화장치.
- 제2항에 있어서 상기 액티브 프로세서(21)는,액티브 프로세서의 상태를 감시하고 상기 상위 프로세서(10)로부터 얻어지는 동작 제어신호에 따라 액티브 프로세서의 전체 동작을 콘트롤하는 중앙처리장치(21a)와, 상기 중앙처리장치(21a)가 동작하는데 필요한 프로세서이 내장된 롬(21b)과, 상기 중앙처리장치(21a)로부터 얻어지는 데이터를 저장하기 위한 에스램(21c)과, 상기 상위 프로세서(10)로부터 얻어지는 송신 데이터를 일시 저장하기 위한 송신 버퍼(21d)와, 수신되는 데이터를 일시 저장하기 위한 수신 버퍼(21(21e)와, 상기 송신 버퍼(21d)에서 얻어지는 송신 데이터를 직렬 데이터로 변환하여 송신 드라이버(21g)로 전달하고, 수신 드라이버(21h)로부터 수신되는 수신 데이터는 처리하여 상기 수신버퍼(21d)로 전달하는 직렬통신 콘트롤러(21f)와, 상기 송신 데이터를 다른 서브-시스템으로 송신하기 위한 송신 드라이버(21g)와, 상기 서브-시스템으로부터 전송되는 데이터를 수신하기 위한 수신 드라이버(21h)로 구성된 것을 특징으로 하는 시디엠에이 디지탈 이동통신 시스템의 프로세서 이중화장치.
- 제2항에 있어서 상기 대기 프로세서(22)는,대기 프로세서의 상태를 감시하고 상기 상위 프로세서(10)로부터 얻어지는 동작 제어신호에 따라 대기 프로세서의 전체 동작을 콘트롤하는 중앙처리장치(22a)와, 상기 중앙처리장치(22a)가 동작하는데 필요한 프로그램이 내장된 롬(22b)과, 상기 중앙처리장치(22a)로부터 얻어지는 데이터를 저장하기 위한 에스램(22c)과, 상기 상위 프로세서(10)로부터 얻어지는 송신 데이터를 일시 저장하기 위한 송신 버퍼(22d)와, 수신되는 데이터를 일시 저장하기 위한 수신 버퍼(22e)와, 상기 송신 버퍼(22d)에서 얻어지는 송신 데이터를 직렬 데이터로 변환하여 송신 드라이버(22g)로 전달하고, 수신드라이버(22h)로 부터 수신되는 수신 데이터는 처리하여 상기 수신 버퍼(22d)로 전달하는 직렬통신 콘트롤러(22f)와, 상기 송신 데이터를 다른 서브-시스템으로 송신하기 위한 송신 드라이버(22g)와, 상기 서브-시스템으로부터 전송되는 데이터를 수신하기 위한 수딘 드라이버(22h)로 구성된 것을 특징으로 하는 시디엠에이 디지탈 이동통신 시스템의 프로세서 이중화장치.
- 제1항에 있어서, 상기 상위 프로세서(10)는,데이터 전송시 어드레스 영역을 동일하게 하여 한번의 기록동작에 의해 상기 액티브 프로세서(21) 및 대기 프로세서(22)내의 각각의 송신 버퍼(21d)(22d)에 동시에 데이터를 기록하는 것을 특징으로 하는 시디엠에이 디지탈 이동통신 시스템의 프로세서 이중화장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960045679A KR19980027025A (ko) | 1996-10-14 | 1996-10-14 | 시디엠에이(cdma) 디지탈 이동통신 시스템의 프로세서 이중화 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960045679A KR19980027025A (ko) | 1996-10-14 | 1996-10-14 | 시디엠에이(cdma) 디지탈 이동통신 시스템의 프로세서 이중화 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980027025A true KR19980027025A (ko) | 1998-07-15 |
Family
ID=66289783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960045679A Ceased KR19980027025A (ko) | 1996-10-14 | 1996-10-14 | 시디엠에이(cdma) 디지탈 이동통신 시스템의 프로세서 이중화 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980027025A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081461A1 (en) * | 2004-01-15 | 2005-09-01 | Utstarcom Korea Limited | Apparatus and method for dualizing an asynchronous transfer mode (atm) router in a cdma2000 system |
-
1996
- 1996-10-14 KR KR1019960045679A patent/KR19980027025A/ko not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081461A1 (en) * | 2004-01-15 | 2005-09-01 | Utstarcom Korea Limited | Apparatus and method for dualizing an asynchronous transfer mode (atm) router in a cdma2000 system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6327670B1 (en) | Duplex processor with an update bus and method for operating the update bus | |
| US4631661A (en) | Fail-safe data processing system | |
| JP2006039897A (ja) | マルチノードシステム、ノード間クロスバスイッチ、ノード、スイッチプログラム及びノードプログラム | |
| JPH1078852A (ja) | マルチアレイディスク装置 | |
| KR19980027025A (ko) | 시디엠에이(cdma) 디지탈 이동통신 시스템의 프로세서 이중화 장치 | |
| KR100260895B1 (ko) | 비동기전송모드근거리통신망시스템의고속이중화방법 | |
| KR100200053B1 (ko) | 이동 통신 교환기에서의 이중화 제어장치 및 방법 | |
| KR20000032947A (ko) | 통신 시스템의 프로세서 이중화 장치 | |
| JP2000020336A (ja) | 二重化通信システム | |
| JP2575883B2 (ja) | 相互バックアップ可能なシーケンサ機構 | |
| KR970004888B1 (ko) | 전전자 교환기의 이중화된 에스 시 에스 아이 어뎁터 동시 제어방법 | |
| JPH0537421A (ja) | 伝送路切替制御方法およびその装置 | |
| KR100377931B1 (ko) | 이중화 시스템의 제어장치 및 방법 | |
| JPH056816B2 (ko) | ||
| JPH05244225A (ja) | 無中断系切り替え方法 | |
| KR100303328B1 (ko) | 이중화 제어방식 교환시스템의 운영유지프로세서에서 메인프로세서 절체시 데이터 유실방지방법 | |
| JP3107182B2 (ja) | 二重化記憶装置 | |
| JP2511542B2 (ja) | 情報処理システム | |
| KR200155563Y1 (ko) | 절체시스템의 유니트 실장시 에러 방지 장치 | |
| JPH05268116A (ja) | 二重化切替方法 | |
| JPS63285047A (ja) | デ−タ通信制御方式 | |
| KR100216354B1 (ko) | 통신시스템의 셀프 이중화 구현방법 및 시스템 | |
| JPH0573343A (ja) | データ転送処理装置 | |
| JPS63187743A (ja) | 回線切換装置 | |
| JP2002007220A (ja) | 多重化メモリシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19961014 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19961014 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 19981228 Patent event code: PE09021S01D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 19990520 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 19981228 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |