KR19980020264A - 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 게이트와 소스/드레인 사이에서 전기적인 신뢰도를 향상시키면서도 온(ON) 전류 및 오프(OFF) 전류를 향상시키는 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 반도체 패턴을 덮는 게이트 절연막을 형성하고 게이트 절연막 상부에 반도체 패턴과 교차하며 반도체 패턴의 가장자리에 대응하는 부분은 제거된 게이트 패턴을 형성하고 반도체 패턴의 가장자리에 고농도 제1 도전 영역을 형성하고 기판 위에 층간 절연막을 형성하고 층간 절연막 상부에 분리된 상기 게이트 패턴을 연결하며 게이트 패턴보다 폭이 넓은 게이트용 전극을 형성하고 동시에 고농도 제1 도전 영역의 반도체 패턴 상부 층간 절연막 위에 소스/드레인 전극을 형성한다. 따라서 본 발명에 따른 다결정 실리콘 박막 트랜지스터에서는 온 상태에서는 게이트 패턴보다 폭이 넓은 게이트용 전극에 의하여 오프셋 영역 또는 LDD 영역에 캐리어를 축적하여 오프셋 영역 또는 LDD 영역의 저항을 낮추어 온 전류를 향상시키고, 오프 상태에서는 오프셋 영역 또는 LDD 영역의 저항을 증가시켜 오프 전류를 낮추어 화소 스위칭 소자로서 사용함에 있어서 만족하는 온 전류와 오프 전류 값을 얻을 수 있고 활성 패턴으로 인하여 단차가 형성되는 게이트 절연막의 상부 게이트 전극을 게이트용 전극으로 연결함으로써 구조적 취약성을 극복하고 절연 파괴를 방지할 수 있는 효과가 있다.

Description

다결정 실리콘 박막 트랜지스터 및 그 제조 방법
본 발명은 다결정 실리콘 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 게이트와 소스/드레인 사이에서 전기적인 신뢰도를 향상시키면서도 온(ON) 전류 및 오프(OFF) 전류를 향상시키는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
평면 표시 장치로서 현재 각광받고 있으며 박막 트랜지스터를 스위칭 소자를 사용하는 패널 표시 장치 중의 하나는 액정 표시 장치이다. 이러한 액정 표시 장치용 박막 트랜지스터는 비정질 실리콘(amorphous silicon)을 사용하는 것과 다결정 실리콘(poly silicon)을 사용하는 것으로 나눌 수 있다.
먼저, 비정질 실리콘을 사용하는 박막 트랜지스터 액정 표시 장치는 공정 온도를 유리의 스트레인 포인트(strain point)보다 낮게 가져갈 수 있기 때문에 유리 기판 위에 스위칭 소자를 형성하여 동작을 시킬 수 있는 장점이 있고 가볍고 얇게 제작할 수 있으므로 노트 PC 등에 사용되고 있으며 휴대용 제품을 중심으로 시장을 넓혀가고 있다. 그러나 이동도가 낮아 소자의 특성이 떨어지므로 고속 동작을 요구하는 회로에는 응용이 될 수 없는 단점이 있다. 또한 구동 집적 회로를 기판 외부에 별도로 실장해야 하므로 수율이나 가격면에서 약점을 가지고 있다. 특히 제안된 기판 크기에서 화소의 수가 많아질수록 칩의 실장 문제는 더욱 커진다.
다음, 다결정 실리콘을 사용하는 박막 트랜지스터 액정 표시 장치는 이동도가 비정질 실리콘보다 크므로 대형, 고정세가 가능하고 광특성도 안정한 장점이 있다. 또한 다결정 실리콘을 사용하는 박막 트랜지스터 액정 표시 장치는 자기 정합 구조로 되어 있어 게이트 전극과 소스/드레인 전극 사이의 중첩된 부분에 기생 용량이 큰 경우에 문제가 되는 레벨 시프트(level shift)를 줄일 수 있다. 또한 다결정 실리콘을 이용하면 기판에 직접 구동 회로를 내재할 수 있어 구동 회로가 별도로 필요하지 않은 장점이 있다.
다결정 실리콘 박막 트랜지스터는 활성 매트릭스 액정 표시 장치의 스위칭 소자 및 주변 구동 회로용 소자로서 사용된다. 주변 구동 회로용으로 사용되기 위해서는 높은 이동도가 일차적으로 중요하다고 할 수 있으나 화소의 스위칭 소자로 사용될 경우에는 오프 상태에서의 전류가 매우 중요해진다. 그것은 오프 시간 동안 화소에 저장되어 있는 전기 신호를 손실없이 보존해야 하기 때문이다. 그리고 짧은 시간 동안 충분히 신호 전압을 화소에 기록하기 위해서는 온 전류가 충분히 커야한다. 따라서 좋은 화질을 구현하기 위해서 박막 트랜지스터는 높은 온 전류와 낮은 오프 전류를 필요로 한다.
앞에서 설명한 바와 같이, 다결정 실리콘 박막 트랜지스터의 경우 이동도가 비정질 실리콘에 비하여 커서 온 전류가 크다. 하지만 비정질 실리콘 박막 트랜지스터에 비하여 오프시의 전류가 큰 것이 단점이고, 이것을 극복하는 것이 다결정 실리콘 박막 트랜지스터의 주요 관심사가 되어 왔다. 그러나 최근 결정성의 증가와 구조의 개선으로 오프 전류는 충분히 낮출 수 있게 되었다.
액정 표시 장치에서 다결정 실리콘을 이용하는 목적은 비정질 실리콘에 비하여 높은 이동도를 가지고 있기 때문에 기판 위에 구동 회로를 집적시키는 것이 가능하고 대형 고정세에 적합하기 때문이다.
그리고 다결정 실리콘 박막 트랜지스터가 표시 장치에 응용될 때, 개개 소자의 신뢰성이 중요하다. 표시 패널에서의 점 혹은 선상으로 나타나는 결함들은 표시 장치로서의 제품성을 만족하지 못하므로 이들 장치의 신뢰성은 수율면에서 볼 때에도 중요하다고 할 수 있다.
도1은 일반적인 다결정 실리콘 박막 트랜지스터의 구조를 도시한 평면도이고, 도2는 도1에서 A-A 부분의 구조를 도시한 단면도이다.
도1 및 도2를 참조하여 설명하자면 일반적인 다결정 실리콘 박막 트랜지스터의 구조는 기판(1) 위에 다결정 실리콘층으로 이루어진 활성 패턴(2)과 게이트 전극(3)이 교차하며 게이트 절연막(6)을 매개로 하여 형성되어 있다. 게이트 전극(3)을 중심으로 활성 패턴(2) 상부에 금속으로 이루어진 소스/드레인 전극(4, 5)이 형성되어 있고 소스/드레인 전극(4,5)과 활성 패턴(2)이 겹친 부분에는 제1 콘택홀(7)이 각각 형성되어 있다. 활성 패턴(2)을 포함하는 둘레로 이온 주입 패턴(8)이 형성되어 있다.
이러한 일반적인 다결정 실리콘 박막 트랜지스터 구조에서 게이트 전극(3)은 활성 패턴(3)을 가로질러 넘어가게 되어 활성 패턴(3)과 일부 겹치게 된다. 게이트 절연막(6)은 이러한 겹쳐진 부분의 가장자리 부분에서 단차의 취약성이 발생되고 이로 인하여 구조적으로도 취약하고 스트레스가 집중되어 전기장이 인가될 때, 절연 파괴가 발생한다.
또한 오프 전류를 감소시키기 위해 활성 패턴(3)을 오프셋 영역을 형성하거나, 이중게이트 구조를 채용하거나 또는 저능도 이온 주입 영역(LDD : lightly doped drain))을 형성하는 방법이 제안되었다.
그러나 이러한 구조에서는 오프 전류가 감소하지만 온 전류도 동시에 감소시키는 문제점을 가지고 있다.
이러한 문제점을 해결하기 위하여 개선된 구조가 제안되었으며 본 발명자가 출원 번호 93특 25705와 95특 545로 이미 출원한 바 있다.
우선, 구조적인 취약성을 개선하기 위해 제안된 93특 25705에 대하여 자세하게 설명하면 다음과 같다.
도3은 종래의 제1 실시예에 따른 다결정 실리콘 박막 트랜지스터의 구조를 도시한 평면도이고, 도4는 도3에서 B-B 부분의 구조를 도시한 단면도이다.
도3 및 도4에서 보는 바와 같이, 종래의 다결정 실리콘 박막 트랜지스터의 구조는 앞에서 제시한 일반적인 구조와 동일하지만 다르게는 게이트 전극(3')이 활성 패턴(2)과 교차하는 부분 중 활성 패턴(2)의 가장자리 부분에는 분리되어 있다. 분리된 게이트 전극(3')을 연결하기 위해 게이트용 금속막(3)이 층간절연막(9)을 매개로 하여 형성되어 있으며 게이트용 금속막(3)은 층간절연막(9)에 형성되어 있는 제2 콘택홀(10)을 통하여 분리된 게이트 전극(3') 접촉하고 각각을 전기적으로 연결하고 있다.
여기서 게이트용 금속막(3) 폭은 게이트 전극(3')의 폭보다 좁은 폭으로 형성되어 있으며, 이온 주입 패턴(8')은 활성 패턴(2)과 게이트 전극(3')이 포개진 부분을 지나가도록 형성되어 있다.
이러한 종래의 다결정 실리콘 박막 트랜지스터에서는 활성 패턴(2)으로 인하여 단차가 형성되는 게이트 절연막(6)의 상부 게이트 전극(3')을 게이트용 금속막(3)으로 연결함으로써 구조적 취약성을 극복하고 절연 파괴를 방지할 수 있다.
그러나 이러한 종래의 다결정 실리콘 박막 트랜지스터에서는 오프 전류를 줄이기 위한 방법이 제시되어 있지 않았다.
다음, 온 전류를 증가시키고 오프 전류를 감소시키기 위해 제안된 95특 545에 대하여 자세하게 설명하면 다음과 같다.
도5는 종래의 제2 실시예에 따른 다결정 실리콘 박막 트랜지스터의 구조를 도시한 평면도이고, 도6은 도3에서 C-C 부분의 구조를 도시한 단면도이다.
도5 및 도6에서 보는 바와 같이, 기판(1)위에 다결정 실리콘으로 이루어져 있으며, 오프셋 영역(R)이 있는 활성 패턴(2')이 형성되어 있고, 활성 패턴(2')을 덮는 게이트 절연막(6)이 형성되어 있고, 게이트 절연막(6) 위에 활성 패턴(2')과 교차하는 게이트 전극(3)이 형성되어 있고, 게이트 전극(3) 및 게이트 절연막(6)을 덮는 층간절연막(9)이 형성되어 있고, 층간절연막(9) 위에는 각각 서로 분리되어 있는 소스/드레인 전극(4, 5) 및 게이트용 전극(3)이 형성되어 있다.
여기서 게이트용 전극(3)은 게이트 전극(3)의 폭보다 넓게 형성되어 있으며, 폭의 차이가 발생하는 부분밑에는 오프셋 영역(R)이나 LDD영역이 형성되어 있다. 활성 패턴(2')과 교차하지 않는 부분에 형성되어 있는 제2 콘택홀(10)을 통하여 게이트 전극(3)과 연결되어 있고 소스/드레인 전극(4, 5)은 제1 콘택홀(7)을 통하여 활성 패턴(2')과 연결되어 있다.
이러한 제2 실시예에 따른 종래의 다결정 실리콘 박막 트랜지스터에서 온 상태에서는 게이트용 전극(3)에 의하여 오프셋 영역(R)에 캐리어를 축적하여 오프셋 영역(R)의 저항을 낮추어 온 전류를 향상시키고, 오프 상태에서는 오프셋 영역(R)의 저항을 증가시켜 오프 전류를 낮추어 박막 트랜지스터 액정 표시 장치를 화소 스위칭 소자로서 사용함에 있어서 만족하는 온 전류와 오프 전류 값을 얻게 한다.
그러나 이러한 제2 실시예에 따른 종래의 박막 트랜지스터의 구조에서는 구조적인 취약성 때문에 발생하는 절연 파괴를 방지할 수 있는 방법은 제안되지 않았다.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 스위칭 소자로 사용함에 있어서 만족하는 온 전류와 오프 전류 값을 가지며, 동시에 구조적인 취약성 및 절연 파괴를 방지할 수 있는 다결정 실리콘 박막 트랜지스터를 제공하는 데 있다.
도1은 일반적인 다결정 실리콘 박막 트랜지스터의 구조를 도시한 평면도이고,
도2는 도1에서 A-A 부분의 구조를 도시한 단면도이고,
도3은 종래의 제1 실시예에 따른 다결정 실리콘 박막 트랜지스터의 구조를 도시한 평면도이고,
도4는 도3에서 B-B 부분의 구조를 도시한 단면도이고,
도5는 종래의 제2 실시예에 따른 다결정 실리콘 박막 트랜지스터의 구조를 도시한 평면도이고,
도6은 도3에서 C-C 부분의 구조를 도시한 단면도이고,
도7은 본 발명의 실시예에 따른 다결정 실리콘 박막 트랜지스터의 구조를 도시한 평면도이고,
도8은 도7에서 D-D 부분의 구조를 도시한 단면도이고,
도9는 도7에서 E-E 부분의 구조를 도시한 평면도이다.
이러한 본 발명에 따른 다결정 실리콘 박막 트랜지스터는 투명기판 상에 형성되어 있는 반도체 패턴과 반도체 패턴을 덮는 게이트 절연막이 형성되어 있고 게이트 절연막 상부에 반도체 패턴과 교차하는 게이트 패턴이 형성되어 있다. 게이트 패턴 위에 층간 절연막을 형성되어 있고 층간 절연막 상부에 콘택홀을 통하여 게이트 패턴을 연결하는 게이트용 전극이 형성되어 있고 반도체 패턴과 접촉하고 있는 각각의 소스/드레인 전극이 형성되어 있다.
여기서, 반도체 패턴의 가장자리 부분과 교차하는 게이트 패턴은 서로 분리된 상태이며, 이를 연결하는 게이트용 전극의 폭은 게이트 패턴보다 넓다. 또한 반도체 패턴 가장자리에는 소스/드레인 전극과 접촉되는 제1 고농도 도전 영역이 형성되어 있으며 게이트용 전극과 대응하는 부분에는 오프셋 영역 또는 저농도 제1 도전 영역이 형성되어 있다.
한편, 본 발명에 따른 다결정 실리콘 박막 트랜지스터의 제조 방법은 투명기판 상에 소정의 폭으로 반도체 패턴을 형성하고, 반도체 패턴을 덮는 게이트 절연막을 형성하고, 게이트 절연막 상부에 반도체 패턴과 교차하는 게이트 패턴을 형성한다.
여기서 반도체 패턴은 LPCVD 방법으로 증착하고 레이저 결정화 또는 고상결정화 방법을 이용하여 비정질 실리콘을 다결정 실리콘으로 형성한다. 게이트 절연막은 열산화 또는 PECVD 방법으로 형성할 수도 있으며 반도체 패턴의 가장자리 부분과 교차하는 게이트 패턴을 제거하여 게이트 패턴은 서로 분리된 상태이다.
이어, 반도체 패턴의 양끝에 고농도 제1 도전 영역을 형성하고 기판 위에 층간 절연막을 형성한 후, 층간 절연막 상부에 분리된 게이트 패턴을 연결하는 게이트용 전극을 형성하고 고농도 제1 도전 영역의 반도체 패턴 상부 층간 절연막 위에 소스/드레인 전극을 형성한다.
이때, 반도체 패턴에 고농도 제1 도전 영역을 형성하기 전에 포토레지스터를 이용하여 저농도 제1 도전 영역을 형성하거나 도핑되지 않은 오프셋 영역을 형성할 수도 있으며 레이저 활성화 방법을 이용하여 도핑 효율을 증가시킬 수 있다. 또한 게이트용 전극의 폭은 게이트 패턴의 폭 보다 넓게 형성되어 있으며 저농도 제1 도전 영역 또는 도핑되지 않은 오프셋 영역의 폭에 근접하도록 형성하는 것이 바람직하다.
이러한 본 발명에 따른 다결정 실리콘 박막 트랜지스터에서는 반도체 패턴으로 인하여 단차가 형성되는 게이트 절연막 상부 게이트 패턴을 게이트용 전극으로 연결함으로써 전류의 흐름이 원활하게 되고 온 상태에서는 게이트용 전극에 의하여 오프셋 영역 또는 저농도 제1 도전 영역에 캐리어가 축적되고 오프 상태에서는 오프셋 영역 또는 저농도 제1 도전 영역의 저항을 증가하게 된다.
그러면 첨부한 도면을 참고로 하여 본 발명에 따른 다결정 실리콘 박막 트랜지스터 및 그 제조 방법의 한 실시예를 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
도7은 본 발명의 실시예에 따른 다결정 실리콘 박막 트랜지스터의 구조를 도시한 평면도이고, 도8은 도7에서 D-D 부분의 구조를 도시한 단면도이고, 도9는 도7에서 E-E 부분의 구조를 도시한 평면도이다.
도7, 도8 및 도9에서 보는 바와 같이, 본 발명의 실시예에 따른 다결정 실리콘 박막 트랜지스터는 투명기판(10) 상에 형성되어 있는 다결정 실리콘으로 이루어진 반도체 패턴(20)과 반도체 패턴(20)을 덮는 게이트 절연막(60)이 형성되어 있고 게이트 절연막(60) 상부에 반도체 패턴(20)과 교차하며 도핑된 다결정 실리콘 또는 도전 물질로 이루어진 게이트 패턴(30)이 형성되어 있다. 게이트 패턴(30) 위에 층간 절연막(70)을 형성되어 있고 층간 절연막(70) 상부에 콘택홀을 통하여 게이트 패턴(30)을 연결하는 게이트용 전극(31)이 형성되어 있고 반도체 패턴(20)과 접촉하고 있는 각각의 소스/드레인 전극(40, 50)이 형성되어 있다.
여기서, 반도체 패턴(20)의 가장자리 부분과 교차하는 게이트 패턴(30)은 서로 분리된 상태이며, 콘택홀을 통하여 이를 연결하는 게이트용 전극(31)의 폭은 게이트 패턴(30)보다 넓다. 또한 반도체 패턴(20) 가장자리에는 소스/드레인 전극(40, 50)과 접촉되며 고농도 n형 불순물로 도핑되어 있는 소스/드레인 도전 영역(21)이 형성되어 있으며 게이트용 전극(31)과 대응하는 부분에는 도핑되지 않은 오프셋 영역(22)이 형성되어 있다.
오프셋 영역(22)은 n형 불순물이 저농도로 도핑되어 있는 LDD 영역으로 형성될 수 있다.
그러면 이러한 본 발명에 따른 다결정 실리콘 박막 트랜지스터의 제조 방법을 도7, 도8 및 도9를 참조하여 설명하면 다음과 같다.
투명기판(10) 상에 비정질 실리콘을 LPCVD 방법으로 증착하고 레이저 결정화를 통하여 다결정 실리콘으로 형성하고 소정의 폭으로 패터닝하여 반도체 패턴(20)을 형성한다.
이때, 비정질을 결정화하는 방법은 통상의 고상결정화 방법을 택할 수도 있다.
이어, 기판(10) 위에 PECVD 방법을 이용하여 산화 실리콘을 증착하여 반도체 패턴(20)을 덮는 게이트 절연막(60)을 형성하고, 연속하여 알루미눔을 증착하고 패터닝하여 게이트 절연막(60) 상부에 반도체 패턴(20)과 교차하는 게이트 패턴(30)을 형성한다.
여기서, 게이트 절연막(60)은 열산화를 통하여 형성할 수도 있으며 게이트 패턴(30)은 도핑된 다결정 실리콘 또는 기타 도전성 물질을 사용할 수도 있다. 이때, 반도체 패턴(20)의 가장자리 부분과 교차하는 게이트 패턴(30)의 일부를 제거하여 서로 연결되지 않은 게이트 패턴(30)을 형성한다.
이어, 기판(10) 위에 포토레지스터를 형성하고 패터닝하여 반도체 패턴(20)의 가장자리에 n형 고농도 불순물로 도핑하여 중앙에 오프셋 영역(22) 및 고농도 소스/드레인 영역(21)을 형성하고 레이저 활성화 방법을 이용하여 도핑 효율을 중가시킨다.
여기서, 포토레지스터를 형성하기 이전에 n형 불순물을 저농도를 도핑한 후 이후 공정을 실시하여 오프셋 영역(22)을 LDD 영역으로 대체하여 형성할 수도 있다.
다음, 기판(10) 위에 층간 절연막(70)을 형성한 후, 각각의 게이트 패턴(30) 및 반도체 패턴의 소스/드레인 영역(21) 상부에 콘택홀(80)을 형성하고 기판(10)위에 도전 물질을 증착한 후 패터닝하여 분리된 게이트 패턴(30)을 연결하는 게이트용 전극(31)을 형성하고 반도체 패턴(20)의 소스/드레인 영역(21)과 접촉하는 소스/드레인 전극(40, 50)을 형성한다.
여기서, 게이트용 전극(31)의 폭은 게이트 패턴(30)의 폭 보다 넓게 형성하며 반도체 패턴(20)의 도핑되지 않은 오프셋 영역(22) 또는 LDD 영역의 폭에 근접하도록 형성하는 것이 바람직하다.
따라서 본 발명에 따른 다결정 실리콘 박막 트랜지스터에서는 온 상태에서는 게이트 패턴보다 폭이 넓은 게이트용 전극에 의하여 오프셋 영역 또는 LDD 영역에 캐리어를 축적하여 오프셋 영역 또는 LDD 영역의 저항을 낮추어 온 전류를 향상시키고, 오프 상태에서는 오프셋 영역 또는 LDD 영역의 저항을 증가시켜 오프 전류를 낮추어 화소 스위칭 소자로서 사용함에 있어서 만족하는 온 전류와 오프 전류 값을 얻을 수 있고 활성 패턴으로 인하여 단차가 형성되는 게이트 절연막의 상부 게이트 전극을 게이트용 전극으로 연결함으로써 구조적 취약성을 극복하고 절연 파괴를 방지할 수 있는 효과가 있다.

Claims (9)

  1. 투명 기판 상에 형성되어 있는 반도체 패턴,
    상기 반도체 패턴을 덮는 게이트 절연막,
    상기 게이트 절연막 상부에 반도체 패턴과 교차하도록 형성되어 있으며 상기 반도체 패턴의 가장자리에 대응하는 부분에는 제거된 게이트 패턴,
    상기 게이트 패턴 위에 형성되어 있는 층간 절연막,
    상기 게이트 패턴 보다 넓은 폭으로 형성되어 있으며 상기 층간 절연막 상부에 콘택홀을 통하여 상기 게이트 패턴을 연결하는 게이트용 전극,
    상기 층간 절연막 위에 형성되어 있으며 반도체 패턴과 접촉하고 있는 각각의 소스/드레인 전극
    을 포함하는 다결정 박막 트랜지스터.
  2. 청구항 1에서, 상기 반도체 패턴에 소스/드레인 전극과 접촉되는 부분에는 제1 고농도 도전 영역이 형성되어 있는 다결정 박막 트랜지스터.
  3. 청구항 3에서, 상기 반도체 패턴에 상기 게이트용 전극과 대응하는 부분에는 오프셋 영역 또는 저농도 제1 도전 영역이 형성되어 있는 다결정 실리콘 박막 트랜지스터.
  4. 투명 기판 상에 소정의 폭으로 반도체 패턴을 형성하는 단계,
    상기 반도체 패턴을 덮는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 상부에 반도체 패턴과 교차하며 상기 반도체 패턴의 가장자리에 대응하는 부분은 제거된 게이트 패턴을 형성하는 단계,
    상기 반도체 패턴의 양끝에 고농도 제1 도전 영역을 형성하는 단계,
    상기 기판 위에 층간 절연막을 형성하는 단계,
    상기 층간 절연막 상부에 분리된 상기 게이트 패턴을 연결하며 상기 게이트 패턴보다 폭이 넓은 게이트용 전극을 형성하고 동시에 상기 고농도 제1 도전 영역의 상기 반도체 패턴 상부 상기 층간 절연막 위에 소스/드레인 전극을 형성하는 단계를 포함하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  5. 청구항 4에서, 상기 반도체 패턴은 레이저 결정화 또는 고상결정화 방법을 이용하여 비정질 실리콘을 다결정 실리콘으로 형성하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  6. 청구항 4에서, 상기 게이트 절연막은 열산화 또는 PECVD 방법으로 형성하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  7. 청구항 4에서, 상기 반도체 패턴에 고농도 제1 도전 영역을 형성하기 전에 포토레지스터를 이용하여 저농도 제1 도전 영역을 형성하거나 도핑되지 않은 오프셋 영역을 형성하는 단계를 더 포함하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  8. 청구항 7에서, 상기 게이트용 전극의 폭은 상기 제1 도전 영역 또는 도핑되지 않은 오프셋 영역의 폭에 근접하도록 형성하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
  9. 청구항 4에서, 상기 반도체 패턴에 고농도 제1 도전 영역을 형성한 후에 도핑 효율을 증가시키기 위해 레이저 활성화 단계를 더 포함하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
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