KR19980016287A - 브레이크다운 전압증가시 보호회로의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자용 보호회로의 제조방법에 관한 것으로서, 특히 저농도 피형 기판상부에 고농도 엔형 매립층을 형성하는 제 1 단계와, 상기 고농도 엔형 매립층 상부에 반도체소자의 내압을 결정하는 저농도 엔형 에피택셜층을 형성하는 제 2 단계와, 반도체 소자들을 분리하고, 역다이오드를 형성하기 위해 상기 고농도 엔형 에피택셜층에 오버랩시켜 고농도 피형 분리영역을 형성하는 제 3 단계와, 상기 고농도 피형 분리영역의 상단부 둘레에 피형 층을 형성하는 제 4 단계와, 상기 피형 층내부의 상기 고농도 피형 분리영역의 상부에 고농도 엔형 층을 형성하는 제 5 단계와, 상기 고농도 엔형층의 상부에 각 단자간의 절연을 위해 실리콘 산화막을 형성하는 제 6 단계와, 상기 실리콘 산화막을 마스크 패턴화하여 상기 고농도 엔형층 상부를 식각한 후 각 단자간의 연결을 위해 금속전극을 형성하는 제 7 단계로 이루어지는 것을 특징으로 한다.
따라서, 본 발명인 역방향 다이오드들의 브레이크다운 메카니즘은 모두 내부 브레이크다운으로 외부 과도전압에 대한 내압특성을 향상시키는데 그 효과가 있다.
Description
본 발명은 보호회로의 제조방법에 관한 것으로서, 특히 보호회로의 내압특성을 향상시켜 대다수의 반도체 제품에서 사용가능하도록 한 브레이크다운 전압증가시 보호회로의 제조방법에 관한 것이다.
종래에는 첨부된 도면 도 1 에서 보는 바와 같이 외부 과도전압 인가시 반도체 소자를 보호하는 보호회로의 제조방법에 있어서, 저농도 피형 기판(1)상부에 고농도 엔형 매립층(2)을 형성하는 제 1 단계와, 상기 고농도 엔형 매립층(2) 상부에 반도체소자의 내압을 결정하는 저농도 엔형 에피택셜층(3)을 형성하는 제 2 단계와, 반도체 소자들을 분리하고, 상기 고농도 엔형 에피택셜층에 오버랩시켜 고농도 피형 분리영역(4)을 형성하는 제 3 단계와, 상기 저농도 엔형 에피택셜 층(3)상부에 고농도 엔형층(5)을 형성하는 제 4 단계와, 상기 고농도 엔형층(5)의 상부에 각 단자간의 절연을 위해 실리콘 산화막(6)을 형성하는 제 5 단계와, 상기 실리콘 산화막(6)을 마스크 패턴화하여 상기 고농도 엔형층(5) 상부를 식각한 후 각 단자간의 연결을 위해 금속전극(7)을 형성하는 제 6 단계로 이루어진다.
상기와 같은 단계로 형성된 보호회로는 첨부도면 도 2 에서 도시한 등가회로에서 보는 바와 같이, 1개의 분리영역내에 고농도 엔형 매립층(2)과 고농도 피형 분리영역(4)간의 브레이크다운 특성을 이용한 역방향 다이오드이므로, 이 역방향 다이오드소자(V=Vz)의 내압 특성은 약 12∼13Ｖ 수준이다.
따라서, 많은 산업용 제품의 내압 수준이 18V 이상인 것을 고려하면 회로 적용시에 사용상의 제약을 받을 수 있다는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 시정하기 위하여 역방향 다이오드들의 브레이크다운 메카니즘은 모두 내부 브레이크다운으로 외부 과도전압에 대한 내압이 표면 브레이크다운을 일으키는 역방향 다이오드의 특성보다 훨씬 높도록 한 브레이크다운 전압증가시 보호회로의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 피형 기판상부에 저농도 피형 기판상부에 고농도 엔형 매립층을 형성하는 제 1 단계와, 상기 고농도 엔형 매립층 상부에 반도체소자의 내압을 결정하는 저농도 엔형 에피택셜층을 형성하는 제 2 단계와, 반도체 소자들을 분리하고, 역다이오드를 형성하기 위해 상기 고농도 엔형 에피택셜층에 오버랩시켜 고농도 피형 분리영역을 형성하는 제 3 단계와, 상기 고농도 피형 분리영역의 상단부 둘레에 피형 층을 형성하는 제 4 단계와, 상기 피형 층내부의 상기 고농도 피형 분리영역의 상부에 고농도 엔형 층을 형성하는 제 5 단계와, 상기 고농도 엔형층의 상부에 각 단자간의 절연을 위해 실리콘 산화막을 형성하는 제 6 단계와, 상기 실리콘 산화막을 마스크 패턴화하여 상기 고농도 엔형층 상부를 식각한 후 각 단자간의 연결을 위해 금속전극을 형성하는 제 7 단계로 이루어지는 것을 특징으로 한다.
도 1 은 종래 보호회로를 설명하기 위한 단면도이다.
도 2 은 도 1의 단면도의 등가 회로도이다.
도 3 은 본 발명인 브레이크다운 전압증가시 보호회로의 제조방법을 설명하기 위한 단면도이다.
도 4 는 도 3의 단면도의 등가 회로도이다.
이하 첨부한 도면을 참조하여 설명하면 다음과 같다.
통상적인 집적회로에 있어서, 반도체 소자는 각 핀을 통해 외부에서 가해지는 과도 전압에 의한 ESD(ElectroStatic Discharge) 및 EOS(Electrical OverStress) 등의 손상을 받을 수 있다. 예를 들면 NPN 트랜지스터의 에미터와 베이스 접합에 역바이어스로 과도전압이 인가되면 큰 에너지를 견디지 못해 PN 접합이 파괴되는 현상이 나타날 수 있다.
파괴되는 내압의 수준은 반도체 소자의 크기 및 브레이크다운이 일어나는 메카니즘 즉, 표면이냐 내부냐에 따라 내압수준이 달라질 수 있는데 일반적으로 반도체 공정상 표면 부분의 불안정으로 인해 표면보다 내부 브레이크다운이 일어나는 반도체 소자의 ESD 및 EOS 수준이 높다.
따라서, 본발명의 내부 브레이크다운이 일어나는 소자를 이용한 보호회로를 제조하는 방법에 대해 첨부도면 도 3 을 참조하여 설명하면, 먼저 저농도 피형 기판(10)과 고농도 엔형 매립층(20)을 형성하다. 상기 두 층 상부에 반도체 소자의 내압을 결정하는 저농도 엔형 에피택셜층(30)을 형성시킨다. 다음에 반도체 소자들을 분리시키는데 사용되는 고농도 피형 분리영역(40)(50)을 고농도 엔형 매립층(20)에 오버랩시켜 형성하고, 다음에 NPN 트랜지스터의 베이스 영역에 해당되는 피형층(60)을 형성시킨다. 이때 피형층(60)이 고농도 피형층(50)의 상단부를 완전히 둘러쌀 수 있도록 한다. 다음에 NPN 트랜지스터의 에미터에 해당되는 고농도 엔형층(70)을 형성시킨다. 이때 고농도 엔형층(70)은 고농도 피형층(50)의 최상단부를 완전히 둘러싸고, 피형층(60) 내부에 있어야 확실히 브레이크다운 패스를 내부쪽으로 유도할 수 있게 된다.
즉, 브레이크다운은 농도가 높은 곳에서 일어나기 때문에 표면 브레이크다운 메카니즘인 접합면(120)이 아니라 내부 브레이크다운 메카니즘인 접합면(100)에서 일어나게 된다. 각 단자간의 절연을 위해 실리콘 산화막(80)이 형성되고, 각 단자간의 연결을 위해 금속전극(90)을 형성시킨다.
첨부 도면 도 4 는 본 발명의 등가 회로도로서, 단위면적, 즉 1개의 분리영역 내에 각각의 고농도 엔형 에미터(70)와 고농도 피형 분리영역(50), 고농도 엔형 매립층(20)과 고농도 피형 분리영역(40) 접합으로 이루어진 역방향 다이오드 2개와 피형 베이스(60)와 고농도 엔형 매립층(70) 접합으로 순방향 다이오드 1개를 구성하여 직렬 연결하는 구조를 갖는다.
상기 회로의 내압 특성은 기존의 회로에 비교해 볼 때 1개의 역방향 다이오드와 1Vbe 전압이 더해지므로 약 20V 수준의 내압을 실현할 수 있게 되고, 이를 보호가 필요한 어느 곳에나 쉽게 적용시킬 수 있다. 앞에서 설명한 바와 같이 본 발명의 회로구성은 내부 브레이크다운 메카니즘에 의한 브레이크 다운 전압이 되는 역방향 다이오드(10′)(13′)와 순방향 다이오드(11′)로 구현되기 때문에 외부 과도전압에 의한 보호 기능을 충분히 수행할 수 있게 된다.
상기 보호회로의 내압특성은 다음 수식과 같다.
단, Vzd, Vzd2는 역방향다이오드의 브레이크다운전압이고, Vbe은 순방향다이오드의 브레이크다운 전압이다.
앞에서 설명한 보호회로의 내압 특성은 역방향 다이오드의 브레이크다운 전압 수준에 의해 결정된다.
따라서, 상술한 바와 같이 본 발명은 칩사이즈의 축소로 인한 원가절감을 들을 수 있으며, 기존의 보호 단일 소자로는 구현할 수 없었던 20V 수준의 내압을 실현하면서도 칩사이즈는 거의 변함이 없기 때문에 상대적으로 칩사이즈 축소라는 효과를 얻을 수 있다.
Claims (1)
- 피형 기판상부에 저농도 피형 기판상부에 고농도 엔형 매립층을 형성하는 제 1 단계와, 상기 고농도 엔형 매립층 상부에 반도체소자의 내압을 결정하는 저농도 엔형 에피택셜층을 형성하는 제 2 단계와, 반도체 소자들을 분리하고, 역다이오드를 형성하기 위해 상기 고농도 엔형 에피택셜층에 오버랩시켜 고농도 피형 분리영역을 형성하고, 상기 엔형 매립층 상부 중앙에 트랜지스터 베이스 영역인 고농도 피형층을 형성하는 제 3 단계와, 상기 고농도 피형 분리영역의 상단부 둘레에 피형 층을 형성하는 제 4 단계와, 상기 피형 층내부의 상기 고농도 피형 분리영역의 상부에 고농도 엔형 층을 형성하는 제 5 단계와, 상기 고농도 엔형층의 상부에 각 단자간의 절연을 위해 실리콘 산화막을 형성하는 제 6 단계와, 상기 실리콘 산화막을 마스크 패턴화하여 상기 고농도 엔형층 상부를 식각한 후 각 단자간의 연결을 위해 금속전극을 형성하는 제 7 단계로 이루어지는 것을 특징으로 하는 브레이크다운 전압증가시 보호회로의 제조방법.
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| KR1019960035824A KR19980016287A (ko) | 1996-08-27 | 1996-08-27 | 브레이크다운 전압증가시 보호회로의 제조방법 |
Publications (1)
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| KR19980016287A true KR19980016287A (ko) | 1998-05-25 |
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| Country | Link |
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| KR (1) | KR19980016287A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000061059A (ko) * | 1999-03-23 | 2000-10-16 | 윤종용 | 매몰층을 갖는 쇼트키 다이오드 및 그 제조방법 |
| KR102089997B1 (ko) * | 2018-10-25 | 2020-03-17 | 서울대학교 산학협력단 | 생체 삽입용 장치 및 이를 제조하는 방법 |
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1996
- 1996-08-27 KR KR1019960035824A patent/KR19980016287A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102089997B1 (ko) * | 2018-10-25 | 2020-03-17 | 서울대학교 산학협력단 | 생체 삽입용 장치 및 이를 제조하는 방법 |
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