KR102089997B1 - 생체 삽입용 장치 및 이를 제조하는 방법 - Google Patents

생체 삽입용 장치 및 이를 제조하는 방법 Download PDF

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장정우
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서울대학교 산학협력단
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Abstract

본 개시는 생체 삽입용 장치에 있어서, 제1 절연층; 제1 절연층 위에 구비되는 제2 절연층; 제1 절연층과 제2 절연층 사이에 구비되는 제1 반도체층; 평면도 상에서 제1 반도체층 내에 폐회로를 형성하며 도핑된 제2 반도체층; 제2 절연층 위에 구비되고, 전극을 형성하는 금속층; 금속층을 덮는 제3 절연층; 그리고, 제1 반도체층, 제2 반도체층 및 제1 반도체층을 포함하는 절연영역;을 포함하는 생체 삽입용 장치에 관한 것이다.

Description

생체 삽입용 장치 및 이를 제조하는 방법{APPARATUS FOR INSERTION INTO IN-VIVO AND METHOD FOR MANUFACTURING THE SAME}
본 개시(Disclosure)는 전체적으로 생체 삽입용 장치 및 이를 제조하는 방법에 관한 것으로, 특히 일반적인 CMOS 공정을 통해 형성할 수 있는 생체 삽입용 장치 및 이를 제조하는 방법에 관한 것이다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 한국 특허공개공보 제10-2013-0078956호에 제시된 생체 자극용 탐침형 발광 다이오드 칩 모듈 및 그 제조방법의 일 예를 나타내는 도면이다.
생체 자극용 탐침형 LED 칩 모듈(1)은 LED 칩(10), LED 칩(10)을 지지하는 기판(30), LED 칩(10)으로부터 발광되는 광을 모으는 광도파로(50) 및 기판(30)과 광도파로(50)를 결합시키며, 외부로부터 절연시키는 절연부(70)를 포함한다. 광도파로(50)는 LED 칩(10)과 마주보는 일면으로부터 원통형으로 연장된 몸체부(51), 몸체부(51)의 타면으로부터 지름이 점차 줄어드는 변형층(53) 및 변형층(53)의 단부에서 연장되며, 광섬유의 지름을 갖는 탐침부(55)를 포함한다.
인간의 뇌에 장착되어 뇌를 자극하는 상기 생체 자극용 탐침형 LED 칩 모듈(1)을 보여준다.
상기 생체 자극용 탐침형 LED 칩 모듈(1)의 탐침부(55)가 뇌에 직접 접촉하여 광을 전달한다.
상기 절연부(70)는 상기 기판(30)과 상기 광도파로(50)를 결합시키며, 동시에 상기 생체 자극용 탐침형 LED 칩모듈(1)을 광학적/기계적으로 외부로부터 절연시킨다. 즉, 상기 절연부(70)는 상기 생체 자극용 탐침형 LED 칩모듈(1)을 기계적으로 결합하며, 전기적으로 절연시키고, 방수하며, 빛의 유출을 방지한다.
상기 절연부(70)는 상기 생체 자극용 탐침형 LED 칩 모듈(1)이 외부와 연결되는 부분을 제외하고 상기 생체 자극용 탐침형 LED 칩 모듈(1)을 밀봉(seal)할 수 있다. 예를 들어, 상기 절연부(70)는 상기 탐침부(55)의 일부 및 상기 전극 커넥터(90)의 일부를 노출하며 상기 생체 자극용 탐침형 LED 칩 모듈(1)을 감쌀 수 있다.
이를 위하여, 상기 절연부(70)는 생체에 무해하며, 광흡수성이 뛰어나고, 방수가 되며, 전기적으로 절연되는 물질로 형성된다. 따라서, 상기 절연부(70)는 광흡수성 절연 물질로 형성되며, 예를 들어, 흑색(black) 에폭시(epoxy)로 형성될 수 있다.
도 2 내지 도 3은 종래의 CMOS 공정의 일 예를 나타낸 도면이다.
기본적인 CMOS 공정의 순서에 따른 MOSFET 단면의 변화를 도 2에 나타내었다. 실제 산업체에서 사용되는 CMOS 공정은 이 장에서 소개하는 것을 기본으로 하지만 훨씬 많은 수의 공정 단계를 거치게 됨을 밝혀둔다. 여기서는 p형 실리콘 기판에 NMOSFET을 구현하고 PMOSFET을 구현하기 위해 n-웰(n-well)을 형성하는 n-웰 공정을 예로 설명하기로 한다. 공정에 따라 n형 기판에 p-웰(p-well)을 형성하는 p-웰 공정을 사용하기도 하며 최근에는 낮은 농도로 도핑된 기판에 n-웰과 p-웰을 모두 형성하는 트윈-웰(twin-well)도 널리 사용되고 있다. 트윈-웰 공정을 사용함으로써 PMOSFET과 NMOSFET의 성능을 각각 최적화할 수 있으며 낮은 불순물 농도의 기판 영역이 래치-업(latch-up)이라 불리는 신뢰성 문제를 해결해준다.
도 2(a)와 같이 우선 확산 시에 장벽으로 작용할 산화막을 웨이퍼 전면에 기르기 위해 실리콘을 산화시킨다. 산화막이 길러지면 포토리지스트(photoresist)라 불리는 감광 고분자 물질을 역시 웨이퍼 전면에 도포한 후 n-웰 마스크(mask)를 사용하여 포토리소그래피(photolithography)라는 일종의 사진 기술을 이용하여 n-웰이 형성될 영역의 포토리지스트를 제거한다. 도 2(b)와 같이 남겨진 포토리지스트를 장벽 물질로 하여 산화막을 식각하면 n-웰이 형성될 영역의 산화막이 제거된다. 도 2(c)와 같이 다시 남겨진 산화막을 장벽으로 하여 인(phosphorous, P)과 같은 n형 불순물을 확산시키면 n-웰이 형성된다.
도 2(d)와 같이 남아있는 산화막을 모두 제거한 후 산화 공정을 통해 도 2(e) 내지 도 2(f)와 같이 실리콘 계면을 보호하기 위한 패드 산화막(pad oxide layer)을 웨이퍼 전면에 기른다. 그 위에 저압 화학 기상 증착(low-pressure chemical vapor deposition) 공정을 이용하여 도 2(e)와 같이 질화막(silicon nitride, Si3N4)을 형성한 후, 트랜지스터가 만들어지는 활성 영역(active area)을 정의하기 위해 활성 영역 마스크와 포토리소그래피 공정, 식각 공정을 이용하여 활성 영역이 될 부분에만 패드 산화막과 질화막의 층상 구조를 남겨둔다. 남겨진 층상 구조를 장벽으로 하여 p형 기판 영역에는 붕소(boron, B)를, n-웰 영역에는 인을 각각 이온 주입하면 트랜지스터 외부 영역의 불순물 농도가 증가하여 후에 회로 동작 시 트랜지스터 외부 영역에 원하지 않는 채널이 형성되는 것을 막아주게 된다. 이러한 이유로 이 단계를 채널 형성 방지 이온 주입(channel-stop implantation) 공정이라고 부른다. 이 때, p형 기판 영역과 n-웰 영역에 독립적으로 채널 형성 방지 이온 주입을 행하기 위해 p형 기판 영역에 붕소를 주입할 때는 앞서 쓰인 n-웰 마스크와 포토리소그래피를 이용하여 n-웰 영역 위에 포토리지스트를 남겨 n-웰 영역을 보호하고, n-웰 영역에 인을 주입할 때는 반대로 하여 p형 기판 영역을 보호한다. 곧이어 높은 온도에서 장시간의 산화 공정을 거치면 활성 영역을 제외한 영역에 두꺼운 산화막이 자라고 이 산화막은 트랜지스터 사이를 상호 격리하는 역할을 하게 된다. 패드 산화막과 질화막은 모두 제거한다.
도 2(e)와 같이 이제 활성 영역에 MOSFET을 구현하기 위하여 산화 공정을 통해 얇은 산화막을 형성한다. 이 산화막은 MOSFET의 게이트 산화막으로 쓰이며 따라서 좋은 MOSFET을 얻기 위해서는 이 단계에서 양질의 산화막을 얻는 것이 중요하다. 게이트 산화막 형성 후에 MOSFET의 문턱 전압을 알맞게 조정하기 위한 이온 주입 공정이 행해지는데 이를 문턱 전압 조정 이온 주입(threshold voltage adjustment implantation) 공정이라 한다. 이 때 NMOSFET과 PMOSFET의 문턱 전압을 독립적으로 조정하기 위해 포토리지스트를 이용하여 원하는 영역에만 이온을 주입하게 된다. 게이트 물질로 사용될 폴리실리콘층을 화학 기상 증착 공정을 이용하여 웨이퍼 전면에 형성한 후 게이트 마스크와 포토리소그래피 및 식각 공정을 거쳐 MOSFET의 게이트와 그 외에 소자 간의 연결 도체로 사용될 부분에만 폴리실리콘을 남긴다(도 3(a)).
이렇게 게이트가 만들어지면 도 3(b)와 같이 NMOSFET에는 인 이온을, PMOSFET에는 붕소 이온을 높은 농도로 주입하여 소스와 드레인을 형성하게 되는데 이 때 역시 포토리지스트를 이용하여 원하는 영역에만 이온을 주입하게 된다. 소스/드레인 형성 시 폴리실리콘 게이트는 장벽 물질로 작용하여 게이트 영역 밑에 이온이 주입되는 것을 막는다. 이렇게 폴리실리콘을 게이트 물질로 이용함으로써 소스/드레인과 게이트가 저절로 정렬되는 공정을 자기 정렬(self-align) 공정이라 부른다. 이후 고온 확산 공정을 통해 주입된 이온을 기판 표면 아래쪽으로 더 깊이 분포하게 하기도 한다.
이제 도 3(c)와 같이 소자 간의 연결 도체로 사용되는 폴리실리콘층과 그 위의 금속층을 격리하기 위해 두꺼운 산화막을 전면에 증착시킨다. 그리고 도 3(d)와 같이 금속층과 소자의 연결이 이루어질 부분만 마스크를 이용하여 선택적으로 식각한 후, 도 3(e)와 같이 증발(evaporation) 공정이나 때려내기(sputtering) 공정을 이용하여 금속층을 증착하고 원하는 연결이 그려진 마스크를 이용하여 식각해내면 도 3(f)의 구조가 만들어진다.
미도시되어 있지만 마지막으로 칩을 보호하기 위한 비활성화층(passivation layer)을 증착한 후, 나중에 칩을 포장하게 될 패키지의 리드 프레임(lead frame)과 가는 금속선을 이용하여 연결될 본딩 패드(bonding pad)를 마스크를 이용해 식각함으로써 칩이 완성된다. 이렇게 완성된 칩은 테스트를 거쳐 패키징(packaging)된 후 시장에 나오게 된다.
도 4는 한국 특허공개공보 제10-2018-0069319호에 제시된 인체에 미세한 반도체 칩을 삽입하여 바이탈을 체크해주는 생체 삽입용 장치의 일 예를 나타내는 도면이다.
도 4(a)는 생체 삽입용 장치의 실시예를 나타낸 모습이다. 생체 삽입용 장치는 경동맥에 위치해 있으며 좌, 우 어느 쪽에 위치해 있어도 무관하게 작용한다. 생체 삽입용 장치의 외부에는 2개의 센서가 있는데, 환자의 위치를 파악해주는 GPS센서장치와 내부 온도를 측정해주는 온도센서 장치가 설치되어있다.
경동맥에 위치한 생체 삽입용 장치가 신체 내부의 신호를 파악하면 칩 중앙에 있는 이상센서가 반응하여 소방서 및 응급대기실에 있는 모니터로 신호를 보내며, 모니터에 설치된 비상벨에는 빨간불이 들어오고, 모니터로 환자의 위치와 상태를 분석할 수 있다.
도 4(b)는 생체 삽입용 장치를 확대한 분리도이다. 생체 삽입용 장치를 구성하고 있는 주 요소들을 보여주는 모습이다. 생체 삽입용 장치는 인체에 무해한 소재의 패키징으로 이루어져 있다.
생체 삽입용 장치의 내부에는 주 기능을 이루는 2가지의 센서가 있는데 심전도를 파악하는 초음파 센서가 있다. 혈압을 주기적으로 측정하여 맥박수의 이상여부를 계속해서 체크해주는 압력센서 또한 위치해 있다.
생체칩을 둘러싸고 있는 패키징(7) 내부에 온도센서(3)와 압력센서(4), 초음파센서(5), 위치센서(6)이 탑재되어있다. 위치센서(6) 및 초음파센서(5)로 비상벨(1)과 분석모니터(2)로 상황을 전달한다. 분석모니터(2)는 생체칩을 보유한 사람의 위치와 현재 건강을 분석 하여 환자의 긴급상황을 도울 수 있도록 보조한다. 비상벨(1)은 생체칩을 보유한 사람에게 긴급상황이 발생할 시 즉각적으로 상황을 알린다. 생체 칩을 둘러싸고 있는 패키징(7)은 인체에 해롭지 않고 수명이 긴 신소재를 사용할 수 있다. 기록저장기(9)는 생체칩에서 인지한 상황들을 수시로 저장할 수 있다. 초음파센서(5)는 심전도를 계속해서 체크해주고 이상 발생 시, 이상발생기(10)로 상황을 알린다. 이상발생기(10)는 위급 상황 발생 시, 환자의 위치와 상태를 비상벨(1)과 분석 모니터(2)로 결과를 보내준다. 생체 칩 내부에 있는 칩들을 신뢰성과 안정성이 보장되는 웨이퍼(8)로 구성된다.
일반적으로 도 1 및 도 4와 같은 생체 내에 구비되는 장치 및 칩은 생체 내에 구비되어야 하며, 전기로 작동되는 칩이기 때문에 체액과 반응하면 수명이 짧아지는 문제점이 있어서 체액과 절연되도록 형성되는 것이 바람직하다. 절연을 에폭시와 같은 수지계열재료로 하는 경우, 에폭시는 수분을 완벽히 차단하지 못하는 문제점이 있다.
도 2 내지 도 3과 같은 CMOS 공정을 통해 칩은 절연되기 어려워서 칩을 완성한 뒤 따로 절연공정을 가지도록 한다. 즉, 절연공정은 일반적인 CMOS 공정이 끝난 후에 따로 진행해야 하는 문제가 있었다.
본 개시는 일반적인 CMOS 공정에서 생체 삽입용 장치를 절연하며, 수지계열재료가 아닌 수분흡수를 완벽히 차단하는 재료로 절연하는 생체 삽입용 장치를 제공한다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 측면에 의하면(According to one aspect of the present disclosure), 생체 삽입용 장치에 있어서, 제1 절연층; 제1 절연층 위에 구비되는 제2 절연층; 제1 절연층과 제2 절연층 사이에 구비되는 제1 반도체층; 평면도 상에서 제1 반도체층 내에 폐회로를 형성하며 도핑된 제2 반도체층; 제2 절연층 위에 구비되고, 전극을 형성하는 금속층; 금속층을 덮는 제3 절연층; 그리고, 제1 반도체층, 제2 반도체층 및 제1 반도체층을 포함하는 절연영역;을 포함하는 생체 삽입용 장치.
본 개시에 따른 다른 측면에 의하면(According to another aspect of the present disclosure), 생체 삽입용 장치를 제조하는 방법에 있어서, 제1 절연층이 구비된 지지기판을 준비하는 단계; 제1 절연층 위에 제1 반도체층을 구비하는 단계; 평면상에서 폐회로를 형성하도록 제1 반도체층에 제2 반도체층을 형성하는 단계; 제1 반도체층 위에 제2 절연층을 형성하는 단계; 제2 절연층 위에 전극을 포함하는 금속층을 형성하는 단계; 금속층 위에 제3 절연층을 형성하는 단계; 그리고, 지지기판을 제거하는 단계;를 포함하는 생체 삽입용 장치를 제조하는 방법이 제공된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
도 1은 한국 특허공개공보 제10-2013-0078956호에 제시된 생체 자극용 탐침형 발광 다이오드 칩 모듈 및 그 제조방법의 일 예를 나타내는 도면,
도 2 내지 도 3은 종래의 CMOS 공정의 일 예를 나타낸 도면,
도 4는 한국 특허공개공보 제10-2018-0069319호에 제시된 인체에 미세한 반도체 칩을 삽입하여 바이탈을 체크해주는 생체 삽입용 장치의 일 예를 나타내는 도면,
도 5는 본 개시에 따른 생체 삽입용 장치의 일 예를 나타내는 도면,
도 6은 본 개시에 따른 생체 삽입용 장치를 제조하는 방법의 일 예를 나타내는 도면,
도 7은 본 개시에 따른 생체 삽입용 장치를 제조하는 방법의 다른 예를 나타내는 도면,
도 8은 본 개시에 따른 생체 삽입용 장치를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 9는 본 개시에 따른 생체 삽입용 장치를 제조하는 방법의 또 다른 예를 나타내는 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 5는 본 개시에 따른 생체 삽입용 장치의 일 예를 나타내는 도면이다.
도 5(a)는 생체 삽입용 장치의 단면의 일 예를 나타낸 도면이며, 도 5(b)는 도 5(a)에서 제2 절연층(140)과 제3 절연층(160)을 제거한 후의 평면도의 일 예를 나타낸 도면이다.
생체 삽입용 장치(100)는 제1 절연층(110), 제2 절연층(140), 제1 반도체층(120), 제2 반도체층(130), 금속층(150) 및 제3 절연층(160)을 포함한다.
제1 절연층(110)은 생체 삽입용 장치(100)의 가장 아래에 구비된다. 제1 절연층(110)은 산화층 일 수 있다. 제1 절연층(110)은 일 예로 SiO₂일 수 있다. 제2 절연층(140)은 제1 절연층(110) 위에 구비되며, 제2 절연층(140)은 일 예로 SiO₂일 수 있다.
제1 반도체층(120)은 제1 절연층(110)과 제2 절연층(140) 사이에 구비된다. 제1 반도체층(120)에는 제2 반도체층(130)이 형성되고, 평면도 상에서 제1 반도체층(120) 내에서 폐회로를 형성하도록 도핑된다. 단면도 상에서 제1 반도체층(120)의 높이와 제2 반도체층(130)의 높이는 같도록 형성된다. 제1 반도체층(120)의 상면과 제2 반도체층(130)의 상면은 제2 절연층(140)과 접촉할 수 있고, 제1 반도체층(120)의 하면과 제2 반도체층(130)의 하면은 제1 절연층(110)과 접촉할 수 있다. 제2 절연층(140)은 절연영역(210)에서는 만날 수 있도록 형성될 수 있다. 절연영역(210)은 도면 상에서 제1 반도체층(120), 제2 반도체층(130) 및 제1 반도체층(120)이 구비될 수 있다.
금속층(150)은 절연영역(210)과 절연되도록 형성될 수 있다. 금속층(150)은 디바이스영역(170)과 전기적으로 도통되도록 형성될 수 있다.
제2 절연층(140) 위에 구비될 수 있고, 평면도 상에서 폐회로의 안쪽으로 구비되며 외부에 자극을 주는 전극(151)을 포함할 수 있다. 전극(151)은 금속층(150) 중 제3 절연층(160)에 의해 노출되는 금속층(150)이다. 금속층(150)은 디바이스영역(170)에 구비될 수 있으며, 디바이스영역(170)의 소자들을 연결할 수 있다. 노출된 전극(151)은 플레티늄으로 형성될 수 있다. 특히, 금속층(150)은 복수의 층으로 형성되어 노출된 최상층의 전극(151)만 플레티늄으로 형성될 수 있다. 디바이스영역(170)에 대해서는 도 7에서 설명하도록 한다. 디바이스 영역(170)은 평면상에서 폐회로 안쪽에 형성될 수 있다.
제3 절연층(160)은 금속층(150)을 덮는다. 제3 절연층(160)은 적어도 하나 이상의 층으로 형성될 수 있다. 제3 절연층(160)의 높이(h)는 1μm 이상 20μm이하로 형성되는 것이 바람직하다. 더 나아가 전극(151)과 연결되며, 외부에 자극을 주는 패드(180)가 구비될 수 있다. 패드(180)는 금속층(150)과 전기적으로 연결되도록 제3 절연층(160)을 관통하여 패드(180)와 금속층(150) 사이에 전기적으로 연결되는 전기적 연결(154)이 형성될 수 있다. 일 예로 전기적 연결(154)은 구리(Cu)로 형성될 수 있다. 제3 절연층(160)은 SiO₂일 수 있다. 패드(180)는 생체의 체액에 반응하지 않는 물질로 형성되는 것이 바람직하며, 일 예로 플레티늄일 수 있다.
금속층(150)은 CMOS 공정에서 일반적인 패드공정일 수 있으나, 이의 두께는 두꺼울 수 있어서 얇게 형성될 수 도 있다.
일 예로 제1 반도체층(120)이 Ptype이고, 제2 반도체층(130)이 Ntype이면, 도면에 표시된 것과 같이 제1 반도체층(120)과 제2 반도체층(130) 사이에 PN접합이 형성된다. 이는 제1 반도체층(120)의 측면을 절연할 수 있도록 한다. 하지만 도 5는 이에 한정되지 않고, 제1 반도체층(120)이 Ntype, 제2 반도체층(130)이 Ptype일 수도 있다. PN접합에 의해 수십볼트 많게는 정전기까지도 견딜 수 있다. 도면에 표시한 다이오드(D₁, D₂)와 같이 제2 반도체층(130) 주위에 역방향으로 전압이 걸리면 전류가 흐르지 않는 다이오드가 마주보고 구비되어 어느 방향으로도 전류가 흐르지 않는다. 따라서 디바이스영역(170)이 외부 전류에 의해 보호된다.
도 6은 본 개시에 따른 생체 삽입용 장치를 제조하는 방법의 일 예를 나타내는 도면이다.
생체 삽입용 장치(100)를 제조하는 방법에 있어서, 도 6(a)와 같이 제1 절연층(110)이 구비된 지지기판(111)을 준비한다. 지지기판(111)은 실리콘 웨이퍼 일 수 있고, 제1 절연층(110)은 실리콘 웨이퍼가 산화된 산화막일 수 있다.
도 6(b)와 같이 제1 절연층(110) 위에 제1 반도체층(120)을 구비한다. 제1 반도체층(120)과 제1 절연층(110)은 부착될 수 있다.
도 6(c)와 같이 평면상에서 폐회로를 형성하도록 제1 반도체층(120)에 제2 반도체층(130)을 형성한다. 이때, 제2 반도체층(130)은 제1 반도체층(120)에 불순물을 주입하여 형성할 수 있으며, 제2 반도체층(130)은 제1 반도체층(120)을 외부와 내부로 분리하도록 형성되는 것이 바람직하다. 왜냐하면, 절연영역(210)에는 제1 반도체층(120)에 제2 반도체층(130)과 제1 반도체층(120)이 적어도 한번 이상 반복되도록 하여 PN정션을 이용하여 디바이스 영역(170)에 전기가 흐르지 않도록 하기 위해서이다.
도 6(d)와 같이 제1 반도체층(120) 위에 제2 절연층(140)을 형성한다.
도 6(e)는 제2 절연층(140) 위에 전극(151)을 포함하는 금속층(150)을 형성한다. 예를 들면, 금속층(150)은 디바이스 영역(170)의 소자들을 연결하도록 형성될 수 있다.
도 6(f)는 금속층(150) 위에 제3 절연층(160)을 형성한다. 도 6(f)의 단계는 이후 복수 번 반복될 수 있다. 이는 도 8에서 자세히 설명하도록 한다.
일반적인 CMOS 공정에서 도 6(f) 및 도 6(e)단계는 여러 번 반복될 수 있다. 따라서 금속층(150)은 제3 절연층(160)을 사이에 두고 복수의 층으로 형성될 수 있다. 하지만, 금속층(150)이 복수의 층으로 형성될수록 생체 삽입용 장치(100)의 측면의 절연이 힘들기 때문에 많이 쌓는 것은 바람직하지 않다.
도 6(g)는 지지기판(111)을 제거한다. 예를 들면, 지지기판(111)은 에칭액에 의해 식각 될 수 있다.
도 7은 본 개시에 따른 생체 삽입용 장치를 제조하는 방법의 다른 예를 나타내는 도면이다.
도 6(d)와 같이 제1 반도체층(120) 위에 제2 절연층(140)을 형성한다. 도 6(d) 이전에 평면상에서 폐회로 안쪽에 디바이스 영역(170)이 형성될 수 있다. 디바이스 영역(170)은 생체 삽입용 장치(100)의 충전, 통신, 신호 측정 및 자극 신호를 주는 역할을 할 수 있도록 설계될 수 있다. 일 예로, 생체 삽입용 장치(100)는 외부와 절연되어 있으므로 코일형태의 안테나를 통해, 무선으로 파워와 데이터를 전송 받을 수 있으며, 무선으로 외부 기기에 데이터를 전송하며, 입력은 전기적 신호뿐만 아니라 포토다이오드로 구성된 회로를 통해 빛의 형태도 측정할 수 있으며, 자극도 마찬가지로 전류, 전압뿐만 아니라 led를 통해 빛의 형태로 세포를 자극할 수도 있다.
도 8은 본 개시에 따른 생체 삽입용 장치를 제조하는 방법의 다른 예를 나타내는 도면이다.
도 6(e) 단계에서, 금속층(150)은 제2 절연층(140)의 측면(141)보다 안쪽으로 형성된다. 즉, 금속층(150)의 측면(152)이 생체 삽입용 장치(100)의 측면(101)에 드러나지 않도록 형성되는 것이 바람직하다. 이후, 도 6(f) 단계에서 제3 절연층(160)이 금속층(150)을 덮었을 때, 금속층(150)의 상면(153)은 제3 절연층(160)에 의해 덮혀서 노출되지 않는 것이 바람직하다. 하지만 금속층(150)의 전극(151)의 경우에는 노출 될 수 있다.
제3 절연층(160)은 복수의 층으로 형성될 수 있다. CMOS 공정에서 사용하는 일반적인 높이를 복수 번 쌓아서 외부와 절연이 잘 되도록 한다. 예를 들면 일반적인 CMOS 공정에서는 한 번에 약 100Å 높이의 제3 절연층(160)을 형성하는데, 이를 복수 번 적층하거나 한번에 마이크로 두께의 제3 절연층(160) 형성이 가능하다.
도 9는 본 개시에 따른 생체 삽입용 장치를 제조하는 방법의 또 다른 예를 나타내는 도면이다.
도 6(f) 단계에서, 금속층(150) 위에는 금속층(150)이 드러나도록 식각되어 형성된다. 이후, 도 9와 같이 금속층(150) 위에는 패드(180)가 형성될 수 있으며, 금속층(150)과 패드(180) 사이에는 금속층(150)과 패드(180)를 전기적으로 연결하는 전기적 연결(154)가 구비될 수 있다.
도 9는 지지기판(111)이 부착되어 있는 것으로 나타나지만, 지지기판(111)이 떼어진 도 6(g) 단계 이후에도 도 9의 단계가 실행될 수 있다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 생체 삽입용 장치에 있어서, 제1 절연층; 제1 절연층 위에 구비되는 제2 절연층; 제1 절연층과 제2 절연층 사이에 구비되는 제1 반도체층; 평면도 상에서 제1 반도체층 내에 폐회로를 형성하며 도핑된 제2 반도체층; 제2 절연층 위에 구비되고, 전극을 형성하는 금속층; 금속층을 덮는 제3 절연층; 그리고, 제1 반도체층, 제2 반도체층 및 제1 반도체층을 포함하는 절연영역;을 포함하는 생체 삽입용 장치.
(2) 금속층은 평면도 상에서 제2 반도체층의 안쪽으로 구비되는 생체 삽입용 장치.
(3) 절연영역 사이에 구비되는 디바이스 영역;을 포함하는 생체 삽입용 장치.
(4) 제3 절연층은 전극이 노출되도록 제거되는 생체 삽입용 장치.
(5) 전극은 플레티늄으로 형성되는 생체 삽입용 장치.
(6) 제1 절연층, 제2 절연층 및 제3 절연층 중 적어도 하나는 SiO₂인 생체 삽입용 장치.
(7) 단면도상에서 제1 반도체층의 높이와 제2 반도체층의 높이는 같도록 형성되는 생체 삽입용 장치.
(8) 절연영역에는 다이오드와 역다이오드가 동시에 구비되는 생체 삽입용 장치.
(9) 생체 삽입용 장치를 제조하는 방법에 있어서, 제1 절연층이 구비된 지지기판을 준비하는 단계; 제1 절연층 위에 제1 반도체층을 구비하는 단계; 평면상에서 폐회로를 형성하도록 제1 반도체층에 제2 반도체층을 형성하는 단계; 제1 반도체층 위에 제2 절연층을 형성하는 단계; 제2 절연층 위에 전극을 포함하는 금속층을 형성하는 단계; 금속층 위에 제3 절연층을 형성하는 단계; 그리고, 지지기판을 제거하는 단계;를 포함하는 생체 삽입용 장치를 제조하는 방법.
(10) 제1 반도체층 위에 제2 절연층을 형성하는 단계; 이전에, 평면상에서 폐회로 안쪽에 디바이스 영역이 형성되는 단계;를 포함하는 생체 칩을 제조하는 방법.
(11) 제2 절연층 위에 전극을 포함하는 금속층을 형성하는 단계;에서, 금속층은 평면도 상에서 제2 절연층 안쪽에 형성되는 생체 삽입용 장치를 제조하는 방법.
(12) 금속층 위에 제3 절연층을 형성하는 단계;에서, 제3 절연층은 복수의 층으로 형성되는 생체 삽입용 장치를 제조하는 방법.
본 개시에 따른 하나의 생체 삽입용 장치에 의하면, CMOS 공정에서 생체 삽입이 가능한 절연이 가능하도록 할 수 있다.
본 개시에 따른 또 하나의 생체 삽입용 장치를 제조하는 방법에 의하면, 제1 반도체층 내부에서 제2 반도체층을 형성하여 생체 삽입용 장치를 만들 수 있게 된다.
100: 생체 삽입용 장치 110: 제1 절연층 111:지지기판 120: 제1 반도체층
130: 제2 반도체층 140: 제2 절연층 150:금속층 160:제3 절연층

Claims (12)

  1. 생체 삽입용 장치에 있어서,
    제1 절연층;
    제1 절연층 위에 구비되는 제2 절연층;
    제1 절연층과 제2 절연층 사이에 구비되는 제1 반도체층;
    평면도 상에서 제1 반도체층 내에 폐회로를 형성하며 도핑된 제2 반도체층;
    제2 절연층 위에 구비되고, 전극을 형성하는 금속층;
    금속층을 덮는 제3 절연층; 그리고,
    제1 반도체층, 제2 반도체층 및 제1 반도체층을 포함하는 절연영역;을 포함하는 생체 삽입용 장치.
  2. 청구항 1에 있어서,
    금속층은 평면도 상에서 제2 반도체층의 안쪽으로 구비되는 생체 삽입용 장치.
  3. 청구항 1에 있어서,
    절연영역 사이에 구비되는 디바이스 영역;을 포함하는 생체 삽입용 장치.
  4. 청구항 1에 있어서,
    제3 절연층은 전극이 노출되도록 제거되는 생체 삽입용 장치.
  5. 청구항 1에 있어서,
    전극은 플레티늄으로 형성되는 생체 삽입용 장치.
  6. 청구항 1에 있어서,
    제1 절연층, 제2 절연층 및 제3 절연층 중 적어도 하나는 SiO₂인 생체 삽입용 장치.
  7. 청구항 1에 있어서,
    단면도상에서 제1 반도체층의 높이와 제2 반도체층의 높이는 같도록 형성되는 생체 삽입용 장치.
  8. 청구항 1에 있어서,
    절연영역에는 다이오드와 역다이오드가 동시에 구비되는 생체 삽입용 장치.
  9. 생체 삽입용 장치를 제조하는 방법에 있어서,
    제1 절연층이 구비된 지지기판을 준비하는 단계;
    제1 절연층 위에 제1 반도체층을 구비하는 단계;
    평면상에서 폐회로를 형성하도록 제1 반도체층에 제2 반도체층을 형성하는 단계;
    제1 반도체층 위에 제2 절연층을 형성하는 단계;
    제2 절연층 위에 전극을 포함하는 금속층을 형성하는 단계;
    금속층 위에 제3 절연층을 형성하는 단계; 그리고,
    지지기판을 제거하는 단계;를 포함하는 생체 삽입용 장치를 제조하는 방법.
  10. 청구항 9에 있어서,
    제1 반도체층 위에 제2 절연층을 형성하는 단계; 이전에,
    평면상에서 폐회로 안쪽에 디바이스 영역이 형성되는 단계;를 포함하는 생체 칩을 제조하는 방법.
  11. 청구항 9에 있어서,
    제2 절연층 위에 전극을 포함하는 금속층을 형성하는 단계;에서,
    금속층은 평면도 상에서 제2 절연층 안쪽에 형성되는 생체 삽입용 장치를 제조하는 방법.
  12. 청구항 9에 있어서,
    금속층 위에 제3 절연층을 형성하는 단계;에서,
    제3 절연층은 복수의 층으로 형성되는 생체 삽입용 장치를 제조하는 방법.
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