KR102439070B1

KR102439070B1 - 생분해성 전자약 및 그 제조 방법

Info

Publication number: KR102439070B1
Application number: KR1020200093157A
Authority: KR
Inventors: 강승균; 이주용
Original assignee: 서울대학교산학협력단
Priority date: 2020-07-27
Filing date: 2020-07-27
Publication date: 2022-09-01
Also published as: KR20220013777A

Abstract

본 발명은, 전자회로를 집적함으로써 경박단소를 구현하고, 일정시간 후 체내에서 분해되어 추가 수술을 요구하지 않는 생분해성 전자약을 제공한다. 상기 생분해성 전자약은 절연체 영역, 전도체 영역, 및 반도체 영역 중 적어도 어느 하나를 포함하고, 적층된 복수의 물질 레이어들; 상기 복수의 물질 레이어들의 조합에 의하여 구성된 하나 또는 그 이상의 전자소자들; 및 상기 복수의 물질 레이어들의 중심부에 신경세포가 삽입되는 관통중공부;를 포함한다.

Description

생분해성 전자약 및 그 제조 방법{Biodegradable electroceuticals and method of manufacturing the same}

본 발명의 기술적 사상은 전자약에 관한 것으로서, 보다 상세하게는 체내에서 스스로 분해되는 생분해성 전자약 및 그 제조 방법에 관한 것이다.

최근, 기대수명이 증가되고, 의료 기술이 눈부시게 발달되고 있다. 특히, 새로운 전자약에 대한 연구가 증가되고 있다. 전자약(electroceutical)은 전자(electronic)와 약(pharmaceutical)의 합성어로서, 전기적 에너지를 이용하여 신경 기능을 조절해 치료효과를 발생시킬 수 있다. 종래의 약들은 혈관을 따라 유동하므로 치료를 원하지 않는 부위에서 부작용을 발생할 우려가 있으나, 전자약은 치료를 요구하는 특정 부위를 선택하므로 상대적으로 안전하다.

종래의 전자약, 또는 신경 자극기는 다음과 같은 한계들이 있다. 첫째, 반영구적인 물질로 제조되어, 치료 종료 후 인체로부터 제거하기 위한 추가 수술이 필요하고, 둘째, 전자회로 구성을 위한 복잡한 배선 구성을 가져 인체 내에 삽입 시에 불편함이 크고, 셋째, 체내의 복합한 형상에 대응한 전자소자 제작이 복잡하고 기능 저하의 우려가 있고, 넷째, 체내에 배치되는 전극과 신경 자극기에 의한 체내 침습 공간을 넓게 요구한다.

미국특허공개번호 제2018/0305569호

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결하기 위한 것으로서, 전자회로를 집적함으로써 경박단소를 구현하고, 일정시간 후 체내에서 분해되어 추가 수술을 요구하지 않는 생분해성 전자약 및 그 제조 방법을 제공하는 것이다.

그러나 이러한 과제는 예시적인 것으로, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.

본 발명의 일 관점에 의하면, 전자회로를 집적함으로써 경박단소를 구현하고, 일정시간 후 체내에서 분해되어 추가 수술을 요구하지 않는 생분해성 전자약 및 그 제조 방법을 제공한다,

본 발명의 일 실시예에 의하면, 상기 생분해성 전자약은, 절연체 영역, 전도체 영역, 및 반도체 영역 중 적어도 어느 하나를 포함하고, 적층된 복수의 물질 레이어들; 상기 복수의 물질 레이어들의 조합에 의하여 구성된 하나 또는 그 이상의 전자소자들; 및 상기 복수의 물질 레이어들의 중심부에 신경세포가 삽입되는 관통중공부;를 포함할 수 있다.

본 발명의 일 실시예에 의하면, 상기 전자소자들은 수직 방향으로 복수 층의 상기 물질 레이어들에 걸쳐서 구성될 수 있다.

본 발명의 일 실시예에 의하면, 상기 전자소자들은 다이오드, 캐패시터, 및 인덕터, 저항, 트랜지스터, 전극, 정류 소자, 스위칭 소자, 메모리 소자, 축전 소자, 및 진동 소자 중 적어도 어느 하나를 포함할 수 있다.

본 발명의 일 실시예에 의하면, 상기 물질 레이어들은, 제1 전도체 영역을 포함하는 제1 레이어; 반도체 영역을 포함하는 제2 레이어; 및 제2 전도체 영역을 포함하는 제3 레이어;를 포함하고, 상기 제1 레이어, 제2 레이어, 및 제3 레이어는 순차적으로 적층되고, 상기 제1 전도체 영역, 상기 반도체 영역, 및 상기 제2 전도체 영역은 수직으로 정렬되어, 상기 전자소자로서 다이오드를 구성할 수 있다.

본 발명의 일 실시예에 의하면, 상기 물질 레이어들은, 제1 전도체 영역을 포함하는 제1 레이어; 절연체 영역을 포함하는 제2 레이어; 및 제2 전도체 영역을 포함하는 제2 레이어;를 포함하고, 상기 제1 레이어, 제2 레이어, 및 제3 레이어는 순차적으로 적층되고, 상기 제1 전도체 영역, 상기 절연체 영역, 및 상기 제2 전도체 영역은 수직으로 정렬되어, 상기 전자소자로서 상기 캐패시터를 구성할 수 있다.

본 발명의 일 실시예에 의하면, 상기 물질 레이어들은, 제1 전도체 영역을 포함하는 제1 레이어; 제1 절연체 영역을 포함하는 제2 레이어; 제2 전도체 영역을 포함하는 제3 레이어; 제2 절연체 영역을 포함하는 제4 레이어; 제3 전도체 영역을 포함하는 제5 레이어; 제3 절연체 영역을 포함하는 제6 레이어; 제4 전도체 영역을 포함하는 제7 레이어;를 포함하고, 상기 제1 내지 제7 레이어들은 순차적으로 적층되고, 상기 제1 전도체 영역과 상기 제3 전도체 영역은 전기적으로 연결되고, 상기 제2 전도체 영역과 상기 제4 전도체 영역은 전기적으로 연결되고, 상기 제1 전도체 영역, 상기 제1 절연체 영역, 및 상기 제2 전도체 영역은 수직으로 정렬되어 상기 제1 캐패시터를 구성하고, 상기 제2 전도체 영역, 상기 제2 절연체 영역, 및 상기 제3 전도체 영역은 수직으로 정렬되어 상기 제2 캐패시터를 구성하고, 상기 제3 전도체 영역, 상기 제3 절연체 영역, 및 상기 제4 전도체 영역은 수직으로 정렬되어 상기 제3 캐패시터를 구성할 수 있다.

본 발명의 일 실시예에 의하면, 상기 제1 캐패시터와 상기 제2 캐패시터 또는 상기 제2 캐패시터와 상기 제3 캐패시터는 서로 교차되어 맞물리도록 배치된,

본 발명의 일 실시예에 의하면, 상기 물질 레이어들은, 제1 전도체 영역 및 상기 제1 전도체 영역의 양 말단이 연결되지 않도록 배치된 제1 절연체 영역을 포함하는 제1 레이어; 상기 제1 전도체 영역의 단부와 접촉하는 제2 전도체 영역 및 상기 제1 전도체 영역의 나머지 부분을 덮어 절연하도록 배치된 제2 절연체 영역을 포함하는 제2 레이어; 및 상기 제2 전도체 영역과 단부에서 접촉하는 제3 전도체 영역 및 상기 제1 전도체 영역의 양 말단이 연결되지 않도록 배치된 제3 절연체 영역을 포함하는 제3 레이어;를 포함하고, 상기 제1 레이어, 제2 레이어, 및 제3 레이어는 순차적으로 적층되고, 상기 제1 전도체 영역, 상기 제2 전도체 영역, 및 상기 제3 전도체 영역은 수직으로 배치되어, 상기 전자소자로서 상기 인덕터를 구성할 수 있다.

본 발명의 일 실시예에 의하면, 상기 제1 전도체 영역, 상기 제2 전도체 영역, 및 상기 제3 전도체 영역은 상기 관통 중공부를 동일한 방향으로 감아돌도록 배치될 수 있다.

본 발명의 일 실시예에 의하면, 상기 전자소자들은 다이오드, 캐패시터, 인덕터를 포함하고, 상기 캐패시터와 상기 인덕터는 병렬로 연결되어, 상기 다이오드에 직렬로 연결될 수 있다.

본 발명의 일 실시예에 의하면, 상기 캐패시터와 상기 인덕터는 상기 복수의 물질 레이어들에 형성된 절연체 영역에 의하여 서로 절연될 수 있다.

본 발명의 일 실시예에 의하면, 상기 캐패시터의 최상측과 상기 인덕터의 최상측을 전기적으로 연결하는 상부 전극을 더 포함할 수 있다.

본 발명의 일 실시예에 의하면, 상기 다이오드의 최하측을 전기적으로 연결하는 하부 전극을 더 포함할 수 있다.

본 발명의 일 실시예에 의하면, 상기 절연체 영역, 상기 전도체 영역, 및 상기 반도체 영역 중 적어도 어느 하나는 생체 분해성 금속 물질을 포함할 수 있다.

본 발명의 일 실시예에 의하면, 상기 전도체 영역은, 마그네슘(Mg), 철(Fe), 아연(Zn), 몰리브덴(Mo), 텅스텐(W), 칼슘(Ca), 칼륨(K), 나트륨(Na), 실리콘(Si), a-IGZO, 게르마늄(Ge) 또는 이들의 합금을 포함할 수 있다.

본 발명의 일 실시예에 의하면, 상기 생분해성 전자약의 제조 방법은, 하나 또는 그 이상의 전자회로요소들을 포함하는 전자회로를 제공하는 단계; 상기 전자회로를 기반으로, 3차원 전자약 설계 구조체를 설계하는 단계; 상기 3차원 전자약 설계 구조체를 단층 분해하여, 복수의 설계 레이어들을 설계하는 단계; 상기 설계 레이어들을 기반으로, 복수의 물질 레이어들을 적층 형성하는 단계; 및 상기 복수의 물질 레이어들을 결합시켜, 상기 전자회로요소들에 각각 상응하는 전자소자들이 형성되어 배치된, 생분해성 전자약을 형성하는 단계;를 포함할 수 있다.

본 발명의 일 실시예에 의하면, 상기 생분해성 전자약은, 상기 복수의 물질 레이어들의 중심부에 신경세포가 삽입되는 관통중공부를 포함할 수 있다.

본 발명의 일 실시예에 의하면, 상기 복수의 물질 레이어들을 적층 형성하는 단계는, 3차원 프린터를 이용하여 전도체, 절연체, 및 반도체 중 적어도 어느 하나의 물질을 토출시킴으로써 수행될 수 있다.

본 발명의 일 실시예에 의하면, 상기 복수의 물질 레이어들을 적층 형성하는 단계는, 먼저 형성된 물질 레이어 상에 직접적으로 상기 3차원 프린터를 이용하여 전도체, 절연체, 및 반도체 중 적어도 어느 하나의 물질을 토출시켜 다른 물질 레이어를 형성함으로써 수행될 수 있다.

본 발명의 일 실시예에 의하면, 상기 복수의 물질 레이어들을 결합시키는 단계는 열처리, 광 조사처리, 화학 처리, 및 전기화학적 처리 중 적어도 어느 하나를 이용하여 수행될 수 있다.

본 발명의 기술적 사상에 의할 경우, 생분해성 전자약은 종래의 삽입형 전자약이 가지는 한계를 극복할 수 있다. 종래의 삽입형 전자약은, 현재까지 영구적 물질 사용에 따른 사용후 체내 제거술 필요, 전자소자간 복잡한 배선 연결의 필요, 체내 복잡한 형상을 따라 전자소자 제작 필요, 전극과 기기의 배치를 위한 체내 공간의 효율적인 사용의 필요와 같은 한계가 있다. 따라서, 본 발명의 기술적 사상에 따른 생분해성 전자약은 생분해 물질을 이용하여 구성됨으로써, 사용후 자연 소멸을 유도시키고, 3차원 프린터 방식을 이용하여 제조함으로써, 복잡한 형태와 구성을 단순화시키고 제조 방법을 간단하게 할 수 있다.

상술한 본 발명의 효과들은 예시적으로 기재되었고, 이러한 효과들에 의해 본 발명의 범위가 한정되는 것은 아니다.

도 1은 본 발명의 일실시예에 따른 생분해성 전자약을 도시하는 개략도이다.
도 2는 본 발명의 일실시예에 따른 생분해성 전자약의 제조 방법을 도시하는 흐름도이다.
도 3은 발명의 일실시예에 따른 생분해성 전자약의 전자회로를 나타내는 회로도이다.
도 4는 본 발명의 일실시예에 따른 생분해성 전자약의 3차원 전자약 설계 구조체를 설계하기 위한 3차원 적층 모델을 도시하는 개략도이다.
도 5는 본 발명의 일실시예에 따른 생분해성 전자약을 도시하는 개략도이다.
도 6 내지 도 21은 본 발명의 일실시예에 따른 생분해성 전자약의 제조 방법을 제조 공정에 따라 도시한다.
도 22는 본 발명의 일실시예에 따른 생분해성 전자약의 제조 방법을 수행하는 3차원 프린팅장치를 도시하는 개략도이다.
도 23은 본 발명의 일실시예에 따른 생분해성 전자약의 제조 방법을 수행하는 3차원 프린팅장치를 이용하여 형성한 적층 구조체를 도시하는 사진들이다.
도 24는 본 발명의 일실시예에 따른 생분해성 전자약의 제조 방법을 수행하는 3차원 프린팅장치를 이용하여 형성한 생분해성 전자약을 도시하는 사진들이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.

본 명세서에서, "설계 레이어" 설계도 상의 레이어를 지칭하고, "물질 레이어"는 생분해성 전자약에서 실물로서 구현된 레이어를 지칭한다. 또한, "전자회로요소"는 회로도 상의 전자소자를 지칭하고, "전자소자"는 생분해성 전자약에서 실물로서 구현된 전자소자를 지칭한다.

전자약은, 화학물질로 만들어진 일반적인 의약품과 상이하게, 전기신호를 발생시키는 전자기기를 이용하여 중추말초신경계를 자극함으로써, 인체에 약과 같은 효과를 발생하는 의료기기를 지칭한다. 전자약이 적용될 수 있는 범위는, 전기적 자극을 이용해 치료들이 가능한 신경 질환을 모두 포함할 수 있다. 상기 전자약은 비착용형(1등급), 착용형(2등급) 및 삽입형(3등급 및 4등급)으로 구분된다. 미국 유럽 등에서는 이러한 전자약에 대한 허가 및 성공 사례가 증가되어 지속적인 투자가 이루어지고 있고, 2018년 세계시장은 20억달러, 2026년에는 38억달러로서 85%의 성장률을 예측하고 있다.

도 1은 본 발명의 일실시예에 따른 생분해성 전자약(100)을 도시하는 개략도이다.

도 1을 참조하면, 생분해성 전자약(100)은 내부에 관통중공부(190)를 구비한다. 관통중공부(190)에는 치료를 요하는 치료대상 신경 세포(NC)가 삽입될 수 있다. 예를 들어, 절단되거나 손상된 치료대상 영역(CR)에서 치료대상 신경 세포(NC)의 마디들을 관통중공부(190)의 상측과 하측에서 각각 삽입하여 서로 연결시킬 수 있다. 이어서, 생분해성 전자약(100)에 구비된 전자소자들에 의하여 전기적 신호를 치료대상 신경 세포(NC)에 전달함으로써, 치료대상 신경 세포(NC)를 접합 및 치료할 수 있다. 또한, 생분해성 전자약(100)은 생체 분해성 물질로서 형성될 수 있고, 이에 따라 치료가 종료되거나 또는 일정 시간이 지난 후에 인체 내에서 분해되고 흡수될 수 있으므로, 별도의 제거 수술을 요하지 않게 된다.

이하에서는, 생분해성 전자약(100)의 구성 및 제조 방법을 예시적으로 설명하기로 한다. 그러나, 이하의 설명은 예시적이며 본 발명은 이에 한정되는 것은 아니다.

도 2는 본 발명의 일실시예에 따른 생분해성 전자약의 제조 방법(S100)을 도시하는 흐름도이다.

도 2를 참조하면, 생분해성 전자약의 제조 방법(S100)은, 하나 또는 그 이상의 전자회로요소들을 포함하는 전자회로를 제공하는 단계(S110); 상기 전자회로를 기반으로, 3차원 전자약 설계 구조체를 설계하는 단계(S120); 상기 3차원 전자약 설계 구조체를 단층 분해하여, 복수의 설계 레이어들을 설계하는 단계(S130); 상기 설계 레이어들을 기반으로, 복수의 물질 레이어들을 적층 형성하는 단계(S140); 및 상기 복수의 물질 레이어들을 결합시켜, 상기 전자회로요소들에 각각 상응하는 전자소자들이 형성되어 배치된, 생분해성 전자약을 형성하는 단계(S150);를 포함한다.

도 2의 생분해성 전자약의 제조 방법(S100)을 이용하여, 생분해성 전자약을 형성할 수 있다.

상기 생분해성 전자약은, 절연체 영역, 전도체 영역, 및 반도체 영역 중 적어도 어느 하나를 포함하고, 적층된 복수의 물질 레이어들; 상기 복수의 물질 레이어들의 조합에 의하여 구성된 하나 또는 그 이상의 전자소자들; 및 상기 복수의 물질 레이어들의 중심부에 신경세포가 삽입되는 관통중공부;를 포함할 수 있다.

상기 전자소자들은 수직 방향으로 복수 층의 상기 물질 레이어들에 걸쳐서 구성될 수 있다.

상기 전자소자들은 다이오드, 캐패시터, 및 인덕터, 저항, 트랜지스터, 전극, 정류 소자, 스위칭 소자, 메모리 소자, 축전 소자, 및 진동 소자 중 적어도 어느 하나를 포함할 수 있다.

상기 물질 레이어들은, 제1 전도체 영역을 포함하는 제1 레이어; 반도체 영역을 포함하는 제2 레이어; 및 제2 전도체 영역을 포함하는 제3 레이어;를 포함하고, 상기 제1 레이어, 제2 레이어, 및 제3 레이어는 순차적으로 적층되고, 상기 제1 전도체 영역, 상기 반도체 영역, 및 상기 제2 전도체 영역은 수직으로 정렬되어, 상기 전자소자로서 다이오드를 구성할 수 있다.

상기 물질 레이어들은, 제1 전도체 영역을 포함하는 제1 레이어; 절연체 영역을 포함하는 제2 레이어; 및 제2 전도체 영역을 포함하는 제2 레이어;를 포함하고, 상기 제1 레이어, 제2 레이어, 및 제3 레이어는 순차적으로 적층되고, 상기 제1 전도체 영역, 상기 절연체 영역, 및 상기 제2 전도체 영역은 수직으로 정렬되어, 상기 전자소자로서 상기 캐패시터를 구성할 수 있다.

상기 물질 레이어들은, 제1 전도체 영역을 포함하는 제1 레이어; 제1 절연체 영역을 포함하는 제2 레이어; 제2 전도체 영역을 포함하는 제3 레이어; 제2 절연체 영역을 포함하는 제4 레이어; 제3 전도체 영역을 포함하는 제5 레이어; 제3 절연체 영역을 포함하는 제6 레이어; 제4 전도체 영역을 포함하는 제7 레이어;를 포함하고, 상기 제1 내지 제7 레이어들은 순차적으로 적층되고, 상기 제1 전도체 영역과 상기 제3 전도체 영역은 전기적으로 연결되고, 상기 제2 전도체 영역과 상기 제4 전도체 영역은 전기적으로 연결되고, 상기 제1 전도체 영역, 상기 제1 절연체 영역, 및 상기 제2 전도체 영역은 수직으로 정렬되어 상기 제1 캐패시터를 구성하고, 상기 제2 전도체 영역, 상기 제2 절연체 영역, 및 상기 제3 전도체 영역은 수직으로 정렬되어 상기 제2 캐패시터를 구성하고, 상기 제3 전도체 영역, 상기 제3 절연체 영역, 및 상기 제4 전도체 영역은 수직으로 정렬되어 상기 제3 캐패시터를 구성할 수 있다.

상기 제1 캐패시터와 상기 제2 캐패시터 또는 상기 제2 캐패시터와 상기 제3 캐패시터는 서로 교차되어 맞물리도록 배치될 수 있다.

상기 물질 레이어들은, 제1 전도체 영역 및 상기 제1 전도체 영역의 양 말단이 연결되지 않도록 배치된 제1 절연체 영역을 포함하는 제1 레이어; 상기 제1 전도체 영역의 단부와 접촉하는 제2 전도체 영역 및 상기 제1 전도체 영역의 나머지 부분을 덮어 절연하도록 배치된 제2 절연체 영역을 포함하는 제2 레이어; 및 상기 제2 전도체 영역과 단부에서 접촉하는 제3 전도체 영역 및 상기 제1 전도체 영역의 양 말단이 연결되지 않도록 배치된 제3 절연체 영역을 포함하는 제3 레이어;를 포함하고, 상기 제1 레이어, 제2 레이어, 및 제3 레이어는 순차적으로 적층되고, 상기 제1 전도체 영역, 상기 제2 전도체 영역, 및 상기 제3 전도체 영역은 수직으로 배치되어, 상기 전자소자로서 상기 인덕터를 구성할 수 있다.

상기 제1 전도체 영역, 상기 제2 전도체 영역, 및 상기 제3 전도체 영역은 상기 관통 중공부를 동일한 방향으로 감아돌도록 배치될 수 있다.

상기 전자소자들은 다이오드, 캐패시터, 인덕터를 포함할 수 있다. 상기 캐패시터와 상기 인덕터는 병렬로 연결되어, 상기 다이오드에 직렬로 연결될 수 있다.

상기 캐패시터와 상기 인덕터는 상기 복수의 물질 레이어들에 형성된 절연체 영역에 의하여 서로 절연될 수 있다.

상기 캐패시터의 최상측과 상기 인덕터의 최상측을 전기적으로 연결하는 상부 전극을 더 포함할 수 있다.

상기 다이오드의 최하측을 전기적으로 연결하는 하부 전극을 더 포함할 수 있다.

상기 절연체 영역, 상기 전도체 영역, 및 상기 반도체 영역 중 적어도 어느 하나는 생체 분해성 금속 물질을 포함할 수 있다.

상기 절연체 영역은 다양한 절연물(insulation material) 또는 유전물(dielectric material)을 포함할 수 있다.

상기 전도체 영역은, 마그네슘(Mg), 철(Fe), 아연(Zn), 몰리브덴(Mo), 텅스텐(W), 칼슘(Ca), 칼륨(K), 나트륨(Na), 실리콘(Si), a-IGZO, 게르마늄(Ge) 또는 이들의 합금을 포함할 수 있다.

상기 반도체 영역은 다양한 반도체 물질을 포함할 수 있고, 도핑에 의하여 p-형 또는 n-형 특성을 가지는 반도체 물질을 포함할 수 있다.

이하에서는, 생분해성 전자약의 제조 방법(S100)에 의하여 형성한 생분해성 전자약(100)의 일례를 설명하기로 한다.

먼저, 도 2의 하나 또는 그 이상의 전자회로요소들을 포함하는 전자회로를 제공하는 단계(S110)를 수행한다. 이에 따라, 도 3의 회로도가 도출될 수 있다.

도 3은 발명의 일실시예에 따른 생분해성 전자약(100)의 전자회로(100_C)를 나타내는 회로도이다.

도 3을 참조하면, 상기 전자회로를 제공하는 단계(S110)를 구현한 일예가 도시되어 있다. 전자회로(100_C)는 생분해성 전자약(100)에 대한 전자회로이며, 상기 전자회로요소들로서 다이오드(DI), 캐패시터(CA), 및 인덕터(IN)를 포함한다. 상기 전자회로요소들은 다양한 전자회로요소를 포함할 수 있고, 예를 들어 다이오드, 캐패시터, 및 인덕터, 저항, 트랜지스터, 전극, 정류 소자, 스위칭 소자, 메모리 소자, 축전 소자, 및 진동 소자 중 적어도 어느 하나를 포함할 수 있다.

전자회로(100_C)에서는, 캐패시터(CA)와 인덕터(IN)는 병렬로 연결되어, 다이오드(DI)에 직렬로 연결될 수 있다. 다이오드(DI), 캐패시터(CA), 및 인덕터(IN)가 단수로 도시되어 있으나, 이는 예시적이며 각각 복수로서 포함된 경우도 본 발명의 기술적 사상에 포함된다. 또한, 본 발명은 상기 전자회로요소들의 개수, 배열, 및 종류에 한정되는 것은 아니다.

전자회로(100_C)는 외부 무선전원(105)으로부터 무선으로 전력을 제공받을 수 있다. 즉, 외부 무선전원(105)로부터 유도 전류에 의하여 전자회로(100_C) 내의 LC회로가 공진됨으로써 전력을 제공받을 수 있다.

전자회로(100_C)는 제1 배선(108)과 제2 배선(109)을 가질 수 있고, 제1 배선(108)과 제2 배선(109)은 치료대상 신경 세포(NC)에 전기적으로 또는 물리적으로 연결되거나 접촉할 수 있다. 따라서, 전자회로(100_C)는 외부 무선전원(105)으로부터 전력을 제공받아 전기적 신호를 생성하며, 상기 전기적 신호를 제1 배선(108)과 제2 배선(109)을 통하여 치료대상 신경 세포(NC)에 전달하고, 이에 따라 치료대상 영역(CR)에 치료를 위한 전기적 신호가 전달될 수 있다.

이어서, 도 2의 상기 전자회로를 기반으로, 3차원 전자약 설계 구조체를 설계하는 단계(S120)를 수행한다. 예시적으로, 전자회로(100_C)를 기반으로 상기 3차원 전자약 설계 구조체를 설계하는 조건은 다음과 같다. 공명 주파수는 25 MHz이며, 캐패시터는 적어도 네 개의 레이어들을 포함하고, 인덕터는 관통중공부(190)를 5회 감은 코일로 구성되고, 다이오드는 하측에 배치한다. 이에 따라, 도 4의 3차원 적층 모델(100_M)이 도출될 수 있다.

도 4는 본 발명의 일실시예에 따른 생분해성 전자약(100)의 3차원 전자약 설계 구조체를 설계하기 위한 3차원 적층 모델(100_M)을 도시하는 개략도이다.

도 4를 참조하면 생분해성 전자약(100)의 3차원 적층 모델(100_M)은 복수의 평면 레이어들을 3차원으로 적층하여 구성할 수 있다. 3차원 적층 모델(100_M)에서, 하측에 다이오드를 배치하고, 일측면에 캐패시터를 배치하고, 타측면에 관통중공부(190)를 감싸는 인덕터을 배치하고, 최상측과 최하측에 전극을 배치하는 구성으로 설계할 수 있다.

이어서, 도 2의 상기 3차원 전자약 설계 구조체(100_D)를 단층 분해하여, 복수의 설계 레이어들을 설계하는 단계(S130)를 수행한다. 이어서, 상기 설계 레이어들을 기반으로, 물질 레이어들을 형성하는 단계(S140)를 수행한다. 이어서, 상기 복수의 물질 레이어들을 적층하여, 상기 전자회로요소들에 각각 상응하는 전자소자들이 형성되어 배치된, 생분해성 전자약을 형성하는 단계(S150);를 수행한다. 이에 따라, 도 5의 생분해성 전자약(100)이 형성될 수 있다.

상기 물질 레이어들을 적층 형성하는 단계(S140)는 3차원 프린터를 이용하여 수행될 수 있다. 구체적으로, 상기 복수의 물질 레이어들을 적층 형성하는 단계(S140)는, 3차원 프린터를 이용하여 전도체, 절연체, 및 반도체 중 적어도 어느 하나의 물질을 토출시킴으로써 수행될 수 있다. 또한, 상기 복수의 물질 레이어들을 적층 형성하는 단계(S140)는, 먼저 형성된 물질 레이어 상에 직접적으로 상기 3차원 프린터를 이용하여 전도체, 절연체, 및 반도체 중 적어도 어느 하나의 물질을 토출시켜 다른 물질 레이어를 형성함으로써 수행될 수 있다.

상기 복수의 물질 레이어들을 결합시키는 단계(S150)는 열처리, 광 조사처리, 화학 처리, 및 전기화학적 처리 중 적어도 어느 하나를 이용하여 수행될 수 있다.

도 5는 본 발명의 일실시예에 따른 생분해성 전자약(100)을 도시하는 개략도이다.

도 5를 참조하면, 도시된 생분해성 전자약(100)은 상술한 3차원 전자약 설계 구조체(100_D)를 나타내는 도면으로도 적용될 수 있다. 즉, 이하의 생분해성 전자약(100)에 대한 설명은 3차원 전자약 설계 구조체(100_D)에 대한 설명으로도 이해될 수 있다.

생분해성 전자약(100)은, 복수의 물질 레이어들이 3차원으로 적층된 구성을 가질 수 있다. 따라서, 생분해성 전자약(100)를 단층 분해하면, 복수의 물질 레이어들로 분리할 수 있다. 동일한 방식으로, 3차원 전자약 설계 구조체(100_D)는 복수의 설계 레이어들이 3차원으로 적층된 구성을 가질 수 있고, 따라서, 3차원 전자약 설계 구조체(100_D)를 단층 분해하면, 복수의 설계 레이어들로 분리할 수 있다.

생분해성 전자약(100)은 중심부에 신경세포가 삽입되는 관통중공부(190)를 구비할 수 있다. 또한, 생분해성 전자약(100)의 3차원 전자약 설계 구조체(100_D)는, 하측에 다이오드가 배치되고, 일측면에 캐패시터(청색으로 표시된)가 배치되고, 타측면에 관통중공부(190)을 내부에 포함하도록 감싸면서 연장된 인덕터가 배치된다. 상기 다이오드, 상기 캐패시터 및 상기 인덕터는 상기 설계 레이어가 이루는 평면에 대하여 수직 방향으로 형성된다. 이러한 경우에는 상기 다이오드, 상기 캐패시터 및 상기 인덕터 각각은 복수의 설계 레이어들에 걸쳐서 배치되도록 설계될 수 있다.

상기 물질 레이어들을 형성하는 단계는 3차원 프린터를 이용하여 수행될 수 있다.

도 6 내지 도 21은 본 발명의 일실시예에 따른 생분해성 전자약(100)의 제조 방법을 제조 공정에 따라 도시한다.

도 6 내지 도 21에서, 좌측에서는 상면도가 도시되어 있고, 우측에는 각각의 측면에 대한 측면도들이 도시되어 있다. 또한, 하기의 제조 공정은 생분해성 전자약(100)을 하기에 설명하는 3차원 프린팅장치를 이용하여 형성하는 것에 대하여 예시적으로 설명한다. 하기에 기재된 용어 "라인"은 상기 3차원 프린팅장치에 의하여 토출되는 필라멘트에 의하여 형성될 수 있다. 또한, 도 6 내지 도 21에서 "설계 레이어"와 "물질 레이어"를 지칭하도록 "레이어"로 기재되어 있음에 유의한다.

도 6을 참조하면, 제1 레이어(1)를 형성한다. 제1 절연체 영역(121)과 제1 전도체 영역(141)을 형성하여, 제1 레이어(1)를 형성할 수 있다.

제1 측면(11)에서는, 제1 전도체 영역(141)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제1 전도체 영역(141)은 제2 측면(12)에서 제1 절연체 영역(121) 사이로 삽입되도록 연장되어 형성될 수 있다.

제2 측면(12)에서는, 제1 절연체 영역(121)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제1 절연체 영역(121) 사이에 배치되도록 제1 전도체 영역(141)이 연장되어 형성될 수 있다. 제2 측면(12)에 배치된 제1 전도체 영역(141)은 하나 또는 그 이상의 라인으로 형성될 수 있다.

제3 측면(13)에서는, 제1 절연체 영역(121)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제1 절연체 영역(121)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제1 측면(11)에 형성된 제1 전도체 영역(141)과 제2 측면(12), 제3 측면(13) 및 제4 측면(14)에 형성된 제1 절연체 영역(121)이 외각 벽을 형성할 수 있다.

도 7을 참조하면, 제2 레이어(2)를 형성한다. 제2 절연체 영역(122)과 제2 전도체 영역(142), 및 반도체 영역(152)을 형성하여, 제2 레이어(2)를 형성할 수 있다.

제1 측면(11)에서는, 제2 전도체 영역(142)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제2 절연체 영역(122)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제2 절연체 영역(122) 사이에 배치되도록 반도체 영역(152)이 연장되어 형성될 수 있다. 제2 측면(12)에 배치된 반도체 영역(152)은 하나 또는 그 이상의 라인으로 형성될 수 있다.

제3 측면(13)에서는, 제2 절연체 영역(122)이 최외각에 연장되어 형성될 수 있고, 적어도 하나의 라인으로 형성될 수 있다. 또한, 제2 전도체 영역(142)이 제2 절연체 영역(122)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제2 절연체 영역(122)이 최외각에 연장되어 형성될 수 있고, 적어도 하나의 라인으로 형성될 수 있다. 또한, 제2 전도체 영역(142)이 제2 절연체 영역(122)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제1 측면(11)에 형성된 제2 전도체 영역(142)과 제2 측면(12), 제3 측면(13) 및 제4 측면(14)에 형성된 제2 절연체 영역(122)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제1 레이어(1)의 제1 전도체 영역(141)과 제2 레이어(2)의 제2 전도체 영역(142)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제1 레이어(1)의 제1 절연체 영역(121)과 제2 레이어(2)의 제2 절연체 영역(122)은 소결 등에 의하여 서로 결합될 수 있다.

도 8을 참조하면, 제3 레이어(3)를 형성한다. 제3 절연체 영역(123)과 제3 전도체 영역(143)을 형성하여, 제3 레이어(3)를 형성할 수 있다.

제1 측면(11)에서는, 제3 전도체 영역(143)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제3 절연체 영역(123)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제3 절연체 영역(123) 사이에 배치되도록 제3 전도체 영역(143)이 연장되어 형성될 수 있다. 제2 측면(12)에 배치된 제3 전도체 영역(143)은 하나 또는 그 이상의 라인으로 형성될 수 있다. 즉, 제3 전도체 영역(143)과 제3 절연체 영역(123)이 교번하여 배치될 수 있다.

제3 측면(13)에서는, 제3 절연체 영역(123)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제3 절연체 영역(123)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제1 측면(11), 제2 측면(12), 제3 측면(13) 및 제4 측면(14)에 형성된 제3 절연체 영역(123)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제2 레이어(2)의 제2 전도체 영역(142)과 제3 레이어(3)의 제3 전도체 영역(143)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제2 레이어(2)의 제2 절연체 영역(122)과 제3 레이어(3)의 제2 절연체 영역(123)은 소결 등에 의하여 서로 결합될 수 있다.

도 9를 참조하면, 제4 레이어(4)를 형성한다. 제4 절연체 영역(124)과 제4 전도체 영역(144)을 형성하여, 제4 레이어(4)를 형성할 수 있다.

제1 측면(11)에서는, 제4 전도체 영역(144)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제4 절연체 영역(124)이 제4 전도체 영역(144)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제4 전도체 영역(144)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제4 절연체 영역(124)이 제4 전도체 영역(144)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제3 측면(13)에서는, 제4 절연체 영역(124)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제4 절연체 영역(124)이 최외각의 일부 영역에 형성되고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제4 전도체 영역(144)이 최외각의 다른 일부 영역에 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제4 절연체 영역(124)이 제4 전도체 영역(144)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제1 측면(11), 제2 측면(12) 및 제4 측면(14)에 형성된 제4 전도체 영역(144)과 제3 측면(13) 및 제4 측면(14)에 형성된 제4 절연체 영역(124)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제3 레이어(3)의 제3 전도체 영역(143)과 제4 레이어(4)의 제4 전도체 영역(144)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제3 레이어(3)의 제3 절연체 영역(123)과 제4 레이어(4)의 제4 절연체 영역(124)은 소결 등에 의하여 서로 결합될 수 있다.

도 10을 참조하면, 제5 레이어(5)를 형성한다. 제5 절연체 영역(125)과 제5 전도체 영역(145)을 형성하여, 제5 레이어(5)를 형성할 수 있다.

제1 측면(11)에서는, 제5 절연체 영역(125)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제5 전도체 영역(145)이 최외각의 일부 영역에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제5 절연체 영역(125)이 최외각의 다른 일부 영역에 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제5 절연체 영역(125)이 제5 전도체 영역(145)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제3 측면(13)에서는, 제5 절연체 영역(125)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제5 절연체 영역(125)이 최외각의 일부 영역에 형성되고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제5 전도체 영역(145)이 최외각의 다른 일부 영역에 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제5 절연체 영역(125)이 제5 전도체 영역(145)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12) 및 제4 측면(14)에 형성된 제5 전도체 영역(145)과 제1 측면(11), 제2 측면(12), 제3 측면(13), 및 제4 측면(14)에 형성된 제5 절연체 영역(125)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제4 레이어(3)의 제4 전도체 영역(144)과 제5 레이어(5)의 제5 전도체 영역(145)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제4 레이어(4)의 제4 절연체 영역(124)과 제5 레이어(5)의 제5 절연체 영역(125)은 소결 등에 의하여 서로 결합될 수 있다.

도 11을 참조하면, 제6 레이어(6)를 형성한다. 제6 절연체 영역(126)과 제6 전도체 영역(146)을 형성하여, 제6 레이어(6)를 형성할 수 있다.

제1 측면(11)에서는, 제6 전도체 영역(146)이 최외각의 일부 영역에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제6 절연체 영역(126)이 최외각의 다른 일부 영역에 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제6 절연체 영역(126)이 제6 전도체 영역(146)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제6 전도체 영역(146)이 최외각의 일부 영역에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제6 전도체 영역(146)은 이격되어 분리된 상태로 양측에 배치될 수 있다. 제6 절연체 영역(126)이 제6 전도체 영역(146)을 분리하도록 최외각의 다른 일부 영역에 배치될 수 있고, 또한, 제6 절연체 영역(126)이 제6 전도체 영역(146)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제6 전도체 영역(146)이 제6 절연체 영역(126)의 내부에 배치되도록 연장되어 형성될 수 있다. 또한, 제6 절연체 영역(126)이 제6 전도체 영역(146)의 내부에 배치되도록 연장되어 형성될 수 있다. 즉, 제6 전도체 영역(146)과 제6 절연체 영역(126)이 교번하여 배치될 수 있다.

제3 측면(13)에서는, 제6 전도체 영역(146)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제6 절연체 영역(126)이 제6 전도체 영역(146)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제6 전도체 영역(146)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제6 절연체 영역(126)이 제6 전도체 영역(146)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제1 측면(11), 제2 측면(12), 제3 측면(13) 및 제4 측면(14)에 형성된 제6 전도체 영역(146)과 제1 측면(11)에 형성된 제6 절연체 영역(126)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제5 레이어(5)의 제5 전도체 영역(145)과 제6 레이어(6)의 제6 전도체 영역(146)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제5 레이어(5)의 제5 절연체 영역(125)과 제6 레이어(6)의 제6 절연체 영역(126)은 소결 등에 의하여 서로 결합될 수 있다.

도 12를 참조하면, 제7 레이어(7)를 형성한다. 제7 절연체 영역(127)과 제7 전도체 영역(147)을 형성하여, 제7 레이어(7)를 형성할 수 있다.

제1 측면(11)에서는, 제7 전도체 영역(147)이 최외각의 일부 영역에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제7 절연체 영역(127)이 최외각의 다른 일부 영역에 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제7 절연체 영역(127)이 제7 전도체 영역(147)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제7 전도체 영역(147)이 최외각의 일부 영역에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제7 전도체 영역(147)은 이격되어 분리된 상태로 양측에 배치될 수 있다. 제7 절연체 영역(127)이 제7 전도체 영역(147)을 분리하도록 최외각의 다른 일부 영역에 배치될 수 있고, 또한, 제7 절연체 영역(127)이 제7 전도체 영역(147)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제3 측면(13)에서는, 제7 절연체 영역(127)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제7 절연체 영역(127)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제1 측면(11)에 형성된 제7 전도체 영역(147)과 제1 측면(11), 제2 측면(12), 제3 측면(13) 및 제4 측면(14)에 형성된 제7 절연체 영역(127)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제6 레이어(6)의 제6 전도체 영역(146)과 제7 레이어(7)의 제7 전도체 영역(147)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제6 레이어(6)의 제6 절연체 영역(126)과 제7 레이어(7)의 제7 절연체 영역(127)은 소결 등에 의하여 서로 결합될 수 있다.

도 13을 참조하면, 제8 레이어(8)를 형성한다. 제8 절연체 영역(128)과 제8 전도체 영역(148)을 형성하여, 제8 레이어(8)를 형성할 수 있다.

제1 측면(11)에서는, 제8 전도체 영역(148)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제8 절연체 영역(128)이 제8 전도체 영역(148)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제8 전도체 영역(148)이 최외각의 일부 영역에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제8 전도체 영역(148)은 이격되어 분리된 상태로 양측에 배치될 수 있다. 제8 절연체 영역(128)이 제8 전도체 영역(148)을 분리하도록 최외각의 다른 일부 영역에 배치될 수 있고, 또한, 제8 절연체 영역(128)이 제8 전도체 영역(148)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제8 전도체 영역(148)이 제8 절연체 영역(128)의 내부의 일부 영역에 배치되도록 연장되어 형성될 수 있다. 또한, 제8 절연체 영역(128)이 제8 전도체 영역(148)의 내부에 배치되도록 연장되어 형성될 수 있다. 즉, 제8 전도체 영역(148)과 제8 절연체 영역(128)이 교번하여 배치될 수 있다.

제3 측면(13)에서는, 제8 전도체 영역(148)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제8 절연체 영역(128)이 제8 전도체 영역(148)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제8 전도체 영역(148)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제8 절연체 영역(128)이 제8 전도체 영역(148)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제1 측면(11), 제2 측면(12), 제3 측면(13) 및 제4 측면(14)에 형성된 제8 전도체 영역(148)과 제2 측면(12)에 형성된 제8 절연체 영역(128)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제7 레이어(7)의 제7 전도체 영역(147)과 제8 레이어(8)의 제8 전도체 영역(148)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제7 레이어(7)의 제7 절연체 영역(127)과 제8 레이어(8)의 제8 절연체 영역(128)은 소결 등에 의하여 서로 결합될 수 있다.

도 14를 참조하면, 제9 레이어(9)를 형성한다. 제9 절연체 영역(129)과 제9 전도체 영역(149)을 형성하여, 제9 레이어(9)를 형성할 수 있다.

제1 측면(11)에서는, 제9 절연체 영역(129)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제9 전도체 영역(149)이 최외각의 일부 영역에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제9 전도체 영역(149)은 이격되어 분리된 상태로 양측에 배치될 수 있다. 제9 절연체 영역(129)이 제9 전도체 영역(149)을 분리하도록 최외각의 다른 일부 영역에 배치될 수 있고, 또한, 제9 절연체 영역(129)이 제9 전도체 영역(149)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제9 전도체 영역(149)이 제9 절연체 영역(129)의 내부의 일부 영역에 배치되도록 연장되어 형성될 수 있다. 또한, 제9 절연체 영역(129)이 제8 전도체 영역(149)의 내부에 배치되도록 연장되어 형성될 수 있다. 즉, 제8 전도체 영역(149)과 제8 절연체 영역(129)이 교번하여 배치될 수 있다.

제3 측면(13)에서는, 제9 절연체 영역(129)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제9 절연체 영역(129)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에 형성된 제9 전도체 영역(149)과 제1 측면(11), 제2 측면(12), 제3 측면(13) 및 제4 측면(14)에 형성된 제9 절연체 영역(129)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제8 레이어(8)의 제8 전도체 영역(148)과 제9 레이어(9)의 제9 전도체 영역(149)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제8 레이어(8)의 제8 절연체 영역(128)과 제9 레이어(9)의 제9 절연체 영역(129)은 소결 등에 의하여 서로 결합될 수 있다.

도 15를 참조하면, 제10 레이어(10)를 형성한다. 제10 절연체 영역(130)과 제10 전도체 영역(150)을 형성하여, 제10 레이어(10)를 형성할 수 있다.

제1 측면(11)에서는, 제10 전도체 영역(150)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제10 절연체 영역(130)이 제10 전도체 영역(150)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제10 전도체 영역(150)이 최외각의 일부 영역에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제10 전도체 영역(150)은 이격되어 분리된 상태로 양측에 배치될 수 있다. 제10 절연체 영역(130)이 제10 전도체 영역(150)을 분리하도록 최외각의 다른 일부 영역에 배치될 수 있고, 또한, 제10 절연체 영역(130)이 제10 전도체 영역(150)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제10 전도체 영역(150)이 제10 절연체 영역(130)의 내부에 배치되도록 연장되어 형성될 수 있다. 또한, 제10 절연체 영역(130)이 제10 전도체 영역(150)의 내부에 배치되도록 연장되어 형성될 수 있다. 즉, 제10 전도체 영역(150)과 제10 절연체 영역(130)이 교번하여 배치될 수 있다.

제3 측면(13)에서는, 제10 절연체 영역(130)이 최외각의 일부 영역에 형성되고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제10 전도체 영역(150)이 최외각의 다른 일부 영역에 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제10 절연체 영역(130)이 제10 전도체 영역(150)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제10 전도체 영역(150)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제10 절연체 영역(130)이 제10 전도체 영역(150)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제1 측면(11), 제2 측면(12), 제3 측면(13) 및 제4 측면(14)에 형성된 제10 전도체 영역(150)과 제2 측면(12), 및 제3 측면(13)에 형성된 제10 절연체 영역(130)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제9 레이어(9)의 제9 전도체 영역(149)과 제10 레이어(10)의 제10 전도체 영역(150)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제9 레이어(9)의 제9 절연체 영역(129)과 제10 레이어(10)의 제10 절연체 영역(130)은 소결 등에 의하여 서로 결합될 수 있다.

도 16을 참조하면, 제11 레이어(11)를 형성한다. 제11 절연체 영역(131)과 제11 전도체 영역(151)을 형성하여, 제11 레이어(11)를 형성할 수 있다.

제1 측면(11)에서는, 제11 절연체 영역(131)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제11 전도체 영역(151)이 최외각의 일부 영역에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제11 전도체 영역(151)은 이격되어 분리된 상태로 양측에 배치될 수 있다. 제11 절연체 영역(131)이 제11 전도체 영역(151)을 분리하도록 최외각의 다른 일부 영역에 배치될 수 있고, 또한, 제11 절연체 영역(131)이 제11 전도체 영역(151)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제3 측면(13)에서는, 제11 절연체 영역(131)이 최외각의 일부 영역에 형성되고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제11 전도체 영역(151)이 최외각의 다른 일부 영역에 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제11 절연체 영역(131)이 제11 전도체 영역(151)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제11 절연체 영역(131)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12), 및 제3 측면(13)에 형성된 제11 전도체 영역(151)과 제1 측면(11), 제2 측면(12), 제3 측면(13) 및 제4 측면(14)에 형성된 제11 절연체 영역(131)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제10 레이어(10)의 제10 전도체 영역(150)과 제11 레이어(11)의 제11 전도체 영역(151)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제10 레이어(10)의 제10 절연체 영역(130)과 제11 레이어(11)의 제11 절연체 영역(131)은 소결 등에 의하여 서로 결합될 수 있다.

도 17을 참조하면, 제12 레이어(12)를 형성한다. 제12 절연체 영역(132)과 제12 전도체 영역(152)을 형성하여, 제12 레이어(12)를 형성할 수 있다.

제1 측면(11)에서는, 제12 전도체 영역(152)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제12 절연체 영역(132)이 제12 전도체 영역(152)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제12 전도체 영역(152)이 최외각의 일부 영역에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제12 전도체 영역(152)은 이격되어 분리된 상태로 양측에 배치될 수 있다. 제12 절연체 영역(132)이 제12 전도체 영역(152)을 분리하도록 최외각의 다른 일부 영역에 배치될 수 있고, 또한, 제12 절연체 영역(132)이 제12 전도체 영역(152)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제12 전도체 영역(152)이 제12 절연체 영역(132)의 내부에 배치되도록 연장되어 형성될 수 있다. 또한, 제12 절연체 영역(132)이 제12 전도체 영역(152)의 내부에 배치되도록 연장되어 형성될 수 있다. 즉, 제12 전도체 영역(152)과 제12 절연체 영역(132)이 교번하여 배치될 수 있다.

제3 측면(13)에서는, 제12 전도체 영역(152)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제12 절연체 영역(132)이 제12 전도체 영역(152)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제12 절연체 영역(132)이 최외각의 일부 영역에 형성되고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제12 전도체 영역(152)이 최외각의 다른 일부 영역에 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제12 절연체 영역(132)이 제12 전도체 영역(152)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제1 측면(11), 제2 측면(12), 제3 측면(13) 및 제4 측면(14)에 형성된 제12 전도체 영역(152)과 제2 측면(12) 및 제4 측면(14)에 형성된 제12 절연체 영역(132)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제11 레이어(11)의 제11 전도체 영역(151)과 제12 레이어(12)의 제12 전도체 영역(152)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제11 레이어(11)의 제11 절연체 영역(131)과 제12 레이어(12)의 제12 절연체 영역(132)은 소결 등에 의하여 서로 결합될 수 있다.

도 18을 참조하면, 제13 레이어(13)를 형성한다. 제13 절연체 영역(133)과 제13 전도체 영역(153)을 형성하여, 제13 레이어(13)를 형성할 수 있다.

제1 측면(11)에서는, 제13 절연체 영역(133)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제13 전도체 영역(153)이 최외각의 일부 영역에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제13 절연체 영역(133)이 최외각의 다른 일부 영역에 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제13 절연체 영역(133)이 제13 전도체 영역(153)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제3 측면(13)에서는, 제13 절연체 영역(133)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제13 절연체 영역(133)이 최외각의 일부 영역에 형성되고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제13 전도체 영역(153)이 최외각의 다른 일부 영역에 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 제13 절연체 영역(133)이 제13 전도체 영역(153)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12), 및 제4 측면(14)에 형성된 제13 전도체 영역(153)과 제1 측면(11), 제2 측면(12), 제3 측면(13) 및 제4 측면(14)에 형성된 제13 절연체 영역(133)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제12 레이어(12)의 제12 전도체 영역(152)과 제13 레이어(13)의 제13 전도체 영역(153)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제12 레이어(12)의 제12 절연체 영역(132)과 제13 레이어(13)의 제13 절연체 영역(133)은 소결 등에 의하여 서로 결합될 수 있다.

도 19를 참조하면, 제14 레이어(14)를 형성한다. 제14 절연체 영역(134)과 제14 전도체 영역(154)을 형성하여, 제14 레이어(14)를 형성할 수 있다.

제1 측면(11)에서는, 제14 절연체 영역(134)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제14 전도체 영역(154)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제14 절연체 영역(134)이 제14 전도체 영역(154)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제3 측면(13)에서는, 제14 전도체 영역(154)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제14 절연체 영역(134)이 제14 전도체 영역(154)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제14 전도체 영역(154)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제14 절연체 영역(134)이 제14 전도체 영역(154)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12), 제3 측면(13) 및 제4 측면(14)에 형성된 제14 전도체 영역(154)과 제1 측면(11)에 형성된 제14 절연체 영역(134)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제13 레이어(13)의 제13 전도체 영역(153)과 제14 레이어(14)의 제14 전도체 영역(154)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제13 레이어(13)의 제13 절연체 영역(133)과 제14 레이어(14)의 제14 절연체 영역(134)은 소결 등에 의하여 서로 결합될 수 있다.

도 20을 참조하면, 제15 레이어(15)를 형성한다. 제15 절연체 영역(135)과 제15 전도체 영역(155)을 형성하여, 제15 레이어(15)를 형성할 수 있다.

제1 측면(11)에서는, 제15 절연체 영역(135)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제15 절연체 영역(135)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제15 전도체 영역(155)이 제15 절연체 영역(135)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제3 측면(13)에서는, 제15 절연체 영역(135)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제15 절연체 영역(135)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제1 측면(11), 제2 측면(12), 제3 측면(13) 및 제4 측면(14)에 형성된 제15 절연체 영역(135)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제14 레이어(14)의 제14 전도체 영역(154)과 제15 레이어(15)의 제15 전도체 영역(155)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제1 레이어(14)의 제14 절연체 영역(134)과 제15 레이어(15)의 제15 절연체 영역(135)은 소결 등에 의하여 서로 결합될 수 있다.

도 21을 참조하면, 제16 레이어(16)를 형성한다. 제16 절연체 영역(136)과 제16 전도체 영역(156)을 형성하여, 제16 레이어(16)를 형성할 수 있다.

제1 측면(11)에서는, 제16 절연체 영역(136)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제16 전도체 영역(156)이 제16 절연체 영역(136)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제2 측면(12)에서는, 제16 절연체 영역(136)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제16 전도체 영역(156)이 제16 절연체 영역(136)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제3 측면(14)에서는, 제16 절연체 영역(136)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제16 전도체 영역(156)이 제16 절연체 영역(136)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제4 측면(14)에서는, 제16 절연체 영역(136)이 최외각에 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다. 또한, 제16 전도체 영역(156)이 제16 절연체 영역(136)의 내부에 배치되도록, 연장되어 형성될 수 있고, 하나 또는 그 이상의 라인으로 형성될 수 있다.

제1 측면(11), 제2 측면(12), 제3 측면(13) 및 제4 측면(14)에 형성된 제16 절연체 영역(136)이 외각 벽을 형성할 수 있다.

서로 접촉하는 제15 레이어(15)의 제15 전도체 영역(155)과 제16 레이어(16)의 제16 전도체 영역(156)은 서로 접합되어 전기적으로 연결될 수 있다. 서로 접촉하는 제1 레이어(15)의 제15 절연체 영역(135)과 제16 레이어(15)의 제16 절연체 영역(136)은 소결 등에 의하여 서로 결합될 수 있다.

제1 레이어(1)에 형성된 제1 전도체 영역(141)과 제2 레이어(2)에 형성된 제2 전도체 영역(142)은 하부 전극을 구성할 수 있다.

생분해성 전자약(100)에서 상기 전자소자 중에 다이오드는 다음과 같이 구성될 수 있다.

제1 레이어(1)에 형성된 제1 전도체 영역(141), 제2 레이어(1)에 형성된 반도체 영역(152), 및 제3 레이어(3)에 형성된 제3 전도체 영역(143)은 수직으로 정렬될 수 있고, 이에 따라 다이오드를 구성할 수 있다.

생분해성 전자약(100)에서 상기 전자소자 중에 캐패시터는 다음과 같이 구성될 수 있다.

제4 레이어(4)에 형성된 제4 전도체 영역(144), 제5 레이어(5)에 형성된 제5 절연체 영역(125), 및 제6 레이어(6)에 형성된 제6 전도체 영역(146)은 제2 측면(12)에서 수직으로 정렬될 수 있고, 이에 따라 캐패시터를 구성할 수 있다.

제6 레이어(6)에 형성된 제6 전도체 영역(146), 제7 레이어(7)에 형성된 제7 절연체 영역(127), 및 제8 레이어(8)에 형성된 제8 전도체 영역(148)은 제2 측면(12)에서 수직으로 정렬될 수 있고, 이에 따라 캐패시터를 구성할 수 있다.

제8 레이어(8)에 형성된 제8 전도체 영역(148), 제9 레이어(9)에 형성된 제9 절연체 영역(129), 및 제10 레이어(10)에 형성된 제10 전도체 영역(148)은 제2 측면(12)에서 수직으로 정렬될 수 있고, 이에 따라 캐패시터를 구성할 수 있다.

제10 레이어(10)에 형성된 제10 전도체 영역(150), 제11 레이어(11)에 형성된 제11 절연체 영역(131), 및 제12 레이어(12)에 형성된 제12 전도체 영역(152)은 제2 측면(12)에서 수직으로 정렬될 수 있고, 이에 따라 캐패시터를 구성할 수 있다.

제12 레이어(12)에 형성된 제12 전도체 영역(152), 제13 레이어(13)에 형성된 제13 절연체 영역(133), 및 제14 레이어(14)에 형성된 제14 전도체 영역(154)은 제2 측면(12)에서 수직으로 정렬될 수 있고, 이에 따라 캐패시터를 구성할 수 있다.

상기 캐패시터들은 서로 교차되어 맞물리도록 배치될 수 있다.

제4 전도체 영역(144), 제8 전도체 영역(148), 및 제12 전도체 영역(152)은 전기적으로 연결될 수 있다. 예를 들어, 제4 전도체 영역(144)과 제8 전도체 영역(148)은 제5 전도체 영역(145), 제6 전도체 영역(146)의 다른 일부, 및 제7 전도체 영역(147)을 통하여 전기적으로 연결될 수 있다. 제8 전도체 영역(148)과 제12 전도체 영역(152)은 제9 전도체 영역(149), 제10 전도체 영역(150)의 다른 일부, 및 제11 전도체 영역(151)을 통하여 전기적으로 연결될 수 있다.

제6 전도체 영역(146), 제10 전도체 영역(150), 및 제14 전도체 영역(154)은 전기적으로 연결될 수 있다. 예를 들어, 제6 전도체 영역(146)과 제10 전도체 영역(150)은 제7 전도체 영역(147), 제8 전도체 영역(148)의 다른 일부, 및 제9 전도체 영역(149)을 통하여 전기적으로 연결될 수 있다. 제10 전도체 영역(150)과 제14 전도체 영역(154)은 제11 전도체 영역(151), 제12 전도체 영역(152)의 다른 일부, 및 제13 전도체 영역(153)을 통하여 전기적으로 연결될 수 있다.

생분해성 전자약(100)에서 상기 전자소자 중에 인덕터는 다음과 같이 구성될 수 있다.

제4 내지 제14 레이어(4-14)에 형성된 제4 내지 제14 전도체 영역(144-154)은 수직으로 정렬되어, 내부에 구비되는 상기 관통중공부를 동일한 방향으로 감아돌도록 배치되고, 수직으로 연장된 인덕터를 구성할 수 있다.

제15 레이어(15)에 형성된 제15 전도체 영역(155)과 제16 레이어(16)에 형성된 제16 전도체 영역(156)은 상부 전극을 구성할 수 있다.

상기 하부 전극과 상기 상부 전극은 도 3의 제1 배선(108) 및 제2 배선(109)으로 기능할 수 있고, 치료대상 신경 세포(NC)에 접촉할 수 있다.

제1 레이어(1) 내지 제16 레이어(16)는 각각 하나의 층으로 구성되거나 또는 각각 복수의 층들로 구성될 수 있다.

이어서, 상기 복수의 레이어들을 열처리, 광 조사처리, 화학 처리, 및 전기화학적 처리 중 적어도 어느 하나를 이용하여 결합하여, 생분해성 전자약(100)을 형성할 수 있다. 예를 들어, 상기 절연체 영역 및 상기 반도체 영역은 소결 방식으로 결합될 수 있고, 상기 전도체 영역은 융해 방식 또는 합금 방식으로 결합될 수 있다.

상기 전기화학적 처리에 대하여 설명하면, 상기 전도체 영역은 전도성 물질 필러와 표면 산화층으로 구성될 수 있고, 산성 촉매의 산화 환원 반응에 의하여 상기 표면 산화층이 환원되어 분해되고, 상기 전도성 물질 필러가 결합되어 전도 네트워크를 형성하는 결합 방식이 이루어질 수 있다. 상기 결합 방식은 상기 반도체 영역에서도 적용될 수 있다.

상술한 전도체 영역들, 절연체 영역들, 및 반도체 영역 중 적어도 어느 하나는 생체 분해성 금속 물질을 포함할 수 있다. 상기 생체 분해성의 의미는 인체 내에서 흡수가 가능하고, 흡수 후 무해한 물질을 의미한다. 상기 전도체 영역들은, 예를 들어 마그네슘(Mg), 철(Fe), 아연(Zn), 몰리브덴(Mo), 텅스텐(W), 칼슘(Ca), 칼륨(K), 나트륨(Na), 실리콘(Si), a-IGZO, 게르마늄(Ge) 또는 이들의 합금을 포함할 수 있다. 상기 절연체 영역들은, 예를 들어 마그네슘(Mg), 철(Fe), 아연(Zn), 몰리브덴(Mo), 텅스텐(W), 칼슘(Ca), 칼륨(K), 나트륨(Na), 실리콘(Si), a-IGZO, 게르마늄(Ge) 또는 이들의 합금의 산화물들을 포함할 수 있다. 상기 반도체 영역은 상기 절연체 영역을 구성하는 물질에 전도성 물질이 도핑된 물질을 포함할 수 있다. 예를 들어, 상기 반도체 영역은 알루미늄이 도핑된 아연 산화물을 포함할 수 있다.

본 발명의 일실시예에 따른 생분해성 전자약은 3차원 프린팅 방식으로 형성할 수 있다.

도 22는 본 발명의 일실시예에 따른 생분해성 전자약의 제조 방법을 수행하는 3차원 프린팅장치(900)를 도시하는 개략도이다.

도 22를 참조하면, 3차원 프린팅장치(900)는 방사용액탱크(910), 방사노즐(920), 방사노즐팁(930), 및 컬렉터(950)를 포함한다.

3차원 프린팅장치(900)는 직접잉크쓰기(Direct ink writing, DIW) 방식으로 방사용액(960)을 직접적으로 레이어들을 형성하여 적층하는 방법이다. 상기 직접잉크쓰기 방식은 스크루, 피스톤 또는 압력을 이용하여 잉크 또는 페이스트 등과 같은 방사용액(960)을 밀어내면 방사노즐(920)을 거쳐 방사용액(960)이 외부로 방출된다. 이어서 방출된 방사용액(960)은 컬렉터(950) 상에서 고형화된다. 한 층의 레이어가 고형화되면, 이어서 다른 층의 레이어가 적층되어 고형화되어 3차원 구조체를 형성할 수 있다. 이때 고형화시키는 방법으로서 자외선이나 CaCl₂ 와의 반응과 같은 외부 자극에 의하거나, 방사용액(960)의 자체 특성, 예를 들어 표면에서의 용매의 빠른 증발이나 산화층 형성과 같은 특성에 의할 수 있다. 본 발명의 일실시예에 따른 생분해성 전자약은 방사용액(960)을 압력으로 밀어내고, 방사용액(960)의 자체 특성을 이용한 고형화 방법을 사용할 수 있다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.

방사용액탱크(910)는 방사용액(960)을 저장할 수 있다. 방사용액탱크(910)는 내장된 펌프(미도시)를 이용하여 방사용액(960)을 가압하여 방사노즐(920)에 방사용액(960)을 제공할 수 있다. 방사노즐(920)은 방사용액탱크(910)로부터 방사용액(960)을 제공받아 일단부에 위치한 방사노즐팁(930)을 통하여 방사용액(960)을 방사할 수 있다.방사노즐팁(930)은 상기 펌프에 의하여 방사용액(960)이 가압되어 내부의 노즐관을 채운 후에, 전원(940)에 의하여 인가된 전압에 의하여 방사용액(960)을 방사할 수 있다.컬렉터(950)은 방사노즐(920)의 하측에 위치하고, 방사되는 방사용액(960)을 수용한다.

컬렉터(950)과 방사노즐(920)의 위치 관계는 예시적이며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들어, 컬렉터(950)이 방사노즐(920)의 상측에 위치하고 방사노즐(920)에서 방사되는 방사용액(960)이 상측 방향으로 방사되는 경우도 본 발명의 기술적 사상에 포함된다. 예를 들어, 컬렉터(950)이 방사노즐(920)에 대하여 수평하게 위치하고 방사노즐(920)에서 방사되는 방사용액(960)이 수평 방향으로 방사되는 경우도 본 발명의 기술적 사상에 포함된다. 컬렉터(950)은 방사노즐(920)과 수평으로 위치하거나, 또는 같은 공간 축 상에 있을 수 있다.

방사용액(960)을 공압 방식으로 3차원 프린팅할 수 있는 조건은 하기와 같다. 방사용액(960)이 방사노즐(920)을 통해 필라멘트 형식으로 배출되어야 한다. 그리고, 방사용액(960)으로 형성한 레이어의 적층이 용이해야 한다. 방사용액(960)에 인가되는 전단응력이 증가되면, 방사용액(960)의 전단계수가 유지되다가 감소되는 점탄성 특성이 있어야 한다. 방사용액(960)의 전단속도가 증가함에 따라, 방사용액(960)의 점도가 낮아지는 전단 박하(shear thinning) 특성이 있어야 한다.

방사용액(960)은 방사(Spinning)를 원하는 물질에 따라 변화할 수 있고, 예를 들어 상술한 전도체 영역, 절연체 영역, 및 반도체 영역을 구성하는 물질들을 각각 포함할 수 있다. 방사용액(960)은 고분자와 전도성 입자를 섞어 잉크 혹은 페이스트를 형성할 수 있다. 따라서, 순수한 전도체로만 형성한 경우에 비하여 전도체 영역의 전도성이 감소될 수 있다. 따라서, 상기 전도체 영역의 전도성을 증가시키기 위하여, 광 조사, 가열, 또는 화학 반응 등을 이용한 소결을 통하여, 상기 전도체 영역에 포함된 전도성 입자들의 전도 네트워크를 형성할 수 있다. 예를 들어, 본 발명에서는 전기화학적인방법을 통하여 소결하는 방법을 이용할 수 있다. 예를 들어 산을 이용하여 전도성 입자의 표면에 형성된 산화막을 제거한 후에, 이온화된 전도성 원자를 다시 환원시킨 후, 상기 전도성 입자들 사이의 전도 네트워크를 형성할 수 있다.

각각 상기 3차원 프린팅장치에서 방사되어 형성된 레이어들이 적층되어 있다. 모든 경우에서, 레이어들의 형성 및 적층이 용이함을 확인할 수 있다.

도 23은 본 발명의 일실시예에 따른 생분해성 전자약의 제조 방법을 수행하는 3차원 프린팅장치를 이용하여 형성한 적층 구조체를 도시하는 사진들이다.

도 23을 참조하면, (a)는 생분해성 전자약의 전도체 영역을 구성할 수 있는 아연(Zn)의 적층 구조체이고, (b)는 반도체 영역을 구성할 수 있는 알루미늄 도핑 아연 산화물(AZO)의 적층 구조체이고, (c)는 절연체 영역을 구성할 수 있는 실리콘 산화물/마그네슘 산화물(SiO₂/MgO)의 적층 구조체이다. 상기 적층 구조체들은 3차원 프린팅장치에서 방사되어 형성된 각 층의 레이어들이 적층되어 형성된다. 모든 경우에서, 적층 구조체의 형성이 용이하고, 형상을 자유롭게 변화시킬 가능성이 있음을 확인할 수 있다. 참고로, 내부 사진들은 각각의 경우에 대하여 3차원 프린팅장치에서 방사되어 형성된 레이어를 예시적으로 나타낸다.

도 24는 본 발명의 일실시예에 따른 생분해성 전자약의 제조 방법을 수행하는 3차원 프린팅장치를 이용하여 형성한 생분해성 전자약을 도시하는 사진들이다.

도 24를 참조하면, 전도체 영역을 구성할 수 있는 아연(Zn), 반도체 영역을 구성할 수 있는 알루미늄 도핑 아연 산화물(AZO), 및 절연체 영역을 구성할 수 있는 실리콘 산화물(SiO₂) 또는 실리콘 산화물/마그네슘 산화물(SiO₂/MgO) 등을 포함하여 적층된 생분해성 전자약들이 도시되어 있다. 상기 생분해성 전자약들에서, 본 발명의 제조 방법에 의하면, 전도체, 반도체, 및 절연체의 다른 특성을 가지는 물질들의 적층이 용이하게 형성됨을 확인할 수 있다. 상기 생분해성 전자약의 크기는 직경 5 mm 내지 15 mm 의 범위로서 다양한 크기에서 형성될 수 있음을 확인하였다. 그러나, 이러한 크기는 예시적이며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.

본 발명의 기술적 사상에 따른 생분해성 전자약은, 의료산업에서 3차원 프린팅을 통해 생분해성 전도성, 반도체성, 및 유전성 페이스트로서 전기적 회로를 형성하고, 이를 내부에 내장할 수 있다. 이에 따라, 단순 구조물에 무선통신, 전기자극, 등의 전자공학적 기능성을 추가하여 수동적으로만 제어가 가능한 구조체를 능동적으로 컨트롤할 수 있다. 예를 들어, 무선으로 전기자극을 줄 수 있는 회로와 전극을 내장한 삽입형 생분해성 전자약은 생체 내에서 세포들의 치유 및 재생을 가속화거나, 또는 상기 생분해성 전자약 내에 압력센서 또는 인장센서를 형성하여 체내에 삽입된 상태에서 가해지는 압력이나 응력을 모니터링하는 새로운 분야를 개척할 수 있다. 또한, 상기 생분해성 전자약은 식품, 농업 등의 생물공학에도 적용될 수 있다. 구체적으로, 생분해성 전자약은 체내 삽입형 의료기기로서 체내구조 맞춤형 생분해성 전기자극기를 활용한 말초신경 재생가속화, 전극이 내장된 생분해성 스캐폴드에 줄기세포를 넣어 전기자극을 통한 분화가속화, 등을 수행할 수 있다.

또한, 상기 본 발명의 기술적 사상에 따른 생분해성 전자약을 형성하는 방법, 구체적으로 3차원 프린터 등을 이용한 3차원 적층 방식은, 식품 스마트 패키징에 적용되어, 과일포장 내부습도, 온도, 충격측정 센서 등으로 이용될 수 있다. 또한, 생분해성 전자약은 스마트팜에 적용되어 토양 내 pH, 수분, 온도센서 및 공기 중 온도, 습도, 미세먼지 센서 등으로 이용될 수 있다.

이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims

절연체 영역, 전도체 영역, 및 반도체 영역 중 적어도 어느 하나를 포함하고, 적층된 복수의 물질 레이어들;
상기 복수의 물질 레이어들의 조합에 의하여 구성된 하나 또는 그 이상의 전자소자들; 및
상기 복수의 물질 레이어들의 중심부에 신경세포가 삽입되는 관통중공부;를 포함하는,
생분해성 전자약.
제 1 항에 있어서,
상기 전자소자들은 수직 방향으로 복수 층의 상기 물질 레이어들에 걸쳐서 구성된,
생분해성 전자약.
제 1 항에 있어서,
상기 전자소자들은 다이오드, 캐패시터, 및 인덕터, 저항, 트랜지스터, 전극, 정류 소자, 스위칭 소자, 메모리 소자, 축전 소자, 및 진동 소자 중 적어도 어느 하나를 포함하는,
생분해성 전자약.
제 1 항에 있어서,
상기 물질 레이어들은,
제1 전도체 영역을 포함하는 제1 레이어;
반도체 영역을 포함하는 제2 레이어; 및
제2 전도체 영역을 포함하는 제3 레이어;를 포함하고,
상기 제1 레이어, 제2 레이어, 및 제3 레이어는 순차적으로 적층되고,
상기 제1 전도체 영역, 상기 반도체 영역, 및 상기 제2 전도체 영역은 수직으로 정렬되어, 상기 전자소자로서 다이오드를 구성하는,
생분해성 전자약.
제 1 항에 있어서,
상기 물질 레이어들은,
제1 전도체 영역을 포함하는 제1 레이어;
절연체 영역을 포함하는 제2 레이어; 및
제2 전도체 영역을 포함하는 제2 레이어;를 포함하고,
상기 제1 레이어, 제2 레이어, 및 제3 레이어는 순차적으로 적층되고,
상기 제1 전도체 영역, 상기 절연체 영역, 및 상기 제2 전도체 영역은 수직으로 정렬되어, 상기 전자소자로서 캐패시터를 구성하는,
생분해성 전자약.
제 1 항에 있어서,
상기 물질 레이어들은,
제1 전도체 영역을 포함하는 제1 레이어;
제1 절연체 영역을 포함하는 제2 레이어;
제2 전도체 영역을 포함하는 제3 레이어;
제2 절연체 영역을 포함하는 제4 레이어;
제3 전도체 영역을 포함하는 제5 레이어;
제3 절연체 영역을 포함하는 제6 레이어;
제4 전도체 영역을 포함하는 제7 레이어;를 포함하고,
상기 제1 내지 제7 레이어들은 순차적으로 적층되고,
상기 제1 전도체 영역과 상기 제3 전도체 영역은 전기적으로 연결되고,
상기 제2 전도체 영역과 상기 제4 전도체 영역은 전기적으로 연결되고,
상기 제1 전도체 영역, 상기 제1 절연체 영역, 및 상기 제2 전도체 영역은 수직으로 정렬되어 제1 캐패시터를 구성하고,
상기 제2 전도체 영역, 상기 제2 절연체 영역, 및 상기 제3 전도체 영역은 수직으로 정렬되어 제2 캐패시터를 구성하고,
상기 제3 전도체 영역, 상기 제3 절연체 영역, 및 상기 제4 전도체 영역은 수직으로 정렬되어 제3 캐패시터를 구성하는,
생분해성 전자약.
제 6 항에 있어서,
상기 제1 캐패시터와 상기 제2 캐패시터 또는 상기 제2 캐패시터와 상기 제3 캐패시터는 서로 교차되어 맞물리도록 배치된,
생분해성 전자약.
제 1 항에 있어서,
상기 물질 레이어들은,
제1 전도체 영역 및 상기 제1 전도체 영역의 양 말단이 연결되지 않도록 배치된 제1 절연체 영역을 포함하는 제1 레이어;
상기 제1 전도체 영역의 단부와 접촉하는 제2 전도체 영역 및 상기 제1 전도체 영역의 나머지 부분을 덮어 절연하도록 배치된 제2 절연체 영역을 포함하는 제2 레이어; 및
상기 제2 전도체 영역과 단부에서 접촉하는 제3 전도체 영역 및 상기 제1 전도체 영역의 양 말단이 연결되지 않도록 배치된 제3 절연체 영역을 포함하는 제3 레이어;를 포함하고,
상기 제1 레이어, 제2 레이어, 및 제3 레이어는 순차적으로 적층되고,
상기 제1 전도체 영역, 상기 제2 전도체 영역, 및 상기 제3 전도체 영역은 수직으로 배치되어, 상기 전자소자로서 인덕터를 구성하는,
생분해성 전자약.
제 8 항에 있어서,
상기 제1 전도체 영역, 상기 제2 전도체 영역, 및 상기 제3 전도체 영역은 상기 관통 중공부를 동일한 방향으로 감아돌도록 배치된,
생분해성 전자약.
제 1 항에 있어서,
상기 전자소자들은 다이오드, 캐패시터, 인덕터를 포함하고,
상기 캐패시터와 상기 인덕터는 병렬로 연결되어, 상기 다이오드에 직렬로 연결된,
생분해성 전자약.
제 10 항에 있어서,
상기 캐패시터와 상기 인덕터는 상기 복수의 물질 레이어들에 형성된 절연체 영역에 의하여 서로 절연되는,
생분해성 전자약.
제 10 항에 있어서,
상기 캐패시터의 최상측과 상기 인덕터의 최상측을 전기적으로 연결하는 상부 전극을 더 포함하는,
생분해성 전자약.
제 10 항에 있어서,
상기 다이오드의 최하측을 전기적으로 연결하는 하부 전극을 더 포함하는,
생분해성 전자약.
제 1 항에 있어서,
상기 절연체 영역, 상기 전도체 영역, 및 상기 반도체 영역 중 적어도 어느 하나는 생체 분해성 금속 물질을 포함하는,
생분해성 전자약.
제 1 항에 있어서,
상기 전도체 영역은, 마그네슘(Mg), 철(Fe), 아연(Zn), 몰리브덴(Mo), 텅스텐(W), 칼슘(Ca), 칼륨(K), 나트륨(Na), 실리콘(Si), a-IGZO, 게르마늄(Ge) 또는 이들의 합금을 포함하는,
생분해성 전자약.
하나 또는 그 이상의 전자회로요소들을 포함하는 전자회로를 제공하는 단계;
상기 전자회로를 기반으로, 3차원 전자약 설계 구조체를 설계하는 단계;
상기 3차원 전자약 설계 구조체를 단층 분해하여, 복수의 설계 레이어들을 설계하는 단계;
상기 설계 레이어들을 기반으로, 복수의 물질 레이어들을 적층 형성하는 단계; 및
상기 복수의 물질 레이어들을 결합시켜, 상기 전자회로요소들에 각각 상응하는 전자소자들이 형성되어 배치된, 생분해성 전자약을 형성하는 단계;를 포함하며,
상기 생분해성 전자약은, 상기 복수의 물질 레이어들의 중심부에 신경세포가 삽입되는 관통중공부를 포함하는,
생분해성 전자약의 제조 방법.
삭제
제 16 항에 있어서,
상기 복수의 물질 레이어들을 적층 형성하는 단계는,
3차원 프린터를 이용하여 전도체, 절연체, 및 반도체 중 적어도 어느 하나의 물질을 토출시킴으로써 수행되는,
생분해성 전자약의 제조 방법.
제 18 항에 있어서,
상기 복수의 물질 레이어들을 적층 형성하는 단계는,
먼저 형성된 물질 레이어 상에 직접적으로 상기 3차원 프린터를 이용하여 전도체, 절연체, 및 반도체 중 적어도 어느 하나의 물질을 토출시켜 다른 물질 레이어를 형성함으로써 수행되는,
생분해성 전자약의 제조 방법.
제 16 항에 있어서,
상기 복수의 물질 레이어들을 결합시키는 단계는 열처리, 광 조사처리, 화학 처리, 및 전기화학적 처리 중 적어도 어느 하나를 이용하여 수행되는,
생분해성 전자약의 제조 방법.