KR19980014185A - 커패시터 형성방법 - Google Patents
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Abstract
커패시터 형성방법이 개시되어 있다. 이 방법은 하부전극, 유전막 및 상부전극으로 구성된 커패시터 형성방법에 있어서, 상기 유전막은 상기 하부전극이 형성된 결과물 전면에 제1 탄탈륨 산화막을 형성하고, 상기 결과물을 제1 온도와 산소 분위기에서 제1 열처리 공정을 실시하고, 상기 제1 열처리 공정이 실시된 결과물 전면에 제2 탄탈륨 산화막을 형성하고, 상기 제2 탄탈륨 산화막이 형성된 결과물을 상기 제1 온도보다 낮은 제2 온도와 오존 또는 산소 플라즈마 분위기에서 제2 열처리 공정을 실시하여 형성하는 것을 특징으로 한다. 이에 따라, 커패시턴스를 감소시키지 않으면서 누설전류 특성을 개선시킬 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 기억소자에 사용되는 커패시터 형성방법에 관한 것이다.
반도체 기억소자 중에 DRAM의 셀 및 비휘발성 기억소자의 셀은 전하를 저장시키기 위한 수단으로 각각 셀 커패시터 및 커플링 커패시터를 구비한다. 여기서, 셀 커패시터는 스토리지 전극, 유전막 및 플레이트 전극이 차례로 적층된 구조로 형성되고, 커플링 커패시터는 부유게이트, 유전막 및 제어게이트 전극이 차례로 적층된 구조를 갖는다. 이러한 셀 커패시터 및 커플링 커패시터는 그 용량이 증가할수록 셀 특성을 향상시킨다. 구체적으로 설명하면, DRAM 소자의 셀 커패시터 용량을 증가시키면, 외부로부터 주입되는 알파 입자에 의한 소프트 에러 비율(SER; soft error rate)을 감소시킬 수 있으며, 저전압에서의 셀 동작특성을 개선시킬 수 있다. 그리고, 비휘발성 기억소자의 커플링 커패시터를 증가시키면, 커플링 비율이 증가하여 프로그램 전압을 감소시킬 수 있는 장점이 있다.
이와 같이 셀 커패시터 및 커플링 커패시터의 용량을 증가시키기 위하여 최근에 유전상수가 높은 물질막, 예컨대 CVD 방법에 의한 탄탈륨 산화막으로 유전막을 형성하는 방법이 제안된 바 있다. 그러나 이러한 탄탈륨 산화막은 탄소 성분과 수소 성분을 함유하며, 이들 불순물은 탄탈륨 산화막의 막질을 저하시키어 누설전류를 증가시킨다. 따라서, 탄탈륨 산화막 내의 탄소 및 수소와 같은 불순물을 제거시키기 위하여 여러 가지의 치유방법이 발표되고 있다. 이들 여러 가지의 치유방법들을 살펴보면, 첫째 700℃ 내지 800℃ 정도의 고온과 산소 분위기에서 열처리하는 방법, 둘째 200℃ 내지 400℃의 저온에서 오존 또는 플라즈마를 이용하여 열처리하는 방법들이 있다. 여기서, 상기 고온 열처리방법은 커패시터의 하부전극인 스토리지 전극 또는 부유게이트를 산화시키어 실질적인 유전막 두께를 증가시킴으로써, 커패시터의 용량을 감소시키는 결과를 초래할 수 있다. 게다가, 탄탈륨 산화막이 두꺼울 경우에는 탄탈륨 산화막의 벌크 영역에 함유된 탄소 및 수소를 제거시키기 위하여 고온에서 오랜시간동안 열처리하여야 하므로, 하부전극 및 탄탈륨 산화막 사이의 계면에 두꺼운 산화막이 형성되어 커패시터의 용량을 더욱 감소시킨다. 또한, 탄탈륨 산화막을 고온에서 오랜시간 동안 열처리할 경우에 폴리실리콘막으로 형성된 하부전극으로부터 실리콘 원자들이 유전막인 탄탈륨 산화막 내부로 확산되어 탄탈륨 산화막의 누설전류 특성을 오히려 저하시키는 결과를 가져온다. 따라서, 이와 같이 고온에서 탄탈륨 산화막을 열처리할 경우에는 하부전극 및 탄탈륨 산화막 사이에 내산화성을 가지면서 확산방지막 기능을 갖는 도전막을 형성하여야 하는 데, 현재까지 이에 적합한 도전막이 알려지지 않고 있다.
한편, 상기 저온 열처리 방법에 의하면, 하부전극 내의 실리콘 원자들이 탄탈륨 산화막으로 확산하는 현상 및 하부전극이 산화되는 현상을 방지할 수 있으나, 탄탈륨 산화막의 표면으로부터 수십 Å 내에 분포된 탄소 및 수소 원자들만을 제거하는 효과가 있다. 따라서, 탄탈륨 산화막의 두께가 약 50Å 이상의 두께로 형성된 경우에는 탄탈륨 산화막 내의 탄소 및 수소 원자들을 완전히 제거하기가 어려운 문제점이 있다.
본 발명의 목적은 고온에서 열처리된 제1 탄탈륨 산화막 및 저온에서 열처리된 제2 탄탈륨 산화막이 차례로 적층된 구조를 갖는 유전막을 형성함으로써, 커패시턴스가 감소하는 현상을 방지함은 물론 누설전류 특성을 개선시킬 수 있는 커패시터 형성방법을 제공하는 데 있다.
도 1 내지 도 4는 본 발명에 따른 커패시터 형성방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명에 따른 커패시터 형성방법은 하부전극, 유전막 및 상부전극으로 구성된 커패시터 형성방법에 있어서, 상기 유전막은 상기 하부전극이 형성된 결과물 전면에 제1 탄탈륨 산화막을 형성하고, 상기 결과물을 제1 온도와 산소 분위기에서 제1 열처리 공정을 실시하고, 상기 제1 열처리 공정이 실시된 결과물 전면에 제2 탄탈륨 산화막을 형성하고, 상기 제2 탄탈륨 산화막이 형성된 결과물을 상기 제1 온도보다 낮은 제2 온도와 오존 또는 산소 플라즈마 분위기에서 제2 열처리 공정을 실시하여 형성하는 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 DRAM 소자의 셀 커패시터를 예로하여 상세히 설명하기로 한다.
도 1은 하부전극으로 사용되는 스토리지 전극(5)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1) 상에 층간 절연막을 형성한 후, 이를 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시키는 콘택홀을 구비하는 층간절연막 패턴(3)을 형성한다. 다음에, 상기 결과물 전면에 상기 콘택홀을 채우는 도전막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 이어서, 상기 도전막을 패터닝하여 상기 콘택홀을 덮는 하부전극, 즉 스토리지 전극(5)을 형성한다.
도 2는 제1 열처리 공정에 의해 막질이 치밀하게 형성된 제1 탄탈륨 산화막(7)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 스토리지 전극(5)이 형성된 결과물 전면에 제1 탄탈륨 산화막을 50Å 내지 80Å의 얇은 두께로 형성하고, 이를 제1 온도, 예컨대 700℃ 내지 800℃의 온도와 산소 가스 분위기에서 10분 내지 30분 동안 제1 열처리 공정을 실시하여 탄소 및 수소 원자와 같은 불순물이 제거된 제1 탄탈륨 산화막(7)을 형성한다. 이와 같이 700℃ 내지 800℃의 고온에서 제1 열처리 공정을 실시하고 나면, 상기 제1 탄탈륨 산화막(7)은 그 막질이 치밀해져 누설전류 특성이 우수하며, 제1 열처리 공정의 시간을 30분 이하로 조절함으로써, 스토리지 전극(5) 내의 실리콘 원자들이 제1 탄탈륨 산화막(7) 내로 확산되는 현상을 방지할 수 있다.
도 3은 제2 열처리 공정에 의해 막질이 치밀하게 형성된 제2 탄탈륨 산화막(9)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 제1 탄탈륨 산화막(7) 상에 제2 탄탈륨 산화막을 50Å 내지 80Å의 얇은 두께로 형성하고, 이를 상기 제1 온도보다 낮은 제2 온도, 예컨대 200℃ 내지 400℃의 온도와 오존 또는 산소 플라즈마 분위기에서 제2 열처리 공정을 실시하여 탄소 및 수소 원자와 같은 불순물이 제거된 제2 탄탈륨 산화막(9)을 형성한다. 이와 같이 제2 탄탈륨 산화막을 저온에서 제2 열처리하면, 제2 탄탈륨 산화막 내의 불순물이 제거되면서, 스토리지 전극(5) 내의 실리콘 원자들은 더 이상 확산되지 않는다.
도 4는 플레이트 전극(11)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 제1 탄탈륨 산화막(7) 및 제2 탄탈륨 산화막(9)으로 구성된 유전막 상에 도전막으로 이루어진 상부전극, 즉 플레이트 전극(11)을 형성한다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다. 예를 들면, 부유게이트, 유전막 및 제어게이트 전극으로 구성된 비휘발성 기억소자의 커플링 커패시터에 적용이 가능함은 자명한 사실이다. 이때, 상기 부유게이트 및 제어게이트 전극은 각각 본 발명의 실시예의 하부전극 및 상부전극에 해당된다.
상술한 바와 같이 본 발명의 실시예에 따르면, 유전막으로 사용되는 제1 탄탈륨 산화막 및 제2 탄탈륨 산화막을 각각 다른 온도에서 열처리함으로써, 커패시턴스가 감소하는 현상을 방지함은 물론, 유전막의 누설전류 특성을 개선시킬 수 있다. 따라서, 고집적 반도체 기억소자에 적합한 고성능 커패시터를 구현할 수 있다.
Claims (4)
- 하부전극, 유전막 및 상부전극으로 구성된 커패시터 형성방법에 있어서, 상기 유전막은상기 하부전극이 형성된 결과물 전면에 제1 탄탈륨 산화막을 형성하고,상기 결과물을 제1 온도와 산소 분위기에서 제1 열처리 공정을 실시하고,상기 제1 열처리 공정이 실시된 결과물 전면에 제2 탄탈륨 산화막을 형성하고,상기 제2 탄탈륨 산화막이 형성된 결과물을 상기 제1 온도보다 낮은 제2 온도와 오존 또는 산소 플라즈마 분위기에서 제2 열처리 공정을 실시하여 형성하는 것을 특징으로 하는 커패시터 형성방법.
- 제1항에 있어서,상기 제1 탄탈륨 산화막 및 상기 제2 탄탈륨 산화막은 모두 50Å 내지 80Å으로 형성하는 것을 특징으로 하는 커패시터 형성방법.
- 제1항에 있어서,상기 제1 온도 및 제2 온도는 각각 700℃ 내지 800℃ 및 200℃ 내지 400℃인 것을 특징으로 하는 커패시터 형성방법.
- 제1항에 있어서,상기 제1 열처리 공정을 실시하는 시간은 10분 내지 30분인 것을 특징으로 하는 커패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960033041A KR19980014185A (ko) | 1996-08-08 | 1996-08-08 | 커패시터 형성방법 |
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| KR1019960033041A KR19980014185A (ko) | 1996-08-08 | 1996-08-08 | 커패시터 형성방법 |
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| KR19980014185A true KR19980014185A (ko) | 1998-05-15 |
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| KR1019960033041A KR19980014185A (ko) | 1996-08-08 | 1996-08-08 | 커패시터 형성방법 |
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| KR (1) | KR19980014185A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000053632A (ko) * | 1999-01-28 | 2000-08-25 | 카네코 히사시 | 산화탄탈막을 포함하는 전극을 구비한 반도체 장치 제조방법 |
| KR100393648B1 (ko) * | 1998-11-13 | 2003-08-06 | 엔이씨 일렉트로닉스 코포레이션 | 탄탈 산화막의 제조 방법 |
-
1996
- 1996-08-08 KR KR1019960033041A patent/KR19980014185A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100393648B1 (ko) * | 1998-11-13 | 2003-08-06 | 엔이씨 일렉트로닉스 코포레이션 | 탄탈 산화막의 제조 방법 |
| KR20000053632A (ko) * | 1999-01-28 | 2000-08-25 | 카네코 히사시 | 산화탄탈막을 포함하는 전극을 구비한 반도체 장치 제조방법 |
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