KR102655343B1 - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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Abstract

본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것으로서, 본 발명의 일 실시예에 따른 표시 장치는, 서로 다른 물질로 이루어진 제1 기판 및 제2 기판, 제1 기판에 배치된 제1 LED 및 제2 기판에 배치된 제2 LED 및 제3 LED를 포함하고, 제1 LED, 제2 LED 및 제3 LED는 제1 기판과 제2 기판 사이에 배치된다. 따라서, 서로 다른 색을 발광하는 LED 각각의 성장 효율을 고려하여 제1 LED는 제1 기판에, 제2 LED 및 제3 LED는 제1 기판과 다른 물질로 이루어진 제2 기판에 배치하여 복수의 LED의 성장 효율을 향상시킬 수 있다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 마이크로 LED(Micro Light Emitting Diode)를 이용한 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는, LED를 포함하는 표시 장치가 차세대 표시 장치로 주목받고 있다. LED는 유기 물질이 아닌 무기 물질로 이루어지므로, 신뢰성이 우수하여 액정 표시 장치나 유기 발광 표시 장치에 비해 수명이 길다. 또한, LED는 점등 속도가 빠를 뿐만 아니라, 발광 효율이 뛰어나고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있다.
LED의 제조를 위해, 하나의 웨이퍼에서 에피층을 성장시켜 복수의 LED를 형성할 수 있다. 그리고 웨이퍼에서 제조가 완료된 LED는 백플레인 기판으로 전사되어 표시 장치를 형성할 수 있다. 그러나, 복수의 LED 각각을 개별적으로 전사하는 방식으로 LED를 포함하는 표시 장치를 제조하는 경우, 공정 시간이 오래 걸리고, 제조 비용 또한 상승하게 된다.
본 발명의 발명자들은 LED의 전사 공정을 간소화하기 위해, LED가 성장된 웨이퍼에 박막 트랜지스터, 커패시터 등으로 이루어진 구동부를 함께 형성하는 비전사 방식의 LED를 포함하는 표시 장치를 발명하였다.
다만, 웨이퍼의 종류에 따라 적색 LED, 청색 LED 및 녹색 LED 각각의 성장 효율이 달라지기 때문에, 하나의 웨이퍼 상에 적색 LED, 청색 LED 및 녹색 LED를 동시에 성장시키기 어려운 문제점이 있다. 이에, 본 발명의 발명자들은 비전사 방식을 구현하기 위해, 적색 LED, 청색 LED 및 녹색 LED 중 어느 하나가 성장된 웨이퍼 상에 복수의 구동부를 형성하더라도, 나머지 색상의 광을 발광하는 LED들을 복수의 구동부가 형성된 웨이퍼 상에 성장시키는 것이 어려움을 인식하였다. 즉, 본 발명의 발명자들은 일부의 LED는 웨이퍼 상에 구동부를 형성하여 비전사 방식으로 구현할 수 있으나, 나머지 LED는 일부의 LED가 형성된 웨이퍼 상에 전사시켜야 한다는 것을 인식하였다.
따라서, 본 발명의 발명자들은 적색 LED, 청색 LED 및 녹색 LED 모두를 비전사 방식으로 구현할 수 있는 표시 장치 및 표시 장치의 제조 방법을 발명하였다.
이에, 본 발명이 해결하고자 하는 과제는 복수의 LED를 성장시킨 웨이퍼를 표시 장치의 상부 기판 및 하부 기판으로 사용하여 복수의 LED의 전사 공정을 간소화한 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 해결하고자 하는 다른 과제는 서로 다른 색을 발광하는 LED를 성장 효율을 고려하여 서로 다른 기판에 성장시켜 LED의 효율을 향상시킨 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 해결하고자 하는 또 다른 과제는 복수의 LED와 복수의 구동부를 동일한 기판에 형성하여 공정 시간을 단축한 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 서로 다른 물질로 이루어진 제1 기판 및 제2 기판, 제1 기판에 배치된 제1 LED 및 제2 기판에 배치된 제2 LED 및 제3 LED를 포함하고, 제1 LED, 제2 LED 및 제3 LED는 제1 기판과 제2 기판 사이에 배치된다. 따라서, 서로 다른 색을 발광하는 LED 각각의 성장 효율을 고려하여 제1 LED는 제1 기판에, 제2 LED 및 제3 LED는 제1 기판과 다른 물질로 이루어진 제2 기판에 배치하여 복수의 LED의 성장 효율을 향상시킬 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 일 면에 제1 LED가 배치된 제1 기판 및 일 면에 제2 LED 및 제3 LED가 배치된 제2 기판을 포함하고, 제1 기판은 제2 LED 및 제3 LED와 대향하도록 제2 기판의 일 면 상에 배치되고, 제2 기판은 제1 LED와 대향하도록 제1 기판의 일 면 상에 배치되고, 제1 LED의 성장 효율은 제2 기판보다 제1 기판에서 높고, 제2 LED 및 제3 LED의 성장 효율은 제1 기판보다 제2 기판에서 높다. 따라서, 제1 LED가 배치된 제1 기판 및 제2 LED 및 제3 LED가 배치된 제2 기판을 대향하도록 배치시켜, 표시 장치 내에 비전사 방식으로 복수의 LED를 배치할 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 제1 기판의 일 면에 제1 LED를 형성하는 단계, 제2 기판의 일 면에 제2 LED 및 제3 LED를 형성하는 단계 및 제1 기판의 일 면 및 제2 기판의 일 면이 대향하도록 제1 기판 및 제2 기판을 합착하는 단계를 포함한다. 따라서, 복수의 LED를 성장시킨 웨이퍼를 표시 장치의 상부 기판 및 하부 기판으로 사용하여, LED의 전사 공정을 생략하고, 공정 시간을 단축할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 복수의 LED를 비전사 방식으로 표시 장치 내에 구현하여, 전사 방식과 비교하여 공정 시간을 단축할 수 있다.
본 발명은 복수의 LED를 비전사 방식으로 표시 장치 내에 구현하여, 복수의 LED의 미합착 불량을 최소화할 수 있다.
본 발명은 LED의 성장 효율을 고려하여 서로 다른 기판에 성장시킨 복수의 LED를 표시 장치 내에 배치하여 복수의 LED의 발광 효율을 향상시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 픽셀에 대한 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 제1 기판의 일 면에서 하나의 픽셀에 대한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 제2 기판의 일 면에서 하나의 픽셀에 대한 평면도이다.
도 5는 도 3의 III-III'에 따른 표시 장치의 단면도이다.
도 6은 도 3의 IV-IV'에 따른 표시 장치의 단면도이다.
도 7a 내지 도 7o는 본 발명의 일 실시예에 따른 표시 장치 및 표시 장치의 제조 방법을 설명하기 위한 개략적인 공정도들이다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치의 하나의 픽셀에 대한 개략적인 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 제1 기판의 일 면에서 하나의 픽셀에 대한 평면도이다.
도 10은 본 발명의 다른 실시예에 따른 표시 장치의 제2 기판의 일 면에서 하나의 픽셀에 대한 평면도이다.
도 11은 도 10의 XI-XI'에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 제1 기판(110a), 제2 기판(110b) 및 픽셀(PX)만을 도시하였다.
제1 기판(110a) 및 제2 기판(110b)은 표시 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성이다. 예를 들어, 제1 기판(110a) 및 제2 기판(110b)은 사파이어, 질화 갈륨, 갈륨 비소, 갈륨 인, 실리콘, 유리 또는 수지 등으로 이루어질 수 있다. 또한, 제1 기판(110a) 및 제2 기판(110b)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수도 있다.
제1 기판(110a) 및 제2 기판(110b)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 복수의 픽셀(PX)이 배치되어 영상이 표시되는 영역이다. 표시 영역(AA)의 복수의 픽셀(PX) 각각에는 표시 소자 및 표시 소자를 구동하기 위한 구동 회로 등이 배치될 수 있다. 예를 들어, 복수의 픽셀(PX) 각각에는 표시 소자 및 표시 소자를 구동하기 위한 반도체 소자 등이 배치될 수 있다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 복수의 픽셀(PX)을 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 IC 및 구동 회로 등이 배치될 수 있다.
제1 기판(110a) 및 제2 기판(110b)의 표시 영역(AA)에는 복수의 픽셀(PX)이 정의된다. 복수의 픽셀(PX)은 빛을 발광하는 개별 단위로, 복수의 픽셀(PX) 각각은 복수의 서브 픽셀을 포함할 수 있고, 복수의 서브 픽셀의 조합으로 하나의 픽셀(PX)에서 다양한 색상의 광을 발광할 수 있다. 예를 들어, 복수의 픽셀(PX) 각각은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀로 이루어질 수 있으나, 이에 제한되지 않는다.
이하에서는 복수의 픽셀(PX) 각각에 배치된 LED 및 구동부에 대한 설명을 위해 도 2를 함께 참조한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 픽셀에 대한 개략적인 단면도이다. 도 2에서는 설명의 편의를 위해 제1 기판(110a), 제2 기판(110b), 복수의 LED(120, 130, 140), 복수의 구동부(DP), 제2 드레인 패드 전극(163P), 복수의 전원 배선(PL), 제1 보호층(114), 제2 보호층(116), 충진 부재(117) 및 연결부(180)만을 개략적으로 도시하였다.
도 2를 참조하면, 제1 기판(110a)의 일 면과 제2 기판(110b)의 일 면에 각각 복수의 LED(120, 130, 140)가 배치된다. 복수의 LED(120, 130, 140) 각각은 복수의 서브 픽셀(SPX1, SPX2, SPX3) 각각에 배치된다. 복수의 LED(120, 130, 140)는 전압이 인가될 시, 빛을 발광하는 발광 소자이다. 복수의 LED(120, 130, 140)는 적색 광, 녹색 광, 청색 광 등을 발광하는 LED를 포함할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다.
복수의 LED(120, 130, 140)는 제1 LED(120), 제2 LED(130) 및 제3 LED(140)를 포함한다.
제1 LED(120)는 제1 기판(110a)의 일 면에서 제1 서브 픽셀(SPX1)에 배치된다. 제2 LED(130)는 제2 기판(110b)의 일 면에서 제2 서브 픽셀(SPX2)에 배치된다. 제3 LED(140)는 제2 기판(110b)의 일 면에서 제3 서브 픽셀(SPX3)에 배치된다.
이하에서는 설명의 편의를 위해, 제1 LED(120)가 배치되고, 제2 LED(130) 및 제3 LED(140)와 마주하는 제1 기판(110a)의 상면을 제1 기판(110a)의 일 면으로 가정하고, 제2 LED(130) 및 제3 LED(140)가 배치되고, 제1 LED(120)와 마주하는 제2 기판(110b)의 하면을 제2 기판(110b)의 일 면으로 가정하여 설명하기로 한다.
한편, 복수의 LED(120, 130, 140) 각각이 서로 다른 색상의 광을 발광하는 경우, 복수의 LED(120, 130, 140) 중 일부는 적색 광을 발광하는 적색 LED일 수 있고, 복수의 LED(120, 130, 140) 중 다른 일부는 녹색 광을 발광하는 녹색 LED일 수 있고, 복수의 LED(120, 130, 140) 중 나머지는 청색 광을 발광하는 청색 LED일 수 있다. 그리고 복수의 LED(120, 130, 140) 각각이 서로 다른 색상의 광을 발광하므로, 광변환층과 같은 부재가 생략될 수 있다. 이하에서는 복수의 LED(120, 130, 140) 중 제1 LED(120)가 적색 LED이고, 제2 LED(130)가 청색 LED이며, 제3 LED(140)가 녹색 LED인 것으로 가정하여 설명하기로 한다.
제1 기판(110a)의 일 면에서 복수의 서브 픽셀(SPX1, SPX2, SPX3) 각각에 복수의 구동부(DP)가 배치된다. 복수의 구동부(DP)는 복수의 LED(120, 130, 140)를 구동하기 위한 구동 회로로, 복수의 반도체 소자, 커패시터 등을 포함할 수 있으며, 이에 대하여 도 3을 참조하여 후술하기로 한다.
복수의 구동부(DP) 중 제1 서브 픽셀(SPX1)에 배치된 구동부(DP)는 제1 기판(110a)의 일 면의 제1 서브 픽셀(SPX1)의 제1 LED(120)를 구동하기 위한 것으로, 제2 드레인 패드 전극(163P)을 통해 제1 LED(120)와 연결된다. 복수의 구동부(DP) 중 제2 서브 픽셀(SPX2)에 배치된 구동부(DP)는 제2 기판(110b)의 일 면의 제2 서브 픽셀(SPX2)의 제2 LED(130)를 구동하기 위한 것으로, 연결부(180)를 통해 제2 LED(130)와 연결된다. 복수의 구동부(DP) 중 제3 서브 픽셀(SPX3)에 배치된 구동부(DP)는 제2 기판(110b)의 일 면의 제3 서브 픽셀(SPX3)의 제3 LED(140)를 구동하기 위한 것으로, 연결부(180)를 통해 제3 LED(140)와 연결된다.
제2 드레인 패드 전극(163P)은 구동부(DP)의 제2 반도체 소자(160)의 제2 드레인 영역(163)과 전기적으로 연결된 전극으로, 제2 반도체 소자(160)와 제1 LED(120)를 전기적으로 연결시킨다. 제2 드레인 패드 전극(163P)에 대해 도 3 내지 도 6을 참조하여 후술하기로 한다.
제1 기판(110a)의 일 면에 복수의 전원 배선(PL)이 배치된다. 복수의 전원 배선(PL)은 복수의 서브 픽셀(SPX1, SPX2, SPX3) 각각으로 전원 전압을 전달한다. 복수의 전원 배선(PL)은 표시 영역(AA)에서부터 비표시 영역(NA)에까지 연장될 수 있고, 비표시 영역(NA)에 배치된 구동 IC로부터 전원 전압을 공급받아 복수의 LED(120, 130, 140)로 전달할 수 있다.
제1 기판(110a)의 제1 LED(120), 복수의 구동부(DP) 및 복수의 전원 배선(PL)을 덮도록 제1 기판(110a)의 일 면 상에 제1 보호층(114)이 배치된다. 제1 보호층(114)은 제1 기판(110a)의 일 면 상의 제1 LED(120), 복수의 구동부(DP) 및 복수의 전원 배선(PL)을 보호하기 위한 층이다. 제1 보호층(114)은 투광성 에폭시, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 도 2에서는 제1 보호층(114)의 상면이 평탄한 것으로 도시하였으나, 제1 보호층(114)은 제1 LED(120), 복수의 구동부(DP) 및 복수의 전원 배선(PL)의 형상을 따라 배치될 수도 있으며, 이에 제한되지 않는다.
제2 기판(110b)의 제2 LED(130) 및 제3 LED(140)를 덮도록 제2 기판(110b)의 일 면 상에 제2 보호층(116)이 배치된다. 제2 보호층(116)은 제2 기판(110b)의 일 면 상의 제2 LED(130) 및 제3 LED(140)를 보호하기 위한 층이다. 제2 보호층(116)은 투광성 에폭시, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 도 2에서는 제1 보호층(114)의 상면과 마주하는 제2 보호층(116)의 하면이 평탄한 것으로 도시하였으나, 제2 보호층(116)은 제2 LED(130) 및 제3 LED(140)의 형상을 따라 배치될 수도 있으며, 이에 제한되지 않는다.
제1 보호층(114)과 제2 보호층(116) 사이에 충진 부재(117)가 배치된다. 충진 부재(117)는 제1 보호층(114)의 상면과 제2 보호층(116)의 하면 사이의 공간을 채우도록 배치된다. 즉, 충진 부재(117)는 서로 마주하는 제1 기판(110a)의 일 면과 제2 기판(110b)의 일 면 사이에 배치될 수 있다. 충진 부재(117)는 제1 기판(110a)의 일 면과 제2 기판(110b)의 일 면 사이로 이물질 등이 침투하는 것을 최소화할 수 있고, 제1 기판(110a)과 제2 기판(110b)이 견고한 합착 상태를 유지하도록 지지할 수 있다.
제1 기판(110a)의 일 면에 배치된 복수의 구동부(DP) 및 복수의 전원 배선(PL)과 제2 기판(110b)의 일 면에 배치된 제2 LED(130) 및 제3 LED(140)를 연결하기 위해, 복수의 연결부(180)가 배치된다. 복수의 연결부(180)는 제2 기판(110b)의 제2 LED(130)와 제1 기판(110a)의 제2 서브 픽셀(SPX2)에 배치된 구동부(DP) 및 전원 배선(PL)을 전기적으로 연결시키고, 제2 기판(110b)의 제3 LED(140)와 제1 기판(110a)의 제3 서브 픽셀(SPX3)에 배치된 구동부(DP) 및 전원 배선(PL)을 전기적으로 연결시킨다. 따라서, 복수의 연결부(180)를 통해 제2 기판(110b)의 일 면의 제2 LED(130) 및 제3 LED(140)로 전원 배선(PL) 및 구동부(DP)로부터의 전압이 공급될 수 있고, 제2 LED(130) 및 제3 LED(140)로부터 광이 발광될 수 있다. 복수의 연결부(180)에 대한 보다 상세한 설명은 도 4 및 도 6을 참조하여 후술하기로 한다.
본 발명의 일 실시예에 따른 표시 장치(100)는 제1 기판(110a)의 일 면에 제1 LED(120), 복수의 구동부(DP) 및 복수의 전원 배선(PL)이 배치되고, 제2 기판(110b)의 일 면에 제2 LED(130) 및 제3 LED(140)가 배치된다. 이 경우, 제1 기판(110a)의 일 면과 제2 기판(110b)의 일 면이 마주하도록 제1 기판(110a) 및 제2 기판(110b)을 배치할 수 있다. 그리고 복수의 연결부(180)를 통해 제1 기판(110a)의 복수의 구동부(DP) 및 복수의 전원 배선(PL)을 제1 기판(110a)과 제2 기판(110b)의 제2 LED(130) 및 제3 LED(140)에 전기적으로 연결시킴으로써, 하나의 표시 장치(100)를 구현할 수 있다.
이하에서는, 도 3 내지 도 6을 참조하여 복수의 서브 픽셀(SPX1, SPX2, SPX3) 각각에 대해 보다 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 제1 기판의 일 면에서 하나의 픽셀에 대한 평면도이다. 도 4는 본 발명의 일 실시예에 따른 표시 장치의 제2 기판의 일 면에서 하나의 픽셀에 대한 평면도이다. 도 5는 도 3의 III-III'에 따른 표시 장치의 단면도이다. 도 6은 도 3의 IV-IV'에 따른 표시 장치의 단면도이다. 한편, 도 3에서는 설명의 편의를 위해 반사층(190)의 도시는 생략하였다.
도 3, 도 5 및 도 6을 참조하면, 제1 기판(110a)의 일 면에 제1 LED(120), 복수의 구동부(DP), 복수의 배선 및 복수의 연결부(180) 중 제1 연결부(181)가 배치된다.
제1 서브 픽셀(SPX1)에 제1 LED(120)가 배치된다. 제1 LED(120)는 제1 n형 반도체층(121), 제1 발광층(122) 및 제1 p형 반도체층(123), 제1 n형 전극(121P), 제1 p형 전극(123P)을 포함한다.
제1 기판(110a)의 일 면에 제1 n형 반도체층(121)이 배치되고, 제1 n형 반도체층(121) 상에 제1 p형 반도체층(123)이 배치된다. 제1 n형 반도체층(121) 및 제1 p형 반도체층(123)은 질화갈륨(GaN)에 n형 및 p형의 불순물을 주입하여 형성된 층일 수 있다. 예를 들어, p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제1 n형 반도체층(121) 및 제1 p형 반도체층(123) 사이에 제1 발광층(122)이 배치된다. 제1 발광층(122)은 제1 n형 반도체층(121) 및 제1 p형 반도체층(123)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 예를 들어, 제1 발광층(122)은 제1 n형 반도체층(121) 및 제1 p형 반도체층(123)으로부터 정공 및 전자를 공급받아 적색의 빛을 발광할 수 있다. 이하에서는 제1 발광층(122)을 포함하는 제1 LED(120)가 적색 LED인 것으로 가정하여 설명하기로 한다.
제1 발광층(122)은 단층 또는 다중 양자우물(Multi-Quantum Well; MQW)구조로 이루어질 수 있고, 예를 들어, 제1 발광층(122)은 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 n형 반도체층(121)의 일부분은 제1 발광층(122)과 제1 p형 반도체층(123)의 외측으로 돌출된다. 제1 발광층(122) 및 제1 p형 반도체층(123)은 제1 n형 반도체층(121)의 상면을 노출시키도록 제1 n형 반도체층(121)보다 작은 면적을 가질 수 있다. 제1 n형 반도체층(121)은 제1 n형 전극(121P)과 전기적으로 연결되기 위해 제1 발광층(122) 및 제1 p형 반도체층(123)으로부터 노출될 수 있다.
제1 n형 반도체층(121), 제1 발광층(122) 및 제1 p형 반도체층(123)을 덮도록 제1 패시베이션층(112)이 배치된다. 제1 패시베이션층(112)은 제1 패시베이션층(112) 하부의 구성을 보호하고, 제1 n형 반도체층(121)과 제1 p형 반도체층(123)의 전기적인 쇼트를 방지하기 위한 절연층이다. 구체적으로, 제1 n형 반도체층(121) 및 제1 p형 반도체층(123)은 서로 다른 전극과 전기적으로 연결되어 제1 발광층(122)으로 전자 및 정공을 공급할 수 있다. 제1 n형 반도체층(121) 또는 제1 p형 반도체층(123)에 전기적으로 연결된 전극이 제1 p형 반도체층(123) 또는 제1 n형 반도체층(121)에까지 접하게 되는 경우, 전기적인 쇼트가 발생할 수 있다. 이에, 제1 n형 반도체층(121) 및 제1 p형 반도체층(123)을 절연시키기 위한 절연층으로 제1 패시베이션층(112)을 배치할 수 있다. 예를 들어, 제1 패시베이션층(112)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 복수의 LED는 수평형(lateral), 수직형(vertical), 플립칩(flip chip) 등 다양한 구조로 형성될 수 있다. 수평형 구조의 LED는 발광층과 발광층의 양측에서 수평으로 배치된 n형 전극 및 p형 전극을 포함한다. 수평형 구조의 LED는 n형 전극을 통해 발광층으로 공급된 전자와, p형 전극을 통해 발광층으로 공급된 정공이 결합하여 광을 발광할 수 있다. 수직형 구조의 LED는 발광층, 발광층 상하에 배치된 n형 전극 및 p형 전극을 포함한다. 수직형 LED 또한 수평형 LED와 마찬가지로, n형 전극 및 p형 전극으로부터 공급된 전자 및 정공의 결합으로 광을 발광할 수 있다. 플립칩 LED는 수평형 LED와 실질적으로 동일한 구조이다. 다만, 플립칩 구조의 LED는 금속 와이어와 같은 매개체를 생략하고, 직접 인쇄회로기판 등에 부착될 수 있다. 이하에서는 설명의 편의를 위해, 본 발명의 일 실시예에 따른 표시 장치(100)의 복수의 LED(120, 130, 140) 중 제1 LED(120)는 수평형 구조이고, 제2 LED(130) 및 제3 LED(140)는 플립칩 구조인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
제1 패시베이션층(112) 상에 제1 n형 전극(121P) 및 제1 p형 전극(123P)이 배치된다. 제1 n형 전극(121P)은 제1 n형 반도체층(121)과 전기적으로 연결될 수 있고, 제1 p형 전극(123P)은 제1 p형 반도체층(123)과 전기적으로 연결될 수 있다. 구체적으로, 제1 패시베이션층(112)에 제1 n형 반도체층(121)의 상면의 일부분을 노출시키는 컨택홀이 배치될 수 있고, 제1 n형 전극(121P)은 상기 컨택홀을 통해 제1 n형 반도체층(121)의 상면에 접할 수 있다. 제1 패시베이션층(112)에 제1 p형 반도체층(123)의 상면의 일부분을 노출시키는 컨택홀이 배치될 수 있고, 제1 p형 전극(123P)은 상기 컨택홀을 통해 제1 p형 반도체층(123)의 상면에 접할 수 있다. 따라서, 제1 n형 전극(121P) 및 제1 p형 전극(123P) 각각은 제1 패시베이션층(112)의 컨택홀을 통해 제1 n형 반도체층(121) 및 제1 p형 반도체층(123)에 접하여 전기적으로 연결될 수 있다.
복수의 서브 픽셀(SPX1, SPX2, SPX3) 각각에 복수의 구동부(DP)가 배치되고, 복수의 서브 픽셀(SPX1, SPX2, SPX3) 간의 경계를 따라 복수의 배선이 배치된다. 복수의 구동부(DP)는 제1 서브 픽셀(SPX1), 제2 서브 픽셀(SPX2) 및 제3 서브 픽셀(SPX3) 각각에 배치되고, 복수의 구동부(DP) 각각은 제1 반도체 소자(150), 제2 반도체 소자(160) 및 커패시터(170)로 이루어진다.
복수의 배선은 복수의 게이트 배선(GL), 복수의 데이터 배선(DL), 복수의 전원 배선(PL) 및 복수의 공통 배선(CL)을 포함하고, 복수의 구동부(DP)를 구동하기 위해 복수의 구동부(DP) 각각에 복수의 배선 각각이 연결된다.
먼저, 제1 서브 픽셀(SPX1)에 배치된 구동부(DP)는 제1 반도체 소자(150), 제2 반도체 소자(160) 및 커패시터(170)를 포함한다.
제1 기판(110a)의 일 면의 제1 서브 픽셀(SPX1)에 제1 반도체 소자(150) 및 제2 반도체 소자(160)가 배치된다. 제1 반도체 소자(150) 및 제2 반도체 소자(160)는 표시 장치의 구동 소자로 사용될 수 있다. 제1 반도체 소자(150) 및 제2 반도체 소자(160)는 예를 들어, 박막 트랜지스터(Thin Film Transistor; TFT), N형 금속 산화막 반도체(N-channel Metal Oxide Semiconductor; NMOS), P형 금속 산화막 반도체(P-channel Metal Oxide Semiconductor; PMOS), 상보성 금속 산화막 반도체(Complementary Metal Oxide Semiconductor; CMOS) 등의 전계 효과 트랜지스터(Field Effect Transistor; FET) 등일 수 있으나, 이에 제한되지 않는다. 이하에서는, 제1 반도체 소자(150) 및 제2 반도체 소자(160)가 전계 효과 트랜지스터 중 n형 금속 산화막 반도체인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
제1 반도체 소자(150)는 제1 게이트 전극(151), 제1 소스 영역(152) 및 제1 드레인 영역(153)을 포함한다.
제1 소스 영역(152) 및 제1 드레인 영역(153)은 서로 이격되어 제1 기판(110a)의 일 면에 배치된다. 제1 소스 영역(152) 및 제1 드레인 영역(153)은 n형 또는 p형의 불순물을 제1 기판(110a)에 도핑하여 형성될 수 있다. 이 경우, 제1 기판(110a)은 p형 또는 n형 기판일 수 있다. 예를 들어, 제1 기판(110a)이 p형 기판인 경우, 제1 소스 영역(152) 및 제1 드레인 영역(153)은 비소(arsenic), 인(phosphorus) 등의 n형 불순물을 주입하여 형성될 수 있고, 제1 기판(110a)이 n형 기판인 경우, 제1 소스 영역(152) 및 제1 드레인 영역(153)은 제1 기판(110a)에 붕소(boron) 등의 p형 불순물을 주입하여 형성될 수 있다. 이하에서는 제1 기판(110a)이 p형 기판이고, 제1 소스 영역(152) 및 제1 드레인 영역(153)에 n형 불순물이 주입된 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
제1 소스 영역(152) 및 제1 드레인 영역(153) 사이에 게이트 절연층(111)이 배치된다. 게이트 절연층(111)은 제1 소스 영역(152) 및 제1 드레인 영역(153)과 제1 게이트 전극(151)을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(111)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(111) 상에 제1 게이트 전극(151)이 배치된다. 제1 게이트 전극(151)은 게이트 배선(GL)과 전기적으로 연결될 수 있다. 게이트 배선(GL)으로부터 제1 게이트 전극(151)에 게이트 전압이 인가되면, 제1 반도체 소자(150)가 턴 온(turn on)될 수 있다. 제1 게이트 전극(151)은 예를 들어, 다결정 실리콘(poly silicon) 또는 몰리브덴(Mo) 등의 도전성 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
이 경우, 제1 반도체 소자(150) 상에 제1 패시베이션층(112)이 배치된다. 제1 패시베이션층(112)은 제1 LED(120)의 제1 n형 반도체층(121), 제1 발광층(122) 및 제1 p형 반도체층(123)과 함께 제1 반도체 소자(150)의 제1 게이트 전극(151), 제1 소스 영역(152) 및 제1 드레인 영역(153)을 덮도록 배치될 수 있다.
제1 패시베이션층(112) 상에 제1 게이트 패드 전극(151P), 제1 소스 패드 전극(152P) 및 제1 드레인 패드 전극(153P)이 배치된다. 제1 게이트 패드 전극(151P), 제1 소스 패드 전극(152P) 및 제1 드레인 패드 전극(153P)은 각각 제1 게이트 전극(151), 제1 소스 영역(152) 및 제1 드레인 영역(153)과 전기적으로 연결될 수 있다.
먼저, 제1 게이트 패드 전극(151P)은 제1 게이트 전극(151)과 게이트 배선(GL)을 전기적으로 연결한다. 제1 게이트 패드 전극(151P)은 게이트 배선(GL)과 일체로 이루어져 제1 게이트 전극(151)에 접할 수 있다.
구체적으로, 제1 패시베이션층(112)에 제1 게이트 전극(151)의 상면을 노출시키는 컨택홀이 배치될 수 있다. 그리고 게이트 배선(GL)으로부터 제1 게이트 전극(151) 측으로 연장된 제1 게이트 패드 전극(151P)은 제1 패시베이션층(112)의 컨택홀을 통해 제1 게이트 전극(151)의 상면과 접할 수 있다. 이에, 게이트 배선(GL)과 제1 게이트 전극(151)은 제1 게이트 패드 전극(151P)을 통해 전기적으로 연결될 수 있다.
제1 소스 패드 전극(152P)은 제1 소스 영역(152)과 데이터 배선(DL)을 전기적으로 연결한다. 구체적으로, 제1 패시베이션층(112)에 제1 소스 영역(152)을 노출시키는 컨택홀이 배치될 수 있다. 그리고 제1 소스 패드 전극(152P)의 일단은 제1 패시베이션층(112)의 컨택홀을 통해 제1 소스 영역(152)과 접할 수 있다. 그리고 제1 소스 패드 전극(152P)의 타단은 데이터 배선(DL) 측으로 연장되어 데이터 배선(DL)과 전기적으로 연결될 수 있다. 따라서, 제1 소스 패드 전극(152P)의 일단은 제1 소스 영역(152)에, 타단은 데이터 배선(DL)에 접하여, 제1 반도체 소자(150)의 제1 소스 영역(152)과 데이터 배선(DL)이 전기적으로 연결될 수 있다.
제1 드레인 패드 전극(153P)은 제1 드레인 영역(153)과 전기적으로 연결될 수 있다. 구체적으로, 제1 패시베이션층(112)에 제1 드레인 영역(153)을 노출시키는 컨택홀이 배치될 수 있다. 그리고 제1 드레인 패드 전극(153P)의 일단은 제1 패시베이션층(112)의 컨택홀을 통해 제1 드레인 영역(153)과 접할 수 있다. 따라서, 제1 드레인 패드 전극(153P)은 제1 패시베이션층(112)의 컨택홀을 통해 제1 드레인 영역(153)과 전기적으로 연결될 수 있다.
이때, 제1 패시베이션층(112) 상에 제1 드레인 패드 전극(153P)으로부터 연장된 제1 커패시터 전극(171)이 배치된다. 제1 커패시터 전극(171)은 후술하게될 유전층(172) 및 제2 커패시터 전극(173)과 함께 커패시터(170)에 포함되는 구성이다.
한편, 제1 드레인 패드 전극(153P) 및 제1 커패시터 전극(171)과 후술하게 될 제2 게이트 패드 전극(161P)을 통해 제1 반도체 소자(150)의 제1 드레인 영역(153)과 제2 반도체 소자(160)의 제2 게이트 전극(161)이 전기적으로 연결될 수 있다. 제1 드레인 패드 전극(153P), 제1 커패시터 전극(171) 및 제2 게이트 패드 전극(161P)은 일체로 이루어질 수 있고, 제1 드레인 패드 전극(153P)과 일체로 이루어진 제2 게이트 패드 전극(161P)이 제2 반도체 소자(160)의 제2 게이트 전극(161)에 접함에 따라, 제1 반도체 소자(150)의 제1 드레인 영역(153)과 제2 반도체 소자(160)의 제2 게이트 전극(161)이 전기적으로 연결될 수 있다. 따라서, 일체로 이루어진 제1 드레인 패드 전극(153P), 제1 커패시터 전극(171) 및 제2 게이트 패드 전극(161P)을 통해 제1 반도체 소자(150)의 제1 드레인 영역(153)과 제2 반도체 소자(160)의 제2 게이트 전극(161)이 전기적으로 연결될 수 있다.
제2 반도체 소자(160)는 제2 게이트 전극(161), 제2 소스 영역(162) 및 제2 드레인 영역(163)을 포함한다.
제2 소스 영역(162) 및 제2 드레인 영역(163)은 서로 이격되어 제1 기판(110a)의 일 면에 배치된다. 제2 소스 영역(162) 및 제2 드레인 영역(163)은 n형 또는 p형의 불순물을 p형 또는 n형 기판에 도핑하여 형성될 수 있다. 상술한 바와 같이, 제1 기판(110a)이 p형 기판이고, 제2 소스 영역(162) 및 제2 드레인 영역(163)에 n형의 불순물이 주입된 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
제2 소스 영역(162)과 제2 드레인 영역(163) 사이에 게이트 절연층(111)이 배치되고, 게이트 절연층(111) 상에 제2 게이트 전극(161)이 배치된다. 제2 게이트 전극(161)은 예를 들어, 다결정 실리콘(poly silicon) 또는 몰리브덴(Mo) 등의 도전성 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 게이트 전극(161)은 제1 반도체 소자(150)의 제1 드레인 영역(153)과 전기적으로 연결된다. 구체적으로, 제2 게이트 패드 전극(161P), 제1 커패시터 전극(171) 및 제1 드레인 패드 전극(153P)을 통해 제1 반도체 소자(150)의 제1 드레인 영역(153)과 전기적으로 연결될 수 있다. 제1 반도체 소자(150)는 제1 드레인 영역(153)을 통해 전기적으로 연결된 제2 반도체 소자(160)에 전압을 전달하여 제2 반도체 소자(160)가 턴 온 또는 턴 오프(turn off) 되도록 제어할 수 있다.
제2 반도체 소자(160) 상에 제1 패시베이션층(112)이 배치되고, 제1 패시베이션층(112) 상에 제2 게이트 패드 전극(161P), 제2 소스 패드 전극(162P) 및 제2 드레인 패드 전극(163P)이 배치된다. 그리고 제2 게이트 패드 전극(161P), 제2 소스 패드 전극(162P) 및 제2 드레인 패드 전극(163P) 각각은 제2 게이트 전극(161), 제2 소스 영역(162) 및 제2 드레인 영역(163)과 전기적으로 연결될 수 있다.
제2 게이트 패드 전극(161P)은 제2 게이트 전극(161)과 제1 반도체 소자(150)의 제1 드레인 영역(153)을 전기적으로 연결한다. 구체적으로, 제1 패시베이션층(112)에 제2 게이트 전극(161)의 상면을 일부분 노출시키는 컨택홀이 배치될 수 있다. 그리고 제2 게이트 패드 전극(161P)은 제1 패시베이션층(112)의 컨택홀을 통해 제2 게이트 전극(161)의 상면과 접할 수 있다. 이 경우, 제2 게이트 패드 전극(161P)은 제1 드레인 패드 전극(153P) 및 제1 커패시터 전극(171)과 일체로 이루어진다. 이에, 제2 게이트 전극(161)은 제2 게이트 패드 전극(161P), 제1 커패시터 전극(171) 및 제1 드레인 패드 전극(153P)을 통해 제1 반도체 소자(150)의 제1 드레인 영역(153)과 전기적으로 연결될 수 있다.
한편, 제2 드레인 패드 전극(163P)은 제1 LED(120)와 전기적으로 연결된다. 제2 드레인 패드 전극(163P)은 제1 LED(120)의 제1 n형 전극(121P)과 일체로 이루어져서, 제2 드레인 영역(163)과 제1 n형 반도체층(121)을 전기적으로 연결할 수 있다. 다만, 제2 드레인 패드 전극(163P)과 제1 n형 전극(121P)은 일체로 이루어지지 않고, 개별적으로 배치될 수도 있으며, 이에 제한되지 않는다.
제1 패시베이션층(112) 상에 게이트 배선(GL) 및 전원 배선(PL)이 배치된다. 게이트 배선(GL)은 게이트 전압을 복수의 서브 픽셀(SPX1, SPX2, SPX3) 각각의 구동부(DP)로 전달한다. 구체적으로, 게이트 배선(GL)은 게이트 전압을 복수의 구동부(DP) 각각의 제1 반도체 소자(150)의 제1 게이트 전극(151)으로 전달한다. 게이트 배선(GL)은 표시 영역(AA)에서 비표시 영역(NA)에까지 연장될 수 있고, 비표시 영역(NA)에 배치된 게이트 드라이버 IC로부터 게이트 전압을 공급받아 게이트 전압을 복수의 구동부(DP) 각각의 제1 반도체 소자(150)의 제1 게이트 전극(151)으로 전달할 수 있다.
전원 배선(PL)은 전원 전압을 복수의 서브 픽셀(SPX1, SPX2, SPX3) 각각의 복수의 LED(120, 130, 140)로 전달한다. 구체적으로, 전원 배선(PL)은 전원 전압을 복수의 LED(120, 130, 140) 각각의 p형 전극(123P, 133P, 143P)으로 전달한다. 전원 배선(PL)은 표시 영역(AA)에서 비표시 영역(NA)에까지 연장될 수 있고, 비표시 영역(NA)에 배치된 구동 IC로부터 전원 전압을 공급받아 전원 전압을 복수의 서브 픽셀(SPX1, SPX2, SPX3)의 복수의 LED(120, 130, 140)로 전달할 수 있다.
한편, 전원 배선(PL)은 제1 LED(120)와 전기적으로 연결된다. 구체적으로, 전원 배선(PL)과 제1 LED(120)의 제1 p형 전극(123P)은 일체로 이루어져, 전원 배선(PL)과 제1 p형 반도체층(123)을 전기적으로 연결할 수 있다. 다만, 전원 배선(PL)과 제1 p형 전극(123P)은 일체로 이루어지지 않고, 개별적으로 형성될 수도 있으며, 이에 제한되지 않는다.
게이트 배선(GL), 전원 배선(PL), 제1 게이트 패드 전극(151P), 제1 소스 패드 전극(152P), 제1 드레인 패드 전극(153P), 제2 게이트 패드 전극(161P), 제2 소스 패드 전극(162P), 제2 드레인 패드 전극(163P) 및 제1 커패시터 전극(171) 상에 제2 패시베이션층(113)이 배치된다. 제2 패시베이션층(113)은 제2 패시베이션층(113) 하부의 구성을 보호 및 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 제2 패시베이션층(113)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 패시베이션층(113) 상에 데이터 배선(DL) 및 공통 배선(CL)이 배치된다.
데이터 배선(DL)은 데이터 전압을 복수의 서브 픽셀(SPX1, SPX2, SPX3) 각각의 구동부(DP)로 전달한다. 구체적으로, 데이터 배선(DL)은 데이터 전압을 복수의 구동부(DP) 각각의 제1 반도체 소자(150)의 제1 소스 영역(152)으로 전달한다. 데이터 배선(DL)은 표시 영역(AA)에서 비표시 영역(NA)에까지 연장될 수 있고, 비표시 영역(NA)에 배치된 데이터 드라이버 IC로부터 데이터 전압을 공급받아 데이터 전압을 복수의 구동부(DP) 각각의 제1 반도체 소자(150)의 제1 소스 영역(152)으로 전달할 수 있다.
공통 배선(CL)은 공통 전압을 복수의 서브 픽셀(SPX1, SPX2, SPX3) 각각의 구동부(DP)로 전달한다. 구체적으로, 공통 배선(CL)은 표시 영역(AA)에서부터 비표시 영역(NA)에까지 연장될 수 있고, 비표시 영역(NA)에 배치된 구동 IC로부터 공통 전압을 복수의 구동부(DP) 각각의 제2 커패시터 전극(172) 및 제2 반도체 소자(160)의 제2 소스 영역(162)으로 전달할 수 있다.
제2 패시베이션층(113) 상에서 제1 커패시터 전극(171)에 중첩하도록 제2 커패시터 전극(172)이 배치되고, 제1 커패시터 전극(171)과 제2 커패시터 전극(173) 사이에 유전층(172)이 배치된다. 제1 커패시터 전극(171)과 제2 커패시터 전극(173)은 유전층(172)을 사이에 두고 서로 중첩하여 커패시터(170)를 이룰 수 있다. 커패시터(170)는 데이터 전압을 저장하여 게이트 배선(GL)에 다음 게이트 전압이 인가될 때까지, 복수의 LED(120, 130, 140)가 동일한 상태를 유지하도록 할 수 있다.
제2 패시베이션층(113)에 제1 커패시터 전극(171)을 노출시키는 컨택홀이 배치될 수 있다. 그리고 제2 패시베이션층(113)의 컨택홀을 채우도록 유전층(172)이 배치될 수 있다. 유전층(172)은 제1 커패시터 전극(171)과 제2 커패시터 전극(173)을 절연시킬 수 있고, 커패시터(170)의 축전 용량을 향상시킬 수 있다. 구체적으로, 유전층(172)의 유전율은 커패시터(170)의 축전 용량과 비례할 수 있으므로, 유전층(172)은 유전 상수가 큰 고유전율의 물질로 이루어져 커패시터(170)의 축전 용량을 향상시킬 수 있다. 다만, 유전층(172)은 생략될 수도 있으며, 유전층(172) 대신 제2 패시베이션층(113)이 제1 커패시터 전극(171)과 제2 커패시터 전극(173)을 절연시키며 커패시터(170)를 이루도록 하는 유전층(172)으로 기능할 수도 있다.
유전층(172) 상에 제1 커패시터 전극(171)과 중첩하도록 제2 커패시터 전극(173)이 배치된다. 제2 커패시터 전극(173)은 공통 배선(CL)과 전기적으로 연결될 수 있다. 예를 들어, 제2 커패시터 전극(173)은 공통 배선(CL)으로부터 제1 커패시터 전극(171) 측으로 연장될 수 있고, 제2 커패시터 전극(173)과 공통 배선(CL)은 일체로 이루어질 수 있다.
이 경우, 제2 커패시터 전극(173)은 제2 반도체 소자(160)의 제2 소스 영역(162) 측으로 연장되어, 제2 소스 영역(162)과 전기적으로 연결될 수 있다. 구체적으로, 제2 커패시터 전극(173)은 제2 소스 영역(162) 측으로 연장되어, 제2 소스 영역(162)과 전기적으로 연결된 제2 소스 패드 전극(162P)에 접할 수 있다. 따라서, 공통 배선(CL)과 일체로 이루어진 제2 커패시터 전극(173)은 제2 소스 패드 전극(162P)을 통해 제2 반도체 소자(160)의 제2 소스 영역(162)과 전기적으로 연결될 수 있다.
제2 커패시터 전극(173), 공통 배선(CL) 및 데이터 배선(DL) 상에 제1 보호층(114)이 배치된다. 제1 보호층(114)은 상술한 바와 같이, 제1 기판(110a)의 일 면의 복수의 제1 LED(120), 복수의 구동부(DP) 및 복수의 배선을 보호하기 위한 층이다. 그리고 제1 보호층(114) 상에 충진 부재(117), 제2 보호층(116) 및 제2 기판(110b)이 배치된다.
한편, 도 3 및 도 5에서는 복수의 구동부(DP) 각각이 제1 반도체 소자(150), 제2 반도체 소자(160) 및 커패시터(170)를 포함하는 것으로 도시하였으나, 복수의 구동부(DP) 각각의 반도체 소자와 커패시터의 개수 및 배치는 이에 제한되지 않는다.
한편, 도 3을 참조하면, 제2 서브 픽셀(SPX2) 및 제3 서브 픽셀(SPX3) 각각에는 복수의 연결부(180)가 배치된다. 복수의 연결부(180)는 제1 기판(110a)의 일 면의 복수의 구동부(DP) 및 복수의 배선과, 제2 기판(110b)의 일 면의 제2 LED(130) 및 제3 LED(140)를 전기적으로 연결하기 위한 구성으로, 도 4 및 도 6을 참조하여 상세히 설명하기로 한다.
도 4 및 도 6을 참조하면, 제2 기판(110b)의 일 면에 제2 LED(130), 제3 LED(140) 및 복수의 연결부(180)의 제2 연결부(182)가 배치된다.
먼저, 제2 기판(110b)의 일 면의 제2 서브 픽셀(SPX2)에 제2 LED(130)가 배치된다. 제2 LED(130)는 제2 n형 반도체층(131), 제2 발광층(132), 제2 p형 반도체층(133), 제2 n형 전극(131P) 및 제2 p형 전극(133P)을 포함한다.
제2 기판(110b)의 일 면에 제2 n형 반도체층(131)이 배치되고, 제2 n형 반도체층(131) 상에 제2 p형 반도체층(133)이 배치된다. 제2 n형 반도체층(131) 및 제2 p형 반도체층(133)은 질화갈륨에 n형 및 p형의 불순물을 주입하여 형성된 층이다.
그리고 제2 n형 반도체층(131)과 제2 p형 반도체층(133) 사이에 제2 발광층(132)이 배치된다. 제2 발광층(132)은 제2 n형 반도체층(131) 및 제2 p형 반도체층(133)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 예를 들어, 제2 발광층(132)은 제2 n형 반도체층(131) 및 제2 p형 반도체층(133)으로부터 정공 및 전자를 공급받아 청색 또는 녹색 빛을 발광할 수 있다.
제2 n형 반도체층(131), 제2 발광층(132) 및 제2 p형 반도체층(133)을 덮도록 제3 패시베이션층(115)이 배치된다. 제3 패시베이션층(115)은 제3 패시베이션층(115) 하부의 구성을 보호하고, 제2 n형 반도체층(131)과 제2 p형 반도체층(133)의 전기적인 쇼트를 방지하기 위한 절연층이다. 예를 들어, 제3 패시베이션층(115)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 패시베이션층(115) 상에 제2 n형 전극(131P) 및 제2 p형 전극(133P)이 배치된다. 제2 n형 전극(131P)은 제2 n형 반도체층(131)과 전기적으로 연결될 수 있고, 제2 p형 전극(133P)은 제2 p형 반도체층(133)과 전기적으로 연결될 수 있다. 구체적으로, 제3 패시베이션층(115)에 제2 n형 반도체층(131)의 상면의 일부분을 노출시키는 컨택홀이 배치될 수 있고, 제2 n형 전극(131P)은 상기 컨택홀을 통해 제2 n형 반도체층(131)의 상면에 접할 수 있다. 제3 패시베이션층(115)에 제2 p형 반도체층(133)의 상면의 일부분을 노출시키는 컨택홀이 배치될 수 있고, 제2 p형 전극(133P)은 상기 컨택홀을 통해 제2 p형 반도체층(133)의 상면에 접할 수 있다. 따라서, 제2 n형 전극(131P) 및 제2 p형 전극(133P) 각각은 제3 패시베이션층(115)의 컨택홀을 통해 제2 n형 반도체층(131) 및 제2 p형 반도체층(133)에 접하여 전기적으로 연결될 수 있다.
제2 기판(110b)의 일 면의 제3 서브 픽셀(SPX3)에 제3 LED(140)가 배치된다. 제3 LED(140)는 제3 n형 반도체층(141), 제3 발광층(142), 제3 p형 반도체층(143), 제3 n형 전극(141P) 및 제3 p형 전극(143P)을 포함한다.
제2 기판(110b)의 일 면에 제3 n형 반도체층(141)이 배치되고, 제3 n형 반도체층(141) 상에 제3 p형 반도체층(143)이 배치된다. 제3 n형 반도체층(141) 및 제3 p형 반도체층(143)은 질화갈륨에 n형 및 p형의 불순물을 주입하여 형성된 층이다.
그리고 제3 n형 반도체층(141)과 제3 p형 반도체층(143) 사이에 제3 발광층(142)이 배치된다. 제3 발광층(142)은 제3 n형 반도체층(141) 및 제3 p형 반도체층(143)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 예를 들어, 제3 발광층(142)은 제3 n형 반도체층(141) 및 제3 p형 반도체층(143)으로부터 정공 및 전자를 공급받아 녹색 또는 청색 빛을 발광할 수 있다.
이하에서는 제2 발광층(132)을 포함하는 제2 LED(130)가 청색 LED이고, 제3 발광층(142)을 포함하는 제3 LED(140)가 녹색 LED인 것으로 가정하여 설명하기로 하나, 제2 LED(130)가 녹색 LED이고, 제3 LED(140)가 청색 LED일 수 있으며, 이에 제한되지 않는다.
제3 n형 반도체층(141), 제3 발광층(142) 및 제3 p형 반도체층(143)을 덮도록 제3 패시베이션층(115)이 배치된다. 그리고 제3 패시베이션층(115) 상에 제3 n형 전극(141P) 및 제3 p형 전극(143P)이 배치된다. 제3 n형 전극(141P)은 제3 n형 반도체층(141)과 전기적으로 연결될 수 있고, 제3 p형 전극(143P)은 제3 p형 반도체층(143)과 전기적으로 연결될 수 있다. 구체적으로, 제3 패시베이션층(115)에 제3 n형 반도체층(141)의 상면의 일부분을 노출시키는 컨택홀이 배치될 수 있고, 제3 n형 전극(141P)은 상기 컨택홀을 통해 제3 n형 반도체층(141)의 상면에 접할 수 있다. 제3 패시베이션층(115)에 제3 p형 반도체층(143)의 상면의 일부분을 노출시키는 컨택홀이 배치될 수 있고, 제3 p형 전극(143P)은 상기 컨택홀을 통해 제3 p형 반도체층(143)의 상면에 접할 수 있다. 따라서, 제3 n형 전극(141P) 및 제3 p형 전극(143P) 각각은 제3 패시베이션층(115)의 컨택홀을 통해 제3 n형 반도체층(141) 및 제3 p형 반도체층(143)에 접하여 전기적으로 연결될 수 있다.
복수의 제2 LED(130) 및 복수의 제3 LED(140)를 덮도록 제2 기판(110b)의 일 면 상에 제2 보호층(116)이 배치된다. 제2 보호층(116)은 상술한 바와 같이, 제2 기판(110b)의 일 면의 복수의 제2 LED(130) 및 복수의 제3 LED(140)를 보호하기 위한 층이다.
제1 보호층(114) 및 제2 보호층(116) 상에 복수의 연결부(180)가 배치된다. 복수의 연결부(180)는 제1 연결부(181) 및 제2 연결부(182)를 포함한다. 제1 연결부(181)는 제1 보호층(114) 상에 배치되어 제1 기판(110a)의 복수의 구동부(DP) 및 복수의 배선에 연결되고, 제2 연결부(182)는 제2 보호층(116) 상에 배치되어 제2 기판(110b)의 제2 LED(130) 및 제3 LED(140)에 연결된다.
도 6을 참조하면, 제1 연결부(181)는 제1 기판(110a)의 일 면의 복수의 구동부(DP) 및 복수의 배선에 전기적으로 연결된다. 구체적으로, 제1 기판(110a)의 일 면의 제1 보호층(114)에 복수의 전원 배선(PL), 제2 서브 픽셀(SPX2)에 배치된 구동부(DP)의 제2 드레인 패드 전극(163P) 및 제3 서브 픽셀(SPX3)에 배치된 구동부(DP)의 제2 드레인 패드 전극(163P)을 노출시키는 컨택홀이 배치될 수 있고, 제1 연결부(181)는 상기 컨택홀을 통해 복수의 전원 배선(PL), 제2 서브 픽셀(SPX2) 및 제3 서브 픽셀(SPX3)의 제2 드레인 패드 전극(163P)의 상면에 접할 수 있다. 따라서, 제1 보호층(114)의 상면에 배치된 제1 연결부(181)는 제1 보호층(114)의 컨택홀을 통해 복수의 전원 배선(PL), 제2 서브 픽셀(SPX2)과 제3 서브 픽셀(SPX3)의 제2 드레인 패드 전극(163P)과 전기적으로 연결될 수 있다.
도 4 및 도 6을 참조하면, 제2 연결부(182)는 제2 기판(110b)의 일 면의 제2 LED(130) 및 제3 LED(140)에 전기적으로 연결된다. 구체적으로, 제2 기판(110b)의 일 면의 제2 LED(130) 및 제3 LED(140)를 덮는 제2 보호층(116)에 제2 LED(130)의 제2 n형 전극(131P) 및 제2 p형 전극(133P), 제3 LED(140)의 제3 n형 전극(141P) 및 제3 p형 전극(143P)을 노출시키는 컨택홀이 배치될 수 있다. 그리고 제2 연결부(182)는 상기 컨택홀을 통해 제2 LED(130)의 제2 n형 전극(131P) 및 제2 p형 전극(133P), 제3 LED(140)의 제3 n형 전극(141P) 및 제3 p형 전극(143P)의 상면에 접할 수 있다. 따라서, 제2 보호층(116)의 상면에 배치된 제2 연결부(182)는 제2 보호층(116)의 컨택홀을 통해 제2 LED(130) 및 제3 LED(140)와 전기적으로 연결될 수 있다.
도 6을 참조하면, 제1 기판(110a)의 제1 연결부(181)와 제2 기판(110b)의 제2 연결부(182)는 전기적으로 연결된다. 구체적으로, 제1 기판(110a)의 일 면과 제2 기판(110b)의 일 면이 서로 대향되도록 배치된다. 그리고 제1 기판(110a)의 일 면 상에 배치된 제1 연결부(181)와 제2 기판(110b)의 일 면 상에 배치된 제2 연결부(182)는 서로 접할 수 있다. 이때, 제1 연결부(181)와 제2 연결부(182)는 도전볼 또는 유테틱 본딩(Eutectic bonding) 방식을 통해 접한 상태로 고정될 수 있다.
예를 들어, 도전볼을 사용하는 경우, 제1 보호층(114)과 제2 보호층(116) 사이 전체에 도전볼을 배치하지 않고, 제1 연결부(181)와 제2 연결부(182) 사이에만 도전볼을 배치하여 제1 연결부(181)와 제2 연결부(182)를 전기적으로 연결할 수 있다. 이 경우, 제1 연결부(181)와 제2 연결부(182)와 중첩하지 않는 제1 보호층(114)과 제2 보호층(116) 사이의 다른 영역에 도전볼을 배치하는 경우, 제1 기판(110a)의 제1 LED(120)로부터 광의 출광을 방해할 수 있으므로, 제1 연결부(181) 및 제2 연결부(182) 사이에만 도전볼을 선택적으로 배치할 수 있다.
예를 들어, 유테틱 본딩 방식을 사용하는 경우, 별도의 접착물을 도포할 필요 없이 고온에서 제1 연결부(181)와 제2 연결부(182)를 열압착하여 제1 연결부(181)와 제2 연결부(182)를 접합할 수 있다. 이 경우, 제1 연결부(181)와 제2 연결부(182)는 유테틱 본딩을 위해 유테틱 메탈(Eutectic metal)로 이루어질 수 있으며, 예를 들어, 주석(Sn), 인듐(In), 아연(Zn), 납(Pb), 니켈(Ni), 금(Au), 백금(Pt), 구리(Cu) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 연결부(181) 중 전원 배선(PL)에 연결된 제1 연결부(181)와 제2 연결부(182) 중 제2 LED(130)의 제2 p형 전극(133P) 및 제3 LED(140)의 제3 p형 전극(143P)에 연결된 제2 연결부(182)가 서로 접할 수 있다. 이에, 전원 배선(PL)은 제1 연결부(181) 및 제2 연결부(182)를 통해 제2 LED(130)의 제2 p형 전극(133P) 및 제2 p형 반도체층(133)과 전기적으로 연결될 수 있다. 전원 배선(PL)은 제1 연결부(181) 및 제2 연결부(182)를 통해 제3 LED(140)의 제3 p형 전극(143P) 및 제3 p형 반도체층(143)과 전기적으로 연결될 수 있다.
제1 연결부(181) 중 제2 서브 픽셀(SPX2) 및 제3 서브 픽셀(SPX3)의 제2 드레인 패드 전극(163P)에 연결된 제1 연결부(181)와 제2 연결부(182) 중 제2 서브 픽셀(SPX2) 및 제3 서브 픽셀(SPX3)의 제2 n형 전극(131P) 및 제3 n형 전극(141P)에 연결된 제2 연결부(182)가 서로 접할 수 있다. 이에, 제2 서브 픽셀(SPX2)의 제2 반도체 소자(160)는 제1 연결부(181) 및 제2 연결부(182)를 통해 제2 LED(130)의 제2 n형 전극(131P) 및 제2 n형 반도체층(131)과 전기적으로 연결될 수 있다. 제3 서브 픽셀(SPX3)의 제2 반도체 소자(160)는 제1 연결부(181) 및 제2 연결부(182)를 통해 제3 LED(140)의 제3 n형 전극(141P) 및 제3 n형 반도체층(141)과 전기적으로 연결될 수 있다. 따라서, 제2 기판(110b)의 제2 LED(130) 및 제3 LED(140)는 제1 기판(110a)의 전원 배선(PL)과 복수의 구동부(DP)의 제2 반도체 소자(160)에 전기적으로 연결되어 광을 발광할 수 있다.
제1 보호층(114)과 제2 보호층(116) 사이에 반사층(190)이 배치된다. 구체적으로, 복수의 서브 픽셀(SPX1, SPX2, SPX3) 중 제2 기판(110b)의 일 면에 LED(120, 130, 140)가 배치된 서브 픽셀(SPX1, SPX2, SPX3)에만 중첩하도록 반사층(190)이 배치될 수 있다. 예를 들어, 제2 기판(110b)의 일 면의 제2 서브 픽셀(SPX2)과 제3 서브 픽셀(SPX3)에 각각 제2 LED(130) 및 제3 LED(140)가 배치되는 경우, 제2 서브 픽셀(SPX2) 및 제3 서브 픽셀(SPX3)에만 중첩하도록 반사층(190)이 배치될 수 있다. 제2 서브 픽셀(SPX2)과 제3 서브 픽셀(SPX3)에 배치된 반사층(190)은 제2 기판(110b)의 제2 LED(130) 및 제3 LED(140)와 중첩할 수 있다.
반면, 반사층(190)이 복수의 서브 픽셀(SPX1, SPX2, SPX3) 중 제1 기판(110a)의 일 면에 복수의 LED(120, 130, 140)가 배치된 서브 픽셀(SPX1, SPX2, SPX3)에만 중첩하도록 배치되는 경우, 반사층(190)은 제1 기판(110a)의 일 면의 복수의 LED(120, 130, 140)로부터 발광된 광이 제2 기판(110b)을 통해 방출되지 못하도록 방해할 수 있다. 따라서, 반사층(190)은 제1 기판(110a)의 일 면에 배치된 복수의 LED(120, 130, 140)에 중첩하지 않고, 제2 기판(110b)의 일 면에 배치된 복수의 LED(120, 130, 140)에만 중첩하도록 배치될 수 있다.
한편, 복수의 LED(120, 130, 140) 각각에서 발광된 광은 제2 기판(110b)을 통해 방출될 수 있다. 이에, 제2 기판(110b)은 투명 기판으로 이루어질 수 있다. 그리고 제1 보호층(114) 상에서 제2 LED(130)와 제3 LED(140)에 중첩하도록 배치된 반사층(190)은 제2 LED(130) 및 제3 LED(140)로부터 발광된 광 중 제1 기판(110a) 측으로 향하는 광을 제2 기판(110b) 측으로 반사시켜 광 효율을 높일 수 있다. 이에, 제1 보호층(114) 상에 반사층(190)을 배치하여, 제1 보호층(114) 상의 제2 LED(130)와 제3 LED(140)의 하부로 방출된 광을 다시 제2 기판(110b)의 일 면 측으로, 즉, 제2 기판(110b)의 일 면의 반대 면으로 반사시켜 광 효율을 향상시킬 수 있다. 반사층(190)은 반사율이 높은 비전도성 물질로 이루어질 수 있으며, 예를 들어, 반사층(190)은 분산된 브래그 반사체(Distributed Bragg Reflector), 산화티타늄(TiO2)일 수 있으나, 이에 제한되지 않는다.
한편, 도면에 도시되지는 않았으나, 제2 기판(110b)에서, 제1 서브 픽셀(SPX1), 제2 서브 픽셀(SPX2) 및 제3 서브 픽셀(SPX3)의 경계를 따라 블랙 매트릭스가 더 배치될 수도 있다. 예를 들어, 제2 기판(110b)의 제2 보호층(116) 내에서, 제1 서브 픽셀(SPX1), 제2 서브 픽셀(SPX2) 및 제3 서브 픽셀(SPX3) 각각의 경계에 블랙 매트릭스가 배치되어 복수의 LED(120, 130, 140) 각각으로부터 발광된 광의 혼색을 최소화할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)는 복수의 제1 LED(120)가 성장된 제1 기판(110a)과 복수의 제2 LED(130) 및 복수의 제3 LED(140)가 성장된 제2 기판(110b)을 합착하여 표시 장치(100)를 구현할 수 있다. 제1 기판(110a)의 일 면에 제1 LED(120)가 배치되고, 제2 기판(110b)의 일 면에 제2 LED(130) 및 제3 LED(140)가 배치된다. 그리고 제1 기판(110a)의 일 면에 제1 LED(120), 제2 LED(130) 및 제3 LED(140)를 구동하기 위한 복수의 구동부(DP)가 배치된다. 제2 기판(110b)의 일 면에 복수의 제2 LED(130) 및 복수의 제3 LED(140)가 배치된다. 그리고 제1 기판(110a)의 일 면이 제2 기판(110b)의 일 면에 대향되도록 배치하여, 제1 기판(110a) 일 면의 복수의 구동부(DP) 중 일부의 구동부(DP) 및 복수의 전원 배선(PL) 중 일부의 전원 배선(PL)을 제2 기판(110b) 일 면의 제2 LED(130) 및 제3 LED(140)에 전기적으로 연결할 수 있다. 이에, 서로 다른 기판에 배치된 복수의 LED(120, 130, 140)와 복수의 구동부(DP) 및 복수의 배선을 전기적으로 연결하여 하나의 표시 장치(100)를 구현할 수 있다. 따라서, 서로 다른 기판에 배치된 복수의 LED(120, 130, 140)를 다른 기판으로 전사하는 대신, 제1 기판(110a)과 제2 기판(110b)을 대향하도록 배치시켜 비전사 방식으로 복수의 LED(120, 130, 140)를 복수의 구동부(DP) 및 복수의 배선과 연결할 수 있다.
이하에서는 도 7a 내지 도 7o를 참조하여 본 발명의 일 실시예에 따른 표시 장치(100) 및 표시 장치(100)의 제조 방법을 상세히 설명하기로 한다.
도 7a 내지 도 7o는 본 발명의 일 실시예에 따른 표시 장치 및 표시 장치의 제조 방법을 설명하기 위한 개략적인 공정도들이다. 도 7a 내지 도 7e는 제1 기판(110a)의 일 면의 제1 서브 픽셀(SPX1)에서 제1 LED(120), 복수의 구동부(DP) 및 복수의 배선을 형성하는 과정을 설명하기 위한 개략적인 단면도이다. 도 7f 내지 도 7h는 제1 기판(110a)의 일 면의 제2 서브 픽셀(SPX2)에서 제1 연결부(181)를 형성하는 과정을 설명하기 위한 개략적인 단면도이다. 도 7i 내지 도 7m은 제2 기판(110b)의 일 면에 제2 LED(130) 및 제3 LED(140)를 형성하는 과정을 설명하기 위한 개략적인 단면도이다. 도 7n 및 도 7o는 제1 기판(110a)과 제2 기판(110b)의 합착 과정을 설명하기 위한 개략적인 단면도이다.
도 7a 내지 도 7o를 참조하여 제1 기판(110a) 일 면의 제1 서브 픽셀(SPX1)에서 제1 LED(120)와 복수의 구동부(DP) 및 복수의 배선을 형성하는 과정을 설명하기로 한다.
도 7a를 참조하면, 제1 기판(110a)의 일 면 전체에 제1 에피층(120m)을 형성한다.
제1 에피층(120m)은 제1 기판(110a)의 복수의 제1 LED(120)를 형성하기 위한 것으로, 복수의 제1 LED(120)의 제1 n형 반도체층(121), 제1 발광층(122) 및 제1 p형 반도체층(123) 각각을 이루는 물질이 순차적으로 적층된 구조를 가질 수 있다. 예를 들어, 제1 에피층(120m)은 제1 n형 반도체 물질층(121m), 제1 발광 물질층(122m) 및 제1 p형 반도체 물질층(123m)으로 이루어질 수 있다.
이 경우, 제1 에피층(120m)의 제1 n형 반도체 물질층(121m), 제1 발광 물질층(122m) 및 제1 p형 반도체 물질층(123m)은 유기 금속 화학 증착법(Metal Organic Chemical Vapor Depositon; MOCVD) 또는 스퍼터링 등의 방식으로 제1 기판(110a)의 일 면에 성장될 수 있으나, 제1 에피층(120m)의 성장 방식은 이에 제한되지 않는다.
한편, 제1 LED(120)는 상술한 바와 같이 적색 광을 발광하는 적색 LED이다. 그리고 제1 LED(120)의 제1 발광층(122)을 이루는 물질인 제1 발광 물질층(122m)은 적색 광을 발광하도록 구성된다. 이 경우, 제1 발광 물질층(122m)을 포함하는 제1 에피층(120m)의 성장 효율은 제1 기판(110a)의 종류에 따라 달라질 수 있다.
예를 들어, 제1 기판(110a)이 사파이어 기판인 경우, 제1 기판(110a) 상에서는 적색 광을 발광하도록 구성된 제1 발광 물질층(122m)을 포함하는 제1 에피층(120m)을 성장시키기 어려울 수 있다. 반면, 제1 기판(110a)이 갈륨 비소 기판 또는 갈륨 인 기판인 경우, 제1 기판(110a) 상에서는 적색 광을 발광하도록 구성된 제1 발광 물질층(122m)을 포함하는 제1 에피층(120m)을 효율적으로 성장시킬 수 있다. 따라서, 제1 LED(120)가 적색 광을 발광하는 적색 LED이므로, 제1 기판(110a)은 적색 LED를 효율적으로 성장시킬 수 있는 갈륨 비소 기판 또는 갈륨 인 기판 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
이 경우, 복수의 LED(120, 130, 140)에서 발광된 광은 제1 기판(110a)이 아닌 제2 기판(110b)을 향해 방출될 수 있다. 이에, 제1 기판(110a)은 복수의 LED로부터의 광이 제1 기판(110a)을 통해 방출되지 않도록 불투명 기판으로 이루어질 수 있다.
도 7b를 참조하면, 제1 에피층(120m)을 식각하여 제1 LED(120)의 제1 n형 반도체층(121), 제1 발광층(122) 및 제1 p형 반도체층(123)을 형성하고, 제1 반도체 소자(150)의 제1 게이트 전극(151) 및 제2 반도체 소자(160)의 제2 게이트 전극(161)을 형성한다.
먼저, 제1 에피층(120m)의 최상단의 제1 p형 반도체 물질층(123m)을 식각할 수 있다. 예를 들어, 제1 LED(120)의 제1 p형 반도체 물질층(123m)에 중첩하는 영역에서만 제1 p형 반도체 물질층(123m)을 남기고, 이외의 영역에서 제1 p형 반도체 물질층(123m)을 식각할 수 있다. 따라서, 제1 p형 반도체 물질층(123m)으로 이루어진 제1 p형 반도체층(123)을 형성할 수 있다.
이어서, 제1 p형 반도체 물질층(123m)의 식각 후, 제1 발광 물질층(122m)을 식각할 수 있다. 예를 들어, 제1 p형 반도체층(123)에 중첩하는 영역에서만 제1 발광 물질층(122m)을 남기고, 이외의 영역에서 제1 발광 물질층(122m)을 식각할 수 있다. 따라서, 제1 발광 물질층(122m)으로 이루어진 제1 발광층(122)을 형성할 수 있다.
이어서, 제1 p형 반도체 물질층(123m) 및 제1 발광 물질층(122m)의 식각 후 제1 p형 반도체층(123) 및 제1 발광층(122)으로부터 노출된 제1 n형 반도체 물질층(121m)의 일 부분을 선택적으로 식각할 수 있다. 예를 들어, 제1 p형 반도체층(123) 및 제1 발광층(122)과 중첩하는 제1 n형 반도체 물질층(121m) 및 제1 p형 반도체층(123) 및 제1 발광층(122)의 외측으로 돌출된 일부의 제1 n형 반도체 물질층(121m)만을 남기고 제1 n형 반도체 물질층(121m)을 식각할 수 있다. 따라서, 제1 p형 반도체층(123) 및 제1 발광층(122)의 외측으로 일 부분이 돌출된 제1 n형 반도체층(121)을 형성할 수 있다.
이어서, 제1 n형 반도체층(121), 제1 발광층(122) 및 제1 p형 반도체층(123)을 덮도록 게이트 절연 물질층(111m) 및 게이트 전극 물질층(Gm)을 순차적으로 형성한다.
게이트 절연 물질층(111m)은 게이트 절연층(111)을 이루는 물질로, 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 전극 물질층(Gm)은 복수의 구동부(DP) 각각의 제1 반도체 소자(150)의 제1 게이트 전극(151) 및 제2 반도체 소자(160)의 제2 게이트 전극(161)을 이루는 물질로, 예를 들어, 다결정 실리콘(poly silicon) 또는 몰리브덴(Mo) 등의 도전성 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
도 7c를 참조하면, 게이트 전극 물질층(Gm) 및 게이트 절연 물질층(111m)을 식각하여 제1 게이트 전극(151), 제2 게이트 전극(161) 및 게이트 절연층(111)을 형성하고, 제1 소스 영역(152) 및 제1 드레인 영역(153), 제2 소스 영역(162) 및 제2 드레인 영역(163)을 형성한다.
먼저, 게이트 전극 물질층(Gm)을 식각하여 제1 게이트 전극(151) 및 제2 게이트 전극(161)을 형성할 수 있다.
이어서, 제1 게이트 전극(151) 및 제2 게이트 전극(161)에 중첩하는 영역을 제외한 영역에서 게이트 절연 물질층(111m)을 식각하여 게이트 절연층(111)을 형성할 수 있다. 제1 게이트 전극(151) 및 제2 게이트 전극(161) 하부에만 게이트 절연 물질층(111m)을 남기고, 나머지 영역에서 게이트 절연 물질층(111m)을 식각하여 게이트 절연층(111)을 형성할 수 있다.
이어서, 제1 소스 영역(152) 및 제1 드레인 영역(153), 제2 소스 영역(162) 및 제2 드레인 영역(163)을 형성할 수 있다. 구체적으로, 제1 소스 영역(152), 제1 드레인 영역(153), 제2 소스 영역(162) 및 제2 드레인 영역(163)에 중첩하는 영역을 제외하고 포토 레지스트를 형성할 수 있다. 그리고 포토 레지스트로부터 노출된 영역에 n형 또는 p형의 불순물을 주입할 수 있다. 마지막으로, n형 또는 p형의 불순물 주입 후 전기적 활성화를 위해 어닐링 공정을 수행할 수 있다. 따라서, 포토 레지스트를 형성하여 제1 소스 영역(152), 제1 드레인 영역(153), 제2 소스 영역(162) 및 제2 드레인 영역(163)에 n형 또는 p형의 불순물을 주입할 수 있다.
따라서, 제1 게이트 전극(151), 제1 소스 영역(152) 및 제1 드레인 영역(153)으로 이루어진 제1 반도체 소자(150)와 제2 게이트 전극(161), 제2 소스 영역(162) 및 제2 드레인 영역(163)으로 이루어진 제2 반도체 소자(160)의 형성을 완료할 수 있다.
한편, 제1 기판(110a)의 종류에 따라 제1 반도체 소자(150)의 제1 소스 영역(152) 및 제1 드레인 영역(153)과 제2 반도체 소자(160)의 제2 소스 영역(162) 및 제2 드레인 영역(163)을 제1 기판(110a)에 바로 형성할 수도 있지만, 제1 LED(120)의 제1 n형 반도체 물질층(121m) 상에 형성할 수도 있다.
예를 들어, 제1 기판(110a)이 갈륨 비소 기판인 경우, 갈륨 비소 기판에는 n형 또는 p형의 불순물을 주입이 제대로 이루어지지 않을 수 있고, 제1 소스 영역(152), 제1 드레인 영역(153), 제2 소스 영역(162), 제2 드레인 영역(163)의 결함이 발생할 수 있다. 이에, 갈륨 비소 기판에 n형 또는 p형의 불순물을 주입하여 형성된 제1 반도체 소자(150) 및 제2 반도체 소자(160)의 신뢰성이 낮을 수 있다. 이에, 제1 n형 반도체 물질층(121m)을 식각할 때, 제1 반도체 소자(150) 및 제2 반도체 소자(160)가 형성될 영역에 제1 n형 반도체 물질층(121m)을 남길 수 있다. 그리고 제1 n형 반도체 물질층(121m)에 p형의 불순물을 주입하여 결함 가능성이 낮은 제1 소스 영역(152), 제1 드레인 영역(153), 제2 소스 영역(162) 및 제2 드레인 영역(163)을 형성할 수 있다. 다만, 제1 기판(110a)의 종류에 따라 제1 반도체 소자(150) 및 제2 반도체 소자(160)의 설계 및 종류 또한 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
도 7d를 참조하면, 제1 반도체 소자(150), 제2 반도체 소자(160) 및 제1 LED(120)의 제1 n형 반도체층(121), 제1 발광층(122) 및 제1 p형 반도체층(123) 상에 제1 패시베이션층(112)을 형성한다.
제1 반도체 소자(150), 제2 반도체 소자(160) 및 제1 LED(120)를 덮도록 제1 패시베이션 물질층을 형성할 수 있다.
이어서, 제1 반도체 소자(150), 제2 반도체 소자(160) 및 제1 LED(120)를 덮도록 형성된 제1 패시베이션 물질층을 식각하여 컨택홀을 형성할 수 있다. 예를 들어, 제1 반도체 소자(150)의 제1 게이트 전극(151), 제1 소스 영역(152), 제1 드레인 영역(153) 각각을 노출시키는 컨택홀, 제2 반도체 소자(160)의 제2 게이트 전극(161), 제2 소스 영역(162) 및 제2 드레인 영역(163) 각각을 노출시키는 컨택홀, 제1 LED(120)의 제1 n형 반도체층(121) 및 제1 p형 반도체층(123) 각각을 노출시키는 컨택홀을 형성할 수 있다. 따라서, 제1 패시베이션 물질층에 제1 반도체 소자(150), 제2 반도체 소자(160) 및 제1 LED(120)의 일부분을 노출시키는 컨택홀을 형성하여 제1 패시베이션층(112)의 형성을 완료할 수 있다.
이어서, 제1 패시베이션층(112) 상에 게이트 배선(GL), 전원 배선(PL), 제1 게이트 패드 전극(151P), 제1 소스 패드 전극(152P), 제1 드레인 패드 전극(153P), 제2 게이트 패드 전극(161P), 제2 소스 패드 전극(162P), 제2 드레인 패드 전극(163P), 제1 n형 전극(121P) 및 제1 p형 전극(123P)을 형성한다.
구체적으로, 제1 패시베이션층(112) 상에 도전성 물질층을 형성할 수 있다.
이어서, 도전성 물질층을 식각하여 복수의 게이트 배선(GL), 복수의 전원 배선(PL), 제1 게이트 패드 전극(151P), 제1 소스 패드 전극(152P), 제1 드레인 패드 전극(153P), 제2 게이트 패드 전극(161P), 제2 소스 패드 전극(162P), 제2 드레인 패드 전극(163P), 제1 n형 전극(121P) 및 제1 p형 전극(123P)을 형성할 수 있다.
예를 들어, 복수의 구동부(DP) 각각의 제1 반도체 소자(150)의 제1 게이트 전극(151), 제1 소스 영역(152) 및 제1 드레인 영역(153), 제2 반도체 소자(160)의 제2 게이트 전극(161), 제2 소스 영역(162) 및 제2 드레인 영역(163)이 노출된 제1 패시베이션층(112)의 컨택홀을 채우도록 배치된 도전성 물질층을 제외하고 도전성 물질층을 식각하여 제1 게이트 패드 전극(151P), 제1 소스 패드 전극(152P), 제1 드레인 패드 전극(153P), 제2 게이트 패드 전극(161P), 제2 소스 패드 전극(162P) 및 제2 드레인 패드 전극(163P)을 형성할 수 있다.
그리고 도전성 물질층을 식각하여 제1 드레인 패드 전극(153P) 및 제2 게이트 패드 전극(161P)과 일체로 이루어진 제1 커패시터 전극(171)을 형성할 수 있다.
제2 드레인 패드 전극(163P)의 형성 시, 제2 드레인 패드 전극(163P)과 일체로 이루어지고, 제1 LED(120)의 제1 n형 반도체층(121)에 접하는 제1 n형 전극(121P)을 함께 형성할 수 있다.
이와 동시에 도전성 물질층을 식각하여 제1 게이트 패드 전극(151P)과 일체로 이루어지고, 수평 방향으로 연장되는 게이트 배선(GL)을 형성할 수 있다.
제1 LED(120)의 제1 n형 반도체층(121) 및 제1 p형 반도체층(123)을 일부 노출시키는 제1 패시베이션층(112) 상에 제1 n형 전극(121P) 및 제1 p형 전극(123P)을 형성할 수 있다. 이에, 제1 n형 반도체층(121), 제1 발광층(122), 제1 p형 반도체층(123), 제1 n형 전극(121P) 및 제1 p형 전극(123P)으로 이루어진 제1 LED(120)의 형성을 완료할 수 있다.
이 경우, 제1 p형 전극(123P)의 형성 시, 제1 p형 전극(123P)과 일체로 이루어지고, 수평 방향으로 연장된 전원 배선(PL)을 함께 형성할 수 있다.
따라서, 제1 반도체 소자(150), 제2 반도체 소자(160) 및 제1 LED(120)의 제1 n형 반도체층(121), 제1 발광층(122) 및 제1 p형 반도체층(123) 상에 제1 패시베이션 물질층을 형성한 후, 복수의 컨택홀을 형성함으로써 제1 패시베이션층(112)을 형성할 수 있다.
아울러, 제1 패시베이션층(112) 상에 제1 패시베이션층(112)의 복수의 컨택홀을 채우도록 도전성 물질층을 형성한 후, 도전성 물질층을 식각함으로써 게이트 배선(GL), 전원 배선(PL), 제1 게이트 패드 전극(151P), 제1 소스 패드 전극(152P), 제1 드레인 패드 전극(153P), 제2 게이트 패드 전극(161P), 제2 소스 패드 전극(162P), 제2 드레인 패드 전극(163P), 제1 n형 전극(121P) 및 제1 p형 전극(123P)을 형성할 수 있다.
도 7e를 참조하면, 복수의 게이트 배선(GL), 복수의 전원 배선(PL), 제1 게이트 패드 전극(151P), 제1 소스 패드 전극(152P), 제1 드레인 패드 전극(153P), 제2 게이트 패드 전극(161P), 제2 소스 패드 전극(162P), 제2 드레인 패드 전극(163P), 제1 n형 전극(121P) 및 제1 p형 전극(123P)을 덮도록 제2 패시베이션 물질층을 형성할 수 있다.
이어서, 제2 패시베이션 물질층을 식각하여 컨택홀을 형성할 수 있다. 예를 들어, 제2 소스 패드 전극(162P)과 이후 형성되는 제2 커패시터 전극(173)을 연결하기 위한 컨택홀을 형성하기 위해, 제2 소스 패드 전극(162P)의 상면을 덮는 제2 패시베이션 물질층을 일부 식각할 수 있다.
그리고 커패시터의 유전층(172)을 형성하기 위해, 제1 커패시터 전극(171)을 덮는 제2 패시베이션 물질층을 일부 식각할 수 있다.
제1 소스 패드 전극(152P)과 데이터 배선(DL)을 연결하기 위한 컨택홀을 형성하기 위해, 제1 소스 패드 전극(152P)의 상면을 덮는 제2 패시베이션 물질층을 일부 식각할 수 있다.
따라서, 제1 커패시터 전극(171), 제2 소스 패드 전극(162P) 및 제1 소스 패드 전극(152P)에 중첩하는 영역에서 제2 패시베이션 물질층을 식각하여 제2 패시베이션층(113)의 형성을 완료할 수 있다.
이어서, 제2 패시베이션층(113) 상에 공통 배선(CL), 데이터 배선(DL), 유전층(172) 및 제2 커패시터 전극(173)을 형성하고, 제1 보호층(114)을 형성한다.
제2 패시베이션층(113)으로부터 노출된 제1 커패시터 전극(171)의 상면을 덮도록 유전층(172)을 형성할 수 있다.
이어서, 유전층(172) 및 제2 패시베이션층(113) 상에 도전성 물질층을 형성할 수 있다.
이어서, 유전층(172)과 제2 소스 패드 전극(162P)에 중첩하는 영역을 제외하고 도전성 물질층을 식각하여 제2 커패시터 전극(173)을 형성할 수 있다. 따라서, 제1 커패시터 전극(171), 유전층(172) 및 제2 커패시터 전극(173)으로 이루어진 커패시터(170)의 형성을 완료할 수 있다.
동시에, 도전성 물질층을 식각하여 제2 커패시터 전극(173)과 일체로 이루어지고, 수직 방향으로 연장되는 공통 배선(CL)을 형성할 수 있다.
또한, 도전성 물질층을 식각하여 제2 패시베이션층(113)으로부터 노출된 제1 소스 패드 전극(152P)에 접하며, 수직 방향으로 연장되는 데이터 배선(DL)을 형성할 수 있다.
이어서, 커패시터(170), 공통 배선(CL) 및 데이터 배선(DL) 상에 제1 보호층(114)을 형성할 수 있다. 제1 보호층(114)은 제1 기판(110a) 일 면의 복수의 구동부(DP) 및 복수의 배선과 복수의 제1 LED(120)를 덮도록 형성될 수 있다.
이하에서는 도 7f 내지 도 7h를 참조하여 제1 기판(110a)의 일 면의 제2 서브 픽셀(SPX2)에서 제1 연결부(181)를 형성하는 과정을 설명하기로 한다. 제2 서브 픽셀(SPX2) 및 제3 서브 픽셀(SPX3)에서 제1 연결부(181)의 형성 과정은 동일하며, 이하에서는 설명의 편의를 위해 제2 서브 픽셀(SPX2)에서의 제1 연결부(181)의 형성 과정만을 도시하였다.
도 7f를 참조하면, 제1 기판(110a)의 일 면에서 제2 서브 픽셀(SPX2) 및 제3 서브 픽셀(SPX3) 각각에 제1 반도체 소자(150), 제2 반도체 소자(160)와 제1 패시베이션층(112)의 형성 과정까지는 제1 서브 픽셀(SPX1)의 구동부(DP)의 형성 과정과 동일하다.
제1 패시베이션층(112)의 형성을 완료한 후, 제1 패시베이션층(112) 상에 게이트 배선(GL), 전원 배선(PL), 제1 게이트 패드 전극(151P), 제1 소스 패드 전극(152P), 제1 드레인 패드 전극(153P), 제2 게이트 패드 전극(161P), 제2 소스 패드 전극(162P) 및 제2 드레인 패드 전극(163P)을 형성한다.
구체적으로, 제1 패시베이션층(112) 상에 도전성 물질층을 형성할 수 있다.
이어서, 도전성 물질층을 식각하여 복수의 게이트 배선(GL), 복수의 전원 배선(PL), 제1 게이트 패드 전극(151P), 제1 소스 패드 전극(152P), 제1 드레인 패드 전극(153P), 제2 게이트 패드 전극(161P), 제2 소스 패드 전극(162P) 및 제2 드레인 패드 전극(163P)을 형성한다.
이 경우, 제1 기판(110a)의 일 면에서 제2 서브 픽셀(SPX2) 및 제3 서브 픽셀(SPX3)에는 복수의 LED(120, 130, 140)가 형성되지 않으므로, n형 전극 및 p형 전극이 형성되지 않고, 제1 LED(120)가 배치된 제1 서브 픽셀(SPX1)에만 제1 n형 전극(121P) 및 제1 p형 전극(123P)이 함께 형성된다.
다음으로, 도 7g를 참조하면, 복수의 게이트 배선(GL), 복수의 전원 배선(PL), 제1 게이트 패드 전극(151P), 제1 소스 패드 전극(152P), 제1 드레인 패드 전극(153P), 제2 게이트 패드 전극(161P), 제2 소스 패드 전극(162P) 및 제2 드레인 패드 전극(163P) 상에 제2 패시베이션층(113)을 형성한다.
이때, 제2 패시베이션층(113)은 제1 드레인 패드 전극(153P) 및 제1 소스 패드 전극(152P)을 노출시키는 컨택홀을 갖도록 형성될 수 있다.
이어서, 제2 패시베이션층(113) 상에 공통 배선(CL), 데이터 배선(DL), 유전층(172) 및 제2 커패시터 전극(173)을 형성하고, 제1 보호층(114)을 형성한다.
다음으로, 도 7h를 참조하면, 제1 보호층(114) 상에 제1 연결부(181)를 형성한다.
먼저, 제1 보호층(114) 및 제2 패시베이션층(113)을 식각하여 제2 드레인 패드 전극(163P) 및 전원 배선(PL)을 노출시키는 컨택홀을 형성할 수 있다.
이어서, 제1 보호층(114) 상에 제1 보호층(114)의 컨택홀을 채우도록 도전성 물질층을 형성할 수 있다. 그리고 도전성 물질층을 식각하여 제2 드레인 패드 전극(163P)과 연결된 제1 연결부(181), 전원 배선(PL)과 연결된 제1 연결부(181)를 형성할 수 있다.
마지막으로, 제1 보호층(114) 상에 반사층(190)을 형성한다. 구체적으로, 제2 서브 픽셀(SPX2)과 제3 서브 픽셀(SPX3)에 중첩하도록 반사층(190)을 형성할 수 있다. 그리고 반사층(190)은 이후 제1 기판(110a)의 일 면에 일 면이 대향하도록 합착되는 제2 기판(110b)에 형성된 제2 LED(130)와 제3 LED(140)에 각각 중첩하도록 형성될 수 있다.
이하에서는 도 7i 내지 7m을 참조하여 제2 기판(110b)의 일 면에 제2 LED(130) 및 제3 LED(140)를 형성하는 과정을 설명하기로 한다.
도 7i를 참조하면, 제2 기판(110b) 일 면 전체에 제2 에피층(130m)을 형성한다.
제2 에피층(130m)은 제2 기판(110b)의 복수의 제2 LED(130)를 형성하기 위한 것으로, 복수의 제2 LED(130)의 제2 n형 반도체층(131), 제2 발광층(132) 및 제2 p형 반도체층(133) 각각을 이루는 물질이 순차적으로 적층된 구조를 가질 수 있다. 예를 들어, 제2 에피층(130m)은 제2 n형 반도체 물질층(131m), 제2 발광 물질층(132m) 및 제2 p형 반도체 물질층(133m)으로 이루어질 수 있다.
한편, 제2 LED(130)는 상술한 바와 같이 청색 광을 발광하는 청색 LED이다. 그리고 제2 LED(130)의 제2 발광층(132)을 이루는 물질인 제2 발광 물질층(132m)은 청색 광을 발광하도록 구성된다. 이 경우, 제2 발광 물질층(132m)을 포함하는 제2 에피층(130m)의 성장 효율 또한 제1 에피층(120m)과 마찬가지로 제2 기판(110b)의 종류에 따라 달라질 수 있다.
예를 들어, 제2 기판(110b)이 갈륨 비소 기판인 경우, 제2 기판(110b) 상에서는 청색 광을 발광하도록 구성된 제2 발광 물질층(132m)을 포함하는 제2 에피층(130m)을 성장시키기 어려울 수 있다. 반면 제2 기판(110b)이 사파이어 기판인 경우, 제1 기판(110a) 상에서는 청색 광을 발광하도록 구성된 제2 발광 물질층(132m)을 포함하는 제2 에피층(130m)을 효율적으로 성장시킬 수 있다.
한편, 제2 LED(130)를 포함하는 복수의 LED(120, 130, 140)에서 발광된 광은 제2 기판(110b) 측을 향해 방출된다. 즉, 제2 기판(110b)은 투명 기판으로 이루어질 수 있고, 청색 LED를 효율적으로 성장시킬 수 있는 기판일 수 있다. 예를 들어, 제2 기판(110b)은 청색 LED를 효율적으로 성장시킬 수 있으면서도 투명한 사파이어 기판 또는 질화 갈륨 기판 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
도 7j를 참조하면, 제2 서브 픽셀(SPX2)에서는 제2 에피층(130m)을 식각하여 제2 LED(130)의 일부분을 형성하고, 제3 서브 픽셀(SPX3)에서는 제2 n형 반도체 물질층(131m)의 하측 부분(131m')만을 남기고 제2 에피층(130m)을 식각한다.
먼저, 제2 서브 픽셀(SPX2)에서 제2 에피층(130m)의 제2 p형 반도체 물질층(133m) 및 제2 발광 물질층(132m)을 일부 식각하여 제2 LED(130)의 제2 p형 반도체층(133) 및 제2 발광층(132)을 형성할 수 있다.
이어서, 제2 p형 반도체층(133) 및 제2 발광층(132)으로부터 노출된 제2 n형 반도체 물질층(131m)의 상측 부분만을 식각하고, 제2 n형 반도체 물질층(131m)의 하측 부분(131m')은 제2 기판(110b) 일 면 전체를 덮도록 남길 수 있다.
제3 서브 픽셀(SPX3)에서는 제2 에피층(130m)의 제2 p형 반도체 물질층(133m) 전체, 제2 발광 물질층(132m) 전체 및 제2 n형 반도체 물질층(131m)의 상측 부분만이 식각되고, 제2 n형 반도체 물질층(131m)의 하측 부분(131m')만이 남을 수 있다.
다음으로, 도 7k를 참조하면, 제2 서브 픽셀(SPX2)을 제외한 제3 서브 픽셀(SPX3)에 중첩하는 영역에서만 제3 에피층(140m)을 형성한다.
제3 에피층(140m)은 제2 기판(110b)의 복수의 제3 LED(140)를 형성하기 위한 것으로, 복수의 제3 LED(140)의 제3 n형 반도체층(141), 제3 발광층(142) 및 제3 p형 반도체층(143) 각각을 이루는 물질이 순차적으로 적층된 구조를 가질 수 있다. 예를 들어, 제3 에피층(140m)은 제3 n형 반도체 물질층(141m), 제3 발광 물질층(142m) 및 제3 p형 반도체 물질층(143m)으로 이루어질 수 있다.
제3 서브 픽셀(SPX3)의 제3 에피층(140m)은 제2 n형 반도체 물질층(131m)의 하측 부분(131m')을 덮도록 형성될 수 있다. 이 경우, 제2 n형 반도체 물질층(131m)과 제3 n형 반도체 물질층(141m)은 동일한 물질로 이루어질 수 있다. 이에, 제2 n형 반도체 물질층(131m)이 제3 n형 반도체 물질층(141m)과 동일한 기능을 수행할 수 있으므로, 제2 n형 반도체 물질층(131m) 상에 제3 발광 물질층(142m)을 바로 형성할 수도 있다. 다만, 제2 에피층(130m)의 식각 시, 제2 n형 반도체 물질층(131m)의 하측 부분(131m')의 상면은 식각의 영향을 받아 일부 손상이 있을 수 있다. 이에, 제2 n형 반도체 물질층(131m)의 하측 부분(131m') 상에 바로 제3 발광 물질층(142m)을 형성하는 경우, 제3 LED(140)의 신뢰성이 낮을 수 있다. 따라서, 제2 n형 반도체 물질층(131m)의 하측 부분(131m') 상에 제3 n형 반도체 물질층(141m)을 성장시킨 후, 제3 발광 물질층(142m) 및 제3 p형 반도체 물질층(143m)을 성장시킬 수 있다.
한편, 제3 서브 픽셀(SPX3)에 제3 에피층(140m)을 형성할 때, 제2 서브 픽셀(SPX2)에 형성된 제2 LED(130)의 제2 p형 반도체층(133), 제2 발광층(132) 및 제2 n형 반도체층(131)을 보호하기 위해, 제2 서브 픽셀(SPX2)을 덮는 보호막을 형성한 후, 제3 에피층(140m)을 형성할 수 있다.
제2 서브 픽셀(SPX2)에서 제2 p형 반도체층(133) 상에 보호막을 형성한 후, 제2 기판(110b) 일 면 전체에 제3 에피층(140m)을 성장시킬 수 있다. 이 경우, 제2 서브 픽셀(SPX2) 내에 형성된 제3 에피층(140m)의 일 부분은 보호막을 제거함에 따라 함께 제거될 수 있다. 예를 들어, 보호막은 산화 실리콘(SiO2) 등으로 이루어질 수 있고, 보호막 상에 제3 에피층(140m)이 형성된 상태에서, BOE(Buffered Oxide Etchant) 등을 이용하여 보호막을 식각할 수 있다. 이에, 보호막이 식각됨에 따라 제2 서브 픽셀(SPX2)에서 제2 LED(130)를 덮는 제3 에피층(140m)의 일 부분을 제거할 수 있다.
한편, 제3 LED(140)는 상술한 바와 같이 녹색 광을 발광하는 녹색 LED이다. 그리고 제3 LED(140)의 제3 발광층(142)을 이루는 물질인 제3 발광 물질층(142m)은 녹색 광을 발광하도록 구성된다. 이 경우, 제3 발광 물질층(142m)을 포함하는 제3 에피층(140m)의 성장 효율 또한 제2 기판(110b)의 종류에 따라 달라질 수 있다.
다만 제2 기판(110b)에서는 제2 LED(130)를 형성하기 위한 제2 에피층(130m) 및 제3 LED(140)를 형성하기 위한 제3 에피층(140m)을 둘 다 성장시키기 때문에, 제2 기판(110b)은 제2 에피층(130m) 및 제3 에피층(140m) 둘 다의 성장 효율이 높은 기판일 수 있다. 예를 들어, 제2 기판(110b)은 청색 LED 및 녹색 LED를 효율적으로 성장시킬 수 있는 기판이면서도 투명한 기판으로 이루어질 수 있다. 이에, 제2 기판(110b)의 일 면 상에 제2 LED(130)와 제3 LED(140)를 형성할 수 있다.
다음으로, 도 7l을 참조하면, 제3 에피층(140m) 및 제2 n형 반도체 물질층(131m)의 하측 부분(131m')을 식각하여 제2 LED(130)의 제2 n형 반도체층(131), 제2 발광층(132) 및 제2 p형 반도체층(133)과 제3 LED(140)의 제3 n형 반도체층(141), 제3 발광층(142) 및 제3 p형 반도체층(143)을 형성하고, 제3 패시베이션층(115)을 형성한다.
먼저, 제3 서브 픽셀(SPX3)에서, 제3 에피층(140m)의 제3 p형 반도체 물질층(143m), 제3 발광 물질층(142m), 제3 n형 반도체 물질층(141m) 및 제2 n형 반도체 물질층(131m)의 하측 부분(131m')을 순차적으로 식각하여 제3 LED(140)의 제3 p형 반도체층(143), 제3 발광층(142) 및 제3 n형 반도체층(141)을 형성할 수 있다.
이 경우, 제3 LED(140)의 제3 n형 반도체층(141)은 제2 n형 반도체 물질층(131m)의 하측 부분(131m')과 제3 n형 반도체 물질층(141m)으로 이루어진다. 구체적으로, 제3 LED(140)를 형성하기 위한 제3 에피층(140m)은 제2 n형 반도체 물질층(131m)의 하측 부분(131m') 상에 성장된다. 그리고 제3 에피층(140m) 및 제2 n형 반도체 물질층(131m)의 하측 부분(131m')을 함께 식각하여 제3 LED(140)의 제3 p형 반도체층(143), 제3 발광층(142) 및 제3 n형 반도체층(141)을 형성할 수 있다. 따라서, 제3 LED(140)의 제3 n형 반도체층(141)은 제3 n형 반도체층 물질층(141m)과 제2 n형 반도체 물질층(131m)의 하측 부분(131m')으로 이루어진 것으로 정의될 수 있다.
이와 동시에, 제2 서브 픽셀(SPX2)에서 제2 n형 반도체 물질층(131m)의 하측 부분(131m')을 식각하여 제2 LED(130)의 제2 p형 반도체층(133), 제2 발광층(132) 및 제2 n형 반도체층(131)을 형성할 수 있다.
이어서, 제2 LED(130)의 제2 p형 반도체층(133), 제2 발광층(132) 및 제2 n형 반도체층(131)과 제3 LED(140)의 제3 p형 반도체층(143), 제3 발광층(142) 및 제3 n형 반도체층(141)을 덮도록 제3 패시베이션층(115)을 형성할 수 있다. 이 경우, 제3 패시베이션층(115)은 제2 LED(130)의 제2 p형 반도체층(133) 및 제2 n형 반도체층(131), 제3 LED(140)의 제3 p형 반도체층(143) 및 제3 n형 반도체층(141)의 상면을 노출시키는 컨택홀을 갖도록 형성될 수 있다.
이어서, 제3 패시베이션층(115) 상에 도전성 물질층을 형성하고, 제3 패시베이션층(115)의 컨택홀에 중첩하는 영역을 제외한 나머지 영역에서 도전성 물질층을 식각하여 제2 LED(130)의 제2 n형 전극(131P) 및 제2 p형 전극(133P), 제3 LED(140)의 제3 n형 전극(141P) 및 제3 p형 전극(143P)을 형성할 수 있다.
따라서, 제2 n형 반도체층(131), 제2 발광층(132) 및 제2 p형 반도체층(133), 제2 n형 전극(131P) 및 제2 p형 전극(133P)으로 이루어진 제2 LED(130)와 제3 n형 반도체층(141), 제3 발광층(142) 및 제3 p형 반도체층(143), 제3 n형 전극(141P) 및 제3 p형 전극(143P)으로 이루어진 제3 LED(140)의 형성을 완료할 수 있다.
이어서, 제2 LED(130) 및 제3 LED(140)를 덮도록 제2 보호층(116)을 형성할 수 있다.
도 7m을 참조하면, 제2 보호층(116) 상에 제2 연결부(182)를 형성한다.
구체적으로, 제2 보호층(116)을 식각하여 제2 LED(130)의 제2 n형 전극(131P) 및 제2 p형 전극(133P), 제3 LED(140)의 제3 n형 전극(141P) 및 제3 p형 전극(143P)을 노출시키는 컨택홀을 형성할 수 있다.
이어서, 제2 보호층(116) 상에 제2 보호층(116)의 컨택홀을 채우도록 도전성 물질층을 형성할 수 있다. 그리고 도전성 물질층을 식각하여 제2 n형 전극(131P), 제2 p형 전극(133P), 제3 n형 전극(141P) 및 제3 p형 전극(143P) 각각과 연결된 제2 연결부(182)를 형성할 수 있다.
이하에서는 도 7n 및 도 7o를 참조하여 제1 기판(110a)과 제2 기판(110b)의 합착 과정을 설명하기로 한다.
제1 LED(120)와 복수의 구동부(DP) 및 복수의 배선의 형성이 완료된 제1 기판(110a)의 일 면과 제2 LED(130) 및 제3 LED(140)의 형성이 완료된 제2 기판(110b)의 일 면이 대향하도록 제1 기판(110a)과 제2 기판(110b)을 합착한다. 그리고 제1 기판(110a)과 제2 기판(110b) 사이의 공간에 충진 부재를 충진한다.
먼저, 도 7n을 참조하면, 도 7n은 제1 기판(110a)과 제2 기판(110b)을 합착 후, 제1 서브 픽셀(SPX1)에 대한 단면도이다.
도 7n을 참조하면, 제1 기판(110a)과 제2 기판(110b)의 합착 후, 제1 기판(110a)과 제2 기판(110b) 사이에 충진 부재(117)를 충진한다.
충진 부재(117)는 제1 기판(110a)과 제2 기판(110b) 사이의 공간을 채우도록 충진될 수 있다. 충진 부재(117)는 제1 기판(110a)의 일 면의 제1 LED(120)로부터 발광된 광이 제2 기판(110b) 측으로 방출될 수 있도록 투명한 물질로 이루어질 수 있다.
이 경우, 제1 서브 픽셀(SPX1)에서 제2 기판(110b)의 일 면에는 제3 패시베이션층(115) 및 제2 보호층(116)만이 배치되어 있으므로, 제1 기판(110a)의 일 면의 제1 LED(120)로부터 발광된 광이 제2 기판(110b)을 통해 방출될 수 있다.
도 7o를 참조하면, 도 7o는 제1 기판(110a)과 제2 기판(110b)의 합착 후, 제2 서브 픽셀(SPX2)에 대한 단면도이다.
도 7o를 참조하면, 제2 서브 픽셀(SPX2)에서는 제1 기판(110a)의 일 면의 구동부(DP) 및 복수의 배선과 제2 기판(110b)의 일 면의 제2 LED(130)를 전기적으로 연결하기 위해, 제1 기판(110a) 및 제2 기판(110b)의 합착 시 제1 연결부(181) 및 제2 연결부(182)를 본딩한다.
구체적으로, 제1 기판(110a)의 제1 연결부(181) 또는 제2 기판(110b)의 제2 연결부(182)에 접하도록 도전볼을 형성할 수 있다.
이어서, 제1 기판(110a)의 제1 연결부(181)와 제2 기판(110b)의 제2 연결부(182)가 서로 중첩하도록 제1 기판(110a)과 제2 기판(110b)을 정렬할 수 있다.
그리고 도전볼을 이용해 제1 기판(110a)의 제1 연결부(181)와 제2 기판(110b)의 제2 연결부(182)를 전기적으로 연결시킴에 따라 제1 기판(110a)과 제2 기판(110b)을 합착시킬 수 있다. 이 경우, 상술한 바와 같이 제1 기판(110a)의 제1 연결부(181)와 제2 기판(110b)의 제2 연결부(182)는 유테틱 본딩 방식으로도 합착될 수도 있다.
마지막으로, 제1 기판(110a)과 제2 기판(110b) 사이에 충진 부재(117)를 충진할 수 있다. 충진 부재(117)는 제1 기판(110a)과 제2 기판(110b) 사이를 채우도록 형성될 수 있다.
종래에는 서로 다른 색의 광을 발광하는 복수의 LED 각각의 성장 효율이 기판의 종류에 따라 달라졌기 때문에, 하나의 기판 상에서 서로 다른 색의 광을 발광하는 복수의 LED를 성장하기 어려웠다. 예를 들면, 적색 LED는 갈륨 비소 기판, 갈륨 인 기판 등에서 성장 효율이 높으나, 녹색 LED 및 청색 LED는 사파이어 기판, 질화 갈륨 기판 등에서 성장 효율이 높다. 이에, 녹색 LED 및 청색 LED는 동일한 기판 상에 성장이 가능하지만, 적색 LED는 개별 기판에 성장시켜야 했다. 따라서, 복수의 LED가 성장된 기판을 활용하여 표시 장치를 구현하기 위해서는, 적색 LED가 성장된 기판 상에 녹색 LED 및 청색 LED를 전사하거나, 녹색 LED 및 청색 LED가 성장된 기판 상에 적색 LED를 전사하거나, 또는 구동부가 형성된 백플레인 기판 상에 적색 LED, 녹색 LED 및 청색 LED를 각각을 전사시켜야했다. 다만, 복수의 LED 각각을 전사시키기 위해서는 공정 시간이 증가하고, 복수의 LED와 반도체 소자의 정렬 문제가 발생하였다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100) 및 표시 장치(100)의 제조 방법은 복수의 LED(120, 130, 140) 각각을 서로 다른 제1 기판(110a) 및 제2 기판(110b) 상에서 성장시킨 후, 제1 기판(110a) 및 제2 기판(110b)을 합착하여 표시 장치(100)를 제조함에 따라, 복수의 LED(120, 130, 140)를 비전사 방식으로 표시 장치(100)에 형성할 수 있다. 먼저, 제1 LED(120)는 성장 효율이 높은 제1 기판(110a) 상에 제1 에피층(120m)을 성장시켜 제1 LED(120)를 형성하고, 제2 LED(130) 및 제3 LED(140)는 성장 효율이 높은 제2 기판(110b) 상에 제2 에피층(130m) 및 제3 에피층(140m)을 성장시켜 제2 LED(130) 및 제3 LED(140)를 형성한다. 이 경우, 제1 기판(110a) 상에 제1 LED(120), 제2 LED(130), 제3 LED(140)를 구동하기 위한 복수의 구동부(DP) 및 복수의 배선을 함께 형성한다. 이어서, 제1 기판(110a)의 제1 연결부(181)와 제2 기판(110b)의 제2 연결부(182)를 정렬 및 합착하여, 제1 기판(110a)의 복수의 구동부(DP) 및 복수의 배선과 제2 기판(110b)의 제2 LED(130) 및 제3 LED(140)를 전기적으로 연결시킬 수 있다. 이에, 제1 기판(110a)의 제1 LED(120)와 제2 기판(110b)의 제2 LED(130) 및 제3 LED(140)는 제1 기판(110a)의 복수의 구동부(DP) 및 복수의 배선에 의해 구동될 수 있고, 하나의 표시 장치(100)로 구현될 수 있다. 따라서, 제1 LED(120), 제2 LED(130) 및 제3 LED(140)를 성장 효율을 고려하여 서로 다른 기판(110a, 110b) 상에서 성장시키더라도, 제1 기판(110a) 및 제2 기판(110b)을 합착하여 하나의 표시 장치(100)를 구현할 수 있기 때문에, 비전사 방식을 채택하여 복수의 LED(120, 130, 140)를 표시 장치(100)에 배치할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100) 및 표시 장치(100)의 제조 방법은 복수의 LED(120, 130, 140)를 비전사 방식으로 표시 장치(100) 내에 형성할 수 있기 때문에 전사 공정을 간소화할 수 있고, 공정 시간을 단축할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치의 하나의 픽셀에 대한 개략적인 단면도이다. 도 9는 본 발명의 다른 실시예에 따른 표시 장치의 제1 기판의 일 면에서 하나의 픽셀에 대한 평면도이다. 도 10은 본 발명의 다른 실시예에 따른 표시 장치의 제2 기판의 일 면에서 하나의 픽셀에 대한 평면도이다. 도 11은 도 10의 XI-XI'에 따른 표시 장치의 단면도이다. 도 8 내지 도 11의 표시 장치(800)는 도 1 내지 도 7o의 표시 장치(100)와 비교하여 복수의 구동부(DP) 중 일부의 구동부(DP)만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명을 생략한다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(800)는 제1 기판(110a)의 일 면에 제1 LED(120), 제1 LED(120)를 구동하기 위한 구동부(DP) 및 복수의 배선이 배치된다. 그리고 제2 기판(110b)의 일 면에 제2 LED(130), 제3 LED(140) 및 제2 LED(130) 및 제3 LED(140)를 구동하기 위한 구동부(DP)가 배치된다.
이 경우, 제2 기판(110b)의 일 면의 제2 서브 픽셀(SPX2)의 제2 LED(130) 및 구동부(DP)는 복수의 연결부(180)를 통해 제1 기판(110a)의 일 면의 복수의 배선과 전기적으로 연결될 수 있다. 이에, 제2 기판(110b)의 일 면의 제2 서브 픽셀(SPX2)의 제2 LED(130) 및 구동부(DP)는 복수의 배선으로부터 전압을 공급받아 구동될 수 있다.
제2 기판(110b)의 일 면의 제3 서브 픽셀(SPX3)의 제3 LED(140) 및 구동부(DP)는 복수의 연결부(180)를 통해 제1 기판(110a)의 일 면의 복수의 배선과 전기적으로 연결될 수 있다. 이에, 제2 기판(110b)의 일 면의 제3 서브 픽셀(SPX3)의 제3 LED(140) 및 구동부(DP)는 복수의 배선으로부터 전압을 공급받아 구동될 수 있다.
한편, 도 8에서는 제1 기판(110a)의 일 면에 제1 LED(120)를 구동하기 위한 구동부(DP)가 배치되고, 제2 기판(110b)의 일 면에 제2 LED(130) 및 제3 LED(140)를 구동하기 위한 2개의 구동부(DP)가 배치된 것으로 도시하였으나, 제2 기판(110b)의 일 면에 복수의 구동부(DP) 모두가 배치될 수도 있고, 제1 기판(110a)과 제2 기판(110b) 각각에 복수의 구동부(DP)의 일부만이 배치될 수도 있으며, 복수의 구동부(DP)의 배치는 제한되지 않는다.
이하에서는 도 9 내지 도 11을 참조하여, 제1 기판(110a) 및 제2 기판(110b)에서의 복수의 서브 픽셀(SPX1, SPX2, SPX3) 각각에 대해 보다 상세히 설명하기로 한다.
도 9를 참조하면, 제1 기판(110a)의 일 면에 제1 LED(120), 제1 LED(120)를 구동하기 위한 구동부(DP), 복수의 배선 및 제1 연결부(181)가 배치된다.
제1 서브 픽셀(SPX1)에 제1 LED(120) 및 제1 구동부(DP)가 배치되고, 제2 서브 픽셀(SPX2) 및 제3 서브 픽셀(SPX3) 각각에는 복수의 배선과 연결된 제1 연결부(181)만이 배치된다.
구체적으로, 제1 서브 픽셀(SPX1)에는 제1 LED(120), 구동부(DP)의 제1 반도체 소자(150), 제2 반도체 소자(160) 및 커패시터(170)가 배치될 수 있다.
제2 서브 픽셀(SPX2)에는 복수의 서브 픽셀(SPX1, SPX2, SPX3) 간의 경계를 따라 배치된 게이트 배선(GL), 데이터 배선(DL), 전원 배선(PL) 및 공통 배선(CL) 각각과 연결된 제1 연결부(181)가 배치된다.
제3 서브 픽셀(SPX3)에는 복수의 서브 픽셀(SPX1, SPX2, SPX3) 간의 경계를 따라 배치된 게이트 배선(GL), 데이터 배선(DL), 전원 배선(PL) 및 공통 배선(CL) 각각과 연결된 제1 연결부(181)가 배치된다.
도 10을 참조하면, 제2 기판(110b)의 일 면에 제2 LED(130), 제3 LED(140), 제2 LED(130) 및 제3 LED(140) 각각과 연결된 구동부(DP) 및 제2 연결부(182)가 배치된다.
제2 기판(110b) 일 면의 제1 서브 픽셀(SPX1)에는 제1 기판(110a)의 일 면의 제1 LED(120)로부터 발광된 광이 제2 기판(110b)을 통해 방출될 수 있도록, 제3 패시베이션층(115), 제4 패시베이션층(818) 및 제2 보호층(116)만이 배치될 뿐, 별도의 구성은 배치되지 않을 수 있다.
제2 서브 픽셀(SPX2)에는 제2 LED(130), 구동부(DP)의 제1 반도체 소자(850), 제2 반도체 소자(860) 및 커패시터(870), 제2 LED(130)와 구동부(DP)에 연결된 제2 연결부(182)가 배치된다. 구체적으로, 제2 연결부(182)는 제2 LED(130)의 제2 p형 전극(133P), 제1 반도체 소자(850)의 제1 소스 영역(852)과 전기적으로 연결된 제1 소스 패드 전극(852P), 제1 반도체 소자(850)의 제1 게이트 전극(851)과 전기적으로 연결된 제1 게이트 패드 전극(851P), 제2 반도체 소자(860)의 제2 소스 영역(862)과 전기적으로 연결된 제2 소스 패드 전극(862P) 및 제2 커패시터 전극(872) 각각에 접하도록 제2 연결부(182)가 배치된다.
제3 서브 픽셀(SPX3)에는 제3 LED(140), 구동부(DP)의 제1 반도체 소자(850), 제2 반도체 소자(860) 및 커패시터(870), 제3 LED(140)와 구동부(DP)에 연결된 제2 연결부(182)가 배치된다. 구체적으로, 제2 연결부(182)는 제3 LED(140)의 제3 p형 전극(143P), 제1 반도체 소자(850)의 제1 소스 영역(852)과 전기적으로 연결된 제1 소스 패드 전극(852P), 제1 반도체 소자(850)의 제1 게이트 전극(851)과 전기적으로 연결된 제1 게이트 패드 전극(851P), 제2 반도체 소자(860)의 제2 소스 영역(862)과 전기적으로 연결된 제2 소스 패드 전극(862P) 및 제2 커패시터 전극(872) 각각에 접하도록 제2 연결부(182)가 배치된다.
도 11을 참조하면, 제1 기판(110a)의 일 면에 전원 배선(PL), 게이트 배선(GL), 공통 배선(CL), 데이터 배선(DL), 제1 패시베이션층(112), 제2 패시베이션층(113) 및 제1 보호층(114)이 배치된다.
제1 기판(110a)의 일 면에 제1 패시베이션층(112)이 배치되고, 제1 패시베이션층(112) 상에 전원 배선(PL) 및 게이트 배선(GL)이 배치된다.
전원 배선(PL)은 제2 LED(130)의 제2 p형 전극(133P) 및 제2 p형 반도체층(133)으로 전원 전압을 공급하여 제2 LED(130)를 구동시킬 수 있다. 이에, 제1 기판(110a)의 일 면의 전원 배선(PL)을 제2 기판(110b)의 일 면의 제2 LED(130)에 전기적으로 연결시키기 위해 전원 배선(PL)에 제1 연결부(181)가 연결된다. 제1 연결부(181)는 전원 배선(PL) 상의 제2 패시베이션층(113) 및 제1 보호층(114)에 형성된 컨택홀을 통해 전원 배선(PL)의 상면과 접할 수 있다.
게이트 배선(GL)은 복수의 구동부(DP) 각각의 제1 반도체 소자(150, 850)의 제1 게이트 전극(151, 851)으로 게이트 전압을 공급하여 제1 반도체 소자(150, 850)를 턴 온 또는 턴 오프 시킬 수 있다. 이에, 제1 기판(110a)의 일 면의 게이트 배선(GL)을 제2 기판(110b)의 일 면의 제1 게이트 전극(851)에 전기적으로 연결시키기 위해 게이트 배선(GL)에 제1 연결부(181)가 연결된다. 제1 연결부(181)는 게이트 배선(GL) 상의 제2 패시베이션층(113) 및 제1 보호층(114)에 형성된 컨택홀을 통해 게이트 배선(GL)의 상면과 접할 수 있다.
전원 배선(PL) 및 게이트 배선(GL) 상에 제2 패시베이션층(113)이 배치되고, 제2 패시베이션층(113) 상에 공통 배선(CL) 및 데이터 배선(DL)이 배치된다.
공통 배선(CL)은 복수의 구동부(DP) 각각의 제2 커패시터 전극(173, 873) 및 제2 반도체 소자(160, 860)의 제2 소스 영역(162, 862)으로 공통 전압을 공급할 수 있다. 이에, 제1 기판(110a)의 일 면의 공통 배선(CL)을 제2 기판(110b)의 일 면의 복수의 구동부(DP) 각각에 전기적으로 연결시키기 위해, 공통 배선(CL)에 제1 연결부(181)가 연결된다. 제1 연결부(181)는 공통 배선(CL) 상의 제1 보호층(114)에 형성된 컨택홀을 통해 공통 배선(CL)의 상면에 접할 수 있다.
데이터 배선(DL)은 복수의 구동부(DP) 각각의 제1 반도체 소자(150, 850)의 제1 소스 영역(152, 852)으로 데이터 전압을 공급할 수 있다. 이에, 제1 기판(110a)의 일 면의 데이터 배선(DL)을 제2 기판(110b)의 일 면의 복수의 구동부(DP) 각각에 전기적으로 연결시키기 위해, 데이터 배선(DL)에 제1 연결부(181)가 연결된다. 제1 연결부(181)는 데이터 배선(DL) 상의 제1 보호층(114)에 형성된 컨택홀을 통해 데이터 배선(DL)의 상면에 접할 수 있다.
공통 배선(CL) 및 데이터 배선(DL)을 덮도록 제1 기판(110a)의 일 면 상에 제1 보호층(114)이 배치된다. 제1 보호층(114)에 복수의 컨택홀이 형성되고, 제1 연결부(181)는 제1 보호층(114)의 복수의 컨택홀을 통해 제1 보호층(114) 하부의 전원 배선(PL), 게이트 배선(GL), 공통 배선(CL) 및 데이터 배선(DL)에 각각 연결될 수 있다.
도 10 및 도 11을 참조하면, 제2 기판(110b)의 일 면의 제2 서브 픽셀(SPX2)에 제2 LED(130), 구동부(DP), 추가 게이트 절연층(111'), 제3 패시베이션층(115), 제4 패시베이션층(818), 제2 보호층(116) 및 제2 연결부(182)가 배치된다.
제2 기판(110b)의 일면에 제2 LED(130), 구동부(DP)의 제1 반도체 소자(850), 제2 반도체 소자(860)가 배치된다.
제2 LED(130)는 제2 기판(110b)의 일 면에 접하는 제2 n형 반도체층(131), 제2 n형 반도체층(131) 상의 제2 발광층(132), 제2 발광층(132) 상의 제2 p형 반도체층(133), 제2 n형 전극(131P) 및 제2 p형 전극(133P)을 포함한다. 이때, 제2 LED(130)의 제2 n형 반도체층(131)은 구동부(DP)의 제2 반도체 소자(860)의 제2 드레인 영역(863)으로부터 전압을 공급받을 수 있고, 제2 p형 반도체층(133)은 제1 기판(110a) 일 면의 전원 배선(PL)으로부터 전압을 공급받을 수 있다. 이에, 제2 기판(110b)의 일 면의 제2 LED(130)의 제2 p형 전극(133P)과 제1 기판(110a)의 일 면의 전원 배선(PL)을 전기적으로 연결시키기 위해, 제2 p형 전극(133P)에 제2 연결부(182)가 연결된다. 제2 연결부(182)는 제2 p형 전극(133P) 상의 제4 패시베이션층(818) 및 제2 보호층(116)에 형성된 컨택홀을 통해 제2 p형 전극(133P)의 상면과 접할 수 있다. 따라서, 제2 연결부(182)는 제2 p형 전극(133P)에 접함으로써, 제2 LED(130)와 전기적으로 연결될 수 있다.
이 경우, 제2 p형 전극(133P)과 연결된 제2 연결부(182)는 제1 기판(110a)의 일 면의 전원 배선(PL)과 연결된 제1 연결부(181)와 접할 수 있다. 따라서, 제2 기판(110b)의 일 면의 제2 LED(130)는 제2 p형 전극(133P)에 접하는 제2 연결부(182)와 제2 연결부(182)에 접하는 제1 연결부(181)를 통해 제1 기판(110a)의 일 면의 전원 배선(PL)과 전기적으로 연결될 수 있다.
구동부(DP)의 제1 반도체 소자(850)는 제2 기판(110b)의 일 면에 배치된다. 제1 반도체 소자(850)는 게이트 배선(GL)으로부터 게이트 전압을 제1 게이트 전극(851)으로 공급받아 턴 온 또는 턴 오프 될 수 있다. 이에, 제2 기판(110b)의 일 면의 제1 반도체 소자(850)의 제1 게이트 전극(851)과 제1 기판(110a)의 일 면의 게이트 배선(GL)을 전기적으로 연결시키기 위해, 제1 게이트 전극(851)에 제2 연결부(182)가 연결된다. 제2 연결부(182)는 제1 게이트 전극(851) 상의 제4 패시베이션층(818) 및 제2 보호층(116)에 형성된 컨택홀을 통해 제1 게이트 전극(851)과 전기적으로 연결된 제1 게이트 패드 전극(851P)의 상면에 접할 수 있다. 따라서, 제2 연결부(182)는 제1 게이트 패드 전극(851P)에 접함으로써, 제1 반도체 소자(850)의 제1 게이트 전극(851)과 전기적으로 연결될 수 있다.
이 경우, 제1 게이트 패드 전극(851P)과 연결된 제2 연결부(182)는 제1 기판(110a)의 일 면의 게이트 배선(GL)과 연결된 제1 연결부(181)와 접할 수 있다. 따라서, 제2 기판(110b)의 일 면의 제1 게이트 전극(851)은 제1 게이트 패드 전극(851P), 제2 연결부(182) 및 제1 연결부(181)를 통해 제1 기판(110a)의 일 면의 게이트 배선(GL)과 전기적으로 연결될 수 있다.
한편, 도 10 및 도 11에서는 제1 반도체 소자(850)의 제1 게이트 전극(851)과 제2 연결부(182)가 제1 게이트 패드 전극(851P)을 통해 연결된 것으로 도시하였으나, 제1 게이트 패드 전극(851P)은 생략되고 제1 게이트 전극(851)에 제2 연결부(182)가 바로 접하여 연결될 수도 있으며, 이에 제한되지 않는다.
한편, 제1 반도체 소자(850)가 턴 온 된 경우, 제1 반도체 소자(850)의 제1 소스 영역(852)은 데이터 배선(DL)으로부터 데이터 전압을 공급받아 제2 반도체 소자(860) 및 커패시터(870)로 전달할 수 있다. 이에, 제2 기판(110b)의 일 면의 제1 반도체 소자(850)의 제1 소스 영역(852)과 제1 기판(110a)의 일 면의 데이터 배선(DL)을 전기적으로 연결시키기 위해, 제1 소스 영역(852)에 제2 연결부(182)가 연결된다. 제2 연결부(182)는 제1 소스 영역(852) 상의 제4 패시베이션층(818) 및 제2 보호층(116)에 형성된 컨택홀을 통해 제1 소스 영역(852)과 전기적으로 연결된 제1 소스 패드 전극(852P)의 상면에 접할 수 있다. 따라서, 제2 연결부(182)는 제1 소스 패드 전극(852P)에 접함으로써, 제1 반도체 소자(850)의 제1 소스 영역(852)과 전기적으로 연결될 수 있다.
이 경우, 제1 소스 패드 전극(852P)과 연결된 제2 연결부(182)는 제1 기판(110a)의 일 면의 데이터 배선(DL)과 연결된 제1 연결부(181)와 접할 수 있다. 따라서, 제2 기판(110b)의 일 면의 제1 소스 영역(852)은 제1 소스 패드 전극(852P), 제2 연결부(182) 및 제1 연결부(181)를 통해 제1 기판(110a)의 일 면의 데이터 배선(DL)과 전기적으로 연결될 수 있다.
제2 서브 픽셀(SPX2)의 제2 반도체 소자(860)는 제2 기판(110b)의 일 면에 배치된다. 제2 반도체 소자(860)는 제1 반도체 소자(850)의 제1 드레인 영역(853)으로부터의 전압을 제2 게이트 전극(861)으로 공급받아 턴 온 또는 턴 오프 될 수 있다. 그리고 제2 반도체 소자(860)가 턴 온 된 경우, 제2 반도체 소자(860)의 제2 소스 영역(862)은 공통 배선(CL)으로부터 공통 전압을 공급받아 제2 LED(130)로 전달할 수 있다. 이 경우, 제2 소스 영역(862)과 전기적으로 연결된 제2 소스 패드 전극(862P) 및 제2 소스 패드 전극(862P)과 일체로 이루어진 제2 커패시터 전극(873)에도 공통 배선(CL)으로부터의 공통 전압이 공급될 수 있다. 이에, 제2 기판(110b)의 일 면의 제2 반도체 소자(860)의 제2 소스 영역(862), 제2 소스 패드 전극(862P) 및 제2 커패시터 전극(873)과 제1 기판(110a)의 일 면의 공통 배선(CL)을 전기적으로 연결시키기 위해, 일체로 이루어진 제2 소스 패드 전극(862P) 및 제2 커패시터 전극(873)에 제2 연결부(182)가 연결된다. 제2 연결부(182)는 제2 소스 패드 전극(862P) 및 제2 커패시터 전극(873) 상의 제2 보호층(116)에 형성된 컨택홀을 통해 제2 소스 영역(862)과 전기적으로 연결된 제2 소스 패드 전극(862P) 및 제2 커패시터 전극(873)에 전기적으로 연결될 수 있다.
이 경우, 제2 소스 패드 전극(862P) 및 제2 커패시터 전극(873)과 연결된 제2 연결부(182)는 제1 기판(110a)의 일 면의 공통 배선(CL)과 연결된 제1 연결부(181)와 접할 수 있다. 따라서, 제2 기판(110b)의 일 면의 제2 소스 영역(862)은 제2 소스 패드 전극(862P) 및 제2 커패시터 전극(873), 제2 연결부(182) 및 제1 연결부(181)를 통해 제1 기판(110a)의 일 면의 공통 배선(CL)과 전기적으로 연결될 수 있다.
한편, 복수의 구동부(DP) 중 일부의 구동부(DP)가 제2 기판(110b)의 일 면에 배치됨에 따라, 제2 기판(110b)의 일 면에 추가 게이트 절연층(111')이 배치된다. 추가 게이트 절연층(111')은 제2 기판(110b)의 일 면의 제1 반도체 소자(850)의 제1 게이트 전극(851)을 제1 소스 영역(852) 및 제1 드레인 영역(853)과 절연시키고, 제2 반도체 소자(860)의 제2 게이트 전극(861)을 제2 소스 영역(862) 및 제2 드레인 영역(863)과 절연시킬 수 있다.
본 발명의 다른 실시예에 따른 표시 장치(800)는 복수의 LED(120, 130, 140)와 복수의 LED(120, 130, 140) 각각을 구동하기 위한 구동부(DP)를 동일한 기판에 배치하여 복수의 LED(120, 130, 140)와 복수의 구동부(DP) 간의 정렬 오차를 최소화할 수 있다. 구체적으로, 제1 기판(110a)의 일 면에 제1 LED(120)와 제1 LED(120)를 구동하기 위한 구동부(DP)를 함께 배치하고, 제2 기판(110b)의 일 면에 제2 LED(130)와 제2 LED(130)를 구동하기 위한 구동부(DP), 제3 LED(140)와 제3 LED를(140) 구동하기 위한 구동부(DP)를 함께 배치할 수 있다. 즉, 본 발명의 다른 실시예에 따른 표시 장치(800)는 복수의 LED(120, 130, 140)의 배치에 따라 제1 기판(110a) 및 제2 기판(110b) 둘 다에 복수의 구동부(DP)를 배치할 수 있다. 또한, 복수의 배선이 제1 기판(110a)에 배치되고, 복수의 구동부(DP) 중 일부의 구동부(DP)가 제2 기판(110b)에 배치되더라도 복수의 연결부(180)를 통해 복수의 배선과 복수의 구동부(DP)를 전기적으로 연결시킬 수 있다. 따라서, 본 발명의 다른 실시예에 따른 표시 장치(800)는 복수의 LED(120, 130, 140)의 배치에 따라 복수의 구동부(DP)를 복수의 LED(120, 130, 140)와 동일한 기판에 배치할 수 있고, 복수의 LED(120, 130, 140) 각각과 복수의 구동부(DP) 간의 정렬 오차를 최소화할 수 있다.
본 발명의 다양한 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법은 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 서로 다른 물질로 이루어진 제1 기판 및 제2 기판, 제1 기판에 배치된 제1 LED 및 제2 기판에 배치된 제2 LED 및 제3 LED를 포함하고, 제1 LED, 제2 LED 및 제3 LED는 제1 기판과 제2 기판 사이에 배치된다.
본 발명의 다른 특징에 따르면, 제1 LED는 적색 LED이고, 제2 LED 및 제3 LED 중 어느 하나는 청색 LED이고, 다른 하나는 녹색 LED일 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 LED, 제2 LED 및 제3 LED를 구동하기 위한 복수의 구동부를 더 포함하고, 복수의 구동부 중 적어도 어느 하나는 제1 기판 상에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 구동부 각각은, 제1 드레인 영역을 포함하는 제1 반도체 소자, 제1 드레인 영역과 전기적으로 연결된 제2 게이트 전극을 포함하는 제2 반도체 소자 및 제1 드레인 영역과 제2 게이트 전극 사이의 제1 커패시터 전극 및 제2 반도체 소자의 제2 드레인 영역과 전기적으로 연결된 제2 커패시터 전극으로 이루어진 커패시터를 포함하고, 복수의 구동부 각각의 제2 반도체 소자의 제2 드레인 영역은 제1 LED, 제2 LED 및 제3 LED 각각과 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 구동부는 제1 기판 상에 배치되고, 복수의 구동부 중 제2 LED 또는 제3 LED와 전기적으로 연결된 구동부는 제2 반도체 소자의 제2 드레인 영역으로부터 제2 기판 측을 향해 연장된 연결부를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 구동부 중 일부는 제1 기판 상에 배치되고, 복수의 구동부 중 다른 일부는 제2 기판 상에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 기판 상에서 제2 LED 및 제3 LED에 중첩하도록 배치된 반사층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 LED를 덮도록 제1 기판 전면에 배치된 제1 보호층, 제2 LED 및 제3 LED를 덮도록 제2 기판 전면에 배치된 제2 보호층 및 제1 보호층과 제2 보호층 사이에 배치된 충진 부재를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 LED, 제2 LED 및 제3 LED에서 발광된 광은 제2 기판을 통해 방출될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 일 면에 제1 LED가 배치된 제1 기판 및 일 면에 제2 LED 및 제3 LED가 배치된 제2 기판을 포함하고, 제1 기판은 제2 LED 및 제3 LED와 대향하도록 제2 기판의 일 면 상에 배치되고, 제2 기판은 제1 LED와 대향하도록 제1 기판의 일 면 상에 배치되고, 제1 LED의 성장 효율은 제2 기판보다 제1 기판에서 높고, 제2 LED 및 제3 LED의 성장 효율은 제1 기판보다 제2 기판에서 높다.
본 발명의 다른 특징에 따르면, 제1 기판은 불투명 기판이고, 제2 기판은 투명 기판이다.
본 발명의 또 다른 특징에 따르면, 제2 LED 및 제3 LED 각각은 청색 광 및 녹색 광을 발광하고, 제2 기판은 사파이어 기판 또는 질화 갈륨 기판 중 어느 하나일 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 LED는 적색 광을 발광하고, 제1 기판은 갈륨 비소 기판, 갈륨 인 기판 중 어느 하나일 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 기판 및 제2 기판 사이에 충진 부재 및 반사층을 더 포함하고, 반사층은 제1 LED가 배치된 영역을 제외한 나머지 영역에 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 LED는 제1 기판의 일 면에 접하는 제1 n형 반도체층, 제1 n형 반도체층 상의 제1 발광층, 제1 발광층 상의 제1 p형 반도체층을 포함하고, 제2 LED는 제2 기판의 일 면에 접하는 제2 n형 반도체층, 제2 n형 반도체층 상의 제2 발광층, 제2 발광층 상의 제2 p형 반도체층을 포함하며, 제3 LED는 제2 기판의 일 면에 접하는 제3 n형 반도체층, 제3 n형 반도체층 상의 제3 발광층, 제3 발광층 상의 제3 p형 반도체층을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 발광층으로부터 발광된 광은 제1 p형 반도체층 측으로 입사하고, 제2 발광층 및 제3 발광층으로부터 발광된 광 각각은 제2 n형 반도체층 및 제3 n형 반도체층 측으로 입사할 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 제1 기판의 일 면에 제1 LED를 형성하는 단계, 제2 기판의 일 면에 제2 LED 및 제3 LED를 형성하는 단계 및 제1 기판의 일 면 및 제2 기판의 일 면이 대향하도록 제1 기판 및 제2 기판을 합착하는 단계를 포함한다.
본 발명의 다른 특징에 따르면, 제1 기판의 일 면에 제1 LED를 구동하기 위한 제1 구동부, 제2 LED를 구동하기 위한 제2 구동부 및 제3 LED를 구동하기 위한 제3 구동부를 형성하는 단계, 제1 LED, 제1 구동부, 제2 구동부 및 제3 구동부를 덮도록 제1 기판 전면에 제1 보호층을 형성하는 단계 및 제2 구동부 및 제3 구동부로부터 제1 보호층 상면에까지 연장된 연결부를 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 기판 상에 제1 LED를 구동하기 위한 제1 구동부를 형성하는 단계 및 제2 기판 상에 제2 LED를 구동하기 위한 제2 구동부 및 제3 LED를 구동하기 위한 제3 구동부를 형성하는 단계를 더 포함하고, 제1 LED는 제2 기판에서 제2 LED, 제3 LED, 제2 구동부 및 제3 구동부가 배치된 영역을 제외한 영역에 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 기판의 일 면에 제1 LED를 형성하는 단계는, 제1 기판의 일 면에 제1 n형 반도체 물질층, 제1 발광 물질층 및 제1 p형 반도체 물질층으로 이루어진 제1 에피층을 성장시키는 단계, 제1 에피층을 식각하여 제1 n형 반도체층, 제1 발광층 및 제1 p형 반도체층을 형성하는 단계 및 제1 n형 반도체층 및 제1 p형 반도체층 각각에 접하는 제1 n형 전극 및 제1 p형 전극을 형성하는 단계를 포함하고, 제1 n형 반도체층의 일 면은 제1 p형 반도체층 및 제1 발광층의 외측으로 돌출될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 기판의 일 면에 제2 LED 및 제3 LED를 형성하는 단계는, 제2 기판의 일 면에 제2 n형 반도체 물질층, 제2 발광 물질층 및 제2 p형 반도체 물질층으로 이루어진 제2 에피층을 성장시키는 단계, 제2 에피층을 식각하여 제2 n형 반도체층, 제2 발광층 및 제2 p형 반도체층을 형성하는 단계, 제2 기판의 일 면에 제3 p형 반도체 물질층, 제3 발광 물질층 및 제3 n형 반도체 물질층으로 이루어진 제3 에피층을 성장시키는 단계, 제3 에피층을 식각하여 제3 n형 반도체층, 제3 발광층 및 제3 p형 반도체층을 형성하는 단계 및 제2 n형 반도체층, 제2 p형 반도체층, 제3 n형 반도체층, 제3 p형 반도체층 각각에 접하는 제2 n형 전극, 제2 p형 전극, 제3 n형 전극, 제3 p형 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 에피층을 식각하여 제2 n형 반도체층, 제2 발광층 및 제2 p형 반도체층을 형성하는 단계는, 제3 LED가 형성될 영역에 중첩하는 영역에서 제2 p형 반도체 물질층의 하측 부분을 남기고, 제2 반도체 물질층의 상측 부분만 식각하는 단계이고, 제3 에피층을 성장시키는 단계는, 제2 기판의 일 면의 제2 p형 반도체 물질층의 하측 부분 상에 제3 p형 반도체 물질층, 제3 발광 물질층 및 제3 n형 반도체 물질층을 성장시키는 단계일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110a: 제1 기판
110b: 제2 기판
111: 게이트 절연층
111': 추가 게이트 절연층
112: 제1 패시베이션층
113: 제2 패시베이션층
114: 제1 보호층
115: 제3 패시베이션층
116: 제2 보호층
117: 충진 부재
818: 제4 패시베이션층
120: 제1 LED
121: 제1 n형 반도체층
122: 제1 발광층
123: 제1 p형 반도체층
121P: 제1 n형 전극
123P: 제1 p형 전극
130: 제2 LED
131: 제2 n형 반도체층
132: 제2 발광층
133: 제2 p형 반도체층
131P: 제2 n형 전극
133P: 제2 p형 전극
140: 제3 LED
141: 제3 n형 반도체층
142: 제3 발광층
143: 제3 p형 반도체층
141P: 제3 n형 전극
143P: 제3 p형 전극
150, 850: 제1 반도체 소자
151, 851: 제1 게이트 전극
152, 852: 제1 소스 영역
153, 853: 제1 드레인 영역
151P, 851P: 제1 게이트 패드 전극
152P, 852P: 제1 소스 패드 전극
153P, 853P: 제1 드레인 패드 전극
160, 860: 제2 반도체 소자
161, 861: 제2 게이트 전극
162, 862: 제2 소스 영역
163, 863: 제2 드레인 영역
161P, 861P: 제2 게이트 패드 전극
162P, 862P: 제2 소스 패드 전극
163P, 863P: 제2 드레인 패드 전극
170, 870: 커패시터
171, 871: 제1 커패시터 전극
172, 872: 유전층
173, 873: 제2 커패시터 전극
180: 연결부
181: 제1 연결부
182: 제2 연결부
190: 반사층
Gm: 게이트 전극 물질층
111m: 게이트 절연 물질층
120m: 제1 에피층
121m: 제1 n형 반도체 물질층
122m: 제1 발광 물질층
123m: 제1 p형 반도체 물질층
130m: 제2 에피층
131m: 제2 n형 반도체 물질층
131m': 제2 n형 반도체 물질층의 하측 부분
132m: 제2 발광 물질층
133m: 제2 p형 반도체 물질층
140m: 제3 에피층
141m: 제3 n형 반도체 물질층
142m: 제3 발광 물질층
143m: 제3 p형 반도체 물질층
AA: 표시 영역
NA: 비표시 영역
PX: 픽셀
SPX1: 제1 서브 픽셀
SPX2: 제2 서브 픽셀
SPX3: 제3 서브 픽셀
PL: 전원 배선
GL: 게이트 배선
DL: 데이터 배선
CL: 공통 배선
DP: 구동부

Claims (22)

  1. 서로 다른 물질로 이루어진 제1 기판 및 제2 기판;
    상기 제1 기판의 일 면에 배치된 제1 LED;
    상기 제2 기판의 일 면에 배치된 제2 LED 및 제3 LED; 및
    상기 제1 기판과 상기 제2 기판 사이에서 상기 제1 LED에 비중첩하고, 상기 제2 LED 및 상기 제3 LED에 중첩하도록 배치된 반사층을 포함하고,
    상기 제1 기판의 일 면과 상기 제2 기판의 일 면은 서로 마주하고,
    상기 제1 LED, 상기 제2 LED 및 상기 제3 LED는 상기 제1 기판과 상기 제2 기판 사이에 배치되고,
    상기 반사층은 상기 제1 기판의 일 면과 상기 제2 LED 사이 및 상기 제1 기판의 일 면과 상기 제3 LED 사이에 배치되며,
    상기 제1 LED, 상기 제2 LED 및 상기 제3 LED에서 발광된 광은 상기 제2 기판을 통해 방출되는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 LED는 적색 LED이고,
    상기 제2 LED 및 상기 제3 LED 중 어느 하나는 청색 LED이고, 다른 하나는 녹색 LED인, 표시 장치.
  3. 제1항에 있어서,
    상기 제1 LED, 상기 제2 LED 및 상기 제3 LED를 구동하기 위한 복수의 구동부를 더 포함하고,
    상기 복수의 구동부 중 적어도 어느 하나는 상기 제1 기판 상에 배치된, 표시 장치.
  4. 제3항에 있어서,
    상기 복수의 구동부 각각은,
    제1 드레인 영역을 포함하는 제1 반도체 소자;
    상기 제1 드레인 영역과 전기적으로 연결된 제2 게이트 전극을 포함하는 제2 반도체 소자; 및
    상기 제1 드레인 영역과 상기 제2 게이트 전극 사이의 제1 커패시터 전극 및 상기 제2 반도체 소자의 제2 드레인 영역과 전기적으로 연결된 제2 커패시터 전극으로 이루어진 커패시터를 포함하고,
    상기 복수의 구동부 각각의 상기 제2 반도체 소자의 제2 드레인 영역은 상기 제1 LED, 상기 제2 LED 및 상기 제3 LED 각각과 전기적으로 연결된, 표시 장치.
  5. 제4항에 있어서,
    상기 복수의 구동부는 상기 제1 기판 상에 배치되고,
    상기 복수의 구동부 중 상기 제2 LED 또는 상기 제3 LED와 전기적으로 연결된 구동부는 상기 제2 반도체 소자의 제2 드레인 영역으로부터 상기 제2 기판 측을 향해 연장된 연결부를 더 포함하는, 표시 장치.
  6. 제3항에 있어서,
    상기 복수의 구동부 중 일부는 상기 제1 기판 상에 배치되고,
    상기 복수의 구동부 중 다른 일부는 상기 제2 기판 상에 배치되는, 표시 장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 LED를 덮도록 상기 제1 기판의 일 면 상에 배치된 제1 보호층;
    상기 제2 LED 및 상기 제3 LED를 덮도록 상기 제2 기판의 일 면 상에 배치된 제2 보호층; 및
    상기 제1 보호층과 상기 제2 보호층 사이에 배치된 충진 부재를 더 포함하고,
    상기 제1 보호층은 상기 충진 부재와 상기 제1 기판 사이에 배치되고, 상기 제2 보호층은 상기 충진 부재와 상기 제2 기판 사이에 배치되는, 표시 장치.
  9. 삭제
  10. 일 면에 제1 LED가 배치된 제1 기판;
    일 면에 제2 LED 및 제3 LED가 배치된 제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이에서 상기 제1 LED에 비중첩하고, 상기 제2 LED 및 상기 제3 LED에 중첩하도록 배치된 반사층을 포함하고,
    상기 제1 기판은 상기 제2 LED 및 상기 제3 LED와 대향하도록 상기 제2 기판의 일 면 상에 배치되고, 상기 제2 기판은 상기 제1 LED와 대향하도록 상기 제1 기판의 일 면 상에 배치되어, 상기 제1 기판의 일 면과 상기 제2 기판의 일 면은 서로 마주하고,
    상기 반사층은 상기 제1 기판의 일 면과 상기 제2 LED 사이 및 상기 제1 기판의 일 면과 상기 제3 LED 사이에 배치되고,
    상기 제1 LED, 상기 제2 LED 및 상기 제3 LED에서 발광된 광은 상기 제2 기판을 통해 방출되며,
    상기 제1 LED의 성장 효율은 상기 제2 기판보다 상기 제1 기판에서 높고, 상기 제2 LED 및 상기 제3 LED의 성장 효율은 상기 제1 기판보다 상기 제2 기판에서 높은, 표시 장치.
  11. 제10항에 있어서,
    상기 제1 기판은 불투명 기판이고, 상기 제2 기판은 투명 기판인, 표시 장치.
  12. 제11항에 있어서,
    상기 제2 LED 및 상기 제3 LED 각각은 청색 광 및 녹색 광을 발광하고,
    상기 제2 기판은 사파이어 기판 또는 질화 갈륨 기판 중 어느 하나인, 표시 장치.
  13. 제11항에 있어서,
    상기 제1 LED는 적색 광을 발광하고,
    상기 제1 기판은 갈륨 비소 기판, 갈륨 인 기판 중 어느 하나인 표시 장치.
  14. 제10항에 있어서,
    상기 제1 기판의 일 면 및 상기 제2 기판의 일 면 사이에 충진 부재;
    상기 제1 기판의 일 면과 상기 충진 부재 사이의 제1 보호층; 및
    상기 제2 기판의 일 면과 상기 충진 부재 사이의 제2 보호층을 더 포함하고,
    상기 반사층은 상기 제1 보호층과 상기 충진 부재 사이에 배치되며 상기 제1 LED가 배치된 영역을 제외한 나머지 영역에 중첩하는, 표시 장치.
  15. 제10항에 있어서,
    상기 제1 LED는 상기 제1 기판의 일 면에 접하는 제1 n형 반도체층, 상기 제1 n형 반도체층 상의 제1 발광층, 상기 제1 발광층 상의 제1 p형 반도체층을 포함하고,
    상기 제2 LED는 상기 제2 기판의 일 면에 접하는 제2 n형 반도체층, 상기 제2 n형 반도체층 상의 제2 발광층, 상기 제2 발광층 상의 제2 p형 반도체층을 포함하며,
    상기 제3 LED는 상기 제2 기판의 일 면에 접하는 제3 n형 반도체층, 상기 제3 n형 반도체층 상의 제3 발광층, 상기 제3 발광층 상의 제3 p형 반도체층을 포함하는, 표시 장치.
  16. 제15항에 있어서,
    상기 제1 발광층으로부터 발광된 광은 상기 제1 p형 반도체층 측으로 입사하고,
    상기 제2 발광층 및 상기 제3 발광층으로부터 발광된 광 각각은 상기 제2 n형 반도체층 및 상기 제3 n형 반도체층 측으로 입사하는, 표시 장치.
  17. 제1 기판의 일 면에 제1 LED를 형성하는 단계;
    상기 제1 기판의 일 면 및 상기 제1 LED를 덮는 제1 보호층을 형성하고, 상기 제1 보호층 상에 반사층을 형성하는 단계;
    제2 기판의 일 면에 제2 LED 및 제3 LED를 형성하는 단계; 및
    상기 제1 기판의 일 면 및 상기 제2 기판의 일 면이 대향하도록 상기 제1 기판 및 상기 제2 기판을 합착하는 단계를 포함하고,
    상기 반사층을 형성하는 단계는, 상기 제1 LED에 비중첩하고, 상기 제2 LED 및 상기 제3 LED에 중첩하도록 상기 제1 보호층 상에 상기 반사층을 형성하는 단계이고,
    상기 반사층은 상기 제1 기판의 일 면과 상기 제2 LED 사이 및 상기 제1 기판의 일 면과 상기 제3 LED 사이에 배치되고,
    상기 제1 LED, 상기 제2 LED 및 상기 제3 LED에서 발광된 광은 상기 제2 기판을 통해 방출되는, 표시 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 기판의 일 면에 상기 제1 LED를 구동하기 위한 제1 구동부, 상기 제2 LED를 구동하기 위한 제2 구동부 및 상기 제3 LED를 구동하기 위한 제3 구동부를 형성하는 단계;
    상기 제1 LED, 상기 제1 구동부, 상기 제2 구동부 및 상기 제3 구동부를 덮도록 제1 기판 전면에 상기 제1 보호층을 형성하는 단계; 및
    상기 제2 구동부 및 상기 제3 구동부로부터 상기 제1 보호층 상면에까지 연장된 연결부를 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 제1 기판 상에 상기 제1 LED를 구동하기 위한 제1 구동부를 형성하는 단계; 및
    상기 제2 기판 상에 상기 제2 LED를 구동하기 위한 제2 구동부 및 상기 제3 LED를 구동하기 위한 제3 구동부를 형성하는 단계를 더 포함하고,
    상기 제1 LED는 상기 제2 기판에서 상기 제2 LED, 상기 제3 LED, 상기 제2 구동부 및 상기 제3 구동부가 배치된 영역을 제외한 영역에 중첩하는, 표시 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 제1 기판의 일 면에 상기 제1 LED를 형성하는 단계는,
    상기 제1 기판의 일 면에 제1 n형 반도체 물질층, 제1 발광 물질층 및 제1 p형 반도체 물질층으로 이루어진 제1 에피층을 성장시키는 단계;
    상기 제1 에피층을 식각하여 제1 n형 반도체층, 제1 발광층 및 제1 p형 반도체층을 형성하는 단계; 및
    상기 제1 n형 반도체층 및 상기 제1 p형 반도체층 각각에 접하는 제1 n형 전극 및 제1 p형 전극을 형성하는 단계를 포함하고,
    상기 제1 n형 반도체층의 일 면은 상기 제1 p형 반도체층 및 상기 제1 발광층의 외측으로 돌출된, 표시 장치의 제조 방법.
  21. 제17항에 있어서,
    상기 제2 기판의 일 면에 상기 제2 LED 및 상기 제3 LED를 형성하는 단계는,
    상기 제2 기판의 일 면에 제2 n형 반도체 물질층, 제2 발광 물질층 및 제2 p형 반도체 물질층으로 이루어진 제2 에피층을 성장시키는 단계;
    상기 제2 에피층을 식각하여 제2 n형 반도체층, 제2 발광층 및 제2 p형 반도체층을 형성하는 단계;
    상기 제2 기판의 일 면에 제3 n형 반도체 물질층, 제3 발광 물질층 및 제3 p형 반도체 물질층으로 이루어진 제3 에피층을 성장시키는 단계;
    상기 제3 에피층을 식각하여 제3 n형 반도체층, 제3 발광층 및 제3 p형 반도체층을 형성하는 단계; 및
    상기 제2 n형 반도체층, 상기 제2 p형 반도체층, 상기 제3 n형 반도체층, 상기 제3 p형 반도체층 각각에 접하는 제2 n형 전극, 제2 p형 전극, 제3 n형 전극, 제3 p형 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 제2 에피층을 식각하여 상기 제2 n형 반도체층, 상기 제2 발광층 및 상기 제2 p형 반도체층을 형성하는 단계는, 상기 제3 LED가 형성될 영역에 중첩하는 영역에서 상기 제2 n형 반도체 물질층의 하측 부분을 남기고, 상기 제2 n형 반도체 물질층의 상측 부분만 식각하는 단계이고,
    상기 제3 에피층을 성장시키는 단계는, 상기 제2 기판의 일 면의 상기 제2 n형 반도체 물질층의 하측 부분 상에 상기 제3 n형 반도체 물질층, 상기 제3 발광 물질층 및 상기 제3 p형 반도체 물질층을 성장시키는 단계인, 표시 장치의 제조 방법.
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