KR102649526B1

KR102649526B1 - 반도체 열처리 부재 및 그의 제조 방법

Info

Publication number: KR102649526B1
Application number: KR1020210170992A
Authority: KR
Inventors: 사야카 도가시; 노부유키 무나카타; 켄지 스즈키
Original assignee: 쿠어즈텍 고도가이샤
Priority date: 2020-12-25
Filing date: 2021-12-02
Publication date: 2024-03-19
Also published as: KR20220092784A; US20220208597A1

Abstract

본 발명은 반도체 웨이퍼를 보유지지하는 반도체 열처리 부재로서, 표면이 산화막으로 피복된 탄화규소로 이루어지는 기재를 갖고, 상기 반도체 웨이퍼에 접하는 웨이퍼 보유지지부의 표면의 산술 평균 조도 Ra가 0.3㎛ 이하이고, 또한 요소의 평균 길이 RSm이 40㎛ 이하인 것을 특징으로 하는 반도체 열처리 부재에 관한 것이다.

Description

반도체 열처리 부재 및 그의 제조 방법{SEMICONDUCTOR HEAT TREATMENT MEMBER AND MANUFACTURING METHOD THEREOF}

본 발명은, 반도체 열처리 부재에 관한 것으로서, 예를 들면 RTP 장치(급속 가열 처리 장치)에 있어서 적합하게 이용되고, 반도체 웨이퍼를 보유지지(保持)하는 링에 적용 가능한 반도체 열처리 부재 및 그의 제조 방법에 관한 것이다.

반도체의 제조 공정에 있어서, 가열 처리 장치를 이용하여 반도체 웨이퍼를 열처리하는 기술로서 RTP 장치가 이용된다. RTP(Rapid Thermal Process)는, 급속 가열 처리를 의미하고, 이 RTP 장치에 의해 두께 10㎚ 이하의 초박형 실리콘 산화막을 만들 수 있다.

상기 RTP 장치는, 램프 가열을 이용한 열처리 기술이고, 이 기술의 특징은, 웨이퍼를 급속히 가열(수십초에 약 1000℃)시킴과 함께, 등배열로 배치된 적외선 램프를 웨이퍼 표면 온도로부터의 피드백에 의해 개별로 제어한다. 그에 따라, 웨이퍼 표면 온도의 온도차를 고정밀도로 제어하는 것이 가능해진다.

일반적인 RTP 장치는, 광원 램프로서 텅스텐·할로겐 램프 등을 이용한다.

그리고, 웨이퍼 보유지지 링 상에 올려놓여져 보유지지된 반도체 웨이퍼에 광원 램프의 에너지를 직접 흡수시키는 것이다. 반도체 웨이퍼를 처리하는 환경으로서는 N₂ 가스 등의 클린한 가스 분위기가 필요하기 때문에, 처리실 본체를 할로겐광의 투과 효율이 좋고 열적으로 안정적인 재료인 석영으로 이루어지는 석영창(石英窓)으로 밀폐하는 구조로 하고 있다. 웨이퍼는, 빛의 조사 밸런스가 좋은 처리실 중앙 부근에서, 웨이퍼 보유지지 링 상에 올려놓여진다. 이 RTP 장치를 이용하는 방식으로는, 열 매체를 통하지 않고 웨이퍼를 가열할 수 있는 점에서 열 응답을 결정짓는 열 용량을 최저한으로 억제하는 것이 가능해진다. 그 결과, 순시(瞬時) 가열을 실현할 수 있기 때문에, 웨이퍼의 구조를 파괴할 가능성이 작아, 웨이퍼의 어닐에 특히 유효하다고 되어 있다(특허문헌 1 참조).

이 RTP 장치에 있어서, 웨이퍼를 올려놓는 웨이퍼 보유지지 링은, 일반적으로 탄화규소질 세라믹스로 형성되어 있다. 이는, 탄화규소질 재료가 높은 내열성, 열 전도율을 갖는 점에서, 반도체 웨이퍼를 균일하게 가열할 수 있고, 또한 파손하기 어렵기 때문이다(특허문헌 1 참조). 또한, 카본 등의 기재의 표면에 CVD법에 따라 탄화규소막을 실시한 것도 다용되고 있다(특허문헌 2 참조).

특히, RTP 장치와 같은 단시간에 큰 열이 인가되는 경우에는, 장치의 열 응답을 결정짓는 열 용량을 최저한으로 억제하기 위해, 웨이퍼 보유지지 링의 두께를 저감하는 것이 시도되고 있다.

그러나, 종래의 웨이퍼 보유지지 링은, 그의 두께가 얇을수록 열적 특성이 향상하지만, 웨이퍼 보유지지 링을 형성하는 탄화규소질 재료는, 인성이 낮기 때문에, 얇게 함으로써 기계적 강도가 내려가, 구조적 및 열적으로 파손을 할 가능성이 높았다.

특히, 열 전달 방향의 두께를 1.2㎜ 이하로 하기 위해서는, 다이아몬드 지석(砥石)이나 유리(遊離) 지립 등을 이용한 기계 가공을 행할 필요가 있지만, 웨이퍼 보유지지 링의 피가공면에 미세한 연마 흠집(툴 마크)이 남기 때문에, 탄화규소 본래의 강도에 비해 대폭으로 강도가 저하한다. 즉, 피가공면의 미세한 연마 흠집이 기점이 되어 웨이퍼 보유지지 링이 파손되는 경우가 많다.

또한, 웨이퍼 보유지지 링을 형성하는 탄화규소질 재료는, 그의 순도를 99.5％ 이상, 이론 밀도 97％ 이상의 치밀질이고, 순도가 낮고 밀도가 낮은 탄화규소질 재료는, 열 전도율이 낮아져, RTP 장치에서는 제품 전체의 열 분포차가 커지고, 발생하는 열 응력이 증가하여, 사용 시에 파괴에 이를 가능성이 있다.

또한, 웨이퍼 보유지지 링의 표면 조도 Ra가 1.6㎛를 초과하면, 두께 1㎜ 이하인 경우, 핸들링이나 반송 등 물리적인 대미지에 의한 파손이나 열 수축의 반복에 의해, 웨이퍼 보유지지 링이 파손될 가능성이 매우 높다.

이러한 과제에 대하여 특허문헌 3에서는, 기재가 탄화규소질 세라믹스로 이루어져, 표면에 두께 0.05∼5㎛의 산화 규소막을 형성한 웨이퍼 보유지지 링을 개시하고 있다. 이 웨이퍼 보유지지 링에 있어서는, 표면 조도(Ra)가 1.6㎛ 이하이고, 피가공면의 미세한 연마 흠집 등에 의한 기계적 강도의 저하나 열 응력에 의한 파손을 방지하여, RTP 장치 등의 급속 가열 처리 장치에 이용하는 데에 적합하다고 기재되어 있다.

일본공개특허공보 2000-315720호 일본공개특허공보 2002-231713호 일본공개특허공보 2004-152900호

그러나, 특허문헌 3에 개시된 웨이퍼 보유지지 링에 있어서는, 표면 조도(Ra)가 1.6㎛ 이하여도, 반도체 웨이퍼로의 전열성(傳熱性)을 제어하여 막두께 균일성이 양호한 산화막을 웨이퍼 표면에 성막하기에는 불충분했다.

본원 발명자는, 예의 연구의 결과, 웨이퍼로의 전열성을 제어하여 양호한 산화막을 웨이퍼 표면에 성막하려면, 웨이퍼 탑재면에 있어서, 높이 방향의 지표인 산술 평균 조도 Ra와 평면 방향의 지표인 평균 길이 RSm과의 양쪽을 제어하는 것이 중요한 것을 인식했다.

본원 발명자는, 높이 방향의 지표인 산술 평균 조도 Ra와 평면 방향의 지표인 평균 길이 RSm과의 양쪽을 제어하는 것을 전제로 본 발명을 행하기에 이르렀다.

본 발명은, 상기 사정하에 이루어진 것으로서, 반도체 웨이퍼를 보유지지하는 링에 적용 가능한 반도체 열처리 부재에 있어서, 상기 반도체 웨이퍼에 대하여 가열 처리에 의해 산화막을 성막할 때, 반도체 웨이퍼로의 전열성이 균일해져, 웨이퍼 표면에 성막된 산화막의 막두께의 편차를 작게 할 수 있는 반도체 열처리 부재 및 그의 제조 방법을 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위해 이루어진 본 발명에 따른 반도체 열처리 부재는, 반도체 웨이퍼를 보유지지하는 반도체 열처리 부재로서, 표면이 산화막으로 피복된 탄화규소로 이루어지는 기재를 갖고, 상기 반도체 웨이퍼에 접하는 웨이퍼 보유지지부의 표면의 산술 평균 조도 Ra가 0.3㎛ 이하이고, 또한 요소(要素)의 평균 길이 RSm이 40㎛ 이하인 것에 특징을 갖는다.

또한, 상기 웨이퍼 보유지지부의 표면의 산술 평균 조도 Ra의 최대값과 최소값의 차 ΔRa가 0.15㎛ 이하인 것이 바람직하다.

또한, 상기 웨이퍼 보유지지부의 두께는, 1㎜ 이하로 형성되어 있는 것이 바람직하다.

또한, 상기 웨이퍼 보유지지부의 표면에 형성된 산화막의 막두께는, 0.3㎛ 이상 3㎛ 이하인 것이 바람직하다.

이와 같이 구성된 반도체 열처리 부재에 의하면, 반도체 웨이퍼에 접하는 면은, 산술 평균 조도 Ra가 0.3㎛ 이하이고, 또한 조도 요소의 평균 길이 RSm이 40㎛ 이하로 형성되어 있다. 이에 따라, 보유지지한 반도체 웨이퍼로의 전열성이 균일해져, 반도체 웨이퍼에 대하여 가열 처리에 의해 산화막을 성막할 때, 웨이퍼 표면에 성막된 산화막의 막두께의 편차를 작게 할 수 있다.

또한, 상기 과제를 해결하기 위해 이루어진 본 발명에 따른 반도체 열처리 부재의 제조 방법은, 상기한 반도체 열처리 부재의 제조 방법으로서, 링 형상의 탄화규소의 기재를 얻는 공정과, 상기 기재의 표면을 다이아몬드 지석에 의해 산술 평균 조도 Ra가 0.3㎛ 이하, 요소의 평균 길이 RSm이 40㎛ 이하가 되도록 가공하는 공정과, 상기 기재를 산화 분위기하에서 가열하고, 기재의 표면에 막두께 0.3㎛ 이상 3㎛ 이하의 산화막을 형성하는 공정을 구비하는 것에 특징을 갖는다.

이러한 방법에 의하면, 상기한 특징을 갖는 반도체 열처리 부재를 얻을 수 있다.

본 발명에 의하면, 반도체 웨이퍼를 보유지지하는 링에 적용 가능한 반도체 열처리 부재에 있어서, 상기 반도체 웨이퍼에 대하여 가열 처리에 의해 산화막을 성막할 때, 반도체 웨이퍼로의 전열성이 균일해져, 웨이퍼 표면에 성막된 산화막의 막두께의 편차를 작게 할 수 있는 반도체 열처리 부재 및 그의 제조 방법을 제공할 수 있다.

도 1은, 본 발명에 따른 반도체 열처리 부재의 평면도이다.
도 2는, 도 1의 A-A 화살표 단면도이다.
도 3은, 도 1의 반도체 열처리 부재를 이용하는 RTP 장치를 개략적으로 나타낸 단면도이다.

(발명을 실시하기 위한 형태)

이하, 본 발명에 따른 반도체 열처리 부재의 일 실시 형태에 대해서, 도 1 및 도 2에 기초하여 설명한다. 도 1은, 본 발명의 반도체 열처리 부재로서의 링의 평면도이고, 도 2는, 도 1의 A-A 화살표 단면도이다. 또한, 도면은 개략적 또는 개념적인 것으로서, 각 부위의 두께와 폭과의 관계, 부위 간의 크기의 비율 등은, 정확하게 도시되어 있지 않다.

또한, 본 실시 형태에 있어서는, 본 발명의 반도체 열처리 부재로서, RTP 장치에 있어서 이용되고, 반도체 웨이퍼의 표면에 산화막의 성막 처리 등을 행하기 위해 반도체 웨이퍼를 보유지지하는 링을 적용한 예에 대해서 설명한다.

도 1에 나타내는 바와 같이, 링(1)(반도체 열처리 부재)은, 링 형상의 틀부(2)와, 이 틀부(2)의 내측 하방에 형성된, 반도체 웨이퍼를 올려놓기 위한 웨이퍼 보유지지부(3)로 구성되어 있다.

상기 틀부(2)와 웨이퍼 보유지지부(3)는, 탄화규소로 이루어지는 기재(4)의 표면에 산화막(5)이 형성된 것으로 이루어지고, 상기 산화막(5)의 막두께는, 0.3∼3㎛ 정도, 바람직하게는 0.8∼1.2㎛로 형성되어 있다. 이 산화막(5)이 형성되어 있음으로서, 기재(4) 방향으로의 압축 응력이 걸려, 내성을 갖게 하여, 기재(4)가 얇게 형성되어 있어도, 웨이퍼가 탑재되었을 때 등의 기계적인 부하나 열 사이클에 의한 부하로부터 링(1)의 파손을 방지할 수 있다.

또한, 산화막(5)의 막두께가 0.3㎛보다 얇으면, 기재(4)를 얇게 형성한 경우에, 기계적인 부하나 열 사이클에 의한 부하에 대한 내성이 낮아져, 링(1)이 파손될 우려가 있다. 한편, 산화막(5)의 막두께가 3㎛보다 두꺼우면, 링(1)의 열 전도성이 저하하여, 열처리 결과에 불균일이 생길 우려가 있다. 또한, 산화막이 박리하여 파티클에 의한 웨이퍼 오염의 원인이 될 우려도 있다.

또한, 웨이퍼 보유지지부(3)의 두께 t(기재(4)와 산화막(5)을 합한 두께)는, 1㎜ 이하, 보다 바람직하게는 0.5㎜ 이하로 형성되어 있다. 이와 같이 웨이퍼 보유지지부(3)를 얇게 형성함으로써, 기재(4)의 열 용량이 작아져, 열 응답성이 향상한다. 두께 t는, 강도를 확보하기 위해 바람직하게는 0.20㎜ 이상이다.

또한, 웨이퍼 보유지지부(3)의 두께가 1㎜보다 크면, 기재(4)의 열 용량이 커지기 때문에, 열 응답성이 저하하여, 바람직하지 않다.

또한, 링(1)에 형성되는 링 형상의 틀부(2)의 내경으로서는, 반도체 웨이퍼를 끼워넣을 수 있는 한은 특별히 한정되는 것은 아니고, 가열 처리를 행하는 반도체 웨이퍼의 외경에 의해 임의의 크기의 것을 사용할 수 있다.

또한, 상기 틀부(2)의 내주측 하부에 형성된 웨이퍼 보유지지부(3)로서는, 그의 상면에 반도체 웨이퍼를 올려놓았을 때에, 당해 반도체 웨이퍼의 표면이 반도체 열처리 부재(1)의 상면과 대략 평행한 평면을 형성하는 것이 바람직하고, 이에 따라, RTP 장치 등에 의한 가열 처리 시에 반도체 웨이퍼 전체를 균일하게 가열하여 처리할 수 있다.

또한, 웨이퍼 보유지지부(3)의 내경으로서는, 반도체 웨이퍼를 올려놓을 수 있는 한 특별히 한정되는 것은 아니지만, 올려놓는 반도체 웨이퍼의 외경보다 약간 작은 값인 것이 바람직하다. 이에 따라, 웨이퍼 보유지지부(3)와 반도체 웨이퍼와의 접촉 부위가 작아져, 반도체 웨이퍼에 가한 열이 웨이퍼 보유지지부(3)로부터 확산하는 것을 막아, 열 분포의 불균일을 작게 하여 균일하게 반도체 웨이퍼를 가열할 수 있다.

또한, 웨이퍼 보유지지부(3)의 표면은, 높이 방향의 지표인 산술 평균 조도 Ra는, 0.3㎛ 이하로 형성되고, 조도 곡선의 요소의 평균 길이 RSm은, 40㎛ 이하로 형성되어 있다.

산술 평균 조도 Ra가 0.3㎛보다도 크면 반도체 웨이퍼와 웨이퍼 보유지지부(3)의 표면(탑재면)과의 사이에 극간이 생겨, 전열성이 저하하기 때문에, 반도체 웨이퍼에 열을 균일하게 전달하는 것이 어려워진다.

또한, 조도 곡선의 요소의 평균 길이 RSm이 40㎛를 초과하는 경우, 반도체 웨이퍼와 웨이퍼 보유지지부(3)가 접하는 면적이 적어지기 때문에, 전열에 의한 열의 전달이 악화될 우려가 있기 때문에 바람직하지 않다.

또한, 조도 곡선의 요소의 평균 길이 RSm은, 열처리 시에 웨이퍼가 웨이퍼 보유지지부(3)에 접착하는 것을 방지하기 위해, 15㎛ 이상인 것이 바람직하다.

또한, 웨이퍼 탑재면의 산술 평균 조도 Ra의 편차는 적은 편이 좋고, Ra의 최대값과 최소값과의 차분 ΔRa는 0.15㎛ 이하가 좋다. 보다 바람직하게는, ΔRa는 0.1㎛ 이하임으로써, 양호한 열 전달을 나타내고, 반도체 웨이퍼로의 산화막 성막 처리에 있어서, 산화막의 막두께 균일성이 더욱 양호한 웨이퍼를 얻을 수 있다. 이러한 웨이퍼 보유지지부(3)(웨이퍼 탑재면)를 가진 링(1)을 이용하여 반도체 웨이퍼를 처리함으로써, 웨이퍼 면 내의 산화 막두께의 편차를 0.1㎚ 이하로 하는 것이 가능하다.

이어서, 본 발명에 따른 링(1)의 제조 방법을 설명한다. 우선, 탄화규소로 이루어지는 기재(4)를 제조할 때에는, 탄화규소를 소정의 링 형상의 성형체로 형성하고, 이 성형체를 소결시켜, 높은 열 전도율을 갖는 링 형상의 기재(4)를 얻는다. 혹은, 카본 기재의 표면에 CVD법으로 탄화규소를 성장시키고, 그 후 상기 카본 기재를 제거하여, 높은 열 전도율을 갖는 링 형상의 탄화규소 기재(4)를 얻는다.

이어서, 이 링 형상의 기재(4)의 표면을 다이아몬드 지석에 의해 산술 평균 조도 Ra가 0.3㎛ 이하, 요소의 평균 길이 RSm이 40㎛ 이하가 되도록 연삭이나 연마 등의 가공을 한다. 추가로, 기재(4)를 산화 분위기하 1000℃∼1300℃에서 열을 인가하여 산화 처리함으로써, 기재(4)의 전체 표면에 막두께 0.3∼3㎛ 정도, 바람직하게는 0.8∼1.2㎛의 산화막(5)을 형성하여, 링(1)을 얻는다.

도 3에 본 발명의 링(1)을 구비한 RTP 장치의 일 형태를 나타낸다. 도 3에 나타내는 바와 같이 RTP 장치(10)는, 분위기 가스 도입구(20a) 및 분위기 가스 배출구(20b)를 구비한 챔버(반응관)(20)와, 챔버(20)의 상부에 이간하여 배치된 복수의 램프(30)와, 챔버(20) 내의 반응 공간(25)에 반도체 웨이퍼(W)를 지지하는 기판 지지부(40)를 구비한다. 또한, 도시하지 않지만, 반도체 웨이퍼(W)를 그의 중심축 주위에서 소정 속도로 회전시키는 회전 수단을 구비하고 있다.

기판 지지부(40)는, 반도체 웨이퍼(W)의 외주부를 지지하는 본 발명의 링(1)과, 링(1)을 지지하는 스테이지(40a)를 구비한다. 챔버(20)는, 예를 들면, 석영으로 구성되어 있다. 램프(30)는, 예를 들면, 할로겐 램프로 구성되어 있다. 스테이지(40a)는, 예를 들면, 석영으로 구성되어 있다. 이 RTP 장치는 10∼300℃/초의 승온 또는 강온의 온도 구배로 반도체 웨이퍼(W)의 전체를 균일하게 가열하여 처리할 수 있다.

또한, 이 RTP 장치(10)에 있어서의 반응 공간(25) 내의 온도 제어는, 기판 지지부(40)의 스테이지(40a)에 매입된 복수의 방사 온도계에 의해 링(1)의 하부의 기판 지름 방향에 있어서의 기판면 내 다점(예를 들면 9점)의 평균 온도를 측정하고, 그 측정된 온도에 기초하여 복수의 할로겐 램프(30)의 제어(각 램프의 개별의 ON-OFF 제어나, 발광하는 빛의 발광 강도의 제어 등)를 행한다.

이어서, 이 실시 형태에 따른 반도체 열처리 부재로서의 링을 구비한 RTP 장치(10)에 의한 반도체 웨이퍼(W)의 가열 처리 방법을 도 3에 따라 설명한다.

우선, 링(1)에 반도체 웨이퍼(W)를 올려놓아 고정한다. 반도체 웨이퍼(W)의 주연부 하면이 웨이퍼 보유지지부(3)에 접하게 된다. 이 링(1)을, 산화 분위기하의 반응 공간(25) 내에 설치된 스테이지(40a)의 상부에 반도체 웨이퍼(W)의 상면이 대략 평행이 되도록 고정한다.

또한, 분위기 가스 도입구(20a)로부터 프로세스 가스를 도입함과 함께 분위기 가스 배출구(20b)로부터 반응 공간(25) 내의 가스를 배기하여, 반도체 웨이퍼(W) 상에 소정의 기류를 형성한다.

이어서, 등배열로 배치된 할로겐 램프(30)를 반도체 웨이퍼(W)의 표면 온도로부터의 피드백에 의해 개별로 제어하여 반도체 웨이퍼(W)의 표면 온도를 제어하면서 급속히 가열(예를 들면 수십초에 약 1,000℃)하여 반도체 웨이퍼(W)의 가열 처리를 행한다. 이에 따라, 반도체 웨이퍼(W)의 표면에 소망하는 산화막이 형성된다.

이상과 같이 본 실시 형태에 따른 링(1)(반도체 열처리 부재)에 의하면, 당해 링(1)은, 상기 틀부(2)와 웨이퍼 보유지지부(3)에 의해 구성되고, 그들은 탄화규소로 이루어지는 기재(4)의 표면에 산화막(5)이 형성된 것이다. 여기에서, 상기 웨이퍼 보유지지부(3)의 표면은, 산술 평균 조도 Ra가 0.3㎛ 이하이고, 또한 조도 요소의 평균 길이 RSm이 40㎛ 이하로 형성되어 있다. 이에 따라, 웨이퍼 보유지지부(3)에 보유지지한 반도체 웨이퍼(W)로의 전열성이 균일해져, 반도체 웨이퍼(W)에 대하여 가열 처리에 의해 산화막을 성막할 때, 웨이퍼 표면에 성막된 산화막의 막두께의 편차를 작게 할 수 있다.

또한, 상기 실시 형태에 있어서는, 본 발명에 따른 반도체 열처리 부재로서 링을 예로 설명했지만, 본 발명에 있어서는, 그의 형태에 한정되는 것은 아니고, 탄화규소로 이루어지는 기재의 표면에 산화막의 피막을 한 반도체 열처리 부재로 넓게 적용할 수 있다.

(실시예)

본 발명에 따른 반도체 열처리 부재 및 그의 제조 방법에 대해서, 실시예에 기초하여 추가로 설명한다.

[실험 1]

실험 1에서는, 웨이퍼 보유지지부(웨이퍼 탑재면)의 표면 상태가 상이한 링을 복수 작성하고(실시예 1∼5, 비교예 1∼3), 그 링에 보유지지한 반도체 웨이퍼를 열처리하여, 웨이퍼 표면에 성막된 산화막의 막두께 균일성에 대해서 조사했다.

상기 링의 작성에 있어서는, 기재의 표면을 다이아몬드 지석에 의해 산술 평균 조도 Ra가 0.3㎛ 이하, 요소의 평균 길이 RSm이 40㎛ 이하가 되도록 연삭 가공했다. 그 후, 기재를 산화 분위기하 1000℃∼1300℃에서 열을 인가하여 산화 처리함으로써, 기재의 전체 표면에 막두께 1.0㎛의 산화막을 형성하여, 웨이퍼 보유지지 링을 얻었다. 이 때의 웨이퍼 보유지지부의 표면의 산술 평균 조도 Ra, 요소의 평균 길이 RSm 및 산술 평균 조도 Ra의 차 ΔRa는 표 1과 같았다.

각 링의 웨이퍼 보유지지부(웨이퍼 탑재면)는, 다이아몬드 지석의 번수(番手)를 변경하여 표면 조도를 변화시켰다. 또한, 표면 조도는 비접촉 조도계를 이용하여 계측했다. 표면 조도는 90도 간격으로 웨이퍼 보유지지부의 표면을 4점 측정하여, 그의 평균값을 취했다. 높이 방향의 지표인 산술 평균 조도 Ra의 차 ΔRa는, 4점의 최대값 Ra로부터 최소값 Ra를 뺀 값으로 했다.

또한, 요소의 평균 길이 RSm은, 90도 간격으로 웨이퍼 보유지지부의 표면의 4점을 비접촉 조도계로 측정하여, 그의 평균값을 산출했다.

또한, 반도체 웨이퍼에 대한 열처리의 조건으로서는, 드라이 산화 분위기 1000℃∼1150℃에서 60∼300초로 했다.

표 1에 실시예 및 비교예의 조건 및, 결과를 나타낸다. 표 1에 나타내는 평가는, 반도체 웨이퍼에 형성된 산화막의 막두께의 균일성으로서, 면 내 편차가 0.06㎚ 이하를 ◎로 하고, 면 내 편차가 0.06㎚보다 크고 0.08㎚ 이하를 ○로 하고, 면 내 편차가 0.08㎚보다 크고 0.10㎚ 이하를 △로 했다. 또한, 면 내 편차가 0.10㎚를 초과하는 것을 ×로 했다.

표 1에 나타내는 바와 같이, 웨이퍼 보유지지부의 산술 평균 조도 Ra가 0.3㎛ 이하이고, 또한 면 방향의 조도 요소의 평균 길이 RSm이 40㎛ 이하인 경우, 반도체 웨이퍼의 표면에 형성된 산화막의 면 내 편차가 0.10㎚ 이하로 작아져 양호했다(실시예 1∼5).

한편, 웨이퍼 보유지지부의 산술 평균 조도 Ra가 0.3㎛보다 크고, 또는 면 방향의 조도 요소의 평균 길이 RSm이 40㎛보다 큰 경우, 웨이퍼 산화막의 면 내 편차가 커졌다(비교예 1∼3).

따라서, 본 실험 1의 결과, 웨이퍼 보유지지부의 산술 평균 조도 Ra를 0.3㎛ 이하로 하고, 또한 면 방향의 조도 요소의 평균 길이 RSm을 40㎛ 이하로 함으로써, 반도체 웨이퍼의 표면에 형성된 산화막의 면 내 편차를 0.10㎚ 이하로 작게 할 수 있는 것을 확인했다.

[실험 2]

실험 2에서는, 웨이퍼 보유지지부(웨이퍼 탑재면)에 형성하는 산화막의 막두께가 상이한 링을 복수 작성하고(실시예 6∼11), 그 링에 보유지지한 반도체 웨이퍼를 열처리하여, 웨이퍼 표면에 성막된 산화막의 막두께 균일성 및 파티클의 발생에 대해서 조사했다. 또한, 링의 산화막의 막두께는, 산화 분위기하에서의 열처리 시간에 따라, 조정했다. 실험 2의 조건 및 평가 결과를 표 2에 나타낸다. 표 2에 나타내는 평가 중, 반도체 웨이퍼에 형성된 산화막의 막두께의 균일성은, 면 내 편차가 0.06㎚ 이하를 ◎로 하고, 면 내 편차가 0.06㎚보다 크고 0.08㎚ 이하를 ○로 하고, 면 내 편차가 0.08㎚보다 크고 0.10㎚ 이하를 △로 했다.

또한, 링에 웨이퍼를 탑재하여, 반복 100회 사용했을 때에, 10회 이상 파티클 이상(異常)이 된 것은 △로 하고, 그 이외를 ○로 했다.

이상의 실험 2의 결과, 기재에 형성하는 산화막의 막두께는, 0.3∼3㎛ 정도, 바람직하게는 0.8∼1.2㎛로 형성하는 것이 바람직한 것을 확인했다.

본 발명을 상세하게, 또한 특정의 실시 태양을 참조하여 설명했지만, 본 발명의 정신과 범위를 일탈하는 일 없이, 여러 가지 수정이나 변경을 더할 수 있는 것은, 당업자에게 있어서 명백하다.

본 출원은, 2020년 12월 25일 출원의 일본특허출원 2020-217457 및 2021년 7월 30일 출원의 일본특허출원 2021-125049에 기초하는 것으로서, 그의 내용은 여기에 참조로서 취입된다.

1 : 링
2 : 틀부
3 : 웨이퍼 보유지지부
4 : 기재
5 : 산화막
10 : RTP 장치
W : 반도체 웨이퍼

Claims

탄화규소로 이루어지는 기재의 표면이 산화막으로 피복되고, 반도체 웨이퍼를 보유지지(保持)하는 반도체 열처리 부재로서,
상기 반도체 웨이퍼에 접하는 웨이퍼 보유지지부의 표면의 산술 평균 조도 Ra가 0.3㎛ 이하이고, 또한 면 방향의 조도 요소(要素)의 평균 길이 RSm이 40㎛ 이하인 것을 특징으로 하는 반도체 열처리 부재.
탄화규소로 이루어지는 기재의 표면이 산화막으로 피복되고, 반도체 웨이퍼를 보유지지하는 반도체 열처리 부재로서,
상기 반도체 웨이퍼에 접하는 웨이퍼 보유지지부의 표면의 산술 평균 조도 Ra가 0.3㎛ 이하이고, 또한 면 방향의 조도 요소의 평균 길이 RSm이 15㎛ 이상 40㎛ 이하인 것을 특징으로 하는 반도체 열처리 부재.
제1항에 있어서,
상기 웨이퍼 보유지지부의 표면의 산술 평균 조도 Ra의 최대값과 최소값의 차 ΔRa가 0.15㎛ 이하인 것을 특징으로 하는, 반도체 열처리 부재.
제1항에 있어서,
상기 웨이퍼 보유지지부의 표면에 형성된 산화막의 막두께는, 0.3㎛ 이상 3㎛ 이하인 것을 특징으로 하는, 반도체 열처리 부재.
제1항에 기재된 반도체 열처리 부재의 제조 방법으로서,
링 형상의 탄화규소의 기재를 얻는 공정과,
상기 기재의 표면을 다이아몬드 지석(砥石)에 의해 산술 평균 조도 Ra가 0.3㎛ 이하, 면 방향의 조도 요소의 평균 길이 RSm이 15㎛ 이상 40㎛ 이하가 되도록 가공하는 공정과,
상기 기재를 산화 분위기하에서 가열하고, 기재의 표면에 산화막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 열처리 부재의 제조 방법.