KR102646218B1 - 전계 발광 표시 장치 - Google Patents

전계 발광 표시 장치 Download PDF

Info

Publication number
KR102646218B1
KR102646218B1 KR1020180133246A KR20180133246A KR102646218B1 KR 102646218 B1 KR102646218 B1 KR 102646218B1 KR 1020180133246 A KR1020180133246 A KR 1020180133246A KR 20180133246 A KR20180133246 A KR 20180133246A KR 102646218 B1 KR102646218 B1 KR 102646218B1
Authority
KR
South Korea
Prior art keywords
bank
sub
area
pixel
bank hole
Prior art date
Application number
KR1020180133246A
Other languages
English (en)
Other versions
KR20200050547A (ko
Inventor
심성빈
김수현
양유철
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020180133246A priority Critical patent/KR102646218B1/ko
Priority to US16/518,425 priority patent/US11302757B2/en
Priority to JP2019153518A priority patent/JP6827504B2/ja
Priority to CN201911030091.2A priority patent/CN111146244B/zh
Publication of KR20200050547A publication Critical patent/KR20200050547A/ko
Application granted granted Critical
Publication of KR102646218B1 publication Critical patent/KR102646218B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/14—Carrier transporting layers
    • H10K50/15—Hole transporting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/81—Anodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/82—Cathodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 제1 서브 화소 및 제2 서브 화소를 구비한 기판; 상기 기판 상에 구비된 평탄화층; 상기 평탄화층 상에서 상기 제1 서브 화소 및 상기 제2 서브 화소에 각각 구비된 제1 전극; 상기 제1 서브 화소의 제1 전극과 상기 제2 서브 화소의 제1 전극 사이에 구비된 뱅크; 상기 제1 전극 및 상기 뱅크 상에 구비된 발광층; 및 상기 발광층 상에 구비된 제2 전극을 포함하여 이루어지고, 상기 평탄화층은 상기 뱅크와 중첩되는 영역에 복수 개의 홈이 구비되어 있고, 상기 뱅크는 상기 복수 개의 홈 중에서 일부의 홈과 중첩되는 영역에 뱅크홀이 구비되어 있고, 상기 뱅크홀은 상기 제1 서브 화소와 상기 제2 서브 화소 사이의 경계를 따라 연장되어 있는 전계 발광 표시 장치를 제공한다.

Description

전계 발광 표시 장치{Electroluminescent Display Device}
본 발명은 전계 발광 표시 장치에 관한 것으로서, 보다 구체적으로는 백색광을 발광하는 전계 발광 표시 장치에 관한 것이다.
전계 발광 표시 장치는 애노드 전극과 캐소드 전극 사이에 발광층이 형성된 구조로 이루어져, 상기 두 개의 전극 사이의 전계에 의해 상기 발광층이 발광함으로써 화상을 표시하는 장치이다.
상기 발광층은 전자와 정공의 결합에 의해 엑시톤(exciton)이 생성되고 생성된 엑시톤이 여기상태(excited state)에서 기저상태(ground state)로 떨어지면서 발광을 하는 유기물로 이루어질 수도 있고, 퀀텀 도트(Quantum dot)와 같은 무기물로 이루어질 수도 있다.
상기 발광층은 서브 화소 별로 상이한 색상, 예로서, 적색, 녹색, 및 청색의 광을 발광하도록 이루어질 수도 있고, 서브 화소 별로 동일한 색상, 예로서, 백색의 광을 발광하도록 이루어질 수도 있다.
상기 발광층이 서브 화소 별로 상이한 색상의 광이 발광하는 경우에는, 소정의 마스크를 이용하여 서브 화소 별로 상이한 발광층을 증착해야 하기 때문에, 마스크 공정이 추가되는 한계가 있고 또한 마스크를 정밀하게 얼라인하지 못할 경우 발광층을 서브 화소 별로 정밀하게 증착하기 어려운 문제가 있다.
그에 반하여, 상기 발광층이 서브 화소 별로 동일한 색상, 예로서, 백색의 광이 발광하는 경우에는, 상기 발광층의 패턴 형성을 위한 마스크가 필요 없기 때문에 마스크 공정으로 인한 문제가 발생하지 않는다.
그러나, 마스크 공정 없이 서브 화소 별로 동일한 색상의 광을 발광하는 발광층을 형성하는 경우에 있어서, 서로 인접하는 서브 화소 사이에서 발광층을 통해 전하가 이동하여 누설전류가 발생하고 그로 인해서 화상 품질이 저하되는 문제가 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 누설전류로 인한 화상 품질 저하를 줄일 수 있는 전계 발광 표시 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명은 제1 서브 화소 및 제2 서브 화소를 구비한 기판; 상기 기판 상에 구비된 평탄화층; 상기 평탄화층 상에서 상기 제1 서브 화소 및 상기 제2 서브 화소에 각각 구비된 제1 전극; 상기 제1 서브 화소의 제1 전극과 상기 제2 서브 화소의 제1 전극 사이에 구비된 뱅크; 상기 제1 전극 및 상기 뱅크 상에 구비된 발광층; 및 상기 발광층 상에 구비된 제2 전극을 포함하여 이루어지고, 상기 평탄화층은 상기 뱅크와 중첩되는 영역에 복수 개의 홈이 구비되어 있고, 상기 뱅크는 상기 복수 개의 홈 중에서 일부의 홈과 중첩되는 영역에 뱅크홀이 구비되어 있고, 상기 뱅크홀은 상기 제1 서브 화소와 상기 제2 서브 화소 사이의 경계를 따라 연장되어 있는 전계 발광 표시 장치를 제공한다.
본 발명은 또한 제1 서브 화소 및 제2 서브 화소를 구비한 기판; 상기 제1 서브 화소와 상기 제2 서브 화소 사이의 경계에 구비된 뱅크가 위치하는 뱅크 영역; 상기 뱅크 영역에 의해 정의되며 상기 제1 서브 화소 및 상기 제2 서브 화소 각각에 구비된 발광 영역; 상기 제1 서브 화소와 상기 제2 서브 화소 사이의 경계를 따라 연장되며 상기 뱅크를 관통하는 뱅크홀이 위치하는 뱅크홀 영역; 및 상기 뱅크홀 영역 아래에서 상기 뱅크홀 영역과 중첩되며 복수 개의 홈이 구비된 홈 형성 영역을 포함하여 이루어진 전계 발광 표시 장치를 제공한다.
본 발명의 일 실시예에 따르면, 인접하는 서브 화소 사이의 경계 영역에 뱅크홀이 구비되고 상기 뱅크홀 아래에는 상기 복수 개의 홈이 구비되어 있기 때문에, 상기 뱅크홀과 중첩되는 영역에서 발광층의 적어도 일부가 단절될 수 있어 인접하는 서브 화소 사이의 누설 전류 발생이 방지될 수 있고, 그에 따라 누설 전류로 인한 화상 품질 저하 문제가 해소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 평면도이다.
도 2는 도 1의 A영역을 확대한 도면으로서, 도 1에 평탄화층을 추가로 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 도 2의 AB라인의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 도 2의 CD라인의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 평면도로서, 도 1의 A영역에 해당하며 도 1에 평탄화층을 추가로 도시한 것이다.
도 6은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 도 5의 AB라인의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 도 5의 CD라인의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 평면도로서, 도 1의 A영역에 해당하며 도 1에 평탄화층을 추가로 도시한 것이다.
도 9는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 평면도로서, 도 1의 A영역에 해당하며 도 1에 평탄화층을 추가로 도시한 것이다.
도 10a 내지 도 10c는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치에 관한 것으로서, 이는 헤드 장착형 표시(HMD) 장치에 관한 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 평면도이다.
도 1에서 알 수 있듯이, 본 발명의 일 실시예에 따른 전계 발광 표시 장치는 기판(100), 제1 전극(310, 320, 330), 및 뱅크(400)를 포함하여 이루어진다.
상기 기판(100) 상에는 복수의 서브 화소(P1, P2, P3)가 형성되어 있다.
상기 복수의 서브 화소(P1, P2, P3)는 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3)를 포함하여 이루어진다. 상기 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3)가 가로 방향으로 순서대로 배열됨으로써, 상기 제1 서브 화소(P1)와 상기 제2 서브 화소(P2)는 서로 인접하게 배치되고, 상기 제2 서브 화소(P2)와 제3 서브 화소(P3)도 서로 인접하게 배치될 수 있다. 상기 제1 서브 화소(P1)는 적색(R), 녹색(G) 및 청색(B) 중에서 어느 하나의 광을 방출하도록 구비되고, 상기 제2 서브 화소(P2)는 적색(R), 녹색(G) 및 청색(B) 중에서 다른 하나의 광을 방출하도록 구비되고, 상기 제3 서브 화소(P3)는 적색(R), 녹색(G) 및 청색(B) 중에서 나머지 하나의 광을 방출하도록 구비될 수 있다.
세로 방향으로는 동일한 색상의 광을 방출하는 서브 화소(P1, P2, P3)가 일렬로 배열될 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 복수의 서브 화소(P1, P2, P3)의 배열 구조는 당업계에 공지된 다양한 구조로 변경될 수 있다.
상기 제1 전극(310, 320, 330)은 개별 서브 화소(P1, P2, P3) 별로 패턴 형성되어 있다. 즉, 제1 서브 화소(P1)에 하나의 제1 전극(310)이 형성되어 있고, 제2 서브 화소(P2)에 다른 하나의 제1 전극(320)이 형성되어 있고, 제3 서브 화소(P3)에 또 다른 하나의 제1 전극(330)이 형성되어 있다. 상기 제1 전극(310, 320, 330)은 전계 발광 표시 장치의 양극으로 기능할 수 있다. 상기 제1 전극(310, 320, 330)은 사각형 구조로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 당업계에 공지된 다양한 구조로 변경될 수 있다.
상기 뱅크(400)는 상기 제1 전극(310, 320, 330)의 가장자리를 가리면서 복수의 서브 화소(P1, P2, P3) 사이의 경계 영역에 형성된다. 상기 뱅크(400)는 상하 좌우로 인접하는 복수의 서브 화소(P1, P2, P3) 사이의 경계 영역에 형성됨으로써 전체적으로 매트릭스 구조로 형성될 수 있다. 상기 뱅크(400)에 의해서 복수의 서브 화소(P1, P2, P3)에 발광 영역(EA)이 정의된다. 즉, 상기 뱅크(400)에 의해 가려지지 않고 노출된 상기 제1 전극(310, 320, 330)의 노출 영역이 발광 영역(EA)을 구성하게 된다.
상기 뱅크(400)에는 뱅크홀(450)이 구비되어 있다. 상기 뱅크홀(450)은 상기 뱅크(400)의 소정 영역이 상하방향으로 관통되어 형성될 수 있다. 그에 따라, 상기 뱅크홀(450) 영역에는 상기 뱅크(400)를 구성하는 물질이 형성되지 않고 상기 뱅크(400)의 아래에 형성되는 평탄화층이 노출될 수 있다.
상기 뱅크홀(450)은 상기 복수의 서브 화소(P1, P2, P3) 사이의 경계 영역에 형성되며, 그에 따라 상기 뱅크홀(450)은 상기 발광 영역(EA)과 중첩되지 않도록 형성되며 특히 상기 제1 전극(310, 320, 330)과 중첩되지 않도록 형성될 수 있다.
구체적으로, 상기 뱅크홀(450)은 상기 복수의 서브 화소(P1, P2, P3) 사이의 경계 영역을 따라 연장되며, 상기 뱅크(400)와 유사하게 전체적으로 매트릭스 구조로 형성될 수 있다. 따라서, 상기 뱅크홀(450)은 제1 방향, 예로서 상하 방향으로 연장된 제1 뱅크홀(451), 및 제2 방향, 예로서 좌우 방향으로 연장된 제2 뱅크홀(452)을 포함하여 이루어진다. 상기 제1 뱅크홀(451)은 서로 인접하는 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이, 및 서로 인접하는 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 형성될 수 있다. 또한, 상기 제2 뱅크홀(452)은 서로 인접하는 하나의 제1 서브 화소(P1)와 다른 하나의 제1 서브 화소(P1) 사이, 서로 인접하는 하나의 제2 서브 화소(P2)와 다른 하나의 제2 서브 화소(P2), 및 서로 인접하는 하나의 제3 서브 화소(P3)와 다른 하나의 제3 서브 화소(P3) 사이에 형성될 수 있다.
상기 뱅크홀(450)이 폭은 일정하지 않다. 구체적으로, 상기 뱅크홀(450)은 제1 폭(D1)을 가지는 영역 및 제2 폭(D2)을 가지는 영역을 구비할 수 있다. 상기 뱅크홀(450)의 폭(D1, D2)은 상기 뱅크홀(450)의 연장방향과 수직방향에서의 거리를 의미한다. 따라서, 상하 방향으로 연장되는 제1 뱅크홀(451)의 경우에는 좌우 방향의 거리에 해당하는 제1 폭(D1) 및 제2 폭(D2)을 가질 수 있고, 좌우 방향으로 연장되는 제2 뱅크홀(452)의 경우에는 상하 방향의 거리에 해당하는 제1 폭(D1) 및 제2 폭(D2)을 가질 수 있다. 이때, 상기 제2 뱅크홀(452)의 폭(D1, D2)은 위치에 따라 상이하게 형성된다. 후술하는 단면도를 통해 알 수 있듯이, 평면도 상에서 뱅크홀(450)의 폭(D1, D2)은 상기 뱅크(400)의 상면에 구비되는 뱅크홀(450)의 입구 영역의 폭(D1, D2)에 해당한다.
구체적으로, 상기 뱅크홀(450)의 폭(D1, D2)은 상대적으로 큰 제1 폭(D1) 및 상대적으로 작은 제2 폭(D2)을 포함한다. 또한, 상기 뱅크홀(450)은 상기 제1 폭(D1)에서 상기 제2 폭(D2) 방향으로 점차적으로 폭이 작아지는 영역을 구비한다. 특히, 상기 뱅크홀(450)의 폭(D1, D2)을 정의하게 되는 상기 뱅크홀(450)의 일단(450a)과 타단(450b)은 각각 상기 뱅크홀(450)의 연장 “‡향으로 따라 파동 무늬 구조 또는 물결 무늬 구조로 이루어질 수 있고, 그에 따라 상기 뱅크홀(450)은 그 폭이 점차로 증가하다가 점차로 감소하는 것이 반복되는 파동 무늬 구조 또는 물결 무늬 구조를 이루면서 서브 화소(P1, P2, P3) 사이의 경계를 따라 연장될 수 있다. 이때, 상기 뱅크홀(450)의 일단(450a)과 타단(450b)이 가장 근접한 위치에서의 상기 뱅크홀(450)의 폭이 상기 제2 폭(D2)이 되고, 상기 뱅크홀(450)의 일단(450a)과 타단(450b)이 가장 멀어진 위치에서의 상기 뱅크홀(450)의 폭이 상기 제1 폭(D1)이 된다.
이와 같은 뱅크홀(450)은 인접하는 서브 화소(P1, P2, P3) 사이에 누설전류가 발생하는 것을 방지하는 역할을 한다. 고해상도를 구현하기 위해서 서브 화소(P1, P2, P3) 사이의 간격이 조밀하게 구성된 경우에 있어서, 어느 하나의 서브 화소(P1, P2, P3) 내의 발광층에서 발광이 이루어진 경우 그 발광층 내의 전하가 인접하는 다른 서브 화소(P1, P2, P3) 내의 발광층으로 이동하여 누설전류가 발생할 가능성이 있다.
따라서, 본 발명의 일 실시예에서는 서브 화소(P1, P2, P3) 사이의 경계에 뱅크홀(450)을 형성함으로써 상기 뱅크홀(450)과 중첩되는 영역에서 상기 발광층의 일부가 단절되도록 하여, 인접하는 서브 화소(P1, P2, P3) 사이에서 누설전류가 발생하는 것을 방지할 수 있다.
도 2는 도 1의 A영역을 확대한 도면으로서, 도 1에 평탄화층(270)을 추가로 도시한 것이다.
도 2를 참조하면, 제1 서브 화소(P1)에 하나의 제1 전극(310)이 형성되어 있고, 제2 서브 화소(P2)에 다른 하나의 제1 전극(320)이 형성되어 있고, 상기 제1 전극(310, 320)의 가장자리를 덮으면서 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이의 경계 영역에 뱅크(400)가 형성되어 있고, 상기 뱅크(400)에는 뱅크홀(450)이 형성되어 있다.
상기 뱅크(400)에 의해 가려지지 않고 노출되는 제1 전극(310, 320)의 영역이 발광 영역(EA)이 되고, 상기 뱅크(400)가 형성된 영역이 뱅크 영역(BA)이 되고, 서로 인접하는 하나의 제1 전극(310)과 다른 하나의 제2 전극(320) 사이에서 상기 뱅크(400)가 형성되지 않은 영역이 뱅크홀 영역(BHA)이 된다.
상기 제1 전극(310, 320)과 상기 뱅크(400)의 아래에는 평탄화층(270)이 형성되어 있다. 상기 평탄화층(270)은 홈 형성 영역(GA) 및 홈 미형성 영역(NGA)을 포함하여 이루어진다.
상기 홈 형성 영역(GA)은 상기 뱅크 영역(BA) 및 상기 뱅크홀 영역(BHA)과 중첩되고, 또한, 상기 발광 영역(EA)과도 일부 중첩될 수 있다. 상기 홈 형성 영역(GA)에는 상기 평탄화층(270)의 상면에 복수 개의 홈(Groove; G)이 형성되어 있다.
상기 복수 개의 홈(G)은 상기 평탄화층(270)을 상하 방향으로 관통하지 않으면서 상기 평탄화층(270)의 상면에 오목 패턴으로 이루어질 수 있다. 상기 복수 개의 홈(G)은 평면도 상에서 원 형상으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고 타원 형상으로 이루어질 수도 있고 경우에 따라 다각형 구조로 이루어질 수도 있다.
상기 복수 개의 홈(G) 사이에는 상기 평탄화층(270)의 상면이 평평한 복수 개의 제1 평탄면(F1)을 구비한다. 따라서, 상기 홈 형성 영역(GA)에는 상기 복수 개의 홈(G) 및 상기 복수 개의 제1 평탄면(F1)이 구비된다.
상기 복수 개의 홈(G)은 상기 뱅크홀(450)의 연장 방향과 수직 방향으로 배열된 복수 개의 열(C1, C2, C3, C4, C5)의 형태를 가지도록 배치될 수 있다. 각각의 열(C1, C2, C3, C4, C5)에는 복수 개의 홈(G)이 일렬로 배열될 수 있다. 각각의 열(C1, C2, C3, C4, C5)에 배열된 복수 개의 홈(G)은 서로 접하도록 배열될 수 있지만 반드시 그에 한정되는 것은 아니다.
상기 홈 형성 영역(GA)은 상기 뱅크홀(450)과 중첩되며, 상기 뱅크홀(450)과 중첩되는 상기 홈 형성 영역(GA)에는 상기 복수 개의 홈(G) 중에서 일부의 홈(G) 및 상기 복수 개의 제1 평탄면(F1) 중에서 일부의 제1 평탄면(F1)이 위치한다. 이때, 상기 복수 개의 제1 평탄면(F1)의 높이는 상기 복수 개의 홈(G)의 높이보다 높게 되므로, 상기 복수 개의 제1 평탄면(F1) 보다는 상기 복수 개의 홈(G) 영역에서 보다 깊은 공극을 얻을 수 있다. 이는 후술하는 단면도를 참조하면 보다 용이하게 이해할 수 있을 것이다. 상기 뱅크홀(450)과 중첩되는 영역에서 깊은 공극이 형성되는 것이 상기 발광층의 적어도 일부를 단절시키는데 보다 바람직할 수 있다. 따라서, 상기 복수 개의 홈(G)이 서로 이격되어 있는 것보다는 상기 복수 개의 홈(G)이 서로 중첩되어 있는 것이 상기 뱅크홀(450)과 중첩되는 영역에서 깊은 공극을 형성하는데 보다 바람직할 수 있지만, 반드시 그에 한정되는 것은 아니다. 마찬가지 이유로, 상기 홈 형성 영역(GA)에서 상기 복수 개의 홈(G)의 영역이 상기 제1 평탄면(F1)의 영역보다 넓은 것이 바람직할 수 있다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 홈(G)들이 상기 복수 개의 열(C1, C2, C3, C4, C5) 사이에서 서로 엇갈리는 배열구조로 이루어질 수 있다. 예를 들어, 상기 복수 개의 홈(G)들이 상기 뱅크홀(450)의 연장방향과 동일한 세로 방향으로는 일렬로 배열되지만 상기 뱅크홀(450)의 연장방향과 수직한 가로 방향으로는 일렬로 배열되지 않고 지그재그로 배열될 수 있다. 그에 따라, 어느 하나의 열(C1, C2, C3, C4, C5)에 구비된 하나의 홈(G)은 그와 인접하는 다른 하나의 열(C1, C2, C3, C4, C5)에 구비된 복수 개의 홈(G) 중에서 두 개의 홈(G)과 접할 수 있다.
이와 같이, 상기 복수 개의 홈(G)들이 상기 복수 개의 열(C1, C2, C3, C4, C5) 사이에서 서로 엇갈리는 배열구조로 이루어질 경우에는, AB라인 및 CD라인 각각에서 제1 평탄면(F1)과 홈(G)이 교대로 형성되어 상기 뱅크홀(450)과 중첩되는 영역에서 깊은 공극이 형성될 수 있고, 그에 따라 상기 발광층의 적어도 일부가 용이하게 단절될 수 있는데, 이는 후술하는 단면도를 참조하면 용이하게 이해할 수 있을 것이다.
상기 홈 미형성 영역(NGA)은 상기 발광 영역(EA)과 중첩된다. 상기 홈 미형성 영역(NGA)에는 상기 평탄화층(270)의 상면이 평평한 제2 평탄면(F2)을 구비한다. 다만, 상기 홈 미형성 영역(NGA)에서 상기 평탄화층(270)의 상면 전체가 평탄한 것은 아니고, 상기 홈 미형성 영역(NGA)에는 상기 제1 전극(310, 320)을 구동 박막 트랜지스터와 연결하기 위한 콘택홀이 구비될 수 있으며, 상기 콘택홀 영역에서는 상기 평탄화층(270)의 상면이 평평한 구조로 이루어지지 않는다. 상기 콘택홀은 상기 평탄화층(270)을 상하 방향으로 관통시켜서 상기 평탄화층(270)의 아래에 구비된 구동 박막 트랜지스터의 소스 전극 또는 드레인 전극을 노출시키는 것이다.
이하에서는 단면 구조를 통해서 본 발명의 일 실시예에 따른 전계 발광 표시 장치에 대해서 보다 구체적을 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 도 2의 AB라인의 단면도이다.
도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 전계 발광 표시 장치는 기판(100), 회로 소자층(200), 제1 전극(310, 320), 뱅크(400), 발광층(500), 제2 전극(600), 봉지층(700), 및 컬러 필터층(810, 820)을 포함하여 이루어진다.
상기 기판(100)은 유리 또는 플라스틱으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 실리콘 웨이퍼와 같은 반도체 물질로 이루어질 수도 있다. 상기 기판(100)은 투명한 재료로 이루어질 수도 있고 불투명한 재료로 이루어질 수도 있다. 상기 기판(100) 상에는 제1 서브 화소(P1) 및 제2 서브 화소(P2)가 구비되어 있다.
본 발명의 일 실시예에 따른 전계 발광 표시 장치는 발광된 광이 상부쪽으로 방출되는 소위 상부 발광(Top emisison) 방식으로 이루어지고, 따라서, 상기 기판(100)의 재료로는 투명한 재료뿐만 아니라 불투명한 재료가 이용될 수 있다.
상기 회로 소자층(200)은 상기 기판(100) 상에 형성되어 있다.
상기 회로 소자층(200)에는 각종 신호 배선들, 박막 트랜지스터, 및 커패시터 등을 포함하는 회로 소자가 서브 화소(P1, P2) 별로 구비되어 있다.
상기 신호 배선들은 게이트 배선, 데이터 배선, 전원 배선, 및 기준 배선을 포함하여 이루어질 수 있고, 상기 박막 트랜지스터는 스위칭 박막 트랜지스터, 구동 박막 트랜지스터 및 센싱 박막 트랜지스터를 포함하여 이루어질 수 있다.
상기 스위칭 박막 트랜지스터는 상기 게이트 배선에 공급되는 게이트 신호에 따라 스위칭되어 상기 데이터 배선으로부터 공급되는 데이터 전압을 상기 구동 박막 트랜지스터에 공급하는 역할을 한다.
상기 구동 박막 트랜지스터는 상기 스위칭 박막 트랜지스터로부터 공급되는 데이터 전압에 따라 스위칭되어 상기 전원 배선에서 공급되는 전원으로부터 데이터 전류를 생성하여 상기 제1 전극(310, 320)에 공급하는 역할을 한다.
상기 센싱 박막 트랜지스터는 화질 저하의 원인이 되는 상기 구동 박막 트랜지스터의 문턱 전압 편차를 센싱하는 역할을 하는 것으로서, 상기 게이트 배선 또는 별도의 센싱 배선에서 공급되는 센싱 제어 신호에 응답하여 상기 구동 박막 트랜지스터의 전류를 상기 기준 배선으로 공급한다.
상기 커패시터는 상기 구동 박막 트랜지스터에 공급되는 데이터 전압을 한 프레임 동안 유지시키는 역할을 하는 것으로서, 상기 구동 박막 트랜지스터의 게이트 단자 및 소스 단자에 각각 연결된다.
상기 스위칭 박막 트랜지스터, 구동 박막 트랜지스터 및 센싱 박막 트랜지스터 각각은, 상기 기판(100) 상에 구비된 게이트 전극(210), 상기 게이트 전극(210) 상에 구비된 게이트 절연막(220), 상기 게이트 절연막(220) 상에 구비된 반도체층(230), 및 상기 반도체층(230) 상에서 서로 마주하도록 구비된 소스 전극(240) 및 드레인 전극(250)을 포함하여 이루어질 수 있다. 이와 같은 스위칭 박막 트랜지스터, 구동 박막 트랜지스터 및 센싱 박막 트랜지스터는 보텀 게이트(Bottom Gate) 구조 이외에 탑 게이트(Top Gate) 구조로 이루어질 수 있으며, 당업계에 공지된 다양한 구조로 변경될 수 있다.
상기 회로 소자층(200)은 상기 소스 전극(240) 및 드레인 전극(250) 상에 구비된 패시베이션층(260) 및 상기 패시베이셔층(260) 상에 구비된 평탄화층(270)을 추가로 포함할 수 있다. 상기 패시베이션층(260)은 상기 스위칭 박막 트랜지스터, 구동 박막 트랜지스터 및 센싱 박막 트랜지스터를 보호하는 역할을 하는 것으로서 무기절연물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 평탄화층(270)은 상기 기판(100)의 상면을 평탄화하는 역할을 하는 것으로서, 유기절연물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 평탄화층(270)의 상면에는 복수 개의 홈(G)이 형성되어 있고 상기 복수 개의 홈(G) 사이 영역에 제1 평탄면(F1)이 형성되어 있다. 상기 복수 개의 홈(G)은 오목한 렌즈 형상으로 이루어질 수 있다. 또한, 발광 영역(EA)과 중첩되는 상기 평탄화층(270)의 상면에는 제2 평탄면(F2)이 형성되어 있다. 상기 제1 평탄면(F1)과 상기 제2 평탄면(F2)은 서로 동일한 높이로 형성된다. 상기 평탄화층(270)에 구비된 복수 개의 홈(G)은 노광 및 현상을 이용한 포토리소그라피 공정 등과 같이 당업계에 공지된 다양한 패터닝 공정을 통해 형성될 수 있다.
상기 제1 전극(310, 320)은 상기 회로 소자층(200), 보다 구체적으로는 상기 평탄화층(270) 상에서 서브 화소(P1, P2) 별로 패턴 형성되어 있다. 상기 제1 전극(310, 320)의 일 부분은 상기 평탄화층(270)의 상면에 형성된 어느 하나의 홈(G) 내부까지 연장될 수 있다. 즉, 상기 제1 전극(310, 320)의 일 부분은 상기 평탄화층(270)의 상면에 형성된 복수 개의 홈(G) 일부와 중첩될 수 있다. 상기 제1 서브 화소(P1)에 구비된 제1 전극(310)과 상기 제2 서브 화소(P2)에 구비된 제1 전극(320)은 서로 이격되어 있으며, 특히, 상기 평탄화층(270)의 상면에 형성된 제1 평탄면(F1)을 사이에 두고 서로 이격될 수 있다.
상기 제1 전극(310, 320)은 상기 회로 소자층(200)에 구비된 구동 박막 트랜지스터와 연결되어 있다. 구체적으로, 상기 제1 전극(310, 320)은 상기 패시베이셔층(260)과 상기 평탄화층(270)에 구비된 콘택홀(CH)을 통해서 상기 구동 박막 트랜지스터의 드레인 전극(250)과 연결되어 있다. 다만, 상기 제1 전극(310, 320)이 상기 패시베이셔층(260)과 상기 평탄화층(270)에 구비된 콘택홀(CH)을 통해서 상기 구동 박막 트랜지스터의 소스 전극(240)과 연결될 수도 있다. 따라서, 상기 콘택홀(CH)은 상기 패시베이셔층(260)과 상기 평탄화층(270)을 관통하도록 형성되어 상기 구동 박막 트랜지스터의 소스 전극(240) 또는 드레인 전극(250)을 노출시킨다.
상기 뱅크(400)는 상기 제1 전극(310, 320) 상에 형성되어 있다. 특히, 상기 뱅크(400)는 상기 제1 전극(310, 320)의 끝단 상면을 덮도록 형성되며, 상기 제1 전극(310, 320)의 끝단 측면은 상기 뱅크(400)에 의해 가려지지 않고 노출될 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 제1 전극(310, 320)의 끝단 측면이 상기 뱅크(400)에 의해 가려질 수도 있다.
상기 뱅크(400)에는 뱅크홀(450)이 형성되어 있으며, 상기 뱅크홀(450)의 아래 부분에 상기 평탄화층(270)의 복수 개의 홈(G) 및 제1 평탄면(F1)이 위치할 수 있다.
상기 뱅크홀(450)의 입구는 제1 폭(D1)을 가지고, 상기 제1 폭(D1)을 가지는 뱅크홀(450)의 입구에서 아래방향으로 연장되는 상기 뱅크홀(450) 내부는 제3 폭(D3)을 가지는데, 상기 제3 폭(D3)이 상기 제1 폭(D1)보다 크다. 상기 뱅크홀(450)은 상기 뱅크(400)의 소정 영역을 노광한 후 식각하는 공정을 통해 형성될 수 있는데, 이때, 상기 뱅크(400)의 하부에 노광되지 않는 영역이 발생할 수 있고, 그에 따라 상기 뱅크홀(450)과 접하는 상기 뱅크(400)의 일 측 하부에 과식각이 발생하여 언더컷(uc)이 생기게 된다. 이와 같이 언더컷(uc)이 생김에 따라 상기 뱅크홀(450) 내부의 제3 폭(D3)이 상기 뱅크홀(450)의 입구의 제1 폭(D1)보다 커지게 된다. 또한, 상기 뱅크홀(450) 내부의 제3 폭(D3)이 상기 뱅크홀(450)의 입구의 제1 폭(D1)보다 커지게 됨에 따라, 상기 뱅크홀(450) 내부에서 상기 복수 개의 홈(G)이 노출될 수 있고, 그에 따라 상기 뱅크홀(450)의 깊이가 더 깊어질 수 있게 되어 발광층(500)의 적어도 일부가 상기 뱅크홀(450)과 중첩되는 영역에서 보다 쉽게 단절될 수 있다. 이와 같이, 상기 뱅크(400)의 하부에 노광되지 않는 영역을 형성하여 상기 언더컷(uc) 구조를 얻기 위해서, 상기 뱅크(400)는 광을 흡수하는 물질, 예로서 블랙 물질을 포함할 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 발광층(500)은 상기 제1 전극(310, 320) 및 상기 뱅크(400) 상에 형성된다. 상기 발광층(500)은 복수의 서브 화소(P1, P2) 사이의 경계 영역에도 형성될 수 있다. 즉, 상기 발광층(500)은 발광 영역(EA)에 구비되며 뱅크 영역(BA)과도 중첩되도록 형성된다.
상기 발광층(500)은 백색(W) 광을 발광하도록 구비될 수 있다. 이를 위해서, 상기 발광층(500)은 서로 상이한 색상의 광을 발광하는 복수의 스택(stack)을 포함하여 이루어질 수 있다. 구체적으로, 상기 발광층(500)은 제1 스택(510), 제2 스택(530), 및 상기 제1 스택(510)과 제2 스택(530) 사이에 구비된 전하 생성층(Charge generation layer; CGL)(520)을 포함하여 이루어질 수 있다.
상기 발광층(500)은 상기 뱅크홀(450) 내부 및 상기 뱅크홀(450) 위쪽에 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 발광층(500)의 적어도 일부가 상기 뱅크홀(450) 내부 또는 상기 뱅크홀(450) 위쪽에서 단절됨으로써, 인접하는 서브 화소(P1, P2) 사이에서 누설전류 발생이 방지될 수 있다.
상기 제1 스택(510)은 상기 뱅크홀(450) 내부의 측면에 형성되며 상기 뱅크홀(450) 내부의 하면에도 형성될 수 있다. 그에 따라, 상기 제1 스택(510)은 상기 평탄화층(270)의 제1 평탄면(F1) 상에 형성될 수 있고, 경우에 따라 상기 평탄화층(270)의 복수 개의 홈(G) 내에도 형성될 수 있다. 이때, 상기 뱅크홀(450) 내부의 측면에 형성된 제1 스택(510)의 일 부분과 상기 뱅크홀(450) 내부의 하면에 형성된 제1 스택(510)의 일 부분은 서로 연결되지 않고 단절될 수 있다. 따라서, 상기 뱅크홀(450) 내부의 좌측 측면에 형성된 제1 스택(510)의 일 부분은 상기 뱅크홀(450) 내부의 우측 측면에 형성된 제1 스택(510)의 일 부분과 연결되지 않고 단절될 수 있다. 이에 따라, 상기 뱅크홀(450)을 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서는 상기 제1 스택(510)을 통해 전하가 이동할 수는 없다.
또한, 상기 전하 생성층(520)은 상기 뱅크홀(450) 내부의 측면에서 상기 제1 스택(510) 상에 형성되거나 또는 상기 뱅크홀(450) 내부까지 연장되지 않고 상기 뱅크홀(450) 위쪽에서 상기 제1 스택(510) 상에 형성될 수 있다. 이때, 상기 뱅크홀(450) 내부의 좌측 측면과 상기 뱅크홀(450) 내부의 우측 측면 사이, 또는 상기 뱅크홀(450)의 좌측 위쪽과 상기 뱅크홀(450)의 우측 위쪽 사이에서 전하 생성층(520)은 연결되지 않고 단절될 수 있다. 이에 따라, 상기 뱅크홀(450)을 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서는 상기 전하 생성층(520)을 통해 전하가 이동할 수는 없다.
또한, 상기 제2 스택(530)은 상기 전하 생성층(520) 상에서 상기 뱅크홀(450)을 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서 단절되지 않고 서로 연결될 수 있다. 따라서, 상기 뱅크홀(450)을 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서는 상기 제2 스택(530)을 통해 전하가 이동할 수는 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 뱅크홀(450)의 형상 및 발광층(500)의 증착 공정을 적절히 조절함으로써, 상기 제2 스택(530)도 상기 뱅크홀(450)을 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서 단절되도록 구성할 수도 있다. 특히, 상기 전하 생성층(520)과 인접하는 상기 제2 스택(530)의 하부 일 부분만이 서브 화소(P1, P2) 사이 영역에서 단절될 수 있다.
이상과 같은 제1 스택(510), 전하 생성층(520), 및 제2 스택(520)에 의해서 상기 뱅크홀(450) 내부 및 상기 뱅크홀(450) 위쪽 영역에는 공극(H)이 형성된다. 상기 공극(H)은 상기 평탄화층(270), 상기 뱅크(400), 및 상기 발광층(500)에 의해서 정의될 수 있으며, 상기 뱅크홀(450)을 포함하여 이루어지고 상기 뱅크홀(450)보다 큰 크기로 형성된다. 상기 공극(H)도 인접하게 배치된 서브 화소(P1, P2) 사이의 경계에 형성된다.
상기 제1 스택(510)은 정공 주입층(Hole Injecting Layer; HIL), 정공 수송층(Hole Transporting Layer; HTL), 청색(B) 발광층(Emitting Layer; EML(B)), 및 전자 수송층(Electron Transporting Layer; ETL)이 차례로 적층된 구조로 이루어질 수 있지만 반드시 그에 한정되는 것은 아니다.
상기 전하 생성층(520)은 상기 제1 스택(510) 및 상기 제2 스택(530) 사이에 형성되어 상기 제1 스택(510) 및 제2 스택(530)에 전하를 공급하는 역할을 한다. 상기 전하 생성층(520)은 상기 제1 스택(510)에 전자(electron)를 공급하기 위한 N형 전하 생성층 및 상기 제2 스택(530)에 정공(hole)을 공급하기 위한 P형 전하 생성층을 포함하여 이루어질 수 있다. 상기 N형 전하 생성층은 금속 물질을 도펀트로 포함하여 이루어질 수 있다.
상기 전하 생성층(520)을 구성하는 N형 전하 생성층은 금속 물질을 포함하여 이루어질 수 있기 때문에, 상기 전하 생성층(520)은 상기 제1 스택(510) 및 상기 제2 스택(530)에 비하여 도전성이 크다. 따라서, 서로 인접하게 배치된 서브 화소(P1, P2) 사이에서의 전하의 이동은 주로 전하 생성층(520)을 통해 이루어지고, 상기 제2 스택(530)을 통해서 이루어지는 전하의 이동량을 미미하다. 따라서, 본 발명의 일 실시예에 따르면, 상기 전하 생성층(520)을 상기 뱅크홀(450)과 중첩되는 영역에서 단절되도록 구성함으로써 서로 인접하게 배치된 서브 화소(P1, P2) 사이에서의 전하의 이동을 차단하여 누설전류 발생을 방지할 수 있다.
상기 제2 스택(530)은 상기 전하 생성층(520) 상에 구비되며, 정공 수송층(HTL), 황녹색(YG) 발광층(Emitting Layer; EML(YG)), 전자 수송층(ETL), 및 전자 주입층(Electron Injecting Layer; EIL)이 차례로 적층된 구조로 이루어질 수 있지만 반드시 그에 한정되는 것은 아니다.
본 발명에서 상기 제1 스택(510)과 상기 제2 스택(530)의 적층 구조 및 상기 제1 스택(510)과 상기 제2 스택(530) 각각에서 방출되는 광의 파장은 당업계에 공지된 다양한 구조로 변경될 수 있다.
상기 제2 전극(600)은 상기 발광층(500) 상에 형성되어 있다. 상기 제2 전극(600)은 전계 발광 표시 장치의 음극(Cathode)으로 기능할 수 있다. 상기 제2 전극(600)은 각각의 서브 화소(P1, P2) 및 그들 사이의 경계 영역에도 형성된다.
본 발명의 일 실시예에 따른 전계 발광 표시 장치는 상부 발광 방식으로 이루어지기 때문에, 상기 제2 전극(600)은 상기 발광층(500)에서 발광된 광을 상부쪽으로 투과시키기 위해서 투명한 도전물질을 포함하여 이루어질 수 있다. 또한, 상기 제2 전극(600)은 반투명 전극으로 이루어질 수도 있으며 그에 따라 서브 화소(P1, P2) 별로 마이크로 캐버티(Micro Cavity) 효과를 얻을 수 있다. 상기 제2 전극(600)이 반투명 전극으로 이루어진 경우, 상기 제2 전극(600)과 상기 제1 전극(310, 320) 사이에서 광의 반사와 재반사가 반복되면서 마이크로 캐버티 효과를 얻을 수 있어 광효율이 향상될 수 있다.
상기 봉지층(700)은 상기 제2 전극(600) 상에 형성되어 상기 발광층(500)으로 외부의 수분이 침투하는 것을 방지하는 역할을 한다. 이와 같은 봉지층(700)은 무기절연물로 이루어질 수도 있고 무기절연물과 유기절연물이 교대로 적층된 구조로 이루어질 수도 있지만, 반드시 그에 한정되는 것은 아니다.
상기 컬러 필터층(810, 820)은 상기 봉지층(700) 상에 형성되어 있다. 상기 컬러 필터층(810, 820)은 제1 서브 화소(P1)에 구비된 제1 컬러 필터(810), 및 제2 서브 화소(P2)에 구비된 제2 컬러 필터(820)를 포함하여 이루어진다. 도시하지는 않았지만, 상기 제2 서브 화소(P2)와 인접하도록 제3 서브 화소가 배치되며, 상기 제3 서브 화소에는 제3 컬러 필터가 구비될 수 있다. 상기 제1 컬러 필터(810)는 적색(R), 녹색(G) 및 청색(B) 중에서 어느 하나의 컬러 필터로 이루어지고, 상기 제2 컬러 필터(820)는 적색(R), 녹색(G) 및 청색(B) 중에서 다른 하나의 컬러 필터로 이루어지고, 상기 제3 컬러 필터는 적색(R), 녹색(G) 및 청색(B) 중에서 나머지 하나의 컬러 필터로 이루어질 수 있다. 한편, 도시하지는 않았지만, 상기 컬러 필터층(810, 820) 사이에 블랙 매트릭스가 추가로 형성되어 서브 화소(P1, P2) 사이의 경계에서 광이 누설되는 것을 방지할 수 있다.
도 4는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 도 2의 CD라인의 단면도이다.
도 4에서 알 수 있듯이, 기판(100) 상에 회로 소자층(200)이 형성되고, 상기 회로 소자층(200) 상에 제1 전극(310, 320)이 형성되고, 상기 제1 전극(310, 320) 상에 뱅크(400)가 형성되고, 상기 제1 전극(310, 320) 및 뱅크(400) 상에 발광층(500)이 형성되고, 상기 발광층(500) 상에 제2 전극(600)이 형성되고, 상기 제2 전극(600) 상에 봉지층(700)이 형성되고, 상기 봉지층(700) 상에 컬러 필터층(810, 820)이 형성된다.
상기 회로 소자층(200)은 전술한 도 3에서와 동일하므로, 편의상 도 4에는 회로 소자층(200)의 구체적인 구성은 생략하였다. 다만, 박막 트랜지스터 및 회로 배선 등의 경우에 있어서, 도 2의 CD라인에서의 회로 소자층(200)의 단면구조는 도 2의 AB라인에서의 회로 소자층(200)의 단면구조와는 상이하게 될 것이다. 한편, 도 4의 경우에는 회로 소자층(200)의 상면, 즉, 평탄화층(270)의 상면에 홈(G)과 제1 평탄면(F1)이 교대로 배치될 수 있다.
상기 제1 전극(310, 320)의 일 부분은 상기 회로 소자층(200)의 상면에 형성된 홈(G) 및 제1 평탄면(F1)까지 연장될 수 있고, 상기 제1 서브 화소(P1)에 구비된 제1 전극(310)과 상기 제2 서브 화소(P2)에 구비된 제1 전극(320)은 상기 홈(G)을 사이에 두고 서로 이격될 수 있다.
상기 뱅크(400)는 상기 제1 전극(310, 320)의 끝단 상면 및 끝단 측면을 모두 가리도록 형성될 수 있다. 또한, 상기 뱅크(400)에 구비된 뱅크홀(450)의 아래 부분에는 상기 회로 소자층(200)의 홈(G)이 위치할 수 있고, 그에 따라, 상기 뱅크홀(450)의 깊이가 깊어질 수 있어 발광층(500)의 적어도 일부가 상기 뱅크홀(450)과 중첩되는 영역에서 보다 쉽게 단절될 수 있다.
상기 뱅크홀(450)의 입구는 제2 폭(D2)을 가지고, 상기 제2 폭(D2)을 가지는 뱅크홀(450)의 입구에서 아래방향으로 연장되는 상기 뱅크홀(450) 내부는 제4 폭(D4)을 가지는데, 상기 제4 폭(D4)이 상기 제2 폭(D2)보다 크다. 이는 전술한 도 3에서와 유사하게, 상기 뱅크홀(450)과 접하는 상기 뱅크(400)의 일 측 하부에 과식각이 발생하여 언더컷(uc)이 생기기 때문이다. 이와 같이 언더컷(uc)이 생김에 따라 상기 뱅크홀(450) 내부의 제4 폭(D4)이 상기 제2 폭(D2)보다 커지게 되어 발광층(500)의 적어도 일부가 상기 뱅크홀(450)과 중첩되는 영역에서 보다 쉽게 단절될 수 있다.
상기 발광층(500)은 전술한 도 3에서와 유사하게 구성될 수 있다.
구체적으로, 제1 스택(510)은 상기 뱅크홀(450) 내부의 측면 및 하면에 형성될 수 있고, 그에 따라, 상기 평탄화층(270)의 홈(G) 내에 형성될 수 있다. 이때, 상기 뱅크홀(450) 내부의 측면에 형성된 제1 스택(510)의 일 부분과 상기 뱅크홀(450) 내부의 하면에 형성된 제1 스택(510)의 일 부분은 서로 연결되지 않고 단절될 수 있고, 따라서, 상기 뱅크홀(450)을 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서는 상기 제1 스택(510)을 통해 전하가 이동할 수는 없다.
또한, 상기 전하 생성층(520)은 상기 뱅크홀(450) 내부의 좌측 측면과 상기 뱅크홀(450) 내부의 우측 측면 사이, 또는 상기 뱅크홀(450)의 좌측 위쪽과 상기 뱅크홀(450)의 우측 위쪽 사이에서 연결되지 않고 단절될 수 있고, 따라서, 상기 뱅크홀(450)을 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서는 상기 전하 생성층(520)을 통해 전하가 이동할 수는 없다.
또한, 상기 제2 스택(530)은 상기 전하 생성층(520) 상에서 상기 뱅크홀(450)을 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서 단절되지 않고 서로 연결될 수 있지만, 반드시 그에 한정되는 것은 아니고, 상기 전하 생성층(520)과 인접하는 상기 제2 스택(530)의 하부 일 부분이 서브 화소(P1, P2) 사이 영역에서 단절될 수 있다.
상기 제2 전극(600), 상기 봉지층(700), 및 상기 컬러 필터층(810, 820)은 전술한 도 3에서와 동일하므로 반복 설명은 생략하기로 한다.
도 5는 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 평면도로서, 이는 전술한 도 1의 A영역에 해당하며 도 1에 평탄화층(270)을 추가로 도시한 것이다.
도 5에 따른 전계 발광 표시 장치는 평탄화층(270)의 홈 형성 영역(GA)의 구성이 변경된 것을 제외하고 전술한 도 2에 따른 전계 발광 표시 장치와 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 5에서 알 수 있듯이, 평탄화층(270)의 홈 형성 영역(GA)에는 복수 개의 홈(G) 및 복수 개의 제1 평탄면(F1)이 구비되고, 상기 복수 개의 홈(G)은 복수 개의 열(C1, C2, C3, C4, C5)의 형태를 가지도록 배치될 수 있다.
이때, 상기 복수 개의 홈(G)들이 상기 복수 개의 열(C1, C2, C3, C4, C5) 각각에서 서로 동일한 배열 구조로 이루어지며, 그에 따라, 상기 복수 개의 홈(G)들이 상기 복수 개의 열(C1, C2, C3, C4, C5) 사이에서 서로 일렬로 배열될 수 있다. 예를 들어, 상기 복수 개의 홈(G)들이 상기 뱅크홀(450)의 연장방향과 동일한 세로 방향으로 일렬로 배열되고 상기 뱅크홀(450)의 연장방향과 수직한 가로 방향으로도 일렬로 배열될 수 있다. 그에 따라, 어느 하나의 열(C1, C2, C3, C4, C5)에 구비된 하나의 홈(G)은 그와 인접하는 다른 하나의 열(C1, C2, C3, C4, C5)에 구비된 복수 개의 홈(G) 중에서 한 개의 홈(G)과 접할 수 있다.
이와 같이, 상기 복수 개의 홈(G)들이 상기 복수 개의 열(C1, C2, C3, C4, C5) 사이에서 서로 일렬로 배열되는 구조로 이루어질 경우에는, AB라인에서 뱅크홀(450)과 중첩되는 영역과 CD라인에서 뱅크홀(450)과 중첩되는 영역이 서로 상이하게 구성될 수 있는데, 이에 대해서 도 6 및 도 7의 단면도를 통해 구체적으로 설명하기로 한다.
도 6은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 도 5의 AB라인의 단면도이다.
도 6에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 전계 발광 표시 장치는 기판(100), 회로 소자층(200), 제1 전극(310, 320), 뱅크(400), 발광층(500), 제2 전극(600), 봉지층(700), 및 컬러 필터층(810, 820)을 포함하여 이루어진다.
상기 기판(100), 상기 제2 전극(600), 상기 봉지층(700), 및 상기 컬러 필터층(810, 820)은 전술한 도 3과 동일하므로, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
상기 회로 소자층(200)은 평탄화층(270)의 구성을 제외하고 전술한 도 3과 동일하다. 상기 평탄화층(270)의 상면에는 복수 개의 홈(G)이 형성되지 않고 뱅크(400)와 중첩되는 제1 평탄면(F1) 및 발광 영역(EA)과 중첩되는 제2 평탄면(F2)이 형성된다.
상기 제1 전극(310, 320)은 상기 평탄화층(270)의 상면에 형성되며, 특히, 상기 제1 평탄면(F1) 및 상기 제2 평탄면(F2) 상에 형성된다.
상기 뱅크(400)는 상기 제1 전극(310, 320)의 끝단 상면 및 끝단 측면을 덮도록 형성될 수 있다. 상기 뱅크(400)에는 뱅크홀(450)이 형성되어 있으며, 상기 뱅크홀(450)의 아래 부분에 상기 평탄화층(270)의 제1 평탄면(F1)이 위치할 수 있다.
상기 뱅크홀(450)의 입구는 제1 폭(D1)을 가지고 상기 뱅크홀(450) 내부는 제3 폭(D3)을 가지는데, 상기 제3 폭(D3)이 상기 제1 폭(D1)보다 클 수 있다. 이는 상기 뱅크홀(450)과 접하는 상기 뱅크(400)의 일 측 하부에 과식각이 발생하여 언더컷(uc)이 생길 수 있기 때문이다.
다만, 전술한 도 3과 달리, 도 6의 경우에는 상기 뱅크홀(450)의 아래 부분에 홈(G)이 위치하지 않고 제1 평탄면(F1)만이 위치하기 때문에, 상기 과식각 정도가 작아져서 언더컷(uc)의 크기가 줄어들 수 있고, 그에 따라, 도 6의 제3 폭(D3)은 도 3의 제3 폭(D3)보다 작게 될 수 있다. 또한, 도 6의 경우에는 상기 뱅크홀(450)의 아래 부분에 홈(G)이 위치하지 않기 때문에, 도 3의 경우에 비하여 상기 뱅크홀(450)의 깊이가 낮아지게 된다. 따라서, 상기 뱅크홀(450)의 깊이를 깊게 하여 발광층(500)의 적어도 일부를 상기 뱅크홀(450)과 중첩되는 영역에서 보다 쉽게 단절하기 위해서 상기 뱅크(400)의 높이를 도 3의 경우보다 높이는 것이 바람직할 수 있다.
상기 발광층(500)은 전술한 도 3과 마찬가지로 상기 뱅크홀(450) 내부 또는 상기 뱅크홀(450) 위쪽에서 단절됨으로써, 인접하는 서브 화소(P1, P2) 사이에서 누설전류 발생이 방지될 수 있다. 즉, 제1 스택(510) 및 전하 생성층(520) 각각은 상기 뱅크홀(450)과 중첩되는 영역에서 단절될 수 있고, 따라서, 상기 뱅크홀(450)을 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서는 상기 제1 스택(510) 및 전하 생성층(520)을 통해 전하가 이동할 수는 없다. 그에 반하여, 제2 스택(530)은 상기 뱅크홀(450)을 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서 단절되지 않고 서로 연결될 수 있지만, 반드시 그에 한정되는 것은 아니고, 상기 전하 생성층(520)과 인접하는 상기 제2 스택(530)의 하부 일 부분이 서브 화소(P1, P2) 사이 영역에서 단절될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 도 5의 CD라인의 단면도이다.
도 7은 회로 소자층(200)의 상면이 변경되고 그에 따라 제1 전극(310, 320) 및 뱅크(400)의 구성이 변경된 것을 제외하고 전술한 도 4와 동일하므로, 이하에서는 회로 소자층(200)의 상면, 제1 전극(310, 320) 및 뱅크(400)에 대해서만 설명하기로 한다.
도 7에서 알 수 있듯이, 회로 소자층(200)의 상면, 즉, 평탄화층(270)의 상면에는 뱅크(400)와 중첩되는 복수 개의 홈(G)이 서로 인접하게 배치되고, 발광 영역(EA)과 중첩되는 제2 평탄면(F2)이 형성된다.
그에 따라, 제1 전극(310, 320)의 일 부분은 상기 회로 소자층(200)의 상면에 형성된 홈(G)까지 연장될 수 있고, 상기 제1 서브 화소(P1)에 구비된 제1 전극(310)과 상기 제2 서브 화소(P2)에 구비된 제1 전극(320)은 상기 홈(G)을 사이에 두고 서로 이격될 수 있다.
상기 뱅크(400)는 상기 제1 전극(310, 320)의 끝단 상면 및 끝단 측면을 모두 가리도록 형성되며, 상기 회로 소자층(200)의 홈(G) 내에 형성될 수 있다. 또한, 상기 뱅크(400)에 구비된 뱅크홀(450)의 아래 부분에는 상기 회로 소자층(200)의 홈(G)이 위치할 수 있다. 도면에는 상기 뱅크홀(450)의 아래 부분에 하나의 홈(G)만이 위치한 모습을 도시하였지만, 복수 개의 홈(G)이 위치할 수도 있다.
상기 뱅크홀(450)의 입구는 제2 폭(D2)을 가지고 상기 뱅크홀(450) 내부는 제4 폭(D4)을 가지는데, 상기 제4 폭(D4)이 상기 제2 폭(D2)보다 크다. 특히, 상기 뱅크홀(450) 아래에 복수 개의 홈(G)이 인접하게 배열되어 있기 때문에, 과식각에 의해 언더컷(uc)의 크기가 커질 수 있어 도 7의 제4 폭(D4)이 도 4의 제4 폭(D4)보다 커질 수도 있다.
도 8은 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 평면도로서, 이는 전술한 도 1의 A영역에 해당하며 도 1에 평탄화층(270)을 추가로 도시한 것이다.
도 8에 따른 전계 발광 표시 장치는 뱅크홀(450)의 구성이 변경된 것을 제외하고 전술한 도 2에 따른 전계 발광 표시 장치와 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
전술한 도 2의 경우에는 뱅크홀(450)이 평탄화층(270)에 구비된 복수 개의 홈(G)들이 배열된 복수 개의 열(C1, C2, C3, C4, C5) 중에서 어느 하나의 열(C3)과 중첩되도록 형성되어 있다. 그에 반하여, 도 8의 경우에는 뱅크홀(450)이 평탄화층(270)에 구비된 복수 개의 홈(G)들이 배열된 복수 개의 열(C1, C2, C3, C4, C5) 중에서 복수 개의 열(C2, C3, C4)과 중첩되도록 형성되어 있다. 특히, 상기 뱅크홀(450)은 어느 하나의 열(C3)과는 전체적으로 중첩되고 다른 열(C2, C4)과는 일부 중첩되도록 형성될 수 있다. 따라서, 도 8의 뱅크홀(450)의 폭(D1, D2)은 도 2의 뱅크홀(450)의 폭(D1, D2)보다 크게 형성될 수 있다.
상기 뱅크홀(450)의 폭(D1, D2)의 폭이 너무 작으면 상기 뱅크홀(450)과 중첩되는 영역에서 발광층(500)의 적어도 일부가 단절되지 않아서 누설전류가 발생할 수 있고 상기 뱅크홀(450)의 폭(D1, D2)이 너무 크면 상기 뱅크홀(450)과 중첩되는 영역에서 제2 전극(600)이 단절되어 서브 화소(P1, P2)에서 발광이 일어나지 않을 수 있다. 따라서, 상기 뱅크홀(450)의 폭(D1, D2)은 상기 뱅크홀(450)과 중첩되는 영역에서 발광층(500)의 적어도 일부는 단절되고 제2 전극(600)은 단절되지 않도록 적절히 조절될 필요가 있으며, 이를 고려할 때, 상기 뱅크홀(450)의 폭(D1, D2)은 0.1um 내지 0.2um 범위일 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 뱅크홀(450)이 상기 복수 개의 열(C2, C3, C4)과 중첩되도록 형성되기 위해서, 상기 평탄화층(270)에 구비된 홈(G)의 지름은 상기 뱅크홀(450)의 제1 폭(D1)보다 작을 수 있다.
상기 뱅크홀(450)이 복수 개의 열(C2, C3, C4)과 중첩되도록 형성될 경우에는 상기 뱅크홀(450)과 중첩되는 영역에서 홈(G)과 제1 평탄면(F1)이 교대로 반복형성될 수 있어 발광층(500)의 적어도 일부가 효과적으로 단절될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 평면도로서, 이는 전술한 도 1의 A영역에 해당하며 도 1에 평탄화층(270)을 추가로 도시한 것이다.
도 9에 따른 전계 발광 표시 장치는 평탄화층(270)에 구비된 복수 개의 홈(G)들의 배열구조가 변경된 것을 제외하고 전술한 도 2에 따른 전계 발광 표시 장치와 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
전술한 도 2의 경우에는 평탄화층(270)에 구비된 홈(G)이 발광 영역(EA)과 일부 중첩되도록 형성되어 있다. 그에 반하여, 도 9의 경우에는 평탄화층(270)에 구비된 홈(G)이 발광 영역(EA)과 중첩되지 않도록 형성되어 있다. 즉, 홈 형성 영역(GA)은 뱅크 영역(BA) 및 뱅크홀 영역(BHA)과는 중첩되지만 발광 영역(EA)과는 중첩되지 않고, 홈 미형성 영역(NGA)이 상기 발광 영역(EA)과 중첩된다.
이와 같이, 상기 홈(G)이 발광 영역(EA)과 중첩되지 않도록 형성될 경우에는 상기 발광 영역(EA)에 구비된 평탄화층(270)의 상면이 평탄하게 될 수 있어, 상기 발광 영역(EA)에서 발광층(500)의 표면이 보다 균일할 수 있다.
도 10a내지 도 10c는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치에 관한 것으로서, 이는 헤드 장착형 표시(HMD) 장치에 관한 것이다. 도 10a는 개략적인 사시도이고, 도 10b는 VR(Virtual Reality) 구조의 개략적인 평면도이고, 도 10c는 AR(Augmented Reality) 구조의 개략적인 단면도이다.
도 10a에서 알 수 있듯이, 본 발명에 따른 헤드 장착형 표시 장치는 수납 케이스(10), 및 헤드 장착 밴드(30)를 포함하여 이루어진다.
상기 수납 케이스(10)는 그 내부에 표시 장치, 렌즈 어레이, 및 접안 렌즈 등의 구성을 수납하고 있다.
상기 헤드 장착 밴드(30)는 상기 수납 케이스(10)에 고정된다. 상기 헤드 장착밴드(30)는 사용자의 머리 상면과 양 측면들을 둘러쌀 수 있도록 형성된 것을 예시하였으나, 이에 한정되지 않는다. 상기 헤드 장착 밴드(30)는 사용자의 머리에 헤드 장착형 디스플레이를 고정하기 위한 것으로, 안경테 형태 또는 헬멧 형태의 구조물로 대체될 수 있다.
도 10b에서 알 수 있듯이, 본 발명에 따른 VR(Virtual Reality) 구조의 헤드 장착형 표시 장치는 좌안용 표시 장치(12)와 우안용 표시 장치(11), 렌즈 어레이(13), 및 좌안 접안 렌즈(20a)와 우안 접안 렌즈(20b)를 포함하여 이루어진다.
상기 좌안용 표시 장치(12)와 우안용 표시 장치(11), 상기 렌즈 어레이(13), 및 상기 좌안 접안 렌즈(20a)와 우안 접안 렌즈(20b)는 전술한 수납 케이스(10)에 수납된다.
상기 좌안용 표시 장치(12)와 우안용 표시 장치(11)는 동일한 영상을 표시할 수 있으며, 이 경우 사용자는 2D 영상을 시청할 수 있다. 또는, 상기 좌안용 표시 장치(12)는 좌안 영상을 표시하고 상기 우안용 표시장치(11)는 우안 영상을 표시할 수 있으며, 이 경우 사용자는 입체 영상을 시청할 수 있다. 상기 좌안용 표시 장치(12)와 상기 우안용 표시 장치(11) 각각은 전술한 도 1 내지 도 9에 따른 전계 발광 표시 장치로 이루어질 수 있다. 이때, 도 1 내지 도 9에서 화상이 표시되는 면에 해당하는 상측 부분, 예로서 컬러 필터층(810, 820)이 상기 렌즈 어레이(13)와 마주하게 된다.
상기 렌즈 어레이(13)는 상기 좌안 접안 렌즈(20a)와 상기 좌안용 표시 장치(12) 각각과 이격되면서 상기 좌안 접안 렌즈(20a)와 상기 좌안용 표시 장치(12) 사이에 구비될 수 있다. 즉, 상기 렌즈 어레이(13)는 상기 좌안 접안 렌즈(20a)의 전방 및 상기 좌안용 표시 장치(12)의 후방에 위치할 수 있다. 또한, 상기 렌즈 어레이(13)는 상기 우안 접안 렌즈(20b)와 상기 우안용 표시 장치(11) 각각과 이격되면서 상기 우안 접안 렌즈(20b)와 상기 우안용 표시 장치(11) 사이에 구비될 수 있다. 즉, 상기 렌즈 어레이(13)는 상기 우안 접안 렌즈(20b)의 전방 및 상기 우안용 표시 장치(11)의 후방에 위치할 수 있다.
상기 렌즈 어레이(13)는 마이크로 렌즈 어레이(Micro Lens Array)일 수 있다. 상기 렌즈 어레이(13)는 핀홀 어레이(Pin Hole Array)로 대체될 수 있다. 상기 렌즈 어레이(13)로 인해 좌안용 표시장치(12) 또는 우안용 표시장치(11)에 표시되는 영상은 사용자에게 확대되어 보일 수 있다.
상기 좌안 접안 렌즈(20a)에는 사용자의 좌안(LE)이 위치하고, 상기 우안 접안 렌즈(20b)에는 사용자의 우안(RE)이 위치할 수 있다.
도 10c에서 알 수 있듯이, 본 발명에 따른 AR(Augmented Reality) 구조의 헤드 장착형 표시 장치는 좌안용 표시 장치(12), 렌즈 어레이(13), 좌안 접안 렌즈(20a), 투과 반사부(14), 및 투과창(15)을 포함하여 이루어진다. 도 6c에는 편의상 좌안쪽 구성만을 도시하였으며, 우안쪽 구성도 좌안쪽 구성과 동일하다.
상기 좌안용 표시 장치(12), 렌즈 어레이(13), 좌안 접안 렌즈(20a), 투과 반사부(14), 및 투과창(15)은 전술한 수납 케이스(10)에 수납된다.
상기 좌안용 표시 장치(12)는 상기 투과창(15)을 가리지 않으면서 상기 투과 반사부(14)의 일측, 예로서 상측에 배치될 수 있다. 이에 따라서, 상기 좌안용 표시 장치(12)가 상기 투과창(15)을 통해 보이는 외부 배경을 가리지 않으면서 상기 투과 반사부(14)에 영상을 제공할 수 있다.
상기 좌안용 표시 장치(12)는 전술한 도 1 내지 도 9에 따른 전계 발광 표시 장치로 이루어질 수 있다. 이때, 도 1 내지 도 9에서 화상이 표시되는 면에 해당하는 상측 부분, 예로서 컬러 필터층(810, 820)이 상기 투과 반사부(14)와 마주하게 된다.
상기 렌즈 어레이(13)는 상기 좌안 접안 렌즈(20a)와 상기 투과반사부(14) 사이에 구비될 수 있다.
상기 좌안 접안 렌즈(20a)에는 사용자의 좌안이 위치한다.
상기 투과 반사부(14)는 상기 렌즈 어레이(13)와 상기 투과창(15) 사이에 배치된다. 상기 투과 반사부(14)는 광의 일부를 투과시키고, 광의 다른 일부를 반사시키는 반사면(14a)을 포함할 수 있다. 상기 반사면(14a)은 상기 좌안용 표시 장치(12)에 표시된 영상이 상기 렌즈 어레이(13)로 진행하도록 형성된다. 따라서, 사용자는 상기 투과층(15)을 통해서 외부의 배경과 상기 좌안용 표시 장치(12)에 의해 표시되는 영상을 모두 볼 수 있다. 즉, 사용자는 현실의 배경과 가상의 영상을 겹쳐 하나의 영상으로 볼수 있으므로, 증강현실(Augmented Reality, AR)이 구현될 수 있다.
상기 투과층(15)은 상기 투과 반사부(14)의 전방에 배치되어 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 200: 회로 소자층
270: 평탄화층 310, 320: 제1 전극
400: 뱅크 500: 발광층
600: 제2 전극 700: 봉지층
810, 820: 컬러 필터층

Claims (19)

  1. 제1 서브 화소 및 제2 서브 화소를 구비한 기판;
    상기 기판 상에 구비된 평탄화층;
    상기 평탄화층 상에서 상기 제1 서브 화소 및 상기 제2 서브 화소에 각각 구비된 제1 전극;
    상기 제1 서브 화소의 제1 전극과 상기 제2 서브 화소의 제1 전극 사이에 구비된 뱅크;
    상기 제1 전극 및 상기 뱅크 상에 구비된 발광층; 및
    상기 발광층 상에 구비된 제2 전극을 포함하여 이루어지고,
    상기 평탄화층은 상기 뱅크와 중첩되는 영역에 복수 개의 홈이 구비되어 있고, 상기 뱅크는 상기 복수 개의 홈 중에서 일부의 홈과 중첩되는 영역에 뱅크홀이 구비되어 있고, 상기 뱅크홀은 상기 제1 서브 화소와 상기 제2 서브 화소 사이의 경계를 따라 연장되어 있고,
    상기 발광층은 제1 스택, 제2 스택 및 상기 제1 스택과 상기 제2 스택 사이에 구비되는 전하 생성층을 포함하며,
    상기 제1 스택 및 상기 전하 생성층은 상기 뱅크홀과 중첩되는 영역에서 불연속적이고,
    상기 제2 스택은 상기 뱅크홀과 중첩되는 영역에서 연속적인 전계 발광 표시 장치.
  2. 제1항에 있어서,
    상기 뱅크홀은 상기 뱅크를 관통하면서 연장되어 있고, 상기 평탄화층에 구비된 일부의 홈은 상기 뱅크홀 내에 노출되어 있는 전계 발광 표시 장치.
  3. 제1항에 있어서,
    상기 뱅크홀의 입구는 제1 폭을 가지는 영역, 상기 제1 폭보다 작은 제2 폭을 가지는 영역, 및 상기 제1 폭에서 상기 제2 폭으로 점차적으로 폭이 작아지는 영역을 포함하는 전계 발광 표시 장치.
  4. 제3항에 있어서,
    상기 제1 폭을 가지는 영역에서 아래방향으로 연장되는 상기 뱅크홀의 내부는 상기 제1 폭보다 큰 제3 폭을 가지고, 상기 제2 폭을 가지는 영역에서 아래방향으로 연장되는 상기 뱅크홀의 내부는 상기 제2 폭보다 큰 제4 폭을 가지는 전계 발광 표시 장치.
  5. 제1항에 있어서,
    상기 뱅크홀의 입구는 그 폭이 점차로 증가하다가 점차로 감소하는 것이 반복되는 파동 무늬 구조로 이루어진 전계 발광 표시 장치.
  6. 제1항에 있어서,
    상기 평탄화층은 상기 뱅크와 중첩되는 영역에서 상기 일부의 홈 사이에 평탄면을 추가로 구비되어 있고, 상기 평탄면의 적어도 일부는 상기 뱅크홀 내에 노출되어 있는 전계 발광 표시 장치.
  7. 제1항에 있어서,
    상기 복수 개의 홈은 서로 접하도록 구비되어 있는 전계 발광 표시 장치.
  8. 제1항에 있어서,
    상기 복수 개의 홈은 상기 뱅크홀의 연장방향과 동일한 방향으로는 일렬로 배열되고 상기 뱅크홀의 연장방향과 수직한 방향으로는 일렬로 배열되지 않는 전계 발광 표시 장치.
  9. 제1항에 있어서,
    상기 복수 개의 홈은 상기 뱅크홀의 연장 방향과 수직 방향으로 배열된 복수 개의 열의 형태를 가지도록 배열되고, 상기 뱅크홀은 상기 복수 개의 열 중에서 적어도 하나의 열과 중첩되도록 구비되어 있는 전계 발광 표시 장치.
  10. 제1항에 있어서,
    상기 뱅크는 상기 제1 전극의 가장자리를 가리고 있고, 상기 뱅크에 의해 가려지지 않고 노출된 상기 제1 전극의 노출 영역이 발광 영역을 구성하고, 상기 복수 개의 홈은 상기 발광 영역과 중첩되지 않는 전계 발광 표시 장치.
  11. 제1항에 있어서,
    상기 제1 전극의 일 부분은 상기 복수 개의 홈 중에서 어느 하나의 홈 내부까지 연장되어 있는 전계 발광 표시 장치.
  12. 제1항에 있어서,
    상기 발광층의 적어도 일부는 상기 뱅크홀과 중첩되는 영역에서 단절되어 있는 전계 발광 표시 장치.
  13. 제12항에 있어서,
    상기 발광층의 적어도 일부는 상기 뱅크홀 내에 노출된 일부의 홈 내에 구비되어 있는 전계 발광 표시 장치.
  14. 제1 서브 화소 및 제2 서브 화소를 구비한 기판;
    상기 제1 서브 화소와 상기 제2 서브 화소 사이의 경계에 구비된 뱅크가 위치하는 뱅크 영역;
    상기 뱅크 영역에 의해 정의되며 상기 제1 서브 화소 및 상기 제2 서브 화소 각각에 구비된 발광 영역;
    상기 제1 서브 화소와 상기 제2 서브 화소 사이의 경계를 따라 연장되며 상기 뱅크를 관통하는 뱅크홀이 위치하는 뱅크홀 영역; 및
    상기 뱅크홀 영역 아래에서 상기 뱅크홀 영역과 중첩되며 복수 개의 홈이 구비된 홈 형성 영역을 포함하여 이루어지고,
    상기 발광 영역에 구비된 발광층을 추가로 포함하며,
    상기 발광층은 제1 스택, 제2 스택 및 상기 제1 스택과 상기 제2 스택 사이에 구비된 전하 생성층을 포함하고,
    상기 제1 스택 및 상기 전하 생성층은 상기 뱅크홀과 중첩되는 영역에서 불연속적이며,
    상기 제2 스택은 상기 뱅크홀과 중첩되는 영역에서 연속적인 전계 발광 표시 장치.
  15. 제14항에 있어서,
    상기 뱅크홀의 입구의 폭은 일정하지 않고, 상기 뱅크홀의 입구에서 연장되는 상기 뱅크홀의 내부의 폭은 상기 뱅크홀의 입구의 폭보다 큰 전계 발광 표시 장치.
  16. 제14항에 있어서,
    상기 홈 형성 영역은 상기 뱅크 영역과 중첩되는 전계 발광 표시 장치.
  17. 제14항에 있어서,
    상기 홈 형성 영역은 상기 복수 개의 홈 사이에 구비된 평탄면을 포함하고, 상기 평탄면 및 상기 복수 개의 홈은 상기 뱅크홀 내에 노출되어 있는 전계 발광 표시 장치.
  18. 제14항에 있어서,
    상기 발광층은 상기 뱅크 영역과 중첩되고, 상기 발광층의 적어도 일부는 상기 뱅크홀 영역과 중첩되는 영역에서 단절된 전계 발광 표시 장치.
  19. 제1항 또는 제14항에 있어서,
    상기 기판과 이격되는 렌즈 어레이, 및 상기 기판과 상기 렌즈 어레이를 수납하는 수납 케이스를 추가로 포함하여 이루어진 전계 발광 표시 장치.
KR1020180133246A 2018-11-02 2018-11-02 전계 발광 표시 장치 KR102646218B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180133246A KR102646218B1 (ko) 2018-11-02 2018-11-02 전계 발광 표시 장치
US16/518,425 US11302757B2 (en) 2018-11-02 2019-07-22 Electroluminescent display apparatus including plurality of grooves overlapping bank hole between adjacent subpixels
JP2019153518A JP6827504B2 (ja) 2018-11-02 2019-08-26 電界発光表示装置
CN201911030091.2A CN111146244B (zh) 2018-11-02 2019-10-28 电致发光显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180133246A KR102646218B1 (ko) 2018-11-02 2018-11-02 전계 발광 표시 장치

Publications (2)

Publication Number Publication Date
KR20200050547A KR20200050547A (ko) 2020-05-12
KR102646218B1 true KR102646218B1 (ko) 2024-03-08

Family

ID=70459089

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180133246A KR102646218B1 (ko) 2018-11-02 2018-11-02 전계 발광 표시 장치

Country Status (4)

Country Link
US (1) US11302757B2 (ko)
JP (1) JP6827504B2 (ko)
KR (1) KR102646218B1 (ko)
CN (1) CN111146244B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114512620A (zh) * 2020-11-26 2022-05-17 武汉天马微电子有限公司 Oled发光装置、显示装置、电子设备和oled发光装置的制造方法
US11997906B2 (en) * 2020-12-18 2024-05-28 Lg Display Co., Ltd. Light emitting display device
KR20220090025A (ko) * 2020-12-22 2022-06-29 엘지디스플레이 주식회사 전계 발광 표시 장치
WO2022149040A1 (ja) * 2021-01-08 2022-07-14 株式会社半導体エネルギー研究所 表示装置、表示装置の作製方法、及び電子機器
CN113540194B (zh) * 2021-07-12 2022-08-23 武汉华星光电半导体显示技术有限公司 一种显示面板及显示装置
WO2023015488A1 (zh) * 2021-08-11 2023-02-16 京东方科技集团股份有限公司 显示基板及电子装置
US20240349574A1 (en) * 2021-10-01 2024-10-17 Sharp Display Technology Corporation Light-emitting element, display device, and method of manufacturing light-emitting element
CN114122084B (zh) * 2021-11-09 2024-04-30 深圳市华星光电半导体显示技术有限公司 顶发射oled显示面板
CN115132948B (zh) * 2022-06-30 2024-02-27 武汉华星光电半导体显示技术有限公司 显示面板和电子装置
CN116075188B (zh) * 2023-03-21 2023-08-22 北京京东方技术开发有限公司 一种显示基板及显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017174811A (ja) * 2016-03-18 2017-09-28 株式会社半導体エネルギー研究所 表示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW591584B (en) 1999-10-21 2004-06-11 Semiconductor Energy Lab Active matrix type display device
JP4070505B2 (ja) 2002-05-16 2008-04-02 東北パイオニア株式会社 有機ｅｌ素子
JP4062237B2 (ja) 2003-11-05 2008-03-19 株式会社デンソー 有機ｅｌ表示装置
KR20160063709A (ko) * 2014-11-27 2016-06-07 엘지디스플레이 주식회사 유기 발광 표시 장치
KR102492730B1 (ko) * 2015-10-02 2023-01-27 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102413365B1 (ko) * 2015-11-03 2022-06-27 엘지디스플레이 주식회사 유기발광다이오드표시장치 및 이의 제조방법
KR101797018B1 (ko) * 2015-11-30 2017-11-13 엘지디스플레이 주식회사 유기발광 표시장치와 그를 포함한 헤드 장착형 디스플레이
KR102479673B1 (ko) * 2015-12-29 2022-12-21 엘지디스플레이 주식회사 유기전계발광표시 장치 및 이의 제조방법
KR102624878B1 (ko) * 2016-06-30 2024-01-16 엘지디스플레이 주식회사 유기발광 표시장치 및 그 제조방법
KR102611500B1 (ko) * 2016-08-31 2023-12-06 엘지디스플레이 주식회사 유기발광표시장치와 그의 제조방법
KR102656232B1 (ko) * 2016-08-31 2024-04-09 엘지디스플레이 주식회사 유기 발광 어레이 및 이를 이용한 유기 발광 표시 장치
KR102594346B1 (ko) * 2016-08-31 2023-10-25 엘지디스플레이 주식회사 유기발광표시장치와 그의 제조방법
CN108735791A (zh) * 2018-07-05 2018-11-02 云谷（固安）科技有限公司 显示面板及其制造方法和显示终端

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017174811A (ja) * 2016-03-18 2017-09-28 株式会社半導体エネルギー研究所 表示装置

Also Published As

Publication number Publication date
CN111146244A (zh) 2020-05-12
US11302757B2 (en) 2022-04-12
US20200144342A1 (en) 2020-05-07
KR20200050547A (ko) 2020-05-12
JP6827504B2 (ja) 2021-02-10
JP2020072084A (ja) 2020-05-07
CN111146244B (zh) 2023-07-25

Similar Documents

Publication Publication Date Title
KR102646218B1 (ko) 전계 발광 표시 장치
KR102643070B1 (ko) 전계 발광 표시 장치
KR102601880B1 (ko) 전계 발광 표시 장치
KR102687966B1 (ko) 표시장치
KR102043413B1 (ko) 전계 발광 표시 장치
KR102516722B1 (ko) 전계 발광 표시 장치
KR102565182B1 (ko) 전계 발광 표시 장치
KR20200048264A (ko) 전계 발광 표시 장치
KR102513769B1 (ko) 전계 발광 표시 장치
KR102678683B1 (ko) 전계 발광 표시 장치 및 표시 장치
KR102679757B1 (ko) 전계 발광 표시 장치
KR102671914B1 (ko) 전계 발광 표시 장치
KR102652963B1 (ko) 전계 발광 표시 장치
KR102707937B1 (ko) 전계 발광 표시 장치
KR20220090025A (ko) 전계 발광 표시 장치
KR20220096501A (ko) 전계 발광 표시 장치
KR102675957B1 (ko) 전계 발광 표시 장치
KR102655936B1 (ko) 표시장치
KR102633038B1 (ko) 표시장치
KR20220090022A (ko) 전계 발광 표시 장치
KR20220096855A (ko) 표시 장치
KR20220068547A (ko) 전계 발광 표시 장치
KR20210041892A (ko) 표시장치
KR20210045639A (ko) 전계 발광 표시 장치
KR20210083715A (ko) 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant