KR102645799B1

KR102645799B1 - Shift register and display device using the same

Info

Publication number: KR102645799B1
Application number: KR1020190157432A
Authority: KR
Inventors: 조순동; 이상욱; 장훈; 장원용
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-11-29
Filing date: 2019-11-29
Publication date: 2024-03-11
Also published as: KR20210067615A

Abstract

본 발명은 시프트 레지스터와 이를 이용한 표시장치에 관한 것으로, 이 시프트 레지스터는 스타트 신호와 피드백 신호가 입력되는 제1 OR 게이트; 상기 제1 OR 게이트의 출력 단자와 상기 스테이지들의 입력 단자들 사이에 연결되어 제1 선택 신호에 따라 상기 제1 OR 게이트로부터 입력되는 가변 스타트 신호가 입력되는 신호 전달부를 선택하는 디멀티플렉서; 신호 전달부들 사이마다 하나씩 배치되어 이전 신호 전달부의 출력 단자와 그 다음 신호 전달부의 입력 단자 사이에 연결되고, 상기 디멀티플렉서를 통해 입력된 상기 가변 스타트 신호와 상기 이전 신호 전달부의 출력 신호를 입력 받는 제2 내지 제N OR 게이트; 및 상기 제1 내지 제N 신호 전달부들의 출력 신호가 입력되고, 제2 선택 신호에 따라 상기 신호 전달부들의 출력 신호들 중 하나를 상기 피드백 신호로 선택하여 출력하는 멀티플렉서를 포함한다. The present invention relates to a shift register and a display device using the same. The shift register includes a first OR gate through which a start signal and a feedback signal are input; A demultiplexer connected between the output terminal of the first OR gate and the input terminals of the stages to select a signal transfer unit to which a variable start signal input from the first OR gate is input according to a first selection signal; A second device is disposed one by one between the signal transmission units, is connected between the output terminal of the previous signal transmission unit and the input terminal of the next signal transmission unit, and receives the variable start signal input through the demultiplexer and the output signal of the previous signal transmission unit. to N-th OR gates; and a multiplexer to which output signals of the first to Nth signal transfer units are input, and to select and output one of the output signals of the signal transfer units as the feedback signal according to a second selection signal.

Description

Shift register and display device using the same {SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}

본 발명은 시프트 레지스터와 이를 이용한 표시장치에 관한 것이다.The present invention relates to a shift register and a display device using the same.

평판 표시장치(Flat Panel Display, FPD)의 구동회로는 입력 영상의 픽셀 데이터를 표시패널의 픽셀들에 기입하여 픽셀 어레이 상에 입력 영상을 재현한다. 이 구동회로는 픽셀 데이터 신호를 데이터 라인들에 공급하는 데이터 구동회로, 게이트 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 공급하는 게이트 구동회로, 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(Timing controller) 등을 포함한다. The driving circuit of a flat panel display (FPD) reproduces the input image on a pixel array by writing pixel data of the input image to pixels of the display panel. This driving circuit consists of a data driving circuit that supplies a pixel data signal to the data lines, a gate driving circuit that supplies a gate signal (or scan signal) to the gate lines (or scan lines), and a data driving circuit and a gate driving circuit. Includes a timing controller to control operation timing.

타이밍 콘트롤러는 데이터 구동회로와 게이트 구동회로의 출력을 제어할 수 있다. 타이밍 콘트롤러로부터 출력되는 신호는 레벨 시프터(level shifter)를 통해 전압 레벨이 변환될 수 있다. The timing controller can control the output of the data driving circuit and gate driving circuit. The signal output from the timing controller may have its voltage level converted through a level shifter.

표시장치의 구동회로는 시프트 레지스터를 포함할 수 있다. 시프트 레지스터는 스타트 신호와 시프트 클럭을 입력 받아 시프트 클럭 타이밍에 입력 신호를 시프트한다. 이를 위하여, 시프트 레지스터는 종속적으로 접속된 스테이지들(stage)로 구성되어 시프트 클럭 타이밍에 입력 신호를 다음 스테이지로 전달한다. 시프트 레지스터에 입력되는 시프트 클럭은 2상(phase) 클럭, 4 상 클럭 등이 가능하고, 표시장치의 구동 방식에 따라 선택될 수 있다.The driving circuit of the display device may include a shift register. The shift register receives a start signal and a shift clock and shifts the input signal at the shift clock timing. For this purpose, the shift register is composed of dependently connected stages and transmits the input signal to the next stage at the shift clock timing. The shift clock input to the shift register can be a 2-phase clock or a 4-phase clock, and can be selected depending on the driving method of the display device.

시프트 레지스터는 스타트 입력 시점과 마지막 출력 시점이 고정되어 있다. 이 때문에, 표시장치의 구동 방식이 달라지면 시프트 레지스터와 레벨 시프터를 새로 개발하여야 한다. The shift register has a fixed start input point and final output point. For this reason, if the driving method of the display device changes, a new shift register and level shifter must be developed.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.The present invention aims to solve the above-described needs and/or problems.

따라서, 본 발명은 스타트 입력 시점과 마지막 출력 시점을 가변할 수 있는 시프트 레지스터와 이를 이용한 표시장치를 제공한다.Accordingly, the present invention provides a shift register that can vary the start input time and the last output time and a display device using the same.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The object of the present invention is not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

본 발명의 일 실시예에 따른 시프트 레지스터는 종속적으로 연결되어 클럭이 입력될 때 입력 신호를 전달하는 제1 내지 제N(N은 2 이상의 자연수) 신호 전달부들; 스타트 신호와 피드백 신호가 입력되는 제1 OR 게이트; 상기 제1 OR 게이트의 출력 단자와 상기 제1 내지 제N 신호 전달부들의 입력 단자들 사이에 연결되어 제1 선택 신호에 따라 상기 제1 OR 게이트로부터 입력되는 가변 스타트 신호가 입력되는 신호 전달부를 선택하는 디멀티플렉서; 상기 제1 내지 제N 신호 전달부들 사이마다 하나씩 배치되어 이전 신호 전달부의 출력 단자와 그 다음 신호 전달부의 입력 단자 사이에 연결되고, 상기 디멀티플렉서를 통해 입력된 상기 가변 스타트 신호와 상기 이전 신호 전달부의 출력 신호를 입력 받는 제2 내지 제N OR 게이트; 및 상기 제1 내지 제N 신호 전달부들의 출력 신호가 입력되고, 제2 선택 신호에 따라 상기 제1 내지 제N 신호 전달부들의 출력 신호들 중 하나를 상기 피드백 신호로 선택하여 출력하는 멀티플렉서를 포함한다. The shift register according to an embodiment of the present invention includes first to Nth (N is a natural number of 2 or more) signal transmission units that are dependently connected and transmit an input signal when a clock is input; A first OR gate through which a start signal and a feedback signal are input; Selecting a signal transfer unit connected between the output terminal of the first OR gate and the input terminals of the first to Nth signal transfer units to which a variable start signal input from the first OR gate is input according to a first selection signal. demultiplexer; Each of the first to Nth signal transfer units is disposed one by one and connected between the output terminal of the previous signal transfer unit and the input terminal of the next signal transfer unit, and the variable start signal input through the demultiplexer and the output of the previous signal transfer unit Second to Nth OR gates that receive a signal; And a multiplexer to which the output signals of the first to Nth signal transfer units are input, and to select and output one of the output signals of the first to Nth signal transfer units as the feedback signal according to a second selection signal. do.

본 발명의 다른 실시예에 따른 시프트 레지스터는 종속적으로 연결되어 클럭이 입력될 때 입력 신호를 전달하는 제1 내지 제N(N은 2 이상의 자연수) 신호 전달부들; 스타트 신호와 피드백 신호가 입력되는 OR 게이트; 제k(k는 자연수) 신호 전달부, 제k+1 신호 전달부, 및 제k+2 신호 전달부 사이에 연결되는 제k 디멀티플렉서, 제k 멀티플렉서, 및 제k+1 멀티플렉서를 포함한다. A shift register according to another embodiment of the present invention includes first to Nth (N is a natural number of 2 or more) signal transmission units that are dependently connected and transmit an input signal when a clock is input; OR gate where a start signal and a feedback signal are input; It includes a kth demultiplexer, a kth multiplexer, and a k+1th multiplexer connected between the kth (k is a natural number) signal transfer unit, the k+1th signal transfer unit, and the k+2th signal transfer unit.

상기 제k 디멀티플렉서가 상기 제k 신호 전달부의 출력 단자, 상기 제k 멀티플렉서의 입력 단자, 및 상기 제k+1 멀티플렉서의 입력 단자 사이에 연결되어 선택 신호의 논리값에 따라 상기 제k 신호 전달부의 출력 신호를 상기 제k 멀티플렉서 또는 상기 제k+1 멀티플렉서에 전달할 수 있다. The kth demultiplexer is connected between the output terminal of the kth signal transfer unit, the input terminal of the kth multiplexer, and the input terminal of the k+1th multiplexer, and outputs the kth signal transfer unit according to the logic value of the selection signal. A signal may be transmitted to the k-th multiplexer or the k+1-th multiplexer.

본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되는 픽셀 데이터가 기입되는 픽셀들이 배치된 픽셀 어레이를 포함한 표시패널; 상기 픽셀 데이터를 데이터 신호로 변환하는 데이터 구동부; 게이트 신호를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 상기 데이터 구동부에 상기 픽셀 데이터를 전송하고 상기 데이터 구동부의 동작 타이밍을 제어하는 제어 신호를 발생하는 타이밍 콘트롤러; 및 상기 타이밍 콘트롤러로부터 입력되는 스타트 신호와 클럭의 전압을 시프트하는 상기 게이트 구동부에 공급하는 레벨 시프터를 포함한다. The display device of the present invention includes a display panel including a pixel array in which pixels on which pixel data is written where data lines and gate lines intersect are arranged; a data driver converting the pixel data into a data signal; a gate driver sequentially supplying gate signals to the gate lines; a timing controller that transmits the pixel data to the data driver and generates a control signal to control the operation timing of the data driver; and a level shifter supplied to the gate driver that shifts the voltage of the start signal and clock input from the timing controller.

상기 데이터 구동부, 상기 게이트 구동부, 및 상기 레벨 시프터 중 적어도 하나는 상기 시프트 레지스터를 포함할 수 있다. At least one of the data driver, the gate driver, and the level shifter may include the shift register.

본 발명은 디멀티플렉서와 멀티플렉서를 이용하여 시프트 레지스터의 스타트 입력 시점과 마지막 출력 시점을 가변할 수 있다. 또한, 본 발명은 디멀티플렉서와 멀티플렉서를 이용하여 시프트 레지스터의 출력을 노멀 구동 모드 또는 인터레이스/스캔 구동 모드로 선택할 수 있다. The present invention can vary the start input time and last output time of the shift register by using a demultiplexer and multiplexer. Additionally, the present invention can select the output of the shift register into normal drive mode or interlace/scan drive mode using a demultiplexer and multiplexer.

본 발명은 상기 시프트 레지스터를 이용하여 표시패널 구동회로에서 출력 신호가 발생하는 유효 출력 채널의 위치를 자유롭게 변경할 수 있다. 그 결과, 본 발명은 인쇄 회로 보드(PCB), 표시패널 구동회로, 및 표시패널 사이의 라우팅 구조를 개선할 수 있다.In the present invention, the position of an effective output channel in which an output signal is generated in a display panel driving circuit can be freely changed using the shift register. As a result, the present invention can improve the routing structure between the printed circuit board (PCB), the display panel driving circuit, and the display panel.

본 발명은 상기 시프트 레지스터를 이용하여 표시패널 구동회로 부품의 표준화 및 공용화를 구현할 수 있다. The present invention can implement standardization and commonization of display panel driving circuit components using the shift register.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description of the claims.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 디멀티플렉서 어레이의 스위치 소자들을 보여 주는 회로도이다.
도 3은 액정표시장치에서 픽셀 회로의 일 예를 보여 주는 도면이다.
도 4는 유기 발광 표시장치에서 픽셀 회로의 일 예를 보여 주는 도면이다.
도 5는 도 4에 도시된 디멀티플렉서와 픽셀 회로의 동작을 보여 주는 파형도이다.
도 6은 게이트 구동회로의 시프트 레지스터를 개략적으로 보여 주는 도면이다.
도 7a 및 도 7b는 레벨 시프터 배선들을 보여 주는 도면들이다.
도 8은 옵션 기능을 갖는 시프트 레지스터를 이용하여 유효 출력 채널들이 선택되는 레벨 시프터의 일 예를 보여 주는 도면이다.
도 9 및 도 10은 옵션 기능을 갖는 시프트 레지스터에 의해 유효 출력 채널들이 선택되는 소스 드라이브 IC의 예를 보여 주는 도면들이다.
도 11은 본 발명의 제1 실시예에 따른 시프트 레지스터를 보여 주는 회로도이다.
도 12는 도 11에 도시된 디멀티플렉서의 제어 방법의 일 예를 보여 주는 도면이다.
도 13은 도 11에 도시된 멀티플렉서의 제어 방법의 일 예를 보여 주는 진리표이다.
도 14는 제1 및 제2 선택 신호를 이용하여 유효 출력 채널들이 선택되는 레벨 시프터의 일 예를 보여 주는 도면이다.
도 15는 제1 및 제2 선택 신호를 이용하여 유효 출력 채널들이 선택되는 소스 드라이브 IC의 예를 보여 주는 도면이다.
도 16은 제1 및 제2 선택 신호를 이용하여 소스 드라이브 IC들의 중간부 채널들이 유효 출력 채널들로 활성화된 경우에 표시패널의 라우팅 구조가 개선되는 일 예를 보여 주는 도면이다.
도 17은 제1 및 제2 선택 신호를 이용하여 도 4 및 도 5에 도시된 제1 및 제2 스캔 신호를 얻기 위한 레벨 시프터의 채널 선택 방법의 일 예를 보여 주는 도면이다.
도 18은 본 발명의 제2 실시예에 따른 시프트 레지스터를 보여 주는 회로도이다.
도 19는 도 18에 도시된 시프트 레지스터로부터 출력되는 노멀 구동 신호의 일 예를 보여 주는 도면이다.
도 20은 도 18에 도시된 시프트 레지스터로부터 출력되는 인터레이스(Interlace)/스킵(skip) 구동 신호의 일 예를 보여 주는 도면이다.1 is a block diagram showing a display device according to an embodiment of the present invention.
Figure 2 is a circuit diagram showing switch elements of a demultiplexer array.
Figure 3 is a diagram showing an example of a pixel circuit in a liquid crystal display device.
FIG. 4 is a diagram showing an example of a pixel circuit in an organic light emitting display device.
FIG. 5 is a waveform diagram showing the operation of the demultiplexer and pixel circuit shown in FIG. 4.
Figure 6 is a diagram schematically showing the shift register of the gate driving circuit.
7A and 7B are diagrams showing level shifter wires.
Figure 8 is a diagram showing an example of a level shifter in which effective output channels are selected using a shift register with an optional function.
9 and 10 are diagrams showing an example of a source drive IC in which effective output channels are selected by a shift register with an optional function.
Figure 11 is a circuit diagram showing a shift register according to the first embodiment of the present invention.
FIG. 12 is a diagram showing an example of a control method of the demultiplexer shown in FIG. 11.
FIG. 13 is a truth table showing an example of a control method for the multiplexer shown in FIG. 11.
FIG. 14 is a diagram showing an example of a level shifter in which effective output channels are selected using first and second selection signals.
FIG. 15 is a diagram showing an example of a source drive IC in which effective output channels are selected using first and second selection signals.
FIG. 16 is a diagram showing an example in which the routing structure of the display panel is improved when the middle channels of the source drive ICs are activated as effective output channels using the first and second selection signals.
FIG. 17 is a diagram showing an example of a channel selection method of a level shifter for obtaining the first and second scan signals shown in FIGS. 4 and 5 using the first and second selection signals.
Figure 18 is a circuit diagram showing a shift register according to the second embodiment of the present invention.
FIG. 19 is a diagram showing an example of a normal driving signal output from the shift register shown in FIG. 18.
FIG. 20 is a diagram showing an example of an interlace/skip driving signal output from the shift register shown in FIG. 18.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. The present invention is not limited to the embodiments disclosed below and will be implemented in various different forms. Only the embodiments are intended to ensure that the disclosure of the present invention is complete, and those skilled in the art will be able to understand the present invention. It is provided to completely inform the scope of the invention, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. The shape, size, ratio, angle, number, etc. shown in the drawings for explaining embodiments of the present invention are illustrative, and the present invention is not limited to the matters shown in the drawings. Like reference numerals refer to substantially like elements throughout the specification. Additionally, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the gist of the present invention, the detailed description will be omitted.

본 발명 상에서 언급된 “구비한다”, “포함한다”, “갖는다”, “이루어진다” 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다. When “provides,” “includes,” “has,” “consists of,” etc. mentioned in the present invention are used, other parts may be added unless ‘only’ is used. If a component is expressed in the singular, it may be interpreted as plural unless specifically stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.When interpreting a component, it is interpreted to include the margin of error even if there is no separate explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다. In the case of a description of a positional relationship, for example, if the positional relationship between two components is described as 'on top', 'on top', 'on the bottom', 'next to ~', etc., ' One or more other components may be interposed between those components where 'immediately' or 'directly' is not used.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다. First, second, etc. may be used to distinguish components, but the function or structure of these components is not limited by the ordinal number or component name in front of the component. Since the patent claims are written focusing on essential components, the ordinal numbers preceding the component names of the patent claims and the ordinal numbers preceding the component names of the embodiments may not match.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.The following embodiments can be partially or fully combined or combined with each other, and various technological interconnections and drives are possible. Each embodiment may be implemented independently of each other or may be implemented together in a related relationship.

본 발명의 표시장치에서 표시패널 구동 회로, 픽셀 어레이, 레벨 시프터 등은 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 MOSFET (metal-oxide-semiconductor field effect transistor) 또는 n 채널 MOSFET 구조의 트랜지스터로 구현될 수 있다. In the display device of the present invention, the display panel driving circuit, pixel array, level shifter, etc. may include transistors. Transistors can be implemented as Oxide TFT (Thin Film Transistor) containing an oxide semiconductor, LTPS TFT containing Low Temperature Poly Silicon (LTPS), etc. Each of the transistors may be implemented as a transistor with a p-channel MOSFET (metal-oxide-semiconductor field effect transistor) or n-channel MOSFET structure.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.A transistor is a three-electrode device including a gate, source, and drain. The source is an electrode that supplies carriers to the transistor. Within the transistor, carriers begin to flow from the source. The drain is the electrode through which carriers exit the transistor. In a transistor, the flow of carriers flows from the source to the drain. In the case of an n-channel transistor, because the carriers are electrons, the source voltage has a lower voltage than the drain voltage so that electrons can flow from the source to the drain. In an n-channel transistor, the direction of current flows from the drain to the source. In the case of a p-channel transistor (PMOS), since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In a p-channel transistor, current flows from the source to the drain because holes flow from the source to the drain. It should be noted that the source and drain of a transistor are not fixed. For example, the source and drain may change depending on the applied voltage. Therefore, the invention is not limited by the source and drain of the transistor. In the following description, the source and drain of the transistor will be referred to as first and second electrodes.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 트랜지션한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.The gate signal transitions between Gate On Voltage and Gate Off Voltage. The gate-on voltage is set to a voltage higher than the threshold voltage of the transistor, and the gate-off voltage is set to a voltage lower than the threshold voltage of the transistor. The transistor is turned on in response to the gate on voltage, while the transistor is turned off in response to the gate off voltage. In the case of an n-channel transistor, the gate-on voltage may be the gate high voltage (Gate High Voltage, VGH), and the gate-off voltage may be the gate low voltage (VGL). In the case of a p-channel transistor, the gate-on voltage may be the gate low voltage (VGL) and the gate-off voltage may be the gate high voltage (VGH).

본 발명은 액정표시장치(Liquid Crystal Display, LCD), 유기 발광 표시장치(Organic Light Emitting Display, OLED Display) 등 시프트 레지스터가 필요한 어떠한 표시장치에도 적용 가능하다.The present invention can be applied to any display device that requires a shift register, such as a liquid crystal display (LCD) or an organic light emitting display (OLED display).

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the attached drawings.

도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동회로를 포함한다. Referring to FIG. 1, a display device according to an embodiment of the present invention includes a display panel 100 and a display panel driving circuit.

표시패널(100)은 입력 영상의 픽셀 데이터를 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)의 픽셀들에 입력 영상의 픽셀 데이터가 표시된다. 픽셀 어레이(AA)는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 픽셀들의 배치 형태는 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 다양하게 형성될 수 있다. The display panel 100 includes a pixel array (AA) that displays pixel data of an input image. Pixel data of the input image is displayed in pixels of the pixel array (AA). The pixel array AA includes a plurality of data lines DL, a plurality of gate lines GL crossing the data lines DL, and pixels arranged in a matrix form. In addition to the matrix form, pixels can be arranged in various forms, such as sharing pixels emitting the same color, stripe form, or diamond form.

픽셀 어레이(AA)의 해상도가 n*m 일 때, 픽셀 어레이(AA)는 n 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 m 개의 픽셀 라인들(L1~Lm)을 포함한다. 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 x축 방향을 따라 배치된 픽셀들을 포함한다. 1 수평 기간(1H)은 1 프레임 기간을 m 개의 픽셀 라인(L1~Lm) 개수로 나눈 시간이다. 1 수평 기간(1H)에 1 픽셀 라인의 픽셀들에 픽셀 데이터가 기입된다. When the resolution of the pixel array AA is n*m, the pixel array AA includes n pixel columns and m pixel lines L1 to Lm that intersect the pixel columns. A pixel column contains pixels arranged along the y-axis direction. A pixel line includes pixels arranged along the x-axis direction. 1 horizontal period (1H) is the time divided by 1 frame period by the number of m pixel lines (L1 to Lm). Pixel data is written to pixels of one pixel line in one horizontal period (1H).

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀(101)들 각각은 픽셀 회로를 포함한다. 픽셀 회로는 픽셀 전극, 다수의 TFT들(Thin Film Transistor), 및 커패시터를 포함한다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. Each pixel may be divided into red subpixel, green subpixel, and blue subpixel to implement color. Each of the pixels may further include a white subpixel. Each of the subpixels 101 includes a pixel circuit. The pixel circuit includes a pixel electrode, multiple thin film transistors (TFTs), and a capacitor. The pixel circuit is connected to the data line (DL) and gate line (GL).

표시패널(100) 상에 터치 센서들이 배치되어 터치 스크린(touch screen)이 구현될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다. Touch sensors may be disposed on the display panel 100 to implement a touch screen. Touch input can be sensed using separate touch sensors or sensed through pixels. Touch sensors can be implemented as on-cell type or add-on type touch sensors placed on the screen of the display panel or embedded in the pixel array. You can.

표시패널 구동회로는 데이터 구동부(110), 게이트 구동부(120), 및 이 구동 회로들(110, 120)의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(130)를 포함한다. 표시패널 구동회로는 타이밍 콘트롤러(130)의 제어 하에 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다.The display panel driving circuit includes a data driver 110, a gate driver 120, and a timing controller 130 for controlling the operation timing of the driving circuits 110 and 120. The display panel driving circuit writes data of the input image to the pixels of the display panel 100 under the control of the timing controller 130.

데이터 구동부(110)는 타이밍 콘트롤러(130)로부터 디지털 신호로 직렬로 수신되는 입력 영상의 픽셀 데이터(V-DATA)를 샘플링하고 샘플링된 데이터를 래치(latch)를 통해 병렬 데이터로 변환한다. 데이터 구동부(110)는 시프트 레지스터를 이용하여 샘플링된 픽셀 데이터의 비트(bit)를 순차적으로 시프트하면서 래치에 입력할 수 있다. 데이터 구동부(110)는 디지털 신호를 아날로그 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 데이터 신호(Vdata1~3)를 출력한다. 데이터 구동부(110)로부터 출력된 데이터 신호(Vdata1~3)는 데이터 라인들(DL)에 공급된다. 데이터 구동부(110)는 픽셀 데이터의 전압 레벨을 시프트하는 레벨 시프터(level shifter)를 포함할 수 있다. The data driver 110 samples pixel data (V-DATA) of the input image serially received as a digital signal from the timing controller 130 and converts the sampled data into parallel data through a latch. The data driver 110 may sequentially shift bits of sampled pixel data using a shift register and input them to the latch. The data driver 110 outputs data signals (Vdata1 to 3) using a digital to analog converter (DAC) that converts a digital signal into an analog gamma compensation voltage. Data signals Vdata1 to 3 output from the data driver 110 are supplied to the data lines DL. The data driver 110 may include a level shifter that shifts the voltage level of pixel data.

데이터 구동부(110)는 도 7a 및 도 7b에 도시된 소스 드라이브 IC(110a)에 집적될 수 있다. 소스 드라이브 IC(110a)는 COF(Chip on film) 상에 실장되어 소스 PCB(152)와 표시패널(100) 사이에 연결될 수 있다. 소스 드라이브 IC(110a) 각각에는 터치 센서들을 구동하기 위한 터치센서 구동부가 내장될 수 있다. The data driver 110 may be integrated into the source drive IC 110a shown in FIGS. 7A and 7B. The source drive IC 110a may be mounted on a chip on film (COF) and connected between the source PCB 152 and the display panel 100. Each of the source drive ICs 110a may have a built-in touch sensor driver for driving touch sensors.

게이트 구동부(120)는 표시패널(100)에서 영상이 표시되는 않는 베젤 영역(BZ)에 형성될 수 있다. 게이트 구동부(120)는 레벨 시프터(140)로부터 수신된 게이트 타이밍 제어신호를 입력 받아 게이트 신호(또는 스캔 신호, GATE1~3)를 발생하여 게이트 라인들(GL)에 공급한다. 게이트 라인들(GL)에 인가되는 게이트 신호(GATE1~3)는 서브 픽셀들의 스위치 소자를 턴-온(turn-on)시켜 데이터 신호(Vdata1~3)의 전압이 충전되는 픽셀들을 선택한다. 게이트 신호(GATE1~3)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 펄스 신호로 발생될 수 있다. 게이트 구동부(120)는 시프트 레지스터를 이용하여 게이트 신호를 시프트한다. The gate driver 120 may be formed in the bezel area BZ of the display panel 100 where images are not displayed. The gate driver 120 receives the gate timing control signal received from the level shifter 140, generates a gate signal (or scan signal, GATE1 to 3), and supplies it to the gate lines GL. The gate signals (GATE1 to 3) applied to the gate lines (GL) turn on the switch elements of the subpixels to select pixels in which the voltage of the data signals (Vdata1 to 3) is charged. The gate signals (GATE1 to 3) may be generated as pulse signals that swing between the gate high voltage (VGH) and the gate low voltage (VGL). The gate driver 120 shifts the gate signal using a shift register.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.The timing controller 130 multiplies the input frame frequency by i and controls the operation timing of the display panel drivers 110 and 120 with a frame frequency of input frame frequency x i (i is a positive integer greater than 0) Hz. . The input frame frequency is 60Hz in the NTSC (National Television Standards Committee) method and 50Hz in the PAL (Phase-Alternating Line) method.

타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 콘트롤러(130)에 수시되는 입력 영상의 픽셀 데이터는 디지털 신호이다. 타이밍 콘트롤러(130)는 픽셀 데이터를 데이터 구동부(110)로 전송한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다. The timing controller 130 receives pixel data of the input image and a timing signal synchronized therewith from the host system 200. Pixel data of the input image received by the timing controller 130 is a digital signal. The timing controller 130 transmits pixel data to the data driver 110. The timing signal includes a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), a clock signal (DCLK), and a data enable signal (DE). Since the vertical period and horizontal period can be known by counting the data enable signal (DE), the vertical synchronization signal (Vsync) and horizontal synchronization signal (Hsync) can be omitted. The data enable signal (DE) has a period of 1 horizontal period (1H).

표시패널 구동회로는 데이터 구동부(110)와 게이트 구동부(120) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다. The display panel driving circuit may further include a demultiplexer array 112 disposed between the data driver 110 and the gate driver 120.

디멀티플렉서 어레이(112)는 데이터 구동부(110)의 한 채널을 다수의 데이터 라인들(DL)에 순차적으로 연결하여 데이터 구동부(110)의 한 채널로부터 출력되는 데이터 전압을 데이터 라인들(DL)에 시분할 분배함으로써 데이터 구동부(110)의 채널 개수를 줄일 수 있다. 디멀티플렉서 어레이(112)는 도 2와 같은 다수의 스위치 소자들을 포함한다.The demultiplexer array 112 sequentially connects one channel of the data driver 110 to a plurality of data lines DL and time-divides the data voltage output from one channel of the data driver 110 to the data lines DL. By distributing, the number of channels of the data driver 110 can be reduced. The demultiplexer array 112 includes a number of switch elements as shown in FIG. 2.

타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동부(110)를 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 제어신호, 디멀티플렉서 어레이(112)의 스위치 소자들을 제어하기 위한 MUX 제어신호 등을 발생할 수 있다. 게이트 타이밍 제어신호는 스타트 신호(Gate Start Pulse, VST), 시프트 클럭(GCLK) 등을 포함할 수 있다. 스타트 신호(VST)는 매 프레임 기간 마다 게이트 구동부(120)의 스타트 타이밍을 제어한다. 시프트 클럭(GCLK)은 게이트 구동부(120)로부터 출력되는 게이트 신호의 시프트 타이밍(shift timing)을 제어한다. 타이밍 콘트롤러(130)는 레벨 시프터(140)를 제어하기 위한 제어 신호를 발생할 수 있다.The timing controller 130 includes a data timing control signal for controlling the data driver 110 based on the timing signal received from the host system 200, a gate timing control signal for controlling the gate driver 120, and a demultiplexer array. A MUX control signal, etc. for controlling the switch elements of (112) may be generated. The gate timing control signal may include a start signal (Gate Start Pulse, VST), shift clock (GCLK), etc. The start signal VST controls the start timing of the gate driver 120 every frame period. The shift clock GCLK controls the shift timing of the gate signal output from the gate driver 120. The timing controller 130 may generate a control signal to control the level shifter 140.

호스트 시스템(200)은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 시스템, 웨어러블 시스템 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(140) 등은 하나의 드라이브 IC(미도시)에 집적될 수 있다. The host system 200 may be any one of a television (TV), a set-top box, a navigation system, a personal computer (PC), a home theater, a mobile system, and a wearable system. In mobile devices and wearable devices, the data driver 110, timing controller 130, level shifter 140, etc. may be integrated into one drive IC (not shown).

모바일 시스템에서 호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)(310)를 통해 드라이브 IC에 연결될 수 있다. In a mobile system, the host system 200 may be implemented as an Application Processor (AP). The host system 200 may transmit pixel data of the input image to the drive IC through MIPI (Mobile Industry Processor Interface). The host system 200 may be connected to the drive IC through a flexible printed circuit (FPC) 310, for example.

레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 수신된 제어 신호의 전압을 변환한다. 예를 들어, 레벨 시프터(140)는 디지털 신호 전압 레벨로 수신된 입력 신호의 하이 논리 전압(또는 고전위 입력 전압)을 게이트 하이 전압(VGH)으로 변환하고, 입력 신호의 로우 논리 전압(또는 저전위 입력 전압)을 게이트 로우 전압(VGL)으로 변환한다.The level shifter 140 converts the voltage of the control signal received from the timing controller 130. For example, the level shifter 140 converts the high logic voltage (or high potential input voltage) of the input signal received into the digital signal voltage level into the gate high voltage (VGH), and the low logic voltage (or low potential input voltage) of the input signal. Converts the potential input voltage) into the gate low voltage (VGL).

레벨 시프터(140)의 출력 신호는 디멀티플렉서 어레이(112), 게이트 구동부(120), 데이터 구동부(110), 전원부(400), 도면에서 생략된 터치 센서 구동부 중 적어도 하나에 인가될 수 있다. 본 발명의 레벨 시프터(140)는 출력 버퍼를 구성하는 트랜지스터들의 Vgs를 제어하는 제어부를 포함한다. 이러한 제어부는 레벨 시프터(140)와는 별도로 게이트 구동부(120), 데이터 구동부(110), 터치 센서 구동부, 전원부(400) 중 적어도 하나에 추가될 수 있다.The output signal of the level shifter 140 may be applied to at least one of the demultiplexer array 112, the gate driver 120, the data driver 110, the power supply 400, and the touch sensor driver not shown in the drawing. The level shifter 140 of the present invention includes a control unit that controls Vgs of transistors constituting the output buffer. This control unit may be added to at least one of the gate driver 120, data driver 110, touch sensor driver, and power supply unit 400 separately from the level shifter 140.

본 발명의 표시장치는 전원부(400)를 더 포함한다. The display device of the present invention further includes a power supply unit 400.

전원부(400)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동회로의 구동에 필요한 직류(DC) 전압을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck converter), 부스트 변환기(Boost converter), 벅-부스트 변환기(Buck-Boost converter) 등을 포함할 수 있다. 전원부(400)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압(VGMA), 게이트 하이 전압(VGH, VEH). 게이트 로우 전압(VGL, VEL), 하프 VDD(HVDD), 픽셀들의 공통 전압 등의 직류 전압을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 하프 VDD 전압은 VDD 대비 1/2 전압으로 낮으며 소스 드라이브 IC의 출력 버퍼 구동 전압으로 이용될 수 있다. 감마 기준 전압(VGMA)은 분압 회로를 통해 계조별로 분압되어 데이터 구동부(110)의 DAC에 공급된다. The power supply unit 400 uses a DC-DC converter to generate direct current (DC) voltage necessary to drive the pixel array of the display panel 100 and the display panel driving circuit. The DC-DC converter may include a charge pump, regulator, buck converter, boost converter, buck-boost converter, etc. The power unit 400 adjusts the direct current input voltage from the host system 200 to a gamma reference voltage (VGMA) and a gate high voltage (VGH, VEH). Direct current voltages such as gate low voltage (VGL, VEL), half VDD (HVDD), and common voltage of pixels can be generated. The gamma reference voltage (VGMA) is supplied to the data driver 110. The half VDD voltage is as low as 1/2 voltage compared to VDD and can be used as the output buffer driving voltage of the source drive IC. The gamma reference voltage (VGMA) is divided by gray level through a voltage dividing circuit and supplied to the DAC of the data driver 110.

도 2는 디멀티플렉서 어레이(112)의 스위치 소자들(M1, M2)을 보여 주는 회로도이다.FIG. 2 is a circuit diagram showing switch elements M1 and M2 of the demultiplexer array 112.

도 2를 참조하면, 데이터 구동부(110)에서 하나의 채널(CH1, CH2)에 포함된 출력 버퍼(AMP)는 디멀티플렉서 어레이(112)를 통해 이웃한 데이터 라인들(DL1~4) 에 연결될 수 있다. 데이터 라인들(DL1~4)은 TFT를 통해 서브 픽셀들의 픽셀 전극(1011~1014)에 연결될 수 있다. Referring to FIG. 2, the output buffer (AMP) included in one channel (CH1, CH2) in the data driver 110 may be connected to neighboring data lines DL1 to 4 through the demultiplexer array 112. . The data lines DL1 to 4 may be connected to the pixel electrodes 1011 to 1014 of the subpixels through the TFT.

디멀티플렉서 어레이(112)는 다수의 디멀티플렉서들(21, 22)을 포함한다. 디멀티플렉서(21, 22)는 입력 노드가 하나이고 출력 노드가 N(N은 둘 이상의 양의 정수)인 1:N 디멀티플렉서일 수 있다. 디멀티플렉서 어레이(112)의 디멀티플렉서들(21, 22)은 도 2에서 1:2 디멀티플렉서로 예시되었으나 이에 한정되지 않는다. 예를 들어, 디멀티플렉서(21, 22) 각각은 1:3 디멀티플렉서로 구현되어 데이터 구동부(110)에서 하나의 채널을 세 개의 데이터 라인들에 순차적으로 연결할 수 있다. 디멀티플렉서 어레이(112)는 표시패널(100)의 기판 상에 직접 형성되거나, 데이터 구동부(110)와 함께 하나의 드라이브 IC에 집적될 수 있다. Demultiplexer array 112 includes multiple demultiplexers 21 and 22. The demultiplexers 21 and 22 may be 1:N demultiplexers with one input node and N output nodes (N is two or more positive integers). The demultiplexers 21 and 22 of the demultiplexer array 112 are illustrated as 1:2 demultiplexers in FIG. 2, but are not limited thereto. For example, each of the demultiplexers 21 and 22 is implemented as a 1:3 demultiplexer, so that one channel can be sequentially connected to three data lines in the data driver 110. The demultiplexer array 112 may be formed directly on the substrate of the display panel 100 or may be integrated into one drive IC together with the data driver 110.

디멀티플렉서 어레이(112)는 스위치 소자들(M1, M2)을 이용하여 데이터 구동부(110)의 제1 채널(CH1)을 통해 출력되는 데이터 신호(Vdata1)를 제1 및 제2 데이터 라인들(DL1, DL2)에 시분할 분배하는 제1 디멀티플렉서(21)와, 스위치 소자들(M1, M2)을 이용하여 데이터 구동부(110)의 제2 채널(CH2)을 통해 출력되는 데이터 신호(Vdata1)를 제3 및 제4 데이터 라인들(DL3, DL4)에 시분할 분배하는 제2 디멀티플렉서(22)를 포함한다. The demultiplexer array 112 uses switch elements M1 and M2 to transmit the data signal Vdata1 output through the first channel CH1 of the data driver 110 to the first and second data lines DL1, The data signal Vdata1 output through the second channel CH2 of the data driver 110 is divided into the third and third channels using the first demultiplexer 21 for time division distribution to DL2 and the switch elements M1 and M2. It includes a second demultiplexer 22 that performs time division distribution to the fourth data lines DL3 and DL4.

레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 수신된 MUX 제어신호에 응답하여 제1 및 제2 MUX 신호(MUX1, MUX2)를 출력할 수 있다. The level shifter 140 may output first and second MUX signals (MUX1 and MUX2) in response to the MUX control signal received from the timing controller 130.

제1 스위치 소자(M1)는 제1 MUX 신호(MUX1)의 게이트 하이 전압(VGH)에 응답하여 턴-온된다. 이 때, 제1 채널(CH1)의 출력 버퍼(AMP)가 제1 스위치 소자(M1)를 통해 제1 데이터 라인(DL1)에 연결된다. 이와 동시에, 제2 채널(CH2)의 출력 버퍼(AMP)가 제1 스위치 소자(M1)를 통해 제3 데이터 라인(DL3)에 연결된다. The first switch element M1 is turned on in response to the gate high voltage VGH of the first MUX signal MUX1. At this time, the output buffer (AMP) of the first channel (CH1) is connected to the first data line (DL1) through the first switch element (M1). At the same time, the output buffer AMP of the second channel CH2 is connected to the third data line DL3 through the first switch element M1.

제2 스위치 소자(M2)가 제2 MUX 신호(MUX2)의 게이트 하이 전압(VGH)에 응답하여 턴-온된다. 이 때, 제1 채널(CH1)의 출력 버퍼(AMP)가 제2 스위치 소자(M2)를 통해 제2 데이터 라인(DL2)에 연결된다. 이와 동시에, 제2 채널(CH2)의 출력 버퍼(AMP)가 제2 스위치 소자(M2)를 통해 제4 데이터 라인(DL4)에 연결된다. The second switch element M2 is turned on in response to the gate high voltage VGH of the second MUX signal MUX2. At this time, the output buffer (AMP) of the first channel (CH1) is connected to the second data line (DL2) through the second switch element (M2). At the same time, the output buffer AMP of the second channel CH2 is connected to the fourth data line DL4 through the second switch element M2.

도 3은 액정표시장치에서 픽셀 회로의 일 예를 보여 주는 도면이다. Figure 3 is a diagram showing an example of a pixel circuit in a liquid crystal display device.

도 3을 참조하면, 서브 픽셀들 각각은 픽셀 전극(1), 공통 전극(2), 액정셀(Clc), 픽셀 전극(1)에 연결된 TFT 및 스토리지 캐패시터(Storage Capacitor, Cst)를 포함한다. TFT는 데이터 라인(DL1~3)과 게이트 라인(GL1)의 교차부에 형성된다. TFT는 게이트 라인(GATE)으로부터의 게이트 신호(GATE)에 응답하여 데이터 라인(DL1~3)으로부터의 데이터 신호(Vdata)의 전압을 픽셀 전극(1)에 공급한다. Referring to FIG. 3, each of the subpixels includes a pixel electrode 1, a common electrode 2, a liquid crystal cell (Clc), a TFT connected to the pixel electrode 1, and a storage capacitor (Cst). The TFT is formed at the intersection of the data lines (DL1 to 3) and the gate line (GL1). The TFT supplies the voltage of the data signal (Vdata) from the data lines (DL1 to 3) to the pixel electrode (1) in response to the gate signal (GATE) from the gate line (GATE).

제1 디멀티플렉서(21)는 데이터 구동부(110)의 제1 채널들(CH1)과 데이터 라인들(DL1, DL2) 사이에 연결된다. 제2 디멀티플렉서(22)는 데이터 구동부(110)의 제2 채널(CH2)과 데이터 라인들(DL3, DL3) 사이에 연결된다.The first demultiplexer 21 is connected between the first channels CH1 and the data lines DL1 and DL2 of the data driver 110. The second demultiplexer 22 is connected between the second channel CH2 of the data driver 110 and the data lines DL3 and DL3.

유기 발광 표시장치의 서브 픽셀들은 도 4의 예와 같이 발광 다이오드 소자(Organic Light Emitting Diode, “OLED”라 함)를 이용하여 입력 영상의 픽셀 데이터에 따라 빛을 발생하여 영상을 표시한다. 유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다. As shown in the example of FIG. 4, subpixels of an organic light emitting display device use an organic light emitting diode (“OLED”) to generate light according to pixel data of an input image to display an image. Organic light emitting display devices do not require a backlight unit and can be implemented on flexible materials such as plastic substrates, thin glass substrates, and metal substrates. Therefore, the flexible display can be implemented as an organic light emitting display device.

플렉시블 디스플레이는 표시패널을 감거나 접고 구부리는 방법으로 화면의 크기와 형태가 가변될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 벤더블(bendable) 디스플레이, 표시장치(foldable display), 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 이러한 플렉시블 표시장치는 스마트폰과 태블릿 PC와 같은 모바일 기기뿐만 아니라 TV, 자동차 디스플레이, 웨어러블 기기 등에 적용될 수 있고 그 응용 분야가 확대되고 있다.Flexible displays can change the size and shape of the screen by wrapping, folding, or bending the display panel. Flexible displays can be implemented as rollable displays, bendable displays, foldable displays, slideable displays, etc. These flexible display devices can be applied not only to mobile devices such as smartphones and tablet PCs, but also to TVs, automobile displays, and wearable devices, and their application fields are expanding.

유기 발광 표시장치의 픽셀들은 OLED와, 게이트-소스간 전압(Vgs)에 따라 OLED에 흐르는 전류를 조절하여 OLED를 구동하는 구동 소자, 구동 소자의 게이트 전압을 유지하는 스토리지 커패시터 등을 포함한다. The pixels of an organic light emitting display device include an OLED, a driving element that drives the OLED by controlling the current flowing through the OLED according to the gate-source voltage (Vgs), and a storage capacitor that maintains the gate voltage of the driving element.

구동 소자는 트랜지스터(transistor)로 구현될 수 있다. 유기 발광 표시장치의 화면 전체의 화질을 균일하게 하기 위하여, 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 한다. 표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 및/또는 외부 보상 기술이 적용될 수 있다.The driving element may be implemented as a transistor. In order to maintain uniform image quality across the screen of an organic light emitting display device, the driving element must have uniform electrical characteristics among all pixels. There may be differences in the electrical characteristics of driving elements between pixels due to process deviations and device characteristic deviations resulting from the display panel manufacturing process, and these differences may become larger as the driving time of the pixels elapses. To compensate for differences in electrical characteristics of driving elements between pixels, internal compensation technology and/or external compensation technology may be applied to the organic light emitting display device.

외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화) 만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다.External compensation technology uses an external compensation circuit to sense the current or voltage of driving elements that change according to the electrical characteristics of the driving elements in real time. External compensation technology compensates in real time for the deviation (or change) in the electrical characteristics of the driving element in each pixel by modulating the pixel data (digital data) of the input image by the deviation (or change) in the electrical characteristics of the driving element sensed for each pixel.

내부 보상 기술은 픽셀들 각각에 내장된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압 만큼 구동 소자의 게이트 -소스간 전압(Vgs)을 보상한다. 내부 보상 회로는 구동 소자(DT)의 게이트에 연결된 스토리지 커패시터(Cst)와, 스토리지 커패시터(Cst)와 구동 소자(DT) 및 발광 소자(EL)를 연결하는 하나 이상의 스위치 소자들(T1~5)를 포함한다. Internal compensation technology uses an internal compensation circuit built into each pixel to sense the threshold voltage of the driving element for each sub-pixel and compensates the gate-source voltage (Vgs) of the driving element by the threshold voltage. The internal compensation circuit includes a storage capacitor (Cst) connected to the gate of the driving element (DT), and one or more switch elements (T1 to 5) connecting the storage capacitor (Cst), the driving element (DT), and the light emitting element (EL). Includes.

멀티플렉서들(21, 22)은 내부 보상 기술이나 외부 보상 기술이 적용된 유기 발광 표시장치 모두에 적용될 수 있다. 도 4는 내부 보상 기술이 적용된 유기 발광 표시장치에 디멀티플렉서(21)가 배치된 예를 도시한 것이나, 본 발명은 이에 한정되지 않는다. The multiplexers 21 and 22 can be applied to both organic light emitting display devices using internal compensation technology or external compensation technology. Figure 4 shows an example in which the demultiplexer 21 is disposed in an organic light emitting display device to which internal compensation technology is applied, but the present invention is not limited thereto.

도 4 및 도 5를 참조하면, 게이트 신호는 유기 발광 표시장치에서 스캔 신호와, 발광 제어 신호(이하, “EM 신호”라 함)를 포함할 수 있다. 도 4에서, GL11~13는 1 픽셀 라인의 서브 픽셀들에 연결된 게이트 라인들이다. D1(N) 및 D2(N)는 제N 픽셀 라인의 픽셀들에 인가되는 데이터 신호(Vdata)이다. D1(N+1) 및 D2(N+1)는 제N+1 픽셀 라인의 픽셀들에 인가되는 데이터 신호(Vdata)이다. X는 데이터 신호(Vdata)가 없는 구간이다. Referring to FIGS. 4 and 5 , the gate signal may include a scan signal and an emission control signal (hereinafter referred to as an “EM signal”) in an organic light emitting display device. In FIG. 4, GL11 to GL13 are gate lines connected to subpixels of a 1-pixel line. D1(N) and D2(N) are data signals (Vdata) applied to pixels of the Nth pixel line. D1(N+1) and D2(N+1) are data signals (Vdata) applied to pixels of the N+1th pixel line. X is a section in which there is no data signal (Vdata).

1 픽셀 라인의 픽셀들에 데이터가 기입되는 1 수평 기간(1H) 동안, 픽셀들은 도 5에 도시된 바와 같이 초기화 기간(Tini), 데이터 기입 기간(Twr), 및 유지 기간(Th)으로 나뉘어 구동될 수 있다. During one horizontal period (1H) during which data is written to the pixels of one pixel line, the pixels are divided into an initialization period (Tini), a data writing period (Twr), and a sustain period (Th) and driven as shown in FIG. It can be.

픽셀들은 발광 기간(Tem) 동안 발광될 수 있다. 발광 기간(Tem)은 1 프레임 기간에서 1 수평 기간(1H)을 제외한 1 프레임 기간의 대부분 시간에 해당한다. 데이터 기입 기간(Twr)과 발광 기간(Tem) 사이에 유지 기간(Th)이 추가될 수 있다. Pixels may emit light during an emission period (Tem). The emission period (Tem) corresponds to most of the 1 frame period excluding 1 horizontal period (1H) in the 1 frame period. A retention period (Th) may be added between the data writing period (Twr) and the light emission period (Tem).

저 계조(low gray scale)의 휘도를 정밀하게 표현하기 위하여, EM 신호[EM(N)]는 발광 기간(Tem) 동안 소정의 듀티비(duty ration)로 게이트 온 전압(VEL)과 게이트 오프 전압(VEH) 사이에서 스윙(swing)할 수 있다.In order to accurately express the luminance of low gray scale, the EM signal [EM(N)] is divided into gate-on voltage (VEL) and gate-off voltage at a predetermined duty ratio during the emission period (Tem). (VEH) can swing between.

초기화 기간(Tini) 동안, 제2 스캔 신호(SCAN2(N))가 게이트 로우 전압(VGL)으로 반전된다. 이 때, 픽셀 회로의 주요 노드들이 초기화될 수 있다. During the initialization period (Tini), the second scan signal (SCAN2(N)) is inverted to the gate low voltage (VGL). At this time, major nodes of the pixel circuit may be initialized.

데이터 기입 기간(Twr) 동안, 제1 스캔 신호(SCAN1(N))가 게이트 로우 전압(VGL)으로 반전된다. 이 때, 데이터 신호(Vdata)가 커패시터(Cst)의 일측 전극에 인가되고, 커패시터(Cst)의 타측 전압에 VDD-Vth가 인가된다. VDD-Vth는 구동 소자(DT)가 턴-온된 제2 스위치 소자(T2)에 의해 다이오드로 동작하여 구동 소자(VDD)의 문턱 전압(Vth)만큼 낮아진 픽셀 구동(VDD)이다. 데이터 기입 기간(Twr) 동안 구동 소자(VDD)의 게이트-소스간 전압(Vgs)이 구동 소자(DT)의 문턱 전압(Vth)에 도달할 때 구동 소자(DT)가 턴-오프되어 커패시터(Cst)에 구동 소자(DT)의 문턱 전압(Vth)이 샘플링되고, 이 문턱 전압(Vth)만큼 보상된 데이터 전압(Vdata)이 커패시터(Cst)에 충전된다. During the data writing period Twr, the first scan signal SCAN1(N) is inverted to the gate low voltage VGL. At this time, the data signal Vdata is applied to one electrode of the capacitor Cst, and VDD-Vth is applied to the other electrode of the capacitor Cst. VDD-Vth is a pixel drive (VDD) in which the driving element (DT) operates as a diode by the turned-on second switch element (T2) and is lowered by the threshold voltage (Vth) of the driving element (VDD). During the data writing period (Twr), when the gate-source voltage (Vgs) of the driving element (VDD) reaches the threshold voltage (Vth) of the driving element (DT), the driving element (DT) is turned off and the capacitor (Cst) is turned off. ), the threshold voltage (Vth) of the driving element (DT) is sampled, and the data voltage (Vdata) compensated by the threshold voltage (Vth) is charged in the capacitor (Cst).

발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(EL)의 애노드는 제4 노드(n4)를 통해 제4 및 제5 스위치 소자들(T4, T5)에 연결된다. 발광 소자(EL)의 캐소드에 저전위 전원 전압(VSS)이 인가된다. 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류를 공급하여 발광 소자(EL)를 구동한다. 발광 소자(EL)는 데이터 신호(Vdata)의 전압에 따라 구동 소자(DT)에 의해 조절되는 전류로 발광한다. 발광 소자(EL)의 전류패스는 제4 스위치 소자(T4)에 의해 스위칭된다.The light emitting element (EL) can be implemented as OLED. OLED includes an organic compound layer formed between an anode and a cathode. The organic compound layer may include, but is not limited to, a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer (EIL). The anode of the light emitting element EL is connected to the fourth and fifth switch elements T4 and T5 through the fourth node n4. A low-potential power supply voltage (VSS) is applied to the cathode of the light emitting element (EL). The driving element DT drives the light emitting element EL by supplying current to the light emitting element EL according to the gate-source voltage Vgs. The light emitting element EL emits light with a current controlled by the driving element DT according to the voltage of the data signal Vdata. The current path of the light emitting element (EL) is switched by the fourth switch element (T4).

커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결된다. 커패시터(Cst)에 구동 소자(DT)의 문턱 전압(Vth)만큼 보상된 데이터 신호(Vdata)의 전압이 충전된다. 서브 픽셀들 각각에서 데이터 신호(Vdata)의 전압은 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에서 서브 픽셀들에서 구동 소자(DT)의 문턱 전압 편차가 보상될 수 있다.The capacitor Cst is connected between the first node n1 and the second node n2. The capacitor Cst is charged with the compensated voltage of the data signal Vdata equal to the threshold voltage Vth of the driving element DT. Since the voltage of the data signal Vdata in each subpixel is compensated by the threshold voltage Vth of the driving element DT, the threshold voltage deviation of the driving element DT in the subpixels can be compensated.

제1 스위치 소자(T1)는 제1 스캔 신호[SCAN1(N)]의 게이트 로우 전압(VGL)에 응답하여 턴-온(turn-on)되어 데이터 신호(Vdata)의 전압을 제1 노드(n1)에 공급한다. 제2 스위치 소자(T2)는 제2 스캔 신호[SCAN2(N)]의 게이트 로우 전압(VGL)에 응답하여 턴-온되어 구동 소자(DT)의 게이트와 제2 전극을 연결한다. 구동 소자(DT)는 데이터 기입 기간(Twr)에 턴-온된 제2 스위치 소자(T2)에 의해 다이오드(Diode)로 동작된다. 제2 스캔 신호[SCAN2(N)]의 펄스는 제1 스캔 신호[SCAN1(N)] 보다 먼저 게이트 온 전압(VGL)으로 반전되고, 제1 스캔 신호[SCAN1(N)]의 펄스와 동시에 게이트 오프 전압(VGH)으로 반전된다. 제1 및 제2 스캔 신호[SCAN1(N), SCAN2(N)]의 펄스 폭은 1 수평 기간(1H) 이하로 설정될 수 있다. The first switch element (T1) is turned on in response to the gate low voltage (VGL) of the first scan signal [SCAN1(N)] to increase the voltage of the data signal (Vdata) to the first node (n1). ) is supplied to. The second switch element T2 is turned on in response to the gate low voltage VGL of the second scan signal [SCAN2(N)] and connects the gate of the driving element DT and the second electrode. The driving element DT is operated as a diode by the second switch element T2 turned on during the data writing period Twr. The pulse of the second scan signal [SCAN2(N)] is inverted to the gate-on voltage (VGL) before the first scan signal [SCAN1(N)], and the pulse of the first scan signal [SCAN1(N)] is inverted at the same time as the pulse of the first scan signal [SCAN1(N)]. It is inverted to the off voltage (VGH). The pulse width of the first and second scan signals [SCAN1(N), SCAN2(N)] may be set to 1 horizontal period (1H) or less.

제3 스위치 소자(T3)는 EM 신호[EM(N)]의 게이트 로우 전압(VEL)에 응답하여 턴-온되어 초기화 기간(Tini)과 발광 기간(Tem) 동안 제1 노드(n1)에 기준 전압(Vref)을 공급한다. 제3 스위치 소자(T3)로 인하여, 초기화 기간(Tini)과 발광 기간(Tem) 동안 커패시터(Cst)의 제1 전극 전압이 저전위 전원 전압(VSS)으로 된다. EM 신호(EM)의 펄스는 데이터 기입 기간(Twr)과 유지 기간(Th) 동안 발광 소자(EL)의 발광을 억제하기 위하여 게이트 하이 전압(VEH)으로 발생될 수 있다. EM 신호(EM)는 제1 스캔 신호[SCAN1(N)]가 게이트 로우 전압(VGL)으로 반전될 때 게이트 하이 전압(VEH)으로 반전되고, 제1 및 제2 스캔 신호[SCAN1(N), SCAN2(N)]가 게이트 하이 전압(VEH)으로 반전된 후에 게이트 로우 전압(VEL)으로 반전될 수 있다. The third switch element (T3) is turned on in response to the gate low voltage (VEL) of the EM signal [EM(N)] and is referenced to the first node (n1) during the initialization period (Tini) and the emission period (Tem). Supply voltage (Vref). Due to the third switch element T3, the first electrode voltage of the capacitor Cst becomes the low-potential power supply voltage VSS during the initialization period Tini and the emission period Tem. The pulse of the EM signal (EM) may be generated as a gate high voltage (VEH) to suppress light emission of the light emitting element (EL) during the data writing period (Twr) and sustain period (Th). The EM signal (EM) is inverted to the gate high voltage (VEH) when the first scan signal [SCAN1(N)] is inverted to the gate low voltage (VGL), and the first and second scan signals [SCAN1(N), [SCAN2(N)] may be inverted to the gate high voltage (VEH) and then to the gate low voltage (VEL).

제4 스위치 소자(T4)는 EM 신호[EM(N)]의 게이트 로우 전압(VEL)에 응답하여 턴-온되어 초기화 기간(Tini)과 발광 기간(Tem) 동안 제3 노드(n3)를 제4 노드(n4)에 연결한다. 제4 스위치 소자(T4)의 게이트는 제3 게이트 라인(33)에 연결된다. 제4 스위치 소자(T4)의 제1 전극은 제3 노드(n3)에 연결되고, 제4 스위치 소자(T4)의 제2 전극은 제4 노드(n4)에 연결된다. The fourth switch element (T4) is turned on in response to the gate low voltage (VEL) of the EM signal [EM(N)] to control the third node (n3) during the initialization period (Tini) and the emission period (Tem). 4 Connect to node (n4). The gate of the fourth switch element T4 is connected to the third gate line 33. The first electrode of the fourth switch element T4 is connected to the third node n3, and the second electrode of the fourth switch element T4 is connected to the fourth node n4.

제5 스위치 소자(T5)는 제2 스캔 신호[SCAN2(N)]의 게이트 로우 전압(VGL)에 응답하여 턴-온되어 초기화 기간(Tini)과 데이터 기입 기간(Twr) 동안 기준 전압(Vref)을 제4 노드(n4)에 공급한다. The fifth switch element (T5) is turned on in response to the gate low voltage (VGL) of the second scan signal [SCAN2(N)] and turns on the reference voltage (Vref) during the initialization period (Tini) and the data writing period (Twr). is supplied to the fourth node (n4).

구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 픽셀 구동 전압(VDD)이 공급되는 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. The driving element DT drives the light emitting element EL by controlling the current flowing through the light emitting element EL according to the gate-source voltage Vgs. The driving element DT includes a gate connected to the second node n2, a first electrode to which the pixel driving voltage VDD is supplied, and a second electrode connected to the third node n3.

도 6은 게이트 구동부(120)의 시프트 레지스터를 개략적으로 보여 주는 도면이다. 게이트 구동부(120)의 시프트 레지스터는 종속적으로 연결된 신호 전달부들[SR(n-1)~(n+2)]을 포함한다. 시프트 레지스터는 스타트 신호(VST) 또는 캐리 신호(CAR)를 입력 받고 클럭(CLK) 타이밍에 맞추어 출력 신호[OUT(n-1))~(n+2)]를 발생한다. 캐리 신호(CAR)는 이전 신호 전달부로부터 출력될 수 있다.FIG. 6 is a diagram schematically showing the shift register of the gate driver 120. The shift register of the gate driver 120 includes dependently connected signal transfer units [SR(n-1) to (n+2)]. The shift register receives the start signal (VST) or carry signal (CAR) and generates output signals [OUT(n-1)) to (n+2)] in accordance with the clock (CLK) timing. The carry signal (CAR) may be output from the previous signal transmission unit.

신호 전달부들[SR(n-1)~(n+2)] 각각은 Q 노드와 QB 노드를 충방전하는 제어부(60)와, Q 노드 전압에 따라 게이트 라인을 충전하여 게이트 신호의 파형을 라이징(rising) 시키고 QB 노드 전압에 따라 게이트 라인을 방전시키는 버퍼를 포함한다. 버퍼는 풀업(pull-up) 트랜지스터(Tu)와 풀다운(pull-down) 트랜지스터(Td)를 포함한다. 신호 전달부들[SR(n-1)~(n+2)]의 출력 신호[OUT(n-1)~(n+2)]는 게이트 라인들에 순차적으로 인가되는 게이트 신호이다. Each of the signal transmission units [SR(n-1) to (n+2)] includes a control unit 60 that charges and discharges the Q node and QB node, and charges the gate line according to the Q node voltage to raise the waveform of the gate signal. It includes a buffer that causes (rising) and discharges the gate line according to the QB node voltage. The buffer includes a pull-up transistor (Tu) and a pull-down transistor (Td). The output signals [OUT(n-1) to (n+2)] of the signal transfer units [SR(n-1) to (n+2)] are gate signals sequentially applied to the gate lines.

대화면 표시장치에서 소스 PCB들(152)이 두 개로 분리될 수 있다. 도 7a 및 도 7b는 대화면 표시장치에서 레벨 시프터에 필요한 배선들을 보여 주는 도면들이다. In a large screen display device, the source PCBs 152 may be separated into two. FIGS. 7A and 7B are diagrams showing wiring required for a level shifter in a large screen display device.

도 7a 및 도 7b를 참조하면, 콘트롤 보드(150)는 가요성 회로 기판 예를 들어, FFC(Flexible Flat Cable, 151)와 커넥터(151a)를 통해 제1 및 제2 소스 PCB들(152, 153)에 연결될 수 있다. 소스 드라이브 IC들(110a)은 소스 PCB들(152, 153)과 표시패널(100) 사이에 연결된다. 7A and 7B, the control board 150 is connected to the first and second source PCBs 152 and 153 through a flexible circuit board, for example, a flexible flat cable (FFC) 151 and a connector 151a. ) can be connected to. The source drive ICs 110a are connected between the source PCBs 152 and 153 and the display panel 100.

타이밍 콘트롤러(130)와 레벨 시프터(140)는 도 7a에 도시된 바와 같이 콘트롤 보드(150) 상에 실장될 수 있다. 이 경우, 레벨 시프터(140)의 입력 단자들은 콘트롤 보드(150) 상에 형성된 배선들을 통해 타이밍 콘트롤러(130)에 연결된다. 레벨 시프터(140)의 출력 단자들을 FFC(151), 소스 PCB(152), COF(Chip on film, 110b) 및 표시패널(100) 상의 게이트 구동부(120)를 연결하는 배선들을 통해 게이트 구동부(120)에 연결될 수 있다.The timing controller 130 and level shifter 140 may be mounted on the control board 150 as shown in FIG. 7A. In this case, the input terminals of the level shifter 140 are connected to the timing controller 130 through wires formed on the control board 150. The gate driver 120 is connected to the output terminal of the level shifter 140 through wires connecting the FFC 151, the source PCB 152, the COF (Chip on film, 110b), and the gate driver 120 on the display panel 100. ) can be connected to.

레벨 시프터(140)는 도 7b에 도시된 바와 같이 소스 PCB들(152, 153) 각각에 실장될 수 있다. 이 경우, 레벨 시프터(140)는 제1 소스 PCB(152)에 실장된 제1 레벨 시프터(141)와, 제2 소스 PCB(153)에 실장된 제2 레벨 시프터(142)를 포함한다. 레벨 시프터들(141, 142)의 입력 단자들은 콘트롤 보드(150), FFC(151) 및 소스 PCB(152, 153)를 연결하는 배선들을 통해 타이밍 콘트롤러(130)에 연결된다. 레벨 시프터들(141, 142)의 출력 단자들을 소스 PCB(152, 153), COF(110b) 및 표시패널(100) 상의 게이트 구동부(120)를 연결하는 배선들을 통해 게이트 구동부(120)에 연결될 수 있다. The level shifter 140 may be mounted on each of the source PCBs 152 and 153 as shown in FIG. 7B. In this case, the level shifter 140 includes a first level shifter 141 mounted on the first source PCB 152 and a second level shifter 142 mounted on the second source PCB 153. The input terminals of the level shifters 141 and 142 are connected to the timing controller 130 through wires connecting the control board 150, the FFC 151, and the source PCBs 152 and 153. The output terminals of the level shifters 141 and 142 can be connected to the gate driver 120 through wires connecting the source PCBs 152 and 153, the COF 110b, and the gate driver 120 on the display panel 100. there is.

데이터 구동부(120), 게이트 구동부(120), 레벨 시프터(140) 등은 시프트 레지스터를 포함할 수 있다. The data driver 120, gate driver 120, level shifter 140, etc. may include a shift register.

시프트 레지스터에 제한된 범위 내에서 출력 채널수를 선택하는 옵션(option) 기능이 내장될 수 있다. An option function to select the number of output channels within a limited range may be built into the shift register.

도 8은 옵션 기능을 갖는 시프트 레지스터를 이용하여 유효 출력 채널들이 선택되는 레벨 시프터(140)의 일 예를 보여 주는 도면이다. 유효 출력 채널은 신호가 출력되는 출력 채널을 의미한다. FIG. 8 is a diagram showing an example of the level shifter 140 in which valid output channels are selected using a shift register with an optional function. An effective output channel refers to an output channel through which a signal is output.

도 8을 참조하면, 레벨 시프터(140)의 옵션 핀(option pin)에 인가되는 옵션 값에 따라 레벨 시프터(140)의 유효 출력 채널들이 선택될 수 있다. 도 8의 예는 레벨 시프터(140)의 채널 수가 10 개인 것으로 가정한다. Referring to FIG. 8, effective output channels of the level shifter 140 may be selected according to the option value applied to the option pin of the level shifter 140. The example of FIG. 8 assumes that the number of channels of the level shifter 140 is 10.

옵션 값이 “L(Low 또는 zero)”이면, 레벨 시프터(140)의 전체 채널(Ch1~10)이 유효 출력 채널로 선택될 수 있다. 옵션 값이 “H(High 또는 1)”이면, 레벨 시프터(140)의 전체 채널(Ch1~10) 중에서 제1 내지 제5 채널들(Ch1~5)이 유효 출력 채널로 선택될 수 있다. 한편, 시프트 레지스터의 스타트 입력 시점과 마지막 출력 시점이 가변될 수 없다면, 중간 채널이 유효 출력 채널이 될 수 없다. 예를 들어, 전체 채널들(CH1~10) 중에서 제6 내지 제10 채널들(Ch6~10), 또는 제2 내지 제8 채널들(Ch1~8)이 유효 출력 채널로 선택될 수 없다. If the option value is “L (Low or zero)”, all channels (Ch1 to Ch10) of the level shifter 140 can be selected as effective output channels. If the option value is “H (High or 1)”, the first to fifth channels (Ch1 to 5) among all channels (Ch1 to 10) of the level shifter 140 may be selected as effective output channels. Meanwhile, if the start input time and last output time of the shift register cannot be changed, the middle channel cannot be a valid output channel. For example, among all channels (CH1 to 10), the 6th to 10th channels (Ch6 to 10), or the 2nd to 8th channels (Ch1 to 8) cannot be selected as effective output channels.

도 9 및 도 10은 옵션 기능을 갖는 시프트 레지스터에 의해 유효 출력 채널들이 선택되는 소스 드라이브 IC(110a)의 예를 보여 주는 도면이다.9 and 10 are diagrams showing an example of the source drive IC 110a in which effective output channels are selected by a shift register with an optional function.

도 9 및 도 10을 참조하면, 소스 드라이브 IC(110a)의 옵션 핀에 인가되는 옵션 값에 따라 소스 드라이브 IC(110a)의 유효 출력 채널들이 선택될 수 있다. 도 9의 예는 소스 드라이브 IC(110a)의 채널 수가 1000 개인 것으로 가정한다. Referring to FIGS. 9 and 10 , effective output channels of the source drive IC 110a may be selected according to the option value applied to the option pin of the source drive IC 110a. The example of FIG. 9 assumes that the number of channels of the source drive IC 110a is 1000.

옵션 값이 “L”이면 소스 드라이브 IC(110a)의 전체 채널(Ch1~1000)이 유효 출력 채널로 선택될 수 있다. 옵션 값이 “H”이면, 소스 드라이브 IC(110a)의 전체 채널(Ch1~1000) 중에서 제1 내지 제800 채널들(Ch1~800)이 유효 출력 채널로 선택될 수 있다. 한편, 시프트 레지스터의 스타트 입력 시점과 마지막 출력 시점이 가변될 수 없다면, 중간 채널이 유효 출력 채널이 될 수 없다. 예를 들어, 전체 채널들(CH1~1000) 중에서 제1 내지 제900 채널들(Ch1~900), 또는 제100 내지 제900 채널들(Ch100~900)이 유효 출력 채널로 선택될 수 없다.If the option value is “L”, all channels (Ch1 to 1000) of the source drive IC 110a can be selected as effective output channels. If the option value is “H”, the first to eighth hundredth channels (Ch1 to 800) among all channels (Ch1 to 1000) of the source drive IC 110a may be selected as valid output channels. Meanwhile, if the start input time and last output time of the shift register cannot be changed, the middle channel cannot be a valid output channel. For example, among all channels (CH1 to 1000), the 1st to 900th channels (Ch1 to 900) or the 100th to 900th channels (Ch100 to 900) cannot be selected as valid output channels.

소스 드라이브 IC(110a)의 전체 채널(Ch1~1000) 중에서 제1 내지 제800 채널들(Ch1~800)이 유효 출력 채널로 선택되는 경우, 소스 드라이브 IC(110a)의 유효 출력 채널들의 핀(pin)과 표시패널(100)의 데이터 라인들(DL) 사이의 라우팅 미스매칭(routing mismatching)으로 인하여 픽셀들의 트랜지스터에 연결된 저항값의 큰 차이가 발생될 수 있다. 예를 들어, 제1 소스 드라이브 IC(110a)의 제800 채널(Ch800)과 제800 데이터 라인(800)을 연결하는 링크 배선(L1)과, 제2 소스 드라이브 IC(110a)의 제1 채널(Ch1)과 제801 데이터 라인(801)을 연결하는 링크 배선(L2) 사이의 길이 차이가 크기 때문에 이웃한 픽셀들 간의 데이터 라인 저항 차이가 커질 수 있다. 도 10에서, 표시패널(100) 상의 번호 1 … 800 … 1600 … 2400은 데이터 라인 번호이다. When the 1st to 800th channels (Ch1 to 800) among all channels (Ch1 to 1000) of the source drive IC 110a are selected as valid output channels, the pins of the effective output channels of the source drive IC 110a ) and the data lines DL of the display panel 100 may cause a large difference in resistance values connected to the transistors of the pixels. For example, the link wire (L1) connecting the 800th channel (Ch800) and the 800th data line 800 of the first source drive IC (110a), and the first channel ( Since the length difference between the link wire (L2) connecting Ch1) and the 801st data line 801 is large, the difference in data line resistance between neighboring pixels may increase. In FIG. 10, number 1 on the display panel 100... 800 … 1600 … 2400 is the data line number.

본 발명은 도 11과 같은 시프트 레지스터를 이용하여 표시패널 구동회로의 스타트 입력 시점과 마지막 출력 시점이 가변함으로써 표시패널 구동회로 부품의 공용화를 가능하게 하고, PCB, 표시패널 구동 회로 및 표시패널 간의 라우팅 구조를 개선할 수 있다.The present invention uses a shift register as shown in FIG. 11 to change the start input time and final output time of the display panel driving circuit, thereby enabling common use of display panel driving circuit components, and routing between the PCB, display panel driving circuit, and display panel. The structure can be improved.

도 11은 본 발명의 제1 실시예에 따른 시프트 레지스터를 보여 주는 회로도이다.Figure 11 is a circuit diagram showing a shift register according to the first embodiment of the present invention.

도 11을 참조하면, 시프트 레지스터는 종속적으로 연결된 제1 내지 제N(N은 2 이상의 자연수) 신호 전달부들(SR0~15)과, 제1 신호 전달부(SR0)의 입력 단자에 연결된 제1 OR 게이트(OR0) 및 디멀티플렉서(Demultiplexer, DEMUX)와, 마지막 신호 전달부인 제N 신호 전달부(SR15)의 출력 단자에 연결된 멀티플렉서(Multiplexer, MUX)를 포함한다.Referring to FIG. 11, the shift register includes first to Nth dependently connected signal transfer units (SR0 to 15) (N is a natural number of 2 or more) and a first OR connected to the input terminal of the first signal transfer unit (SR0). It includes a gate (OR0), a demultiplexer (DEMUX), and a multiplexer (MUX) connected to the output terminal of the Nth signal transfer unit (SR15), which is the last signal transfer unit.

시프트 레지스터에 제1 및 제2 선택 신호(SEL1, SEL2)가 입력된다. 제1 및 제2 선택 신호(SEL1, SEL2)의 논리값에 따라 제1 내지 제N 신호 전달부들(SR0~15) 사이에서 첫번째 출력 신호와 마지막 출력 신호가 결정될 수 있다. 나아가, 제1 및 제2 선택 신호(SEL1, SEL2)의 논리값에 따라 제2 내지 제N-1 신호 전달부들(SR1~14) 사이에서 첫 번째 출력 신호와 마지막 출력 신호가 선택될 수도 있다. The first and second selection signals SEL1 and SEL2 are input to the shift register. The first and last output signals may be determined between the first to Nth signal transmission units SR0 to 15 according to the logic values of the first and second selection signals SEL1 and SEL2. Furthermore, the first output signal and the last output signal may be selected between the second to N-1 signal transmission units SR1 to 14 according to the logic values of the first and second selection signals SEL1 and SEL2.

제1 OR 게이트(OR0)는 타이밍 콘트롤러(130)로부터 스타트 신호(VST)를 입력 받고, 멀티플렉서(MUX)의 출력 신호를 피드백 입력 받는다. 제1 OR 게이트(OR0)는 스타트 신호(VST)와 멀티플렉서(MUX)의 출력 신호의 논리합 결과를 가변 스타트 신호로서 출력한다. The first OR gate (OR0) receives the start signal (VST) from the timing controller 130 and receives the output signal of the multiplexer (MUX) as a feedback input. The first OR gate (OR0) outputs the OR result of the start signal (VST) and the output signal of the multiplexer (MUX) as a variable start signal.

디멀티플렉서(DEMUX)는 제1 선택 신호(SEL1)의 논리값에 따라 제1 OR 게이트(OR1)로부터 입력된 가변 스타트 신호가 입력되는 신호 전달부(SR0~15)를 선택한다. 제1 선택 신호(SEL1)는 시프트 레지스터의 스타트 입력 위치에 관한 정보를 포함할 수 있다. The demultiplexer (DEMUX) selects the signal transfer units (SR0 to 15) to which the variable start signal input from the first OR gate (OR1) is input according to the logic value of the first selection signal (SEL1). The first selection signal SEL1 may include information about the start input position of the shift register.

디멀티플렉서(DEMUX)의 제어 단자에 제1 선택 신호(SEL1)가 입력된다. 디멀티플렉서(DEMUX)의 입력 단자는 제1 OR 게이트(OR0)의 출력 단자에 연결된다. 신호 전달부들(SR0~SR15)이 2ⁿ(n은 자연수) 개일 때 디멀티플렉서(DEMUX)의 출력 채널 개수는 2ⁿ 개이다. 디멀티플렉서(DEMUX)의 출력 채널들은 신호 전달부들(SR0~SR15)의 입력 단자에 연결된 OR 게이트들(OR1~15) 각각에 직렬로 연결된다. The first selection signal (SEL1) is input to the control terminal of the demultiplexer (DEMUX). The input terminal of the demultiplexer (DEMUX) is connected to the output terminal of the first OR gate (OR0). When there are 2 ⁿ signal transmission units (SR0 to SR15) (n is a natural number), the number of output channels of the demultiplexer (DEMUX) is 2 ⁿ . The output channels of the demultiplexer (DEMUX) are connected in series to each of the OR gates (OR1 to 15) connected to the input terminals of the signal transfer units (SR0 to SR15).

시프트 레지스터가 2ⁿ 개의 신호 전달부들(SR0~15)을 포함하는 경우, 제1 선택 신호(SEL)는 n 개의 bit를 포함한다. 제1 선택 신호(SEL1)는 도 11 및 도 12와 같이 16 개의 신호 전달부들(SR0~15)을 선택하기 위하여, 4 bit로 발생될 수 있다. 따라서, 본 발명의 시프트 레지스터는 스타트 입력 위치가 가변될 수 있다. When the shift register includes 2 ⁿ signal transfer units SR0 to 15, the first selection signal SEL includes n bits. The first selection signal (SEL1) may be generated in 4 bits to select 16 signal transmission units (SR0 to 15) as shown in FIGS. 11 and 12. Accordingly, the start input position of the shift register of the present invention can be varied.

신호 전달부들(SR0~15)은 시프트 클럭(CLK)을 공통으로 입력 받는다. 제1 신호 전달부(SR0)의 입력 단자는 디멀티플렉서(DEMUX)의 제1 출력 채널(0)과 연결된다. 제1 신호 전달부(SR0)는 디멀티플렉서(DEMUX)의 제1 출력 채널(0)로부터 입력된 가변 스타트 신호를 입력 받아 저장하고 시프트 클럭(CLK)이 입력될 때 저장된 신호를 출력한다.The signal transfer units (SR0 to 15) commonly receive a shift clock (CLK) input. The input terminal of the first signal transfer unit (SR0) is connected to the first output channel (0) of the demultiplexer (DEMUX). The first signal transfer unit (SR0) receives and stores the variable start signal input from the first output channel (0) of the demultiplexer (DEMUX) and outputs the stored signal when the shift clock (CLK) is input.

신호 전달부(SR0~15)는 RS 플립플롭 또는 D 플립플롭 회로로 구현될 수 있다. 신호 전달부(SR0~15)의 출력 단자들은 레벨 시프터(140), 소스 드라이브 IC(110a), 게이트 구동부(120) 등 표시패널 구동회로의 채널들(Ch1~16)에 연결될 수 있다. The signal transfer unit (SR0 to 15) may be implemented as an RS flip-flop or D flip-flop circuit. The output terminals of the signal transfer units SR0 to 15 may be connected to channels Ch1 to 16 of the display panel driving circuit, such as the level shifter 140, the source drive IC 110a, and the gate driver 120.

제2 내지 제15 OR 게이트들(OR1~15)은 디멀티플렉서(DEMUX)의 출력 채널로부터 입력된 가변 스타트 신호와, 이전 단의 신호 전달부로부터 입력된 출력 신호의 논리합 결과를 대응하는 신호 전달부(SR1~15)에 입력한다. 제2 내지 제16 스테이지들(SR1~15) 각각의 입력 단자는 서로 다른 OR 게이트(OR1~15)의 출력 단자에 연결된다. The second to fifteenth OR gates (OR1 to 15) are a signal transfer unit ( Enter in SR1~15). The input terminals of each of the second to sixteenth stages (SR1 to 15) are connected to the output terminals of different OR gates (OR1 to 15).

제N(N은 2 이상의 자연수) OR 게이트는 디멀티플렉서(DEMUX)의 제N 출력 채널로부터 입력된 가변 스타트 신호와, 제N-1 신호 전달부로부터 입력된 제N-1 출력 신호의 논리합 결과를 제k 신호 전달부에 입력한다. 제N 신호 전달부는 제N OR 게이트로부터 입력된 신호를 입력 받아 저장하고 시프트 클럭(CLK)이 입력될 때 저장된 신호를 출력한다. The Nth (N is a natural number of 2 or more) OR gate generates the OR result of the variable start signal input from the Nth output channel of the demultiplexer (DEMUX) and the N-1th output signal input from the N-1th signal transfer unit. k Enter into the signal transmission part. The N-th signal transfer unit receives and stores the signal input from the N-th OR gate and outputs the stored signal when the shift clock (CLK) is input.

멀티플렉서(MUX)는 신호 전달부들(SR0~15)의 출력 단자들에 직렬로 연결된 2ⁿ 개의 입력 단자들을 포함한다. 멀티플렉서(MUX)는 제2 선택 신호(SEL2)의 논리값에 따라 입력 신호를 선택하여 스타트 신호를 출력한다. 제2 선택 신호(SEL2)는 시프트 레지스터의 마지막 출력 시점과 스타트 입력 시점에 관한 정보를 포함할 수 있다. The multiplexer (MUX) includes 2 ⁿ input terminals connected in series to the output terminals of the signal transfer units (SR0 to 15). The multiplexer (MUX) selects an input signal according to the logic value of the second selection signal (SEL2) and outputs a start signal. The second selection signal SEL2 may include information regarding the last output time and start input time of the shift register.

멀티플렉서(MUX)로부터 출력된 스타트 신호는 제1 OR 게이트(OR0)에 피드백 입력된다. 따라서, 멀티플렉서(MUX)는 시프트 레지스터의 마지막 출력 신호와 동기되는 스타트 신호를 발생한다. 타이밍 콘트롤러(130)로부터 스타트 신호(VST)가 발생되지 않는 기간에 시프트 레지스터의 마지막 출력 신호와 동시에 스타트 신호가 신호 전달부들(SR0~15) 중에서 제1 선택 신호(SEL1)가 지시하는 하나의 신호 전달부에 입력될 수 있다.The start signal output from the multiplexer (MUX) is feedback input to the first OR gate (OR0). Therefore, the multiplexer (MUX) generates a start signal that is synchronized with the last output signal of the shift register. During a period in which the start signal (VST) is not generated from the timing controller 130, the start signal is simultaneously with the last output signal of the shift register, a signal indicated by the first selection signal (SEL1) among the signal transfer units (SR0 to 15). It can be entered into the transmission section.

도 12 및 도 13은 디멀티플렉서(DEMUX)와 멀티플렉서(MUX)의 제어 방법을 보여 주는 진리표이다. 12 and 13 are truth tables showing the control method of the demultiplexer (DEMUX) and multiplexer (MUX).

디멀티플렉서(DEMUX)는 도 12와 같이 신호 전달부들(SR0~15) 중에서 제1 선택 신호(SEL1)의 논리값에 따라 가변 스타트 신호(V)가 입력되는 하나의 신호 전달부를 선택할 수 있다. 도 12에서 OUTPUT은 디멀티플렉서(DEMUX)의 출력을 의미한다. As shown in FIG. 12, the demultiplexer (DEMUX) may select one signal transfer unit to which the variable start signal (V) is input according to the logic value of the first selection signal (SEL1) among the signal transfer units (SR0 to 15). In Figure 12, OUTPUT refers to the output of the demultiplexer (DEMUX).

멀티플렉서(DEMUX)는 도 13과 같이 제2 선택 신호(SEL2)의 논리값에 따라 신호 전달부들(SR0~15) 중 어느 하나의 출력 신호(OUTPUT)를 선택할 수 있다. As shown in FIG. 13, the multiplexer DEMUX may select one output signal OUTPUT of the signal transfer units SR0 to 15 according to the logic value of the second selection signal SEL2.

도 14는 도 11에 도시된 시프트 레지스터를 이용하여 유효 출력 채널들이 선택되는 레벨 시프터의 일 예를 보여 주는 도면이다.FIG. 14 is a diagram showing an example of a level shifter in which effective output channels are selected using the shift register shown in FIG. 11.

도 14를 참조하면, 레벨 시프터(140)는 도 11에 도시된 시프트 레지스터를 포함할 수 있다. 시프트 레지스터에서, 신호 전달부들(SR0~SR15)의 출력 단자들은 레벨 시프터(140)의 채널들에 1:1로 연결될 수 있다. 제1 및 제2 선택 신호(SEL1, SEL2)는 시프트 레지스터의 스타트 입력 시점과 마지막 출력 시점을 제어한다. 도 14의 예는 레벨 시프터(140)의 채널 수가 10 개인 것으로 가정한다. Referring to FIG. 14, the level shifter 140 may include the shift register shown in FIG. 11. In the shift register, output terminals of the signal transfer units SR0 to SR15 may be connected 1:1 to channels of the level shifter 140. The first and second selection signals SEL1 and SEL2 control the start input time and the final output time of the shift register. The example of FIG. 14 assumes that the number of channels of the level shifter 140 is 10.

도 14에 도시된 바와 같이, 제1 및 제2 선택 신호들(SEL1, SEL2)의 논리값에 따라 레벨 시프터(140)의 유효 출력 채널들(OUPUT Ch)이 결정될 수 있다. 따라서, 제1 및 제2 선택 신호(SEL1, SEL2)의 논리값에 따라 제1 내지 제10 채널들(Ch1~10)이 레벨 시프터(14)의 유효 출력 채널들(OUPUT Ch)로 선택되거나 제1 내지 제5 채널들(Ch1~5)이 유효 출력 채널들(OUPUT Ch)로 선택될 수 있다. 특히, 제1 및 제2 선택 신호들(SEL1, SEL2)에 의해 시프트 레지스터의 스타트 입력 시점과 마지막 출력 시점이 가변될 수 있기 때문에, 제6 내지 제10 채널들(Ch6~10), 또는 제2 내지 제8 채널들(Ch1~8)이 유효 출력 채널들로 선택될 수도 있다. As shown in FIG. 14 , effective output channels OUPUT Ch of the level shifter 140 may be determined according to the logic values of the first and second selection signals SEL1 and SEL2. Accordingly, the first to tenth channels (Ch1 to 10) are selected as effective output channels (OUPUT Ch) of the level shifter 14 according to the logic values of the first and second selection signals (SEL1 and SEL2). Channels 1 to 5 (Ch1 to 5) may be selected as effective output channels (OUPUT Ch). In particular, because the start input time and last output time of the shift register can be varied by the first and second selection signals (SEL1 and SEL2), the sixth to tenth channels (Ch6 to 10), or the second The through eighth channels (Ch1 to Ch8) may be selected as effective output channels.

따라서, 레벨 시프터(140)의 출력 신호가 발생되는 유효 출력 채널(OUTPUT Ch)이 전체 채널들(Ch1~10) 중에서 일부 채널들일 수 있다. 제2 내지 제9 채널들(Ch2~10) 사이에서 첫 번째 유효 출력 채널과 마지막 유효 출력 채널이 선택될 수 있다. Accordingly, the effective output channels (OUTPUT Ch) through which the output signal of the level shifter 140 is generated may be some channels among all channels (Ch1 to Ch10). The first effective output channel and the last effective output channel can be selected between the second to ninth channels (Ch2 to Ch10).

도 15는 도 11에 도시된 시프트 레지스터를 이용하여 유효 출력 채널들이 선택되는 소스 드라이브 IC의 예를 보여 주는 도면들이다.FIG. 15 is a diagram showing an example of a source drive IC in which effective output channels are selected using the shift register shown in FIG. 11.

도 15를 참조하면, 소스 드라이브 IC(110a)는 도 11에 도시된 시프트 레지스터를 포함할 수 있다. 시프트 레지스터에서, 신호 전달부들(SR0~SR15)의 출력 단자들은 소스 드라이브 IC(110a)의 채널들에 1:1로 연결될 수 있다. 제1 및 제2 선택 신호(SEL1, SEL2)는 소스 드라이브 IC(110a)의 스타트 입력 시점과 마지막 출력 시점을 제어한다. 도 14의 예는 레벨 시프터(140)의 채널 수가 10 개인 것으로 가정한다. 도 15의 예는 소스 드라이브 IC(110a)의 채널 수가 1000 개인 것으로 가정한다. Referring to FIG. 15, the source drive IC 110a may include the shift register shown in FIG. 11. In the shift register, output terminals of the signal transfer units SR0 to SR15 may be connected 1:1 to channels of the source drive IC 110a. The first and second selection signals SEL1 and SEL2 control the start input time and final output time of the source drive IC 110a. The example of FIG. 14 assumes that the number of channels of the level shifter 140 is 10. The example of FIG. 15 assumes that the number of channels of the source drive IC 110a is 1000.

도 15에 도시된 바와 같이, 제1 및 제2 선택 신호들(SEL1, SEL2)의 논리값에 따라 소스 드라이브 IC(110a)의 유효 출력 채널들(OUPUT Ch)이 결정될 수 있다. 따라서, 제1 및 제2 선택 신호(SEL1, SEL2)의 논리값에 따라 전체 채널(Ch1~1000)이 유효 출력 채널(OUTPUT Ch)로 선택되거나, 제1 내지 제800 채널들(Ch1~800)이 유효 출력 채널(OUTPUT Ch)로 선택될 수 있다. 특히, 제1 및 제2 선택 신호들(SEL1, SEL2)에 의해 시프트 레지스터의 스타트 입력 시점과 마지막 출력 시점이 가변될 수 있기 때문에, 제1 내지 제900 채널들(Ch1~900), 또는 제100 내지 제900 채널들(Ch100~900)이 유효 출력 채널로 선택될 수도 있다.As shown in FIG. 15 , effective output channels OUPUT Ch of the source drive IC 110a may be determined according to the logic values of the first and second selection signals SEL1 and SEL2. Accordingly, according to the logic values of the first and second selection signals (SEL1 and SEL2), all channels (Ch1 to 1000) are selected as effective output channels (OUTPUT Ch), or the first to 800th channels (Ch1 to 800) are selected as valid output channels (OUTPUT Ch). This can be selected as an effective output channel (OUTPUT Ch). In particular, because the start input time and last output time of the shift register can be varied by the first and second selection signals (SEL1 and SEL2), the first to 900th channels (Ch1 to 900), or the 100th Channels 100 to 900 (Ch100 to 900) may be selected as effective output channels.

제1 및 제2 선택 신호(SEL1, SEL2)의 논리값에 따라 소스 드라이브 IC(110a)의 전체 채널(Ch1~1000) 중에서 일부 채널들이 출력 신호가 발생되는 유효 출력 채널로 활성화되고, 나머지 채널들이 플로팅(floating)되는 더미 채널로 비활성화될 수 있다. According to the logic values of the first and second selection signals SEL1 and SEL2, some channels among all channels (Ch1 to 1000) of the source drive IC 110a are activated as effective output channels for generating output signals, and the remaining channels are activated as effective output channels for generating output signals. It can be disabled as a floating dummy channel.

소스 드라이브 IC들(110a)이 도 11에 도시된 시프트 레지스터에 의해 선택 가능한 1000 개의 채널들을 갖는 경우에, 제101 내지 제900 채널들(Ch101~900)이 유효 출력 채널들로 활성화될 수 있다. 이 경우, 소스 드라이브 IC(110a)의 유효 출력 채널들의 핀(pin)과 표시패널(100)의 데이터 라인들(DL) 사이의 라우팅 미스매칭(routing mismatching)이 개선되어 픽셀들의 트랜지스터에 연결된 저항값의 차이가 감소될 수 있다. 예를 들어, 도 16에 도시된 바와 같이 제1 소스 드라이브 IC(110a)의 제900 채널(Ch900)과 제800 데이터 라인(800)을 연결하는 링크 배선(L1)과, 제2 소스 드라이브 IC(110a)의 제101 채널(Ch101)과 제801 데이터 라인(801)을 연결하는 링크 배선(L2) 사이의 길이가 동일하기 때문에 이웃한 픽셀들 간의 데이터 라인 저항 차이가 최소화될 수 있다. When the source drive ICs 110a have 1000 channels selectable by the shift register shown in FIG. 11, the 101st to 900th channels (Ch101 to 900) may be activated as valid output channels. In this case, routing mismatching between the pins of the effective output channels of the source drive IC 110a and the data lines DL of the display panel 100 is improved, so that the resistance value connected to the transistor of the pixels is improved. The difference can be reduced. For example, as shown in FIG. 16, a link wire (L1) connecting the 900th channel (Ch900) and the 800th data line 800 of the first source drive IC (110a), and the second source drive IC ( Since the length between the link wire (L2) connecting the 101st channel (Ch101) and the 801st data line (801) of 110a) is the same, the difference in data line resistance between neighboring pixels can be minimized.

도 17은 제1 및 제2 선택 신호를 이용하여 도 4 및 도 5에 도시된 제1 및 제2 스캔 신호를 얻기 위한 레벨 시프터의 채널 선택 방법의 일 예를 보여 주는 도면이다. FIG. 17 is a diagram showing an example of a channel selection method of a level shifter for obtaining the first and second scan signals shown in FIGS. 4 and 5 using the first and second selection signals.

도 17을 참조하면, 제1 레벨 시프터(143)는 타이밍 콘트롤러(130)로부터 입력된 시프트 클럭의 전압 레벨을 시프트하여 게이트 구동부(120)의 시프트 레지스터로 전송할 수 있다. 게이트 구동부(120)의 시프트 레지스터는 제1 레벨 시프터(143)로부터 입력되는 시프트 클럭을 입력 받아 도 4 및 도 5에 도시된 제1 스캔 신호(SCAN1)를 발생할 수 있다. 제1 레벨 시프터(143)는 도 11에 도시된 시프트 레지스터에 의해 선택된 채널들을 통해 N 상(N phase)의 시프트 클럭을 출력할 수 있다. Referring to FIG. 17 , the first level shifter 143 may shift the voltage level of the shift clock input from the timing controller 130 and transmit it to the shift register of the gate driver 120. The shift register of the gate driver 120 may receive a shift clock input from the first level shifter 143 and generate the first scan signal SCAN1 shown in FIGS. 4 and 5. The first level shifter 143 may output an N phase shift clock through channels selected by the shift register shown in FIG. 11.

제1 및 제2 선택 신호(SEL1, SEL2)의 논리값에 따라 제1 레벨 시프터(143)의 채널들(Ch1~10) 중에서 N 상의 시프트 클럭이 출력되는 채널이 선택될 수 있다. 예를 들어, 도 17과 같이 제1 레벨 시프터(143)는 제5 및 제6 채널들(Ch5~6)을 통해 2 상의 시프트 클럭을 출력하거나 제4 내지 제7 채널들(Ch4~7)을 통해 4 상의 시프트 클럭을 출력할 수 있다. A channel through which the N-phase shift clock is output may be selected among the channels Ch1 to Ch10 of the first level shifter 143 according to the logic values of the first and second selection signals SEL1 and SEL2. For example, as shown in FIG. 17, the first level shifter 143 outputs a two-phase shift clock through the fifth and sixth channels (Ch5 to 6) or outputs a two-phase shift clock through the fourth to seventh channels (Ch4 to 7). Through this, a 4-phase shift clock can be output.

제2 레벨 시프터(144)는 타이밍 콘트롤러(130)로부터 입력된 시프트 클럭의 전압 레벨을 시프트하여 게이트 구동부(120)의 시프트 레지스터로 전송할 수 있다. 게이트 구동부(120)의 시프트 레지스터는 제2 레벨 시프터(144)로부터 입력되는 시프트 클럭을 입력 받아 도 4 및 도 5에 도시된 제2 스캔 신호(SCAN2)를 발생할 수 있다. 제2 레벨 시프터(144)는 도 11에 도시된 시프트 레지스터에 의해 선택된 채널들을 통해 N 상의 시프트 클럭을 출력할 수 있다. The second level shifter 144 may shift the voltage level of the shift clock input from the timing controller 130 and transmit it to the shift register of the gate driver 120. The shift register of the gate driver 120 may receive the shift clock input from the second level shifter 144 and generate the second scan signal SCAN2 shown in FIGS. 4 and 5. The second level shifter 144 may output an N-phase shift clock through channels selected by the shift register shown in FIG. 11.

제1 및 제2 선택 신호(SEL1, SEL2)의 논리값에 따라 제2 레벨 시프터(144)의 채널들(Ch1~10) 중에서 N 상의 시프트 클럭이 출력되는 채널이 선택될 수 있다. 예를 들어, 도 17과 같이 제2 레벨 시프터(144)는 제5 및 제6 채널들(Ch5~6)을 통해 2 상의 시프트 클럭을 출력하거나 제4 내지 제7 채널들(Ch4~7)을 통해 4 상의 시프트 클럭을 출력할 수 있다. 또한, 제2 레벨 시프터(144)는 제4 내지 제8 채널들(Ch4~8)을 통해 5 상의 시프트 클럭을 출력할 수도 있다.A channel through which the N-phase shift clock is output may be selected among the channels Ch1 to Ch10 of the second level shifter 144 according to the logic values of the first and second selection signals SEL1 and SEL2. For example, as shown in FIG. 17, the second level shifter 144 outputs a two-phase shift clock through the fifth and sixth channels (Ch5 to 6) or outputs a two-phase shift clock through the fourth to seventh channels (Ch4 to 7). Through this, a 4-phase shift clock can be output. Additionally, the second level shifter 144 may output a 5-phase shift clock through the fourth to eighth channels (Ch4 to 8).

도 18은 본 발명의 제2 실시예에 따른 시프트 레지스터를 보여 주는 회로도이다. 도 19는 도 18에 도시된 시프트 레지스터의 노멀(normal) 구동 출력 신호의 일 예를 보여 주는 도면이다. 도 20은 도 18에 도시된 시프트 레지스터의 인터레이스(Interlace) 구동 출력 신호의 일 예를 보여 주는 도면이다.Figure 18 is a circuit diagram showing a shift register according to the second embodiment of the present invention. FIG. 19 is a diagram showing an example of a normal driving output signal of the shift register shown in FIG. 18. FIG. 20 is a diagram showing an example of an interlace driving output signal of the shift register shown in FIG. 18.

도 18 내지 도 20을 참조하면, 본 발명의 시프트 레지스터는 인터레이스(Interlace)/스킵(skip) 구동 신호를 출력할 수 있다. 이 시프트 레지스터는 디멀티플렉서(DEM1~7)와 멀티플렉서(MUX1~7)을 사이에 두고 종속적으로 연결된 제1 내지 제N(N은 2 이상의 자연수) 신호 전달부들(SR1~8)과, 제1 신호 전달부(SR1)의 입력 단자에 연결된 OR 게이트(OR0)를 포함한다.Referring to Figures 18 to 20, the shift register of the present invention can output an interlace/skip driving signal. This shift register includes first to Nth (N is a natural number of 2 or more) signal transmission units (SR1 to 8) dependently connected between demultiplexers (DEM1 to 7) and multiplexers (MUX1 to 7), and first signal transmission units. It includes an OR gate (OR0) connected to the input terminal of the unit (SR1).

디멀티플렉서(DEM1~7)와 멀티플렉서(MUX1~7) 각각의 제어 단자에 노멀 구동과 인터레이스 구동을 선택하는 선택 신호(INT)가 입력된다. 시프트 레지스터는 선택 신호(INT)의 논리값에 따라 도 19와 같은 노멀 구동 신호(Out1~8)를 출력하거나 도 20과 같은 인터레이스/스킵 구동 신호(Out1~8)를 출력할 수 있다. 노멀 구동 신호(Out1~8)는 제1 내지 제8 신호 전달부들(SR1~8)로부터 순차적으로 출력 신호가 발생된다. 인터레이스/스킵 구동 신호(Out1~8)는 기수 번째 신호 전달부들(SR1, SR3, SR5, SR7)로부터 순차적으로 출력 신호가 발생된 후, 우수 번째 신호 전달부들(SR2, SR4, SR6, SR78)로부터 순차적으로 출력 신호가 발생될 수 있다. 따라서, 데이터 구동부(110), 게이트 구동부(120), 및 레벨 시프터(140) 중 본 발명의 시프트 레지스터를 포함한 구동회로는 선택 신호(INT)의 논리값에 따라 순차적으로 신호가 시프트되는 노멀 구동 신호를 출력하거나 하나 이상의 채널을 스킵하는 인터레이스/스킵 구동 신호를 출력할 수 있다. 디멀티플렉서(DEM1~7)과 멀티플렉서(MUX1~7)의 연결 위치에 따라 스킵 간격이 조절될 수 있다. A selection signal (INT) that selects normal driving and interlace driving is input to the control terminal of each of the demultiplexers (DEM1~7) and multiplexers (MUX1~7). The shift register can output normal driving signals (Out1 to 8) as shown in FIG. 19 or interlace/skip driving signals (Out1 to 8) as shown in FIG. 20 depending on the logic value of the selection signal (INT). The normal driving signals Out1 to 8 are sequentially generated from the first to eighth signal transmission units SR1 to 8. The interlace/skip driving signals (Out1 to 8) are output signals generated sequentially from the odd-numbered signal transfer units (SR1, SR3, SR5, and SR7) and then from the even-numbered signal transfer units (SR2, SR4, SR6, and SR78). Output signals may be generated sequentially. Therefore, the driving circuit including the shift register of the present invention among the data driver 110, the gate driver 120, and the level shifter 140 is a normal driving signal in which the signal is sequentially shifted according to the logic value of the selection signal INT. or an interlace/skip driving signal that skips one or more channels can be output. The skip interval can be adjusted depending on the connection position of the demultiplexer (DEM1~7) and multiplexer (MUX1~7).

선택 신호(INT)의 제1 논리값은 노멀 구동을 정의하고, 선택 신호(INT)의 제2 논리값은 인터레이스/스킵 구동을 정의할 수 있다. 도 8의 예에서, 제1 논리값은 0(zero 또는 low)이고, 제2 논리값은 1(또는 high)이다.The first logic value of the selection signal INT may define normal driving, and the second logic value of the selection signal INT may define interlace/skip driving. In the example of FIG. 8, the first logic value is 0 (zero or low) and the second logic value is 1 (or high).

OR 게이트(OR0)는 타이밍 콘트롤러(130)로부터 스타트 신호(VST)를 입력 받고, 마지막 신호 전달부인 제8 신호 전달부(SR8)로부터 입력된 피드백 신호를 입력 받는다. OR 게이트(OR0)는 스타트 신호(VST)와 피드백 신호의 논리합 결과를 가변 스타트 신호로서 출력한다. OR 게이트(OR0)의 출력 단자는 제1 신호 전달부(SR1)의 입력 단자에 연결된다. The OR gate (OR0) receives the start signal (VST) from the timing controller 130 and the feedback signal from the eighth signal transfer unit (SR8), which is the last signal transfer unit. The OR gate (OR0) outputs the result of the OR of the start signal (VST) and the feedback signal as a variable start signal. The output terminal of the OR gate (OR0) is connected to the input terminal of the first signal transfer unit (SR1).

신호 전달부들(SR1~8)은 시프트 클럭(CLK)을 공통으로 입력 받는다. 신호 전달부들(SR1~8) 각각은 입력 신호를 저장하고 시프트 클럭(CLK)이 입력될 때 저장된 신호를 출력한다. 이웃한 신호 전달부들(SR1~8) 사이에 한 쌍의 디멀티플렉서(DEM1~7)와 멀티플렉서(MUX1~7)가 연결된다. The signal transfer units (SR1 to 8) commonly receive a shift clock (CLK) input. Each of the signal transfer units SR1 to 8 stores an input signal and outputs the stored signal when the shift clock CLK is input. A pair of demultiplexers (DEM1 to 7) and multiplexers (MUX1 to 7) are connected between neighboring signal transmission units (SR1 to 8).

제k(k는 자연수) 신호 전달부(SRk)의 출력 단자와 제k+1 신호 전달부(SRk+1)의 입력 단자 사이에 제k 디멀티플렉서(DEMk)와 제k 멀티플렉서(MUXk)가 연결된다. 제k 신호 전달부(SRk)의 출력 단자와 제k+2 신호 전달부(SRk+2)의 입력 단자 사이에 제k 디멀티플렉서(DEMk)와 제k+1 멀티플렉서(MUXk+1)가 연결된다.The kth demultiplexer (DEMk) and the kth multiplexer (MUXk) are connected between the output terminal of the kth (k is a natural number) signal transfer unit (SRk) and the input terminal of the k+1th signal transfer unit (SRk+1). . The kth demultiplexer (DEMk) and the k+1th multiplexer (MUXk+1) are connected between the output terminal of the kth signal transfer unit (SRk) and the input terminal of the k+2th signal transfer unit (SRk+2).

제1 신호 전달부(SR1)의 입력 단자는 OR 게이트(OR0)의 출력 단자와 연결되어 OR 게이트(ORO)로부터 가변 스타트 신호를 입력 받는다. 제1 신호 전달부(SR1)는 시프트 클럭(CLK)이 입력될 때 저장된 신호를 출력한다. 제1 신호 전달부(SR1)의 출력 단자와 제2 신호 전달부(SR2)의 입력 단자 사이에 제1 디멀티플렉서(DEM1)와 제1 멀티플렉서(MUX1)가 연결된다. The input terminal of the first signal transfer unit (SR1) is connected to the output terminal of the OR gate (OR0) and receives a variable start signal from the OR gate (ORO). The first signal transfer unit SR1 outputs the stored signal when the shift clock CLK is input. A first demultiplexer (DEM1) and a first multiplexer (MUX1) are connected between the output terminal of the first signal transfer unit (SR1) and the input terminal of the second signal transfer unit (SR2).

제k 디멀티플렉서(DEMk)는 제k 신호 전달부(SRk)의 출력 단자, 제k 멀티플렉서(MUXk)의 입력 단자, 및 제k+1 멀티플렉서(MUXk+1)의 입력 단자 사이에 연결되어 선택 신호(INT)의 논리값에 따라 제k 신호 전달부(SRk)의 출력 신호를 제k 멀티플렉서(MUXk) 또는 제k+1 멀티플렉서(MUXk+1)에 전달한다. 선택 신호(INT)가 제1 논리값(0)일 때 제k 디멀티플렉서(DEMk)와 제k 멀티플렉서(MUXk)는 제k 신호 전달부(SRk)의 출력 신호를 제k+1 신호 전달부(SRk+1)에 전달한다. 선택 신호(INT)가 제2 논리값(1)일 때 제k 디멀티플렉서(DEMk)와 제k+1 멀티플렉서(MUXk+1)는 제k 신호 전달부(SRk)의 출력 신호를 제k+1 신호 전달부(SRk+1)에 전달한다.The kth demultiplexer (DEMk) is connected between the output terminal of the kth signal transfer unit (SRk), the input terminal of the kth multiplexer (MUXk), and the input terminal of the k+1th multiplexer (MUXk+1) to provide a selection signal ( The output signal of the kth signal transfer unit (SRk) is transmitted to the kth multiplexer (MUXk) or the k+1th multiplexer (MUXk+1) according to the logic value of INT). When the selection signal (INT) is the first logic value (0), the kth demultiplexer (DEMk) and the kth multiplexer (MUXk) transmit the output signal of the kth signal transfer unit (SRk) to the k+1 signal transfer unit (SRk). +1). When the selection signal (INT) is the second logic value (1), the kth demultiplexer (DEMk) and the k+1 multiplexer (MUXk+1) convert the output signal of the kth signal transfer unit (SRk) into the k+1 signal. It is transmitted to the transmission unit (SRk+1).

마지막 신호 전달부 즉, 제8 신호 전달부(SR8)의 출력 단자는 피드백 라인을 통해 OR 게이트(OR0)의 입력 단자에 연결된다. 제8 신호 전달부(SR8)는 스타트 신호를 OR 게이트(OR0)에 피드백 입력한다. 타이밍 콘트롤러(130)로부터 스타트 신호(VST)가 발생되지 않는 기간에 시프트 레지스터의 마지막 출력 신호와 동시에 스타트 신호가 제1 신호 전달부(SR1)에 입력될 수 있다. The output terminal of the last signal transfer unit, that is, the eighth signal transfer unit (SR8), is connected to the input terminal of the OR gate (OR0) through a feedback line. The eighth signal transfer unit SR8 feeds back the start signal to the OR gate OR0. During a period in which the start signal VST is not generated from the timing controller 130, the start signal may be input to the first signal transfer unit SR1 at the same time as the last output signal of the shift register.

제1 및 제2 실시예는 조합될 수 있다. 예를 들어, 도 11에 도시된 디멀티플렉서(DEMUX), OR 게이트들(OR1~15), 및 멀티플렉서(MUX)가 도 18에 도시된 시프트 레지스터에 추가될 수 있다. 이 경우에, 본 발명의 시프트 레지스터는 스타트 입력 시점과 마지막 출력 시점이 가변될 수 있고 인터레이스/스캔 구동 신호를 출력할 수 있다. The first and second embodiments can be combined. For example, the demultiplexer (DEMUX), OR gates (OR1 to 15), and multiplexer (MUX) shown in FIG. 11 can be added to the shift register shown in FIG. 18. In this case, the shift register of the present invention can vary the start input time and the last output time and can output an interlace/scan driving signal.

본 발명의 시프트 레지스터에 대한 다양한 실시예들은 다음과 같이 설명될 수 있다. Various embodiments of the shift register of the present invention can be described as follows.

실시예1: 시프트 레지스터는 종속적으로 연결되어 클럭이 입력될 때 입력 신호를 전달하는 제1 내지 제N(N은 2 이상의 자연수) 신호 전달부들; 스타트 신호와 피드백 신호가 입력되는 제1 OR 게이트(OR0); 상기 제1 OR 게이트의 출력 단자와 상기 스테이지들의 입력 단자들 사이에 연결되어 제1 선택 신호(SEL1)에 따라 상기 제1 OR 게이트로부터 입력되는 가변 스타트 신호가 입력되는 신호 전달부를 선택하는 디멀티플렉서(DEMUX); 신호 전달부들 사이마다 하나씩 배치되어 이전 신호 전달부의 출력 단자와 그 다음 신호 전달부의 입력 단자 사이에 연결되고, 상기 디멀티플렉서를 통해 입력된 상기 가변 스타트 신호와 상기 이전 신호 전달부의 출력 신호를 입력 받는 제2 내지 제N OR 게이트(OR2~15); 및 상기 제1 내지 제N 신호 전달부들의 출력 신호가 입력되고, 제2 선택 신호(SEL2)에 따라 상기 신호 전달부들의 출력 신호들 중 하나를 상기 피드백 신호로 선택하여 출력하는 멀티플렉서를 포함한다. Embodiment 1: The shift register includes first to Nth (N is a natural number of 2 or more) signal transmission units that are dependently connected and transmit an input signal when a clock is input; A first OR gate (OR0) through which a start signal and a feedback signal are input; A demultiplexer (DEMUX) connected between the output terminal of the first OR gate and the input terminals of the stages to select a signal transmission unit to which the variable start signal input from the first OR gate is input according to the first selection signal (SEL1). ); A second device is disposed one by one between the signal transmission units, is connected between the output terminal of the previous signal transmission unit and the input terminal of the next signal transmission unit, and receives the variable start signal input through the demultiplexer and the output signal of the previous signal transmission unit. to N-th OR gates (OR2 to 15); and a multiplexer to which output signals of the first to Nth signal transfer units are input, and to select and output one of the output signals of the signal transfer units as the feedback signal according to a second selection signal (SEL2).

실시예2: 상기 제1 및 제2 선택 신호의 논리값에 따라 상기 제1 내지 제N 신호 전달부들 사이에서 첫번째 출력 신호와 마지막 출력 신호가 선택될 수 있다. Example 2: The first output signal and the last output signal may be selected between the first to Nth signal transmission units according to the logic values of the first and second selection signals.

실시예3: 상기 제1 및 제2 선택 신호의 논리값에 따라 상기 제2 내지 제N-1 신호 전달부들 사이에서 첫번째 출력 신호와 마지막 출력 신호가 선택될 수 있다. Embodiment 3: The first output signal and the last output signal may be selected between the second to N-1th signal transmission units according to the logic values of the first and second selection signals.

실시예4: 시프트 레지스터는 제k(k는 자연수) 신호 전달부, 제k+1 신호 전달부, 및 제k+2 신호 전달부 사이에 연결되는 제k 디멀티플렉서, 제k 멀티플렉서, 및 제k+1 멀티플렉서를 더 포함하고, 상기 제k 디멀티플렉서가 상기 제k 신호 전달부의 출력 단자, 상기 제k 멀티플렉서의 입력 단자, 및 상기 제k+1 멀티플렉서의 입력 단자 사이에 연결되어 제3 선택 신호의 논리값에 따라 상기 제k 신호 전달부의 출력 신호를 상기 제k 멀티플렉서 또는 상기 제k+1 멀티플렉서에 전달한다. Embodiment 4: The shift register includes a k-th demultiplexer, a k-th multiplexer, and a k+-th signal transmission unit connected between the k-th (k is a natural number) signal transfer unit, the k+1-th signal transfer unit, and the k+2-th signal transfer unit. 1 further comprising a multiplexer, wherein the k-th demultiplexer is connected between the output terminal of the k-th signal transfer unit, the input terminal of the k-th multiplexer, and the input terminal of the k+1-th multiplexer to provide a logical value of the third selection signal. Accordingly, the output signal of the kth signal transfer unit is transmitted to the kth multiplexer or the k+1th multiplexer.

실시예5: 상기 제k 디멀티플렉서와 상기 제k 멀티플렉서는 제k 신호 전달부의 출력 단자와 제k+1 신호 전달부의 입력 단자 사이에 연결될 수 있다. 상기 제k 디멀티플렉서와 상기 제k+1 멀티플렉서는 제k 신호 전달부의 출력 단자와 상기 제k+2 신호 전달부의 입력 단자 사이에 연결될 수 있다. Example 5: The kth demultiplexer and the kth multiplexer may be connected between the output terminal of the kth signal transfer unit and the input terminal of the k+1th signal transfer unit. The kth demultiplexer and the k+1th multiplexer may be connected between the output terminal of the kth signal transfer unit and the input terminal of the k+2th signal transfer unit.

실시예6: 시프트 레지스터는 종속적으로 연결되어 클럭이 입력될 때 입력 신호를 전달하는 제1 내지 제N(N은 2 이상의 자연수) 신호 전달부들(SR1~8); 스타트 신호와 피드백 신호가 입력되는 OR 게이트(OR0); 제k(k는 자연수) 신호 전달부, 제k+1 신호 전달부, 및 제k+2 신호 전달부 사이에 연결되는 제k 디멀티플렉서(DEMk), 제k 멀티플렉서(MUXk), 및 제k+1 멀티플렉서(MUXk+1)를 포함한다. 상기 제k 디멀티플렉서가 상기 제k 신호 전달부의 출력 단자, 상기 제k 멀티플렉서의 입력 단자, 및 상기 제k+1 멀티플렉서의 입력 단자 사이에 연결되어 선택 신호의 논리값에 따라 상기 제k 신호 전달부의 출력 신호를 상기 제k 멀티플렉서 또는 상기 제k+1 멀티플렉서에 전달할 수 있다. Embodiment 6: The shift register includes first to Nth (N is a natural number of 2 or more) signal transfer units (SR1 to 8) that are dependently connected and transmit an input signal when a clock is input; OR gate (OR0) where a start signal and a feedback signal are input; The kth demultiplexer (DEMk), the kth multiplexer (MUXk), and the k+1th signal transmission unit connected between the k (k is a natural number) signal transfer unit, the k+1th signal transfer unit, and the k+2th signal transfer unit. Includes multiplexer (MUXk+1). The kth demultiplexer is connected between the output terminal of the kth signal transfer unit, the input terminal of the kth multiplexer, and the input terminal of the k+1th multiplexer, and outputs the kth signal transfer unit according to the logic value of the selection signal. A signal may be transmitted to the k-th multiplexer or the k+1-th multiplexer.

실시예7: 상기 제k 디멀티플렉서와 상기 제k 멀티플렉서는 제k 신호 전달부의 출력 단자와 제k+1 신호 전달부의 입력 단자 사이에 연결될 수 있다. Embodiment 7: The kth demultiplexer and the kth multiplexer may be connected between the output terminal of the kth signal transfer unit and the input terminal of the k+1th signal transfer unit.

상기 제k 디멀티플렉서와 상기 제k+1 멀티플렉서는 제k 신호 전달부의 출력 단자와 상기 제k+2 신호 전달부의 입력 단자 사이에 연결될 수 있다. The kth demultiplexer and the k+1th multiplexer may be connected between the output terminal of the kth signal transfer unit and the input terminal of the k+2th signal transfer unit.

본 발명의 표시장치는 상기 시프트 레지스터를 포함한다. The display device of the present invention includes the shift register.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Through the above-described content, those skilled in the art will be able to see that various changes and modifications can be made without departing from the technical idea of the present invention. Therefore, the technical scope of the present invention should not be limited to what is described in the detailed description of the specification, but should be defined by the scope of the patent claims.

100 : 표시패널 110 : 데이터 구동부
110a : 소스 드라이브 IC 112 : 디멀티플렉서 어레이
120 : 게이트 구동부 130 : 타이밍 콘트롤러
140-144 : 레벨 시프터 150 : 콘트롤 보드
151 : FFC 152, 153 : 소스 PCB
MUX: 멀티플렉서 DEMUX, DEM: 디멀티플렉서100: display panel 110: data driver
110a: Source drive IC 112: Demultiplexer array
120: Gate driver 130: Timing controller
140-144: Level shifter 150: Control board
151: FFC 152, 153: Source PCB
MUX: Multiplexer DEMUX, DEM: Demultiplexer

Claims

first to Nth (N is a natural number of 2 or more) signal transmission units that are dependently connected and transmit an input signal when a clock is input;
A first OR gate through which a start signal and a feedback signal are input;
Selecting a signal transfer unit connected between the output terminal of the first OR gate and the input terminals of the first to Nth signal transfer units to which a variable start signal input from the first OR gate is input according to a first selection signal. demultiplexer;
Each of the first to Nth signal transfer units is disposed one by one, connected between the output terminal of the previous signal transfer unit and the input terminal of the next signal transfer unit, and the variable start signal input through the demultiplexer and the output of the previous signal transfer unit. Second to Nth OR gates that receive a signal; and
Output signals of the first to N-th signal transfer units are input, and a multiplexer selects and outputs one of the output signals of the first to N-th signal transfer units as the feedback signal according to a second selection signal. Shift register.

According to claim 1,
A shift register for selecting a first output signal and a last output signal between the first to Nth signal transfer units according to the logic values of the first and second selection signals.

According to claim 1,
A shift register for selecting a first output signal and a last output signal between the second to N-1th signal transmission units according to the logic values of the first and second selection signals.

According to claim 1,
It further includes a kth demultiplexer, a kth multiplexer, and a k+1th multiplexer connected between the kth (k is a natural number) signal transmission unit, the k+1th signal transmission unit, and the k+2th signal transmission unit,
The kth demultiplexer is connected between the output terminal of the kth signal transfer unit, the input terminal of the kth multiplexer, and the input terminal of the k+1th multiplexer to transmit the kth signal according to the logic value of the third selection signal. A shift register that transmits a negative output signal to the k-th multiplexer or the k+1-th multiplexer.

According to claim 4,
The kth demultiplexer and the kth multiplexer are connected between the output terminal of the kth signal transmission unit and the input terminal of the k+1th signal transmission unit,
The kth demultiplexer and the k+1th multiplexer are shift registers connected between the output terminal of the kth signal transfer unit and the input terminal of the k+2th signal transfer unit.

first to Nth (N is a natural number of 2 or more) signal transmission units that are dependently connected and transmit an input signal when a clock is input;
OR gate where a start signal and a feedback signal are input;
It includes a kth demultiplexer, a kth multiplexer, and a k+1th multiplexer connected between the kth (k is a natural number) signal transmission unit, the k+1th signal transmission unit, and the k+2th signal transmission unit,
The kth demultiplexer is connected between the output terminal of the kth signal transfer unit, the input terminal of the kth multiplexer, and the input terminal of the k+1th multiplexer, and outputs the kth signal transfer unit according to the logic value of the selection signal. A shift register that transfers a signal to the k-th multiplexer or the k+1-th multiplexer.

According to claim 6,
The kth demultiplexer and the kth multiplexer are connected between the output terminal of the kth signal transmission unit and the input terminal of the k+1th signal transmission unit,
The kth demultiplexer and the k+1th multiplexer are shift registers connected between the output terminal of the kth signal transfer unit and the input terminal of the k+2th signal transfer unit.

A display panel including a pixel array in which pixels where pixel data is written where data lines and gate lines intersect are arranged;
a data driver converting the pixel data into a data signal;
a gate driver sequentially supplying gate signals to the gate lines;
a timing controller that transmits the pixel data to the data driver and generates a control signal to control the operation timing of the data driver; and
It includes a level shifter supplied to the gate driver that shifts the voltage of the start signal and clock input from the timing controller,
At least one of the data driver, the gate driver, and the level shifter includes a shift register,
The shift register is,
first to Nth (N is a natural number of 2 or more) signal transmission units that are dependently connected and transmit an input signal when a clock is input;
A first OR gate through which a start signal and a feedback signal are input;
Selecting a signal transfer unit connected between the output terminal of the first OR gate and the input terminals of the first to Nth signal transfer units to which a variable start signal input from the first OR gate is input according to a first selection signal. demultiplexer;
Each of the first to Nth signal transfer units is disposed one by one and connected between the output terminal of the previous signal transfer unit and the input terminal of the next signal transfer unit, and the variable start signal input through the demultiplexer and the output of the previous signal transfer unit Second to Nth OR gates that receive a signal; and
Output signals from the first to N-th signal transfer units are input, and a multiplexer selects and outputs one of the output signals of the first to N-th signal transfer units as the feedback signal according to a second selection signal. display device.

According to claim 8,
A display device in which a first output signal and a last output signal of the shift register are selected between the first to Nth signal transfer units according to the logic values of the first and second selection signals.

According to claim 8,
A display device in which a first output signal and a last output signal of the shift register are selected between the second to N-1th signal transfer units according to the logic values of the first and second selection signals.

The method of claim 9 or 10,
A driving circuit including the shift register among the data driver, the gate driver, and the level shifter includes a plurality of channels,
The output signal of the shift register is output through some of the channels of the driving circuit,
A display device in which the channel position of a driving circuit through which the output signal of the shift register is output is variable according to the logic values of the first and second selection signals.

According to claim 8,
The shift register is,
It further includes a kth demultiplexer, a kth multiplexer, and a k+1th multiplexer connected between the kth (k is a natural number) signal transmission unit, the k+1th signal transmission unit, and the k+2th signal transmission unit,
The kth demultiplexer is connected between the output terminal of the kth signal transfer unit, the input terminal of the kth multiplexer, and the input terminal of the k+1th multiplexer to transmit the kth signal according to the logic value of the third selection signal. A display device that transmits a negative output signal to the k-th multiplexer or the k+1-th multiplexer.

According to claim 12,
The kth demultiplexer and the kth multiplexer are connected between the output terminal of the kth signal transmission unit and the input terminal of the k+1th signal transmission unit,
The kth demultiplexer and the k+1th multiplexer are connected between the output terminal of the kth signal transmission unit and the input terminal of the k+2th signal transmission unit.

A display panel including a pixel array in which pixels where pixel data is written where data lines and gate lines intersect are arranged;
a data driver converting the pixel data into a data signal;
a gate driver sequentially supplying gate signals to the gate lines;
a timing controller that transmits the pixel data to the data driver and generates a control signal to control the operation timing of the data driver; and
It includes a level shifter supplied to the gate driver that shifts the voltage of the start signal and clock input from the timing controller,
At least one of the data driver, the gate driver, and the level shifter includes a shift register,
The shift register is,
first to Nth (N is a natural number of 2 or more) signal transmission units that are dependently connected and transmit an input signal when a clock is input;
OR gate where a start signal and a feedback signal are input;
It includes a kth demultiplexer, a kth multiplexer, and a k+1th multiplexer connected between the kth (k is a natural number) signal transmission unit, the k+1th signal transmission unit, and the k+2th signal transmission unit,
The kth demultiplexer is connected between the output terminal of the kth signal transfer unit, the input terminal of the kth multiplexer, and the input terminal of the k+1th multiplexer, and outputs the kth signal transfer unit according to the logic value of the selection signal. A display device that transmits a signal to the k-th multiplexer or the k+1-th multiplexer.

According to claim 14,
A driving circuit including the shift register among the data driver, the gate driver, and the level shifter,
A display device that outputs a normal driving signal in which the signal is sequentially shifted according to the logic value of the selection signal, or an interlace/skip driving signal that skips one or more channels.