KR102644454B1 - 언더컷 구조의 트렌치를 포함하는 반도체 소자 및 이를 제조하는 방법 - Google Patents

언더컷 구조의 트렌치를 포함하는 반도체 소자 및 이를 제조하는 방법 Download PDF

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Abstract

실시예들은 제1 물질로 이루어진 기판; 상기 기판의 상부면 상에 형성된 절연층; 상기 기판을 향해 상기 절연층을 관통하는 적어도 하나의 트렌치; 및 상기 트렌치 내부에 형성된, 상기 제1 물질과 상이한 제2 물질로 이루어진 적어도 하나의 시드층을 포함하는, 언더컷 구조의 트렌치를 포함한 반도체 소자 및 이를 제조하는 방법에 관련된다

Description

언더컷 구조의 트렌치를 포함하는 반도체 소자 및 이를 제조하는 방법{SEMICONDUCTOR DEVICE INCLUDING TREHCN WITH UNDERCUT STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
실시예들은 시드층이 형성될 트렌치를 포함한 반도체 소자 및 이를 제조하는 방법에 관한 것으로서, 보다 상세하게는 언더컷 구조의 트렌치를 포함하여 이 트렌치에 형성될 시드층에서 상부 채널층으로 전파될 스레딩 전위의 밀도를 최소화하는 반도체 소자 및 이를 제조하는 방법에 관한 것이다.
집적 회로에는 트랜지스터와 같은 다양한 반도체 소자가 장착된다. 지난 몇십년 동안 반도체 소자의 크기를 감소시키는 다운 사이즈 스케일링은 반도체 소자의 집적 밀도를 증가시켜 반도체 산업의 성장에 크게 이바지하였다.
그러나, 이러한 다운 사이즈 스케일링은 수평 측면에서 사이즈를 축소시키는 것이었다. 최근에는 10nm 미만의 극소형 스케일 수준까지 사이즈가 축소되어, 더 이상 수평 측면에서 사이즈를 추가적으로 축소시키는 난이도가 급격히 증가하였다.
때문에 집적 밀도를 높이기 위해 수직으로 집적하는 3차원 집적 기술이 각광을 받고 있다.
3차원 집적 기술로는 TSV(Through Silicon Via) 및 모놀로식 3차원(Monolithic 3-Dimension; M3D) 적층의 두 가지 기술이 대두되고 있다.
그러나, TSV 공정은 낮은 배선 밀도, 높은 정렬 난이도, 또는 높은 비용과 공정 난이도를 갖는 문제가 있다.
한편, M3D 공정은 SOI(Silicon On Insulator) 구조를 형성하기 위한 공정을 응용하여 소자가 형성되어 있는 하부기판 위에 수백 nm급 채널층을 전사하는 방법 또는 에피를 성장하는 방법이다. 일반적으로 전사하는 방법을 사용할 때에는 이온주입(Ion implant), 웨이퍼 본딩(Wafer bonding), 어닐링(Annealing), CMP(Chemical Mechanical Polishing) 공정 등이 사용된다. 에피를 하부층 위에 성장할 경우, 전사 방법에 비해 대면적이 가능하다는 장점이 있지만 하부층과 상부층 사이에는 절연층이 존재하여 고결정질로 성장시키는 기술이 필요하다. 채널이 고결정질로 성장 가능할 경우, 에피 성장 방식을 이용한 M3D 공정은 TSV 공정의 단점을 적어도 일부 보완한다.
고결정질의 상부 채널층에 성장시키기 위해서는 하부 소자층과의 절연을 위한 절연층 상에 형성시켜야 한다. 하지만, 비정질의 층간절연재료 상에 고결정질의 상부 채널층을 성장하는 것은 매우 어렵기 때문에 상부 채널층과 하부기판 사이를 연결하는 시드층을 이용하여 하부 기판의 결정성과 표면 방위(surface orientation)가 상부 채널층 성장 시에 전이 되도록해야 한다.
그러나, Si와 격자 상수가 다른 물질로 시드층을 성장할 경우, 전위(dislocation)가 형성된다. 전위는 시드층과 Si 기판 사이의 계면에서 형성되는 불합치 전위(misfit dislocation) 및 하부 기판으로부터 상부로 연장되는 스레딩 전위(threading dislocation)를 포함한다. 상기 스레딩 전위가 상부 채널층까지 연장되면 채널층에 결함(defect)으로 작용하여 소자 제작을 방해하거나 또는 소자 성능을 저하시킨다.
따라서, 고결정질의 채널층을 성장하기 위해서는, 상부 채널층으로 전파되는 스레딩 전위와 같은, 상부 채널층의 품질에 영향을 미치는 시드층 내 전위의 밀도를 최소화하는 것이 요구된다.
상부 채널층의 품질에 영향을 미치는 시드층 내 전위의 밀도를 감소시키기 위해, ART(Aspect Ratio Trapping) 기술을 사용하는 사례가 있다. 그러나, ART는 측면비(Aspect ratio)가 충분히 크지 않으면 전위 밀도가 충분히 감소하지 않는다. ART에서 상부 채널층의 품질 향상을 위해 측면비가 충분히 큰 트렌치 구조를 형성하기 위해서는 공정 난이도가 높아지는 한계가 있다.
특허공개공보 제10-2015-0037408호 (2015. 04. 08.)
본 발명의 실시예들에 따르면, 상대적으로 낮은 측면비를 가지면서 공정 난이도가 낮고 4방면의 전위 밀도를 모두 감소할 수 있는 언더컷 구조의 트렌치를 포함한 반도체 소자 및 이를 제조하는 방법을 제공하고자 한다.
본 출원의 일 측면에 따른 반도체 소자는: 제1 물질로 이루어진 기판; 상기 기판의 상부면 상에 형성된, 절연 물질로 이루어진 절연층; 상기 기판을 향해 상기 절연층을 관통하는 적어도 하나의 트렌치; 및 상기 트렌치 내부 공간 중 적어도 일부에 형성된, 상기 제1 물질과 상이한 제2 물질로 이루어진 적어도 하나의 헤테로층;을 포함할 수도 있다. 상기 절연층은 상기 트렌치의 단면에서 상단의 너비 또는 상단과 하단 사이에서 가장 좁은 너비가 하단의 너비 보다 더 좁은 언더컷 구조의 트렌치를 형성하도록 구성된다.
일 실시예에서, 상기 제2 물질은 상기 제1 물질에 대해 격자 불일치(mismatch)하고, 상기 헤테로층은 상기 기판의 상부면과 비-평행하고 (111) 면의 <110> 방향에 평행한 제1 방향으로 적어도 부분적으로 연장된 제1 스레딩 전위 및 제2 방향으로 적어도 부분적으로 연장된 스레딩 전위를 포함하고, 상기 제1 및 제2 스레딩 전위 중 적어도 일부는 상기 트렌치 내부를 둘러싸는 측벽에서 전파가 종료될 수도 있다.
일 실시예에서, 상기 언더컷 구조의 트렌치의 측벽은, 측벽이 수직한 경우에 비해 상기 헤테로층의 상부면의 면적이 감소하도록 구성될 수도 있다.
일 실시예에서, 상기 언더컷 구조의 트렌치는, 상기 트렌치의 단면에서 일 측 하단 지점으로부터 타 측 상단 지점까지의 가상의 대각선이 임계 각도 이상의 각도를 갖도록 구성될 수도 있다. 상기 임계 각도는 트렌치의 단면 상에서 기판의 표면으로부터 헤테로층 내 발생 가능한 스레딩 전위의 전파 각도 중 가장 큰 전파 각도를 나타내는 사잇각으로서, 상기 제2 물질과 상기 제1 물질 간의 격자 불일치의 값에 기초한 것이다.
일 실시예에서, 상기 언더컷 구조의 트렌치는, 상기 트렌치의 단면에서 일 측 하단 지점으로부터 타 측 상단 지점까지의 가상의 대각선이 60° 이상 내지 90° 미만의 사잇각을 갖도록 구성될 수도 있다.
일 실시예에서, 상기 언더컷 구조의 트렌치는 단면에서 양 측벽 중 적어도 하나가 비-수직하도록 구성될 수도 있다. 상기 측벽은 선형 또는 비선형으로 구성된 측벽을 포함한다.
일 실시예에서, 상기 기판이 제1 그룹에서 선택된 물질로 이루어진 경우 상기 헤테로층은 제2 그룹에서 선택된 물질로 이루어질 수도 있다. 상기 기판이 제2 그룹에서 선택된 물질로 이루어진 경우 상기 헤테로층은 제1 그룹에서 선택된 물질로 이루어질 수도 있다. 상기 제1 그룹은 Si, Ge, GaAs, InP 중에서 선택되는 물질로 이루어진다. 상기 제2 그룹은 Si, Ge, Si1-xGex, GaAs, InAs, In1-xGaxAs, AlAs, Al1-xGaxAs 중에서 선택되는 물질로 이루어진다.
상술한 실시예들에 따른 상기 언더컷 구조의 트렌치는 기판의 일 측으로부터 타 측으로 연장되어 내부의 헤테로층이 연속적으로 형성될 수도 있다.
상술한 실시예들에 따른 반도체 소자는 복수의 트렌치 및 각 트렌치에 각각 형성된 복수의 헤테로층을 포함할 수도 있다. 상기 복수의 트렌치는 일 방향으로 나란히 배열되고, 상기 복수의 트렌치는 각 트렌치에 각각 형성된 해당 헤테로층의 영역이 서로 중첩되지 않도록 이격 배치된다.
상술한 실시예들에 따른 반도체 소자는 M3D(Monolithic 3-Dimension) 구조의 반도체 소자일 수도 있다. 상기 헤테로층은 상부 채널층을 성장하기 위한 시드층이다.
상술한 실시예들에 따른 반도체 소자는 FINFET 구조의 반도체 소자일 수도 있다. 상기 헤테로층은 상부 게이트 아래에 배치되어 채널을 형성하는 FIN 바디층이다.
본 출원의 다른 일 측면에 따른 반도체 소자를 제조하는 방법은, 제1 물질로 이루어진 기판 상에 마스크 층을 형성하는 단계; 상기 마스크 층을 패터닝해 마스크 패턴을 형성하는 단계; 상기 마스크 패턴이 형성된 기판에서 노출된 다른 표면 상에 절연층을 형성하는 단계; 상기 기판 상의 마스크 패턴과 절연층의 구조체에서 상기 마스크 패턴을 제거하여 트렌치를 형성하는 단계; 및 상기 트렌치 내부에 제2 물질로 이루어진 헤테로층을 형성하는 단계를 포함할 수도 있다. 상기 마스크 패턴은, 상기 절연층에 의해 형성되는 트렌치의 단면에서 상단의 너비 또는 상단과 하단 사이에서 가장 좁은 너비가 하단의 너비 보다 더 좁은, 언더컷 구조의 트렌치를 형성하도록 구성된 단면을 가진다.
일 실시예에서, 상기 마스크 패턴은 패턴 단면에서 측면 사이의 간격이 가장 좁은 부분의 너비가 상단의 너비 및 하단의 너비 보다 좁은 형태의 단면을 갖는 제1 마스크 패턴으로서 형성될 수도 있다. 상기 제1 마스크 패턴의 단면은 선형 또는 비선형의 측면을 포함한다.
일 실시예에서, 상기 마스크 패턴은 패턴 단면에서 상단의 너비가 하단의 너비 보다 좁은 형태의 단면을 갖는 제2 마스크 패턴으로서 형성될 수도 있다. 상기 제2 마스크 패턴의 단면은 선형 또는 비선형의 측면을 포함한다.
상술한 실시예들에서, 상기 절연층은 제1 마스크 패턴 또는 제2 마스크 패턴의 기판으로부터의 단면 높이 보다 얇은 두께로 형성될 수도 있다.
일 실시예에서, 상기 마스크 층은 상기 제1 물질 및 제2 물질과 상이한 제3 물질로 이루어질 수도 있다.
일 실시예에서, 상기 제3 물질은 Ⅳ족, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 반도체 물질, MgO 중에서 선택된 물질일 수도 있다.
일 실시예에서, 상기 마스크 패턴을 형성하는 단계는, 일 방향으로 연장된 라인 패턴을 형성할 수도 있다.
일 실시예에서, 상기 마스크 패턴을 형성하는 단계는, 일 방향으로 나란히 배열된 복수의 고립 패턴을 형성할 수도 있다.
일 실시예에서, 상기 마스크 패턴의 단면에서 측벽 사이의 가장 좁은 부분의 너비의 값은 식각 공정의 진행 시간에 기초하여 결정될 수도 있다.
일 실시예에서, 상기 절연층은 90nm 내지 110nm의 두께로 형성될 수도 있다.
일 실시예에서, 상기 마스크 패턴의 하단은 55nm 내지 65nm의 너비로 형성될 수도 있다.
본 발명의 일 측면에 따른 반도체 소자는 절연층에 형성된, 상단의 너비 또는 상단과 하단 사이에서 가장 좁은 너비가 하단의 너비 보다 더 좁은 언더컷 형상의 단면 구조를 갖는 트렌치를 포함한다. 이러한 트렌치 내부에 기판과 상이한 물질로 이루어진 헤테로층을 형성할 경우, 언더컷 구조의 특성이, 기판의 표면 상의 헤테로층에서 (111)면의 <110>방향에 평행한, 제1 방향의 스레딩 전위 및 제2 방향의 스레딩 변위가 헤테로층의 상부층으로 전파하는 것을 상대적으로 억제한다.
이러한 트렌치 구조의 반도체 소자는 다양한 3차원 반도체 소자에 대해 활용 가능하다.
상기 반도체 소자가 M3D 구조의 트랜지스터 소자일 경우, 상기 반도체 소자의 헤테로층이 상부 채널층을 형성하는 시드층이다. 언더컷 구조의 특성으로 인해 시드층 내 전위 밀도가 감소하여 보다 고품질의 상부 채널층을 갖는 M3D 소자를 제조할 수 있다. 특히, 전위 밀도를 감소하기 위한 별도의 버퍼층이 기판과 시드층 사이에 형성될 필요가 없어, M3D 소자의 제조 공정 난이도 및 비용이 더욱 감소한다.
또한, 상기 반도체 소자가 FINFET 구조의 트랜지스터 소자일 경우, 상기 반도체 소자의 헤테로층이 FIN 바디층이다. 언더컷 구조의 특성으로 인해 FIN 바디층 내 전위 밀도가 감소하여 보다 고품질의 FIN 바디층을 형성할 수 있다. 특히, 패터닝을 통해 FIN 바디층을 직접 성장하는 현재의 방식과 비교하여 절연층의 두께를 조절하는 보다 간단한 공정으로 FIN 바디층의 ART를 조절하는 동일한 효과를 보다 쉽게 얻을 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명 또는 종래 기술의 실시예의 기술적 해결책을 보다 명확하게 설명하기 위해, 실시예에 대한 설명에서 필요한 도면이 아래에서 간단히 소개된다. 하나 이상의 도면에서 도시된 유사한 요소를 식별하기 위해 동일한 참조 번호가 사용된다. 아래의 도면들은 본 명세서의 실시예를 설명하기 목적일 뿐 한정의 목적이 아니라는 것으로 이해되어야 한다. 또한, 설명의 명료성을 위해 아래의 도면들에서 과장, 생략 등 다양한 변형이 적용된 일부 요소들이 도시될 수 있다.
도 1은 언더컷 구조의 트렌치를 포함한 반도체 소자의 투명 사시도이다.
도 2는 도 1의 (a) 방향으로 절단한 반도체 소자의 단면도이다.
도 3을, 본 출원의 일 실시예에 따른, 언더컷 구조의 트렌치와 종래의 ART의 트렌치 간의 스레딩 전위 밀도의 감소 성능을 비교한 도면이다.
도 4은, 본 출원의 일 실시예에 따른, 스레딩 전위의 밀도를 전부 감소하는 임계 각도를 설명하는 도면이다.
도 5는, 본 출원의 일 실시예에 따른, 선형 트렌치를 갖는 반도체 소자의 평면도이다.
도 6은, 본 출원의 일 실시예예 따른, 고립 트렌치를 갖는 반도체 소자의 평면도이다.
도 7은, 본 출원의 다른 일 측면에 따른, 언더컷 구조의 트렌치를 포함한 반도체 소자를 제조하는 방법의 개략적인 흐름도이다.
도 8은, 도 7의 반도체 소자의 제조 방법에 따라 제조된 반도체 소자(1)의 이미지 도면이다.
도 9는, 본 출원의 일 실시예에 따른, 패턴의 측면을 습식 식각 공정의 진행 시간 변화에 따른 패턴의 가장 좁은 단면 너비의 변화를 도시한 도면이다.
도 10은, 본 출원의 다른 일 측면에 따른, 언더컷 구조의 트렌치를 포함한 반도체 소자를 제조하는 방법의 개략적인 흐름도이다.
도 11은, 본 출원의 일 실시예에 따른, 제2 마스크 패턴을 형성하기 위한 식각 공정의 진행 시간을 설명하는 도면이다.
"아래", "위" 등의 상대적인 공간을 나타내는 용어는 도면에서 도시된 한 부분의 다른 부분에 대한 관계를 보다 쉽게 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에서 의도한 의미와 함께 사용중인 장치의 다른 의미나 동작을 포함하도록 의도된다. 예를 들면, 도면중의 장치를 뒤집으면, 다른 부분들의 "아래"에 있는 것으로 설명된 어느 부분들은 다른 부분들의 "위"에 있는 것으로 설명된다. 따라서 "아래"라는 예시적인 용어는 위와 아래 방향을 전부 포함한다. 장치는 90° 회전 또는 다른 각도로 회전할 수 있고, 상대적인 공간을 나타내는 용어도 이에 따라서 해석된다.
어느 부분이 다른 부분의 "위에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수 있다. 대조적으로 어느 부분이 다른 부분의 "바로 위에" 있다고 언급하는 경우, 그 사이에 다른 부분이 수반되지 않는다.
제1, 제2 및 제3 등의 용어들은 다양한 부분, 성분, 영역, 층 및/또는 섹션들을 설명하기 위해 사용되나 이들에 한정되지 않는다. 이들 용어들은 어느 부분, 성분, 영역, 층 또는 섹션을 다른 부분, 성분, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 서술하는 제1 부분, 성분, 영역, 층 또는 섹션은 본 발명의 범위를 벗어나지 않는 범위 내에서 제2 부분, 성분, 영역, 층 또는 섹션으로 언급될 수 있다.
여기서 사용되는 전문 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분의 존재나 부가를 제외시키는 것은 아니다.
이하에서, 도면을 참조하여 본 발명의 실시예들에 대하여 상세히 살펴본다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 출원의 실시예들은 절연층에 형성된 언더컷 형상의 단면 구조를 갖는 트렌치를 포함한 반도체 소자와 관련된다. 이 반도체 소자의 언더컷 구조에 기판을 이루는 제1 물질과 상이한 제2 물질로 이루어진 헤테로층을 형성할 경우, 언더컷 구조의 특성이 트렌치 내부 공간의 일부 또는 전부에 형성되는 헤테로층 내부의 전위 밀도를 감소시킨다.
본 명세서에서 전위 밀도는 헤테로층에서 발생하는 전위 중 상기 헤테로층의 상부층 또는 상부 구조물에 영향을 미치는 전위의 밀도를 지칭한다.
언더컷 구조
도 1 및 도 2는, 본 출원의 일 측면에 따른, 반도체 소자(1)를 도시한 도면이다. 도 1은 언더컷 구조의 트렌치를 포함한 반도체 소자(1)의 투명 사시도이고 도 2는 도 1의 (a) 방향으로 절단한 반도체 소자(1)의 단면도이다.
도 1은 도 2와 달리 패턴이 생략되어 있으나, 이러한 생략은 도 1에서 전위가 명확하게 도시되기 위한 의도적인 생략인 것이 통상의 기술자들에게 명백할 것이다. 도 1은 도 2의 패턴으로 식별되는 구성요소(10, 20, 30, 40)를 동일한 위치, 구조로 포함하는 것으로 이해되는 것이 통상의 기술자들에게 명백할 것이다. 이러한 패턴의 의도적인 생략은 도 3에서도 마찬가지이다.
도 1 및 도 2를 참조하면, 상기 반도체 소자(1)는 기판(10); 절연층(20); 트렌치(30); 및 헤테로층(40)을 포함한다. 일부 실시예들에서, 상기 반도체 소자(1)는 상부층 또는 상부 구조물(50)을 더 포함할 수도 있다. 상기 상부층 또는 상부 구조물(50)은 헤테로층(40)의 상부면 중 일부 또는 전부 상에 형성될 수도 있다. 상기 상부층 또는 상부 구조물(50)은 헤테로층(40)에 인접한 절연층(40)의 상부면 중 일부 상에도 형성될 수도 있다.
상기 기판(10)은 반도체 소자(1)의 다른 구성요소(20, 40 등)를 지지하는 지지체이다.
일 실시예에서, 상기 기판(10)은 Si, Ge, GaAs, InP 중에서 선택되는 물질로 이루어질 수도 있다.
다른 일 실시예에서, 상기 기판(10)은 SixGe1-x, Ge, III-V족, II-VI족, 이종 접합으로 성장 가능한 기타 물질 중에서 선택된 물질로 이루어질 수도 있다.
상기 III-V족 화합물은 주기율표 상의 III족과 V족 원소가 포함된 화합물로서, 예를 들어 GaP, GaAs, InAS, AlAs, InP, InSb, AlSb 등과 같은 화합물일 수도 있다. 상기 II-VI족 화합물은 주기율표 상의 II족과 VI족 원소가 포함된 화합물이다.
절연층(20)은 상기 기판(10) 상에 형성된다. 상기 절연층(20)은 다양한 유전물질(dielectric material)을 포함한다. 상기 절연층(20)은 채널층(50)과 기판(10) 사이의 내부에 배치되므로, ILD(Inter Layer Dielectric)으로 지칭될 수도 있다.
상기 절연층(20)은, 예를 들어 SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에서 선택된 물질로 이루어질 수도 있다. 그러나, 절연층(20)의 물질 그룹은 이에 제한되진 않는다.
상기 트렌치(30)는 상기 절연층(20)의 상부면으로부터 기판을 향한 내부로 적어도 일부가 관통된, 개구(aperture) 형태를 가진다. 상기 트렌치(30)에서 개구의 일단은 기판(10)의 표면에 의해 차단된다.
상기 기판(10) 및 절연층(20)은 트렌치(30)의 구조를 정의한다. 절연층(20)은 트렌치(30)의 단면 구조를 정의한다. 특정 실시예들에서, 상기 절연층(20)은 트렌치(30)의 단면이 가장 넓어지는 방향으로의 측단면 구조를 정의한다. 트렌치(30)가 기판(10)의 일 방향으로 연속적 또는 불연속적으로 연장된 경우(예컨대, 도 1의 (b) 방향), 상기 절연층(20)은 연장 방향의 수직 방향(에컨대, 도 1의 (a) 방향)으로 절단된 단면 구조를 정의할 수도 있다. 절연층(20)은 트렌치(30)의 측벽(sidewall)(31, 32)을 제공한다.
상기 트렌치(30)는 절연층(20)의 측벽을 외부로 노출시키고, 임의의 물질이 채워질 경우 해당 물질과 기판(10)이 계면을 형성 가능한 구조를 가진다.
상기 트렌치(30) 내부 공간 중 일부 또는 전부에 헤테로층(40)이 형성된다.
상기 헤테로층(40)은 상기 기판(10)에 포함된 제2 물질과 상이한 제2 물질로 이루어진다. 이러한 제2 물질은 상기 제1 물질에 대해 격자 불일치(mismatch)한 헤테로 물질이다.
일 실시예에서, 상기 헤테로층(40)은, 상기 기판(10)의 제1 물질이 제1 그룹에서 선택된 물질일 경우, 상기 제2 그룹에서 선택된 물질로 이루어질 수도 있다.
또는, 상기 헤테로층(40)은, 상기 기판(10)의 제1 물질이 제2 그룹에서 선택된 물질일 경우, 상기 제1 그룹에서 선택된 물질로 이루어질 수도 있다. 예를 들어, 기판(10)의 제1 물질이 제1 그룹에서 선택된 Si일 경우, 상기 헤테로층(40)의 제2 물질은 상기 제2 그룹에서 선택된 Ge 또는 GaAs일 수도 있다.
이하, 설명의 명료성을 위해서, 기판(10)은 제1 그룹에서 선택된 제1 물질(예컨대, Si)로 이루어진 실시예들로 본 출원을 보다 상세히 서술한다.
이와 같이 기판(10)과 헤테로층(40)이 서로 다른 격자 상수를 갖는 제1 물질 및 제2 물질로 이루어지면, 기판(10)과 헤테로층(40) 사이의 이러한 격자 불일치로 인해, 기판(10)과 헤테로층(40)의 계면으로부터 진행하는 전위가 헤테로층(40) 내부에서 발생한다. 상기 전위는 불합치 전위(misfit dislocation) 또는 스레딩 전위(threading dislocation)를 포함한다.
상기 불합치 전위는 헤테로층(40)과 기판(10) 사이의 계면에서 형성된다.
반면, 상기 스레딩 전위는 상기 불합치 전위의 끝단으로부터 상기 기판(10)의 표면과 비-평행(non-paralle)하게 전파하는 형태로 형성된다. 즉, 상기 스레딩 전위는 상기 기판(10)의 표면을 기준으로 수직 방향으로 연장되는 경향을 가진다. 예를 들어, 상기 스레딩 전위이 전파하는 방향은 기판(10)의 표면을 기준으로 수직 방향의 성분과 수평 방향이 성분이 조합된, 측벽 방향의 성분을 가질 수도 있다.
상기 스레딩 전위는 3차원 구조 상에서 <111> 방향으로 형성되는 불합치 전위의 끝단에서 (111)면의 <110> 방향에 평행한 제1 방향 또는 제2 방향으로 적어도 부분적으로 전파된다. 상기 스레딩 전위는 상기 기판(10)의 표면으로 사영(projection)할 경우, 상기 2차원의 [110] 방향 중에서 제1 방향의 순방향 또는 역방향으로 연장되거나 또는 상기 제2 방향의 순방향 또는 역방향으로 연장된다. 즉, 상기 헤테로층(40)은 상기 기판(10)의 표면으로 사영(projection)하면 상기 기판(10)의 표면에서 [110] 방향을 따라 상하좌우 4가지 방향으로 연장되는 상기 스레딩 전위를 포함한다.
이하 설명의 명료성을 위해, 사영했을 경우 제1 방향을 따라 전파하는 스레딩 전위를 제1 스레딩 전위로 지칭하고, 제2 방향을 따라 전파하는 스레딩 전위를 제2 스레딩 전위로 지칭하여 본 발명을 보다 상세하게 서술한다. 상기 제1 방향 및 제2 방향은 도 1에서 (a) 방향 및 (b) 방향으로 도시된다.
이러한 제1 스레딩 전위 및 제2 스레딩 전위가 헤테로층(40) 내부에 많이 형성되고, 특히 헤테로층(40)의 상부면(즉, 트렌치(30)의 상부면) 을 관통해 상부층 또는 상부 구조물(50)로 전파되는 밀도가 증가할수록 반도체 소자의 품질이 저하된다.
. 도 1 및 도 2에 도시된 바와 같이 본 출원의 반도체 소자(1)에서 트렌치(30)의 단면 구조는 상부층 또는 상부 구조물(50)에 영향을 미치는 헤테로층(40) 내 스레딩 전위의 밀도를 최소화는 단면 형상으로 구성된다. 이러한 단면 형상 구조는 본 명세서에서 '언더 컷(udner-cut) 구조'로 지칭된다.
상기 트렌치(30)의 언더컷 구조는 기판(10)과 마주보는 단면 상단의 너비 또는 단면 상단과 단면 하단 사이에서 가장 좁은 너비가 기판(10)과 가까운 단면 하단 보다 좁은 너비를 갖도록 구성된다. 예를 들어, 상기 언더컷 구조의 트렌치(30)는 도 1 및 도 2에 도시된 바와 같이 단면 상단의 너비가 가장 좁은 너비로서 단면 하단의 너비 보다 좁도록 구성된 단면 구조를 가진다.
언더컷 구조의 트렌치(30)는 단면 상 기판(10)에 비-수직한 측벽(31, 32)을 가진다. 언더컷 구조의 트렌치(30)에서 측벽(31, 32)은 서로 교차하지 않고 일 측 상단 지점(P1)과 타 측 상단 지점(P2) 사이의 상단 너비는 0 보다 큰 값을 갖도록 구성된다. 도 2에 도시된 것처럼, 상기 언더컷 구조의 트렌치(30)에서는 일 측 하단 지점(P3)으로부터 일 측 상단 지점(P1)으로의 측벽(31) 및 타 측 하단 지점(P4)으로부터 타 측 상단 지점(p2)으로의 측벽(32)이 트렌치(30)의 단면에서 대각선(또는 대각 방향의 곡선)으로 형성되는 것과 같이 측벽(31, 32)이 기판(10)의 표면 상에 수직하지 않는다.
측벽(31, 32)은 선형으로 구현되거나, 적어도 부분적으로 곡률을 갖는, 비선형으로 구현될 수도 있다. 측벽(31, 32) 모두가 선형으로 구현된 경우, 상기 언더컷 구조의 트렌치(30)는 도 1, 도 2에 도시된 바와 같이 사다리꼴 형태의 단면을 가질 수도 있다. 또는 측벽(31, 32) 모두가 기판(10) 방향으로 오목하게 구현된 경우, 상기 언더컷 구조의 트렌치(30)는 종 형태의 단면을 가질 수도 있다.
상기 반도체 소자(1)에서 이러한 언더컷 구조의 트렌치(30)는 내부의 헤테로층(40)에서의 전위 밀도가 상대적으로 감소하는 구조 특성을 가진다.
도 3을, 본 출원의 일 실시예에 따른, 동일한 측면비의 값 하에서 언더컷 구조의 트렌치(30)와 종래의 ART의 트렌치 간의 스레딩 전위 밀도의 감소 성능을 비교한 도면이다.
도 3을 참조하면, 종래의 ART 하에서 트렌치(30)는 기판(10)의 표면 상에 수직한 측벽(31, 32)을 가진다. 종래의 ART의 트렌치(30)는 직사각형 단면을 가진다. 종래의 ART는 트렌치(30)의 깊이가 낮을 경우 (즉, 측면비의 값이 작을 경우) 헤테로층(40) 내 스레딩 전위가 상부층 또는 상부 구조물(50)로 전파될 수도 있다.
그러나, 본 출원의 반도체 소자(1)에서 언더컷 구조의 트렌치(30)가 갖는 기판(10)의 표면 상에 비-수직한 측벽(31, 32)을 가진다.
이 언더컷 구조의 트렌치(30)는 종래의 ART 기술의 트렌치 구조와 비교하여 상부층 또는 상부 구조물(50)과 접촉하는 헤테로층(40)의 상부면의 면적이 상대적으로 좁다. 그러면, 도 3에 도시된 바와 같이 동일한 트렌치(30) 깊이 (즉, 동일한 측면비) 하에서 종래의 ART가 억제하지 못하는 제1 스레딩 전위 중 일부 또는 전부, 제2 스레딩 전위 중 일부 또는 전부가 언더컷 구조의 트렌치(30)에서는 억제된다. 즉, 언더컷 구조의 트렌치(30) 하에서는 채널층(50)에 영향을 미치는 스레딩 전위의 밀도가 감소한다.
언더컷 구조의 트렌치(30)는 일부의 제2 스레딩 전위의 밀도를 감소시킨다. 그 결과, 언더컷 구조의 트렌치(30)는 종래의 ART에서 상부층 또는 상부 구조물(50)에 영향을 미치는 헤테로층(40) 내 제2 스레딩 전위 중 일부의 제2 스레딩 전위가 상부층 또는 상부 구조물(50)로 전파하는 것을 억제할 수 있다. 여기서, 일부의 제2 스레딩 전위는 헤테로층(40)의 하단 부분을 기판(10) 상에 사영한 영역에서 헤테로층(40)의 상단 부분을 기판(10) 상에 사영한 영역을 제외한 나머지 영역에서 전파되는 제2 스레딩 전위를 포함한다. 이 일부의 제2 스레딩 전위가 전파하는 것은 수직한 측벽(31 또는 32)와 비교하여 비-수직한 측벽(31 또는 32)에 의해 조기 종료한다.
또한, 언더컷 구조의 트렌치(30)는 적어도 일부의 제1 스레딩 전위의 밀도를 감소시킨다. 그 결과, 언더컷 구조의 트렌치(30)는 종래의 ART에서 상부층 또는 상부 구조물(50)에 영향을 미치는 헤테로층(40) 내 제1 스레딩 전위 중 일부 또는 전부가 상부층 또는 상부 구조물(50)로 전파하는 것을 억제할 수 있다.
도 4은, 본 출원의 일 실시예에 따른, 스레딩 전위의 밀도를 전부 감소 가능한 임계 각도를 설명하는 도면이다.
도 4를 참조하면, 언더컷 구조의 트렌치(30)는 헤테로층(40)에서 발생 가능한 스레딩 전위 중 상부층 또는 상부 구조물(50)에 영향을 미치는 스레딩 전위의 밀도를 제1 방향 및/또는 제2 방향에서 전부 감소 가능하도록 구성될 수도 있다.
설명의 명료성을 위해, 제1 방향의 제1 스레딩 전위를 전부 억제 가능한 실시예들을 위주로 상기 임계 각도를 서술한다.
상부층 또는 상부 구조물(50)에 영향을 미치는 스레딩 전위의 밀도를 전부 억제 가능하도록, 언더컷 구조의 트렌치(30)는 단면에서 일 측벽(예컨대, 31)의 하단 지점(예컨대, P2)에서 타 측벽(예컨대, 32)의 상단 지점(예컨대, P3)의 가상의 대각선이 임계 각도(θTh) 이상의 각도를 갖도록 구성될 수도 있다. 이러한 단면 대각선의 각도(θcc) 및 임계 각도(θTh)는 트렌치(30)의 단면에서 기판(10)과의 사잇각으로서, 각도가 더 큰지 여부는 절대 값으로 판단된다.
상기 임계 각도(θTh)는 단면 상에서 상부층 또는 상부 구조물(50)에 영향을 미치는, 헤테로층(40) 내 발생 가능한 스레딩 전위의 가장 큰 전파 각도이다. 제1 방향(즉, 도 1의 (a) 방향)의 단면에서 임계 각도(θTh)는 제1 스레딩 전위가 발생 가능한 가장 큰 전파 각도이다. 제2 방향(즉, 도 1의 (b) 방향)의 단면에서 임계 각도(θTh)는 제2 스레딩 전위가 발생 가능한 가장 큰 전파 각도이다.
언더컷 구조의 트렌치(30)의 단면 대각선 중 적어도 하나가 해당 임계 각도(θTh) 보다 크도록 해당 측벽(31 또는 32)의 상단 지점(P1 또는 P2)이 구현될 경우, 헤테로층(40) 내 적어도 일부의 제1 스레딩 전위가 전파하는 것은 수직한 측벽(31 또는 32)와 비교하여 비-수직한 측벽(31 또는 32)에 의해 조기 종료한다.
상기 임계 각도(θTh)는 헤테로층(40)의 제2 물질과 기판(10)의 제1 물질 간의 격자 불일치 값에 의존한다. 헤테로층(40)에서 발생 가능한 스레딩 전위의 연장 각도는 격자 불일치에 따라 경향성을 갖기 때문이다.
이와 같이 임계 각도(θTh) 이상의 단면 대각선을 갖도록 언더컷 구조의 트렌치(30)가 구성되면, 상기 트렌치(30)는 발생 가능한 스레딩 전위를 거의 대부분 또는 모두 억제하는 것이 가능할 수도 있다.
예를 들어, 전술한 제1 그룹에서 선택된 제1 물질로 기판(10)이 이루어지고 제2 그룹에서 선택된 제2 물질로 헤테로층(40)이 이루어질 경우, 헤테로층(40)의 단면에서 상부면으로 전파하는 스레딩 전위의 연장 각도는 최대 60°이고, 일반적으로 54° 내지 55° 범위의 각도를 주로 가진다. 그러면, 임계 각도(θTh)는 60°로 설정될 수도 있다. 상기 언더컷 구조의 트렌치(30)가 단면 대각선이 60° 이상 내지 90° 미만의 사잇각을 갖도록 구성되면, 제1 스레딩 전위를 일부 또는 전부 억제 가능하다.
이러한 언더컷 구조의 트렌치(30)가 감소시키는, 상부층 또는 상부 구조물(50)에 영향을 미치는 전위의 밀도는 트렌치(30) 내부의 헤테로층(40)이 노출되는 상부면의 면적에 기초하여 정량화 할 수도 있다.
일 실시예에서, ART 대비 언더컷 구조의 트렌치(30)가 전위 밀도를 감소하는 성능의 개선 정도는 아래의 수학식을 통해 산출될 수도 있다.
[수학식 1]
여기서, T는 종래의 ART에서 헤테로층(40)이 노출되는 상부면의 면적이고, U는 언더컷 구조의 트렌치(30) 내부의 헤테로층(40)이 노출되는 상부면의 면적일 수도 있다. ART 대비 개선 정도는 ART와 비교하여 스레딩 전위를 추가로 억제할 수 있는 확률을 나타낸다.
이와 같이 확률 값으로 언더컷 구조의 트렌치(30)의 전위 밀도 감소 성능을 정량화할 수도 있다.
일 실시예에서, 상기 언더컷 구조의 트렌치(30)는 제1 마스크 패턴을 사용하여 형성될 수도 있다. 여기서 제1 마스크 패턴은 모래시계 형태와 같은, 단면의 중심 부분이 상단 부분 및 하단 부분 보다 좁은 간격을 갖는 단면을 가진다. 제1 마스크 패턴을 사용하여 트렌치(30)를 형성하는 과정은 아래의 도 7을 참조해 보다 상세히 서술한다.
다른 일 실시예들에서, 상기 언더컷 구조의 트렌치(30)는 제2 마스크 패턴을 사용하여 형성될 수도 있다. 여기서 제2 마스크 패턴은 삼각형 형태와 같은, 단면의 상단 부분이 하단 부분 보다 좁은 간격을 갖는 단면을 가진다. 제2 마스크 패턴을 사용하여 트렌치(30)를 형성하는 과정은 아래의 도 10을 참조해 보다 상세히 서술한다.
상기 반도체 소자(1)에서 상기 트렌치(30) 및 헤테로층(40)은 기판(10) 상에 하나 이상 형성될 수도 있다. 예를 들어, 반도체 소자(1)는 도 1의 트렌치(30) 및 헤테로층(40)의 조합을 하나 이상 포함할 수도 있다.
도 5는, 본 출원의 일 실시예에 따른, 선형 트렌치를 갖는 반도체 소자의 평면도이다.
도 5를 참조하면, 상기 트렌치(30) 및 헤테로층(40)의 조합은 선형의 평면 형상을 갖도록 구성될 수도 있다. 상기 반도체 소자(1)는 선형 트렌치(30) 및 선형 헤테로층(40)을 포함한다.
상기 트렌치(30)는 기판(10) 상에 선형으로 연장되어 형성될 수도 있다. 그러면 헤테로층(40)도 선형 연장된 평면 형태로 형성된다.
상기 헤테로층(40)은 기판(10) 상에서 선형 트렌치(30)를 따라 연속적으로 형성될 수도 있다. 도 5의 선형 트렌치(30)는, 헤테로층(40) 내 제1 스레딩 전위의 밀도 및 제2 스레딩 전위의 밀도를 감소할 수 있다. 특히, 도 5의 선형 트렌치(30)는 제1 스래딩 전위을 억제한다.
상기 선형 트렌치(30)는 라인 패턴의 상기 제1 마스크 패턴 또는 상기 제2 마스크 패턴을 사용해 형성될 수도 있다.
도 6은, 본 출원의 일 실시예예 따른, 고립 트렌치를 갖는 반도체 소자의 평면도이다.
도 6을 참조하면, 상기 트렌치(30)는 평면 상 고립형(island)으로 형성될 수도 있다. 동일한 배열을 따라 배치된 복수의 고립 트렌치(30)는 각 트렌치에 각각 형성된 해당 시드층의 영역이 서로 중첩되지 않도록 이격 배치된다. 상기 복수의 트렌치(30)는 시드층(40)이 노출되는 상부면의 영역 및 절연층(20)에 의해 둘러쌓인 하부면의 영역이 서로 중첩되지 않도록 서로 이격 배치된다. 그러면 시드층(40)도 고립된 평면 형태로 형성된다. 상기 반도체 소자(1)는 고립 트렌치(30) 및 고립 시드층(40)을 포함한다.
상기 고립 트렌치(30)는 고립 패턴의 제1 마스크 패턴 또는 제2 마스크 패턴을 사용해 형성될 수도 있다.
복수의 고립 트렌치(30)는 언더컷 구조의 단면 방향과 다른 방향으로 나란히 배열될 수도 있다. 예를 들어, 복수의 고립 트렌치(30)는 언더컷 구조의 단면 방향인 도 1의 (a) 방향과 수직한 (b) 방향으로 배열될 수도 있다.
상기 시드층(40)은 기판(10) 상에서 고립 트렌치(30) 각각에 배치될 수도 있다. 도 6의 고립 트렌치(30)는, 시드층(40) 내 제1 스레딩 전위의 밀도 및/또는 제2 스레딩 전위의 밀도를 감소할 수도 있다.
일 실시예에서, 상기 반도체 소자(1)는 제1 스레딩 전위 및 제2 스레딩 전위를 억제하도록 구성된 고립 트렌치(30)를 포함할 수도 있다. 일부 실시예들에서, 상기 제1 스레딩 전위 및 제2 스레딩 전위를 억제하도록 구성된 고립 트렌치(30)는 제2 스레딩 전위 또한 억제하기 위해, 도 1의 (b) 방향을 따라 절단된 단면에서 일 측벽의 하단 지점에서 타 측벽의 상단 지점의 대각선이 임계 각도(θTh) 이상의 각도를 갖도록 구성될 수도 있다.
전술한 바와 같이, 고립 트렌치(30)는 제1 스레딩 전위를 억제하기 위해 도 1의 (a) 방향을 따라 절단된 단면에서 일 측벽(예컨대, 31)의 하단 지점(예컨대, P2)에서 타 측벽(예컨대, 32)의 상단 지점(예컨대, P3)의 대각선이 임계 각도(θTh) 이상의 각도를 갖도록 구성될 수도 있다.
이러한 고립 트렌치(30)가 제2 스레딩 전위 또한 억제하기 위해, 도 1의 (b) 방향을 따라 절단된 단면에서 일 측벽의 하단 지점에서 타 측벽의 상단 지점의 대각선이 임계 각도(θTh) 이상의 각도를 갖도록 구성되면, 제1 스레딩 전위를 전부 억제 가능한 임계 각도(θTh)와 동일한 원리로 인해 제2 스레딩 전위 역시 전부 억제 가능하다.
또한, 상기 반도체 소자(1)는 도 2의 언더컷 구조가 다양한 평면 배열 구조로 구현된, 복수의 언더컷 구조의 트렌치(30) 및 이에 각각 배치된 복수의 헤테로층(40)을 포함할 수도 있다.
이를 위해, 상기 반도체 소자(1)는 복수의 배열로 형성된 트렌치(30)를 포함할 수도 있다.
다시 도 5 및 도 6을 참조하면, 이 복수의 트렌치(30) 배열은 선형 트렌치(30)를 포함한 배열, 고립 트렌치(30)를 포함한 배열 및 이들의 조합을 포함한 배열 중 하나 이상을 포함할 수도 있다.
이와 같이, 본 출원의 실시예들에 따른 반도체 소자(1)는 상단의 선폭이 상대적으로 좁아지는 언더컷 구조의 트렌치(30)를 가짐으로써, 측면비의 제작 난이도를 개선하면서 동시에 시드층(40)의 전위 밀도를 감소시킨다.
이러한 반도체 소자(1)는 트렌치(30)의 언더컷 구조의 단면 형상에 매칭하는 단면 형상을 포함한 제1 마스크 패턴 또는 제2 마스크 패턴을 사용하여 제조될 수도 있다. 전술한 바와 같이, 제1 마스크 패턴은 단면의 중심 부분이 상단 부분 및 하단 부분 보다 좁은 간격을 갖는 단면을 가지고, 제2 마스크 패턴은 단면의 상단 부분이 하단 부분 보다 좁은 간격을 갖는 단면을 가진다.
언더컷 구조의 트렌치를 포함하는 반도체 소자
상기 반도체 소자는 다양한 3차원 반도체 소자에 활용될 수도 있다.
본 출원의 특정 실시예들에 따르면 상기 반도체 소자(1)는 M3D 구조의 반도체 소자일 수도 있다. 다시 도 2를 참조하면, 상기 반도체 소자(1)가 M3D 반도체 소자일 경우, 상부층(50)은 상부 채널층이고, 헤테로층(40)은 상부 채널층(50)을 형성하기 위한 시드층일 일수도 있다.
본 출원에 따른 M3D 반도체 소자(1)는 언더컷 구조의 트렌치(30)를 갖기 때문에, 시드층(40) 내 전위 밀도가 상대적으로 감소하여 상대적으로 높은 품질의 상부 채널층(50)을 형성할 수 있다. 특히, 상대적으로 낮은 두께 하에서 높은 측면비를 갖는 트렌치(30)를 보다 쉽게 제조할 수 있어, 더욱 높은 품질의 상부 채널층(50)을 보다 쉽게 형성할 수 있다.
더욱이, 언더컷 구조의 M3D 반도체 소자(1)를 제조하는데 있어서, 전위 밀도를 감소하기 위해 일반적으로 사용되는, 기판(10)과 시드층(40) 사이에 별도의 버퍼층이 요구되지 않는다. 도 7 및 도 10에 도시된 것과 같이, 기판(10) 상에 시드층(40)을 곧바로 적층하여도 고품질의 상부 채널층(50)을 형성할 수도 있다.
그 결과, M3D 소자(1)의 제조 공정 난이도 및 비용이 더욱 감소한다.
본 출원의 다른 특정 실시예들에 따르면, 상기 반도체 소자(1)는 FINFET 구조의 반도체 소자일 수도 있다. 다시 도 2를 참조하면, 상기 반도체 소자(1)가 FINFET 소자일 경우, 상부층(50)은 게이트이고, 헤테로층(40)은 상부 게이트 아래에 배치되어 채널을 형성하는 FIN 바디층일 수도 있다. 언더컷 구조를 사용하여 보다 고품질의 FIN 바디층(40)을 갖는 FINFET 소자를 제조할 수도 있다.
그리고, 상부 채널층(50)을 형성하거나 게이트(50)를 적층하는데 있어서 기존의 공정 기술을 사용할 수 있어, 메모리 및 로직 소자를 제작하는데 큰 범용성을 가진다.
언더컷 구조의 트렌치를 포함하는 반도체 소자 제조 방법
특정 실시예들에서, 본 출원의 다른 측면들에 따른 반도체 소자를 제조하는 방법은: 기판(10) 상에 마스크 층을 형성하는 단계; 상기 마스크 층을 패터닝해 마스크 패턴을 형성하는 단계; 상기 마스크 패턴이 형성된 기판에서 노출된 다른 표면 상에 절연층(20)을 형성하는 단계; 상기 기판 상의 마스크 패턴과 절연층(20)의 구조체에서 상기 마스크 패턴을 제거하여 트렌치(30)를 형성하는 단계; 및 상기 트렌치(30) 내부 공간의 일부 또는 전부에 헤테로층(40)을 형성하는 단계를 포함한다.
이 제조 방법에 대해서는 아래의 도 7, 도 10 등을 참조해 보다 상세히 서술한다.
도 7은, 본 출원의 다른 일 측면에 따른, 언더컷 구조의 트렌치(30)를 포함한 반도체 소자를 제조하는 방법의 개략적인 흐름도이고, 도 8은, 도 7의 반도체 소자(1)의 제조 방법에 따라 제조된 반도체 소자(1)의 이미지 도면이다.
도 7을 참조하면, 상기 언더컷 구조의 트렌치(30)를 포함한 반도체 소자(1)의 제조 방법은: 제1 물질로 이루어진 기판(10) 상에 마스크 층을 형성하는 단계(S101); 상기 마스크 층을 패터닝해 제1 마스크 패턴(11)을 형성하는 단계(S110); 제1 마스크 패턴(11)이 형성된 기판(10)에서 노출된 다른 표면 상에 절연층(20)을 형성하는 단계(S120); 상기 기판(10) 상의 제1 마스크 패턴(11)과 절연층(20)의 구조체에서 상기 제1 마스크 패턴(11)을 제거하여 언더컷 구조의 트렌치(30)를 형성하는 단계(S130); 및 트렌치(30) 내부에 헤테로층(40)을 형성하는 단계(S140)를 포함한다. 또한, 상기 제조 방법은: 헤테로층(40) 상에 상부층 또는 상부 구조물(50)을 형성하는 단계(S150)를 더 포함할 수도 있다.
일 실시예에서, 마스크 층 또는 제1 마스크 패턴(11)은 상기 제1 물질 및 제2 물질과 상이한 제3 물질로 이루어질 수도 있다.
상기 제3 물질은 상기 절연층(20)은 식각하지 않는 식각 용액에 의해 식각 가능한 물질이다. 이러한 제3 물질은 결정성 있는 물질 또는 산화막을 형성 가능한 물질을 포함할 수도 있다.
일 실시예에서, 상기 마스크 층 또는 제1 마스크 패턴(11)은, Ⅳ족, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 반도체 물질, MgO로 이루어진 제3 그룹에서 선택된 물질로 이루어질 수도 있다.
상기 제3 물질을 식각 가능한 특정 식각 용액을 사용할 경우 마스크 층만이 식각된다. 상기 특정 식각 용액에 의해 절연층(20)은 식각되지 않고 유지된다.
일 실시예에서, 상기 제1 마스크 패턴(11)을 형성하는 단계(S110)는: 상기 마스크 층의 표면에서 단차를 형성하기 위해 상기 마스크 층을 패터닝하여 패턴을 형성하는 단계; 및 패턴의 단면에서 중간 부분이 상단 부분 및 하단 부분 보다 좁아지도록, 형성된 패턴의 단면의 적어도 한 측면을 식각하여 제1 마스크 패턴을 형성하는 단계를 포함할 수도 있다.
단계(S101)에서 마스크 층은 표면에서 단차를 만드는 다양한 패터닝 공정에 의해 처리된다. 예를 들어, 마스크 층은 건식 식각 공정을 통해 패터닝 처리될 수도 있다. 이러한 패터닝 공정 처리에 의해 마스크 층에서 하나 이상의 패턴이 형성된다.
일 실시예에서, 상기 패턴을 형성하는 단계는, 라인 패턴을 형성하는 단계; 및 라인을 따라 배열된 복수의 고립 패턴을 형성하는 단계 중 하나 이상을 포함할 수도 있다.
상기 패턴을 형성하는 단계가 라인 패턴을 형성하는 단계 만을 포함할 경우, 와이어 구조와 같은 라인 패턴이 형성된다. 상기 라인 패턴은 도 1의 (a) 방향의 단면 상에서 서로 이격 배치되도록 분리되고 도 1의 (b) 방향으로 연장된 패턴이다. 이러한 라인 패턴은 예를 들어 와이어 구조로 형성될 수도 있다. 그러면, 도 5의 선형 트렌치(30) 배열이 형성된 반도체 소자(1)를 제조할 수도 있다.
상기 패턴을 형성하는 단계가 복수의 고립 패턴을 형성하는 단계 만을 포함할 경우, 고립 배열 구조와 같은 고립 패턴이 형성된다. 그러면, 도 6의 고립 트렌치(30) 배열이 형성된 반도체 소자(1)를 제조할 수도 있다.
단계(S110)에서 하나 이상의 패턴 각각의 적어도 한 측면을 식각하면, 제1 마스크 패턴(11)이 형성된다.
상기 제1 마스크 패턴(11)은 상단과 하단 사이의 중간 부분에서 가장 좁은 너비를 갖는 부분이 상단의 너비 및 하단의 너비 보다 좁도록 구성된 단면을 가진다. 제1 마스크 패턴(11)의 단면은 언더컷 구조의 단면에 매칭하는 방향의 단면, 즉 도 1의 (a) 방향의 단면일 수도 있다.
일 실시예에서, 상기 제1 마스크 패턴(11)은 패턴 단면에서 측면 사이의 간격이 가장 좁은 부분의 너비가 상단의 너비 및 하단의 너비 보다 좁은 모래시계 형태의 단면을 포함할 수도 있다. 상기 모래시계 형태는 선형 또는 비선형의 단면 측면을 포함할 수도 있다. 즉, 도 7의 선형 모래시계 형태로 제1 마스크 패턴(11)이 제한되지 않는다.
상기 제1 마스크 패턴(11)의 단면은 도 2의 언더컷 구조에 대응한 단면 부분을 일부 영역으로서 포함한다. 즉, 각 제1 마스크 패턴(11)의 단면 전체 영역은 도 2의 언더컷 구조에 대응하는 일부 영역 및 나머지 영역으로 이루어진다. 예를 들어, 모래시계의 중간 부분과 같이, 중간 부분의 일 측 지점과 타 측 지점이 언더컷 구조의 상단에 대응할 수도 있다.
단계(S110)에서 제1 마스크 패턴(11)을 형성하기 위해, 기판(10) 상에 형성된 패턴은 습식 식각 공정을 통해 처리될 수도 있다. 예를 들어, 마스크 층이 건식 식각 공정을 통해 패터닝되어 패턴이 형성된 이후 해당 패턴에 습식 식각 공정이 적용될 수도 있다.
상기 단계(S120)에서 절연층(20)은 다양한 증착 공정을 통해 형성된다.
단계(S120)에서 절연층(20)은 기판(10)에서 제1 마스크 패턴(11)에 의해 덮여지지 않고 노출된 나머지 표면 및 제1 마스크 패턴(11) 상에 형성된다. 절연층(20)의 두께는 트렌치(30)의 깊이를 정의한다.
일 실시예에서, 절연층(20)은 제1 마스크 패턴의 단면에서 상단과 하단 사이에서 가장 좁은 너비의 지점의 높이 보다 두꺼운 두께로 형성될 수도 있다. 단 절연층(20)은 제1 마스크 패턴(11)의 단면 높이 보다 얇은 두께를 가진다.
그러면, 반도체 소자(1)의 전위 밀도 감소 성능은 제1 마스크 패턴의 단면에서 가장 좁은 너비 및 그 너비의 양 끝단 지점의 높이에 의해 결정된다. 가장 좁은 너비의 지점의 높이는 기판(10)으로부터의 단면 높이이다.
다른 일 실시예에서, 절연층(20)은 제1 마스크 패턴의 단면에서 제1 마스크 패턴의 단면에서 상단과 하단 사이에서 가장 좁은 너비의 지점의 높이 이하의 두께로 형성될 수도 있다. 그러면, 반도체 소자(1)의 전위 밀도 감소 성능은 절연층(20)에 의해 형성된 측벽(31)(즉, P1, P3의 위치) 및 절연층(20)에 의해 형성된 측벽(32)의 상단 지점(즉, P2, P4의 위치) 및 측벽(31, 32) 상단 지점(P1, P2) 사이의 단면 너비에 의해 결정된다.
일 실시예에서, 상기 기판(10) 상의 제1 마스크 패턴(11)과 절연층(20)의 구조체에서 상기 제1 마스크 패턴을 제거하여 언더컷 구조의 트렌치(30)를 형성하는 단계(S130)는: 절연층(20) 표면 상의 제1 마스크 패턴(11)의 일부를 식각하는 단계; 및 절연층(20)으로 둘러쌓인 제1 마스크 패턴(11)의 다른 일부를 식각하는 단계를 포함할 수도 있다.
제1 마스크 패턴(11)이 제거되면 언더컷 구조의 트렌치(30)가 형성된다(S130).
절연층(20) 및 제1 마스크 패턴(11)의 구조체에서 제1 마스크 패턴(11)이 제거되면, 제 마스크 패턴(11)이 차지하던 공간은 일 단이 기판(10)으로 차단된 개구(aperture)로 대체된다. 이 개구가 언더컷 구조의 트렌치(30)로서 사용된다.
언더컷 구조의 트렌치(30)에 대해서는 도 1 내지 도 4를 참조하여 전술하였는 바 자세한 설명은 생략한다.
헤테로층(40)은 에피택시(epitaxy) 성장 방식으로 트렌치(30)에서 형성된다(S140). 상부층 성장을 위해 형성할 헤테로층(40)은 하부층의 고결정을 따라 성장된다(S140).
도 8에 도시된 바와 같이, 단계(S150)에서 상기 상부층 또는 상부 구조물(50)은 트렌치(30) 내부에 형성된 헤테로층(40) 중 노출된 상부면의 영역과 접촉하도록 형성될 수도 있다.
도 7 및 도 8에서 헤테로층(40)이 노출되는 상부면의 단면 너비는 단계(S110)에서 패턴의 측면을 식각하는 공정의 진행 시간에 기초하여 결정될 수도 있다.
일 실시예에서, 상기 패턴의 단면에서 가장 좁은 너비의 값은 패턴의 측면을 식각하는 공정 시간에 기초하여 결정될 수도 있다.
도 9는, 본 출원의 일 실시예에 따른, 패턴의 측면을 습식 식각 공정하는 진행 시간 변화에 따른 패턴의 가장 좁은 단면 너비의 변화를 도시한 도면이다.
도 9를 참조하면, 습식 식각 공정이 오래 적용될수록 상기 패턴에서 가장 좁은 너비의 값은 점점 줄어든다. 상대적으로 짧은 시간 동안 패턴을 습식 식각 공정하면 상부층 또는 상부 구조물(50)과 접촉할 헤테로층(40)이 노출되는 상부면의 영역을 증가시킬 수도 있다. 반면, 상대적으로 긴 시간 동안 패턴을 습식 식각 공정하면 상부층 또는 상부 구조물(50)과 접촉할 헤테로층(40)이 노출되는 상부면의 영역을 감소시킬 수도 있다.
도 10은, 본 출원의 다른 일 측면에 따른, 언더컷 구조의 트렌치(30)를 포함한 반도체 소자(1)를 제조하는 방법의 개략적인 흐름도이다.
도 10의 제조 방법은 도 7의 제조 방법과 유사하므로, 차이점을 위주로 서술한다.
도 10을 참조하면, 상기 언더컷 구조의 트렌치(30)를 포함한 반도체 소자(1)의 제조 방법은: 제1 물질로 이루어진 기판(10) 상에 마스크 층을 형성하는 단계(S201); 상기 마스크 층을 패터닝해 제2 마스크 패턴(12)을 형성하는 단계(S210); 제2 마스크 패턴(12)이 형성된 기판(10)에서 노출된 다른 표면 상에 절연층(20)을 형성하는 단계(S220); 상기 기판(10)상의 제2 마스크 패턴(12)과 절연층(20)의 구조체에서 상기 제2 마스크 패턴(12)을 제거하여 언더컷 구조의 트렌치(30)를 형성하는 단계(S230); 및 트렌치(30) 내부에 헤테로층(40)을 형성하는 단계(S240)를 포함한다. 또한, 상기 제조 방법은: 헤테로층(40) 상에 상부층 또는 상부 구조물(50)을 형성하는 단계(S250)를 더 포함할 수도 있다.
단계(S201, S210, S20, S230, S240, S250)는 단계(S101, S110, S120, S130, S140, S150)과 유사하므로, 자세한 설명은 생략한다.
상기 제2 마스크 패턴(12)은 단면 상단의 너비가 단면 하단의 너비 보다 좁도록 구성된 단면을 가진다. 즉, 제2 마스크 패턴(12)은 단면 상단의 너비가 가장 좁은 단면 너비를 가진다.
일 실시예에서, 상기 제2 마스크 패턴(12)은 삼각형의 단면을 포함할 수도 있다. 제2 마스크 패턴(12)은 단면 상단의 너비의 값이 0으로서 항상 단면 하단의 너비 보다 작은 구조로 구성될 수도 있다. 이 경우, 상기 제2 마스크 패턴(12)은 3차원 삼각 뿔 구조로 구성된다. 상기 단면 삼각형은 선형 또는 비선형의 단면 측면을 포함할 수도 있다. 즉, 도 10의 선형 삼각형으로 제2 마스크 패턴(12)이 제한되지 않는다.
상기 제2 마스크 패턴(12)의 단면은 도 2의 언더컷 구조에 대응한 단면 부분을 일부 영역으로서 포함하나, 그 비중은 제1 마스크 패턴 보다 더 크다. 예를 들어, 제1 마스크 패턴(11)의 단면에서 도 2의 언더컷 구조에 대응한 단면 부분은 50%일 수도 있다. 반면, 제2 마스크 패턴(12)의 단면에서 도 2의 언더컷 구조에 대응한 단면 부분은 50% 초과 (예컨대, 80 내지 90%)일 수도 있다. 즉, 제1 마스크 패턴21의 단면 전체 영역은 도 2의 언더컷 구조와 실질적으로 동일하거나 또는 유사한 면적을 가질 수도 있다.
일 실시예에서, 상기 제2 마스크 패턴(12)은 단계(S101)에서 형성된 패턴의 적어도 일 측면을 식각하여 형성될 수도 있다.
이러한 제2 마스크 패턴(12)을 사용할 경우, 절연층(20)을 형성하는 것(S220)은 전술한 제1 마스크 패턴(11_을 사용하는 실시예들 중 제1 마스크 패턴(11)의 단면에서 제1 마스크 패턴(11)의 단면에서 상단과 하단 사이에서 가장 좁은 너비의 지점의 높이 이하의 두께로 절연층(20)을 형성하는 것과 유사하다. 도 10에 도시된 바와 같이, 절연층(20)은 제2 마스크 패턴(12)의 상단 지점 보다 낮은 두께로 형성된다.
이어서, 절연층(20)의 표면 상에 노출된 제2 마스크 패턴(12)의 상단 부분이 식각되고 절연층(20)에 둘러쌓인 내부 부분도 식각된다.
도 11은, 본 출원의 일 실시예에 따른, 제2 마스크 패턴을 형성하기 위한 식각 공정의 진행 시간을 설명하는 도면이다.
도 11을 참조하면, 제2 마스크 패턴(12)은 단계(S101)에서 형성된 패턴을 상대적으로 긴 시간 동안 패터닝해 형성할 수도 있다 ㄴ210. 예를 들어, 도 11에 도시된 바와 같이 제1 마스크 패턴(11)을 형성하기 위한 공정 시간 보다 더 긴 시간 동안 패턴의 양 측면을 식각하여 형성될 수도 있다.
이와 같이 언더컷 구조의 트렌치(30)를 포함한 반도체 소자(1)는, ART에서 상부 상부층 또는 상부 구조물(50)에 영향을 미치는 전위를 충분히 억제할 수 없는, 낮은 두께(즉, 낮은 트렌치(30) 깊이)로 제작하여도 상부 상부층 또는 상부 구조물(50)에 영향을 미치는 전위의 밀도를 감소시킬 수 있다.
특히, 동일한 상단부의 너비 길이를 기준으로, 낮은 두께 구조 하에서도 높은 측면비를 달성할 수 있다. 종래의 ART 기술은 동일한 상단부의 너비 길이를 기준으로 낮은 두께 구조 하에서 높은 측면비를 달성할 수 없다.
구체적으로, 종래의 ART 기술은 절연층(20)의 일정 부분을 직접 식각하여 트렌치(30)를 형성하였다. 이러한 식각 공정을 이용한 트렌치(30) 형성 공정은 수십nm 또는 200nm 미만의 낮은 두께로 높은 측면비의 트렌치(30)를 제조하는데 상대적으로 어려운 문제점이 있다. 식각 공정의 한계로 인해 ART 기술이 적용된 반도체 소자는 최소의 두께로서 300nm이상의 두께를 갖는 절연층을 포함하는 것이 일반적이었다. 그리고 이 두께를 갖는 절연층에 형성되는 트렌치는 최소의 너비로서 대략 200nm의 너비를 갖는 것이 일반적이었다.
그러나, 본 출원의 실시예들에 따르면, 절연층(20)의 두께, 마스크 패턴(11)의 너비를 조절하는 것으로 트렌치(30)의 내부 공간을 보다 쉽게 축소할 수 있어, 시드층(40)의 크기를 보다 손쉽게 소형화할 수 있다. 예를 들어, 언더컷 구조의 트렌치(30)를 갖는 반도체 소자(1)는 80nm 내지 120nm, 90nm 내지 110nm(예컨대, 대략 100nm)의 두께로 형성된 절연층(20)을 포함할 수도 있다. 동시에, 상기 언더컷 구조의 트렌치(30)는 50nm 내지 70nm, 55nm 내지 65nm(예컨대, 대략 60nm)의 하단 너비로 형성될 수도 있다. 그러면, 상기 상기 언더컷 구조의 트렌치(30)를 갖는 반도체 소자(1)는 상기 트렌치(30)의 하단 너비의 값 또는 그 보다 작은 값을 갖는 너비로 형성되는 헤테로층(40)을 포함할 수도 있다.
이와 같이 상기 언더컷 구조의 트렌치(30)를 갖는 반도체 소자(1)는 상대적으로 낮은 두께이면서 높은 측면비의 트렌치(30)를 포함할 수 있어, 헤테로층(40) 내부의 전위 밀도가 대폭 감소시킬 수 있다.
본 출원의 언더컷 구조는 식각 과정에서 발생 가능한 언더컷 현상의 결과물 단면과 명백히 구별된다. 전술한 바와 같이, 본 출원의 언더컷 구조는 헤테로층의 전위 밀도를 감소시키기 위한 ART의 값을 갖도록 의도적으로 형성된 단면 구조이다. 반면, 식각 과정에서 발생 가능한 언더컷 현상의 결과물은 단순 건식 식각 공정으로 인해 기울기를 갖는 측벽이 형성되는, 의도치 않는 결과물에 불과하다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
1: 반도체 소자
10: 기판
20: 절연층
30: 트렌치
31, 32: 측벽
40: 헤테로층

Claims (22)

  1. 반도체 소자를 제조하는 방법에 있어서,
    제1 물질로 이루어진 기판 상에 마스크 층을 형성하는 단계;
    상기 마스크 층을 패터닝해 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴이 형성된 기판에서 노출된 다른 표면 상에 절연층을 형성하는 단계;
    상기 기판 상의 마스크 패턴과 절연층의 구조체에서 상기 마스크 패턴을 제거하여 트렌치를 형성하는 단계; 및
    상기 트렌치 내부에 제2 물질로 이루어진 헤테로층을 형성하는 단계를 포함하되,
    상기 마스크 패턴을 형성하는 단계는, 상기 마스크 패턴의 단면에서 중간 부분이 상단 부분 및 하단 부분보다 좁아지는 모래시계 형상을 형성하도록, 상기 마스크 패턴의 중간 부분에서의 양 측면을 식각하여 형성되며,
    상기 마스크 패턴은, 상기 절연층에 의해 형성되는 트렌치의 단면에서 상단과 하단 사이에서 가장 좁은 너비가 하단의 너비 보다 더 좁은, 언더컷 구조의 트렌치를 형성하도록 구성된 단면을 갖는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 절연층은 상기 마스크 패턴의 기판으로부터의 단면 높이보다 얇은 두께로 형성되는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 마스크 층은 상기 제1 물질 및 제2 물질과 상이한 제3 물질로 이루어지는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 마스크 패턴을 형성하는 단계는,
    일 방향으로 연장된 라인 패턴을 형성하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 마스크 패턴을 형성하는 단계는,
    일 방향으로 나란히 배열된 복수의 고립 패턴을 형성하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 마스크 패턴의 단면에서 상기 중간 부분의 너비의 값은 식각 공정의 진행 시간에 기초하여 결정되는 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 절연층은 90nm 내지 110nm의 두께로 형성되는 것을 특징으로 하는 방법.
  8. 제1항에 있어서,
    상기 마스크 패턴의 하단은 55nm 내지 65nm의 너비로 형성되는 것을 특징으로 하는 방법.


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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120261828A1 (en) * 2011-04-15 2012-10-18 International Business Machines Corporation Interconnect structure and method for fabricating on-chip interconnect structures by image reversal
JP2020046496A (ja) 2018-09-18 2020-03-26 キオクシア株式会社 パターン形成方法および半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03175629A (ja) * 1989-12-04 1991-07-30 Sony Corp 半導体装置の製造方法
KR100510455B1 (ko) * 1998-02-12 2005-10-24 삼성전자주식회사 고립패턴형성용마스크패턴과그제조방법및그를이용한고립패턴형성방법
KR20090053033A (ko) * 2007-11-22 2009-05-27 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8785907B2 (en) * 2012-12-20 2014-07-22 Intel Corporation Epitaxial film growth on patterned substrate
KR102245485B1 (ko) * 2013-09-04 2021-04-29 인텔 코포레이션 선택적 에피택시 동안 측벽 결함을 방지하는 방법 및 구조
KR20150037408A (ko) 2013-09-30 2015-04-08 주식회사 엘지화학 저온 첨가제가 함유된 음극 형성용 조성물, 이를 사용하여 제조된 전기화학소자
US10453943B2 (en) * 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120261828A1 (en) * 2011-04-15 2012-10-18 International Business Machines Corporation Interconnect structure and method for fabricating on-chip interconnect structures by image reversal
JP2020046496A (ja) 2018-09-18 2020-03-26 キオクシア株式会社 パターン形成方法および半導体装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Chao-Wei Hsu et al., "Nano epitaxial growth of GaAs on Si (001)", Appl. Phys. Lett., Vol.99, 133115(2011.09.30.) 1부.*

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