KR102643129B1 - 해상도 증진 화소회로 및 이를 포함하는 마이크로 디스플레이 장치, 그의 화소회로 구동방법 - Google Patents

해상도 증진 화소회로 및 이를 포함하는 마이크로 디스플레이 장치, 그의 화소회로 구동방법 Download PDF

Info

Publication number
KR102643129B1
KR102643129B1 KR1020220056858A KR20220056858A KR102643129B1 KR 102643129 B1 KR102643129 B1 KR 102643129B1 KR 1020220056858 A KR1020220056858 A KR 1020220056858A KR 20220056858 A KR20220056858 A KR 20220056858A KR 102643129 B1 KR102643129 B1 KR 102643129B1
Authority
KR
South Korea
Prior art keywords
pixel
sub
circuit
pixel circuit
output current
Prior art date
Application number
KR1020220056858A
Other languages
English (en)
Other versions
KR20230157178A (ko
Inventor
정민수
김보은
Original Assignee
주식회사 라온텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 라온텍 filed Critical 주식회사 라온텍
Priority to KR1020220056858A priority Critical patent/KR102643129B1/ko
Publication of KR20230157178A publication Critical patent/KR20230157178A/ko
Application granted granted Critical
Publication of KR102643129B1 publication Critical patent/KR102643129B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2074—Display of intermediate tones using sub-pixels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명에 따른 화소회로는 구동 회로로부터 공급된 전압을 저장하는 복수의 메인 화소회로, 및 상기 복수의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 서브 화소회로를 포함한다. 본 발명에 따른 해상도 증진 화소회로 및 이를 포함하는 마이크로 디스플레이 장치, 그의 화소회로 구동방법에 의하면, 구동회로의 개수를 일정 비율로 줄여 일정 공간에 종래 기술보다 높은 집적도로 디스플레이 화소수를 구현함으로써 디스플레이 장치의 집적도를 증가시킬 수 있고, 입력 비디오 해상도를 내장된 제안된 해상도 배가 장치를 이용하여 추가의 장치 없이 해상도를 향상시킬 수 있으며, 낮은 해상도의 구동 회로를 이용하여 높은 해상도를 갖는 마이크로 디스플레이 장치를 구현할 수 있게 된다.

Description

해상도 증진 화소회로 및 이를 포함하는 마이크로 디스플레이 장치, 그의 화소회로 구동방법{RESOLUTION ENHANCEMENT PIXEL CIRCUIT AND MICRO-DISPLAY DEVICE INCLUDING THE SAME, AND PIXEL CIRCUIT DRIVING METHOD}
본 발명은 OLED, QD Display, LED, micro-OLED, micro-LED 등과 같은 발광 소자를 이용하는 화소회로 및 이를 포함하는 마이크로 디스플레이 장치, 그리고, 그의 화소회로 구동방법에 관한 것이다
일반적으로, 디스플레이 장치는 전기적 및 광학적 특성을 이용하여 영상을 디스플레이 패널에 표시하는 장치로, 액정 표시 디스플레이(LCD: Liquid Crystal Display), 유기 발광 다이오드(OLED: Organic Light Emitting Diodes) 디스플레이 등을 포함한다. 이러한 디스플레이 장치는 다수의 화소(Pixel)가 행/열의 2차원 매트릭스 형태로 배치된 구조를 갖는다.
도 1은 종래의 디스플레이 장치의 화소 구동방식을 설명하기 위한 도면이다. 도 1을 참조하면, 디스플레이 장치는 C×R의 해상도를 구현하기 위해서 일반적으로 열 라인(Column Line)과 행 라인(Row Line)을 교차하여 화소회로에 원하는 데이터(data)를 저장하고 화소회로를 통해서 화소를 구동하는 방식이다. C×R의 해상도를 구현하기 위해서는 C개의 컬럼(Column) 구동 선 및 구동 회로, R개의 로우(row) 구동 선 및 구동 회로, C×R개의 화소회로로 구성되어야 한다.
이때, 해상도를 올리기 위해서는 C와 R에 해당하는 값을 원하는 해상도만큼 올려야 한다. 즉 화소의 구동선과 구동 회로의 복잡도가 증가하게 되고, 구동 화소의 크기가 일정할 경우 해상도의 증가분만큼 디스플레이 장치의 크기가 커지게 되어 있다.
도 2는 종래의 화소 구동 회로의 블록도로, 일반적인 전류구동 디스플레이 장치에 사용되는 화소의 구성을 보여준다. 종래의 화소 구동 회로는 전압 구동 픽셀(voltage-driven pixel)(10)을 이용하며, 전압 구동 픽셀(10)은 하나 또는 그 이상의 스위치(Switch)(11)와 화소 메모리(Pixel Memory)(12)를 이용하여 화소의 데이터(DATA)를 전압 형태로 저장한다. 저장된 전압 데이터(VSTG)는 전압 대 전류 변환기(V-I Converter)(20)를 통하여 전류 데이터(IPXL)로 변환되고, 전류 구동 화소 장치(Current driven display pixel)(30)에 전달되어 전류에 비례하는 빛을 출력하게 된다.
한편, 도 3은 종래 기술의 화소회로를 도시한다. 종래 기술에서는 도 3의 (a)에 도시된 바와 같이 데이터 전압을 커패시터(Capacitor)에 저장하는 방식과, 도 3의 (b)에 도시된 바와 같이 SRAM과 같은 디지털 래치(digital latch)를 사용하는 방식이 있다. 어떠한 저장 방식을 사용하든 전류로 구동하는 화소는 전압 대 전류 변환기(V-I 컨버터)를 사용해야 하는 제약이 있다. 즉, 상술한 종래 기술에서는 스위치, 메모리, V-I 컨버터로 이루어지는 화소회로가 해상도만큼 존재해야 하므로, 집적도를 향상시키기 어렵다는 문제점이 있다. 아울러, 종래 기술은 목표로 하는 해상도 구현을 위해서는 소형의 화소 구동회로를 필요로 하고, 전력 소모가 매우 크다는 문제점을 안고 있다.
본 발명은 상술한 문제점을 감안하여 안출된 것으로, 본 발명의 목적은 화소 구동에 필요한 구동계 해상도를 줄임으로써 화소회로의 크기를 줄여 초고해상도의 마이크로 디스플레이를 구현하고, 전력소모를 개선함에 있다. 또한, 본 발명의 목적은 입력 해상도를 화소에서 확장하여 초고해상도의 마이크로 디스플레이를 구현함에 있다. 또한, 본 발명의 목적은 전압 대 전류 변환기의 회로 형태와 스위치 메모리의 회로의 제약을 받지 않는 해상도 증진 화소회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 화소회로는, 구동 회로로부터 공급된 전압을 저장하는 복수의 메인 화소회로; 및 상기 복수의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 서브 화소회로;를 포함한다.
그리고, 상기 복수의 메인 화소회로는, 스위치; 상기 전압을 저장하는 메모리; 및 상기 전압을 전류로 변환하여 출력하는 V-I 컨버터;를 포함할 수 있다.
또한, 상기 서브 화소회로는 상기 스위치 및 메모리를 포함하지 않을 수 있다.
그리고, 상기 서브 화소회로는, 상기 보간에 이용되는 출력 전류를 출력하는 메인 화소회로와 동일한 개수의 V-I 컨버터를 포함할 수 있다.
또한, 상기 2개 이상의 메인 화소회로는, 상기 서브 화소회로를 중심으로 각각 좌·우 방향, 상·하 방향 또는 대각선 방향에 배치될 수 있다.
그리고, 상기 2개 이상의 메인 화소회로의 V-I 컨버터를 구성하는 MOSFET의 width 및 length는 서로 동일하고, 상기 서브 화소회로의 V-I 컨버터를 구성하는 MOSFET의 width는 상기 2개 이상의 메인 화소회로의 MOSFET의 width의 1/2배이거나, 상기 서브 화소회로의 V-I 컨버터를 구성하는 MOSFET의 length는 상기 2개 이상의 메인 화소회로의 MOSFET의 length의 2배일 수 있다.
또한, 상기 메인 화소회로 및 서브 화소회로는 N×M(단, N, M: 2 이상의 자연수)의 어레이를 구성하고, 상기 어레이는, 상기 메인 화소회로 및 서브 화소회로가 교번적으로 배치된 홀수 행과, 상기 서브 화소회로만을 포함하는 짝수 행으로 구성될 수 있다.
그리고, 상기 메인 화소회로에 저장된 전압은 상기 서브 화소회로의 V-I 컨버터의 입력으로 인가될 수 있다.
또한, 상기 서브 화소회로의 면적은 상기 메인 화소회로의 면적보다 작을 수 있다.
한편, 상기 목적을 달성하기 위한 본 발명에 따른 마이크로 디스플레이 장치는, 구동 회로로부터 공급된 전압을 저장하는 복수의 메인 화소회로; 상기 복수의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 서브 화소회로;를 포함하고, 상기 복수의 메인 화소회로 및 서브 화소회로는 N×M(단, N, M: 2 이상의 자연수)의 어레이를 구성한다.
그리고, 상기 복수의 메인 화소회로는, 스위치, 전압 데이터를 저장하는 메모리, 및 인가된 전압을 전류로 변환하여 출력하는 V-I 컨버터;를 포함하고, 상기 서브 화소회로는 상기 스위치 및 메모리를 포함하지 않으며, 상기 보간에 이용되는 출력 전류를 출력하는 메인 화소회로와 동일한 개수의 V-I 컨버터를 포함할 수 있다.
또한, 상기 2개 이상의 메인 화소회로는, 상기 서브 화소회로를 중심으로 각각 좌·우 방향, 상·하 방향 또는 대각선 방향에 배치될 수 있다.
그리고, 상기 2개 이상의 메인 화소회로의 V-I 컨버터를 구성하는 MOSFET의 width 및 length는 서로 동일하고, 상기 서브 화소회로의 V-I 컨버터를 구성하는 MOSFET의 width는 상기 2개 이상의 메인 화소회로의 MOSFET의 width의 1/2배이거나, 상기 서브 화소회로의 V-I 컨버터를 구성하는 MOSFET의 length는 상기 2개 이상의 메인 화소회로의 MOSFET의 length의 2배일 수 있다.
또한, 상기 메인 화소회로 및 서브 화소회로는 각각 R픽셀, G픽셀 및 B픽셀을 포함할 수 있다.
한편, 상기 목적을 달성하기 위한 본 발명에 따른 화소회로 구동방법은, 2개 이상의 메인 화소회로가 구동 회로로부터 공급된 전압을 저장하는 단계; 상기 2개 이상의 메인 화소회로가 상기 전압을 전류로 변환하여 출력 전류를 각각 생성하는 단계; 및 서브 화소회로가 상기 2개 이상의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 단계;를 포함한다.
그리고, 상기 서브 화소회로는, 상기 서브 화소회로를 중심으로 좌·우 방향에 배치된 2개의 메인 화소회로의 출력 전류를 보간하거나, 상기 서브 화소회로를 중심으로 상·하 방향에 배치된 2개의 메인 화소회로의 출력 전류를 보간하거나, 상기 서브 화소회로를 중심으로 대각선 방향에 배치된 2개 또는 4개의 메인 화소회로의 출력 전류를 보간하여, 화소 구동용 출력 전류를 생성할 수 있다.
또한, 상기 서브 화소회로를 중심으로 좌·우 방향, 상·하 방향 또는 대각선 방향에 배치된 2개의 메인 화소회로의 출력 전류를 보간하는 경우, 상기 서브 화소회로에서 생성되는 출력 전류는 아래의 수식을 만족할 수 있다.
Figure 112022049176870-pat00001
(여기서, IOUT: 서브 화소회로에서 출력되는 전류값, IA: 서브 화소회로의 좌측, 상측 또는 대각선 방향에 배치된 메인 화소회로의 출력 전류값, IB: 서브 화소회로의 우측, 하측 또는 대각선 방향에 배치된 메인 화소회로의 출력 전류값)
그리고, 상기 서브 화소회로를 중심으로 대각선 방향에 배치된 4개의 메인 화소회로의 출력 전류를 보간하는 경우, 상기 서브 화소회로에서 출력되는 전류는 아래의 수식을 만족할 수 있다.
Figure 112022049176870-pat00002
(여기서, IOUT: 서브 화소회로에서 출력되는 전류값, IA 내지 ID: 서브 화소회로의 대각선 방향에 배치된 4개의 메인 화소회로의 출력 전류값)
본 발명에 따른 해상도 증진 화소회로 및 이를 포함하는 마이크로 디스플레이 장치, 그의 화소회로 구동방법에 의하면, 구동회로의 개수를 일정 비율로 줄여 일정 공간에 종래 기술보다 높은 집적도로 디스플레이 화소수를 구현함으로써 디스플레이 장치의 집적도를 증가시킬 수 있고, 입력 비디오 해상도를 내장된 제안된 해상도 배가 장치를 이용하여 추가의 장치 없이 해상도를 향상시킬 수 있으며, 낮은 해상도의 구동 회로를 이용하여 높은 해상도를 갖는 마이크로 디스플레이 장치를 구현할 수 있게 된다.
도 1은 종래의 디스플레이 장치의 화소 구동방식을 설명하기 위한 도면이다.
도 2는 종래의 화소회로의 블록도이다.
도 3은 종래의 화소회로의 다양한 실시예를 도시한다.
도 4는 종래의 화소회로의 개념도이다.
도 5는 종래의 화소회로의 상세 회로도이다.
도 6a는 본 발명에 따른 화소회로의 상세 회로도이다.
도 6b 및 6c는 본 발명에 따른 화소 어레이의 구동 개념도이다.
도 7a는 본 발명에 따른 화소 어레이 구동회로의 제1 실시예를 도시한다.
도 7b는 제1 실시예에 따른 화소 어레이 구동회로의 출력전류값을 도시한다.
도 8a는 본 발명에 따른 화소 어레이 구동회로의 제2 실시예를 도시한다.
도 8b는 제2 실시예에 따른 화소 어레이 구동회로의 출력전류값을 도시한다.
도 9a는 본 발명에 따른 화소 어레이 구동회로의 제3 실시예를 도시한다.
도 9b는 제3 실시예에 따른 화소 어레이 구동회로의 출력전류값을 도시한다.
도 10a은 본 발명에 따른 마이크로 디스플레이 장치의 화소 어레이를 도시한다.
도 10b는 본 발명에 따른 마이크로 디스플레이 장치의 화소 어레이의 전류 출력값을 도시한다.
도 11은 본 발명에 따른 화소회로를 적용한 마이크로 디스플레이 장치의 개념도이다.
도 12는 본 발명에 따른 화소회로를 적용한 마이크로 디스플레이 장치의 회로도의 실시예이다.
도 13은 본 발명에 따른 화소 어레이를 포함하는 수퍼 픽셀 어레이 구성을 나타내는 도면이다.
도 14는 도 13의 수퍼 픽셀 어레이를 포함하는 회로도를 도시한다.
도 15는 본 발명에 따른 화소 해상도 변환을 예시하는 도면이다.
도 16는 본 발명에 따른 화소회로 구동방법을 나타내는 흐름도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세하게 설명하도록 한다. 먼저, 본 발명의 이해를 돕기 위하여 종래의 화소 어레이 구동회로에 대해 먼저 설명하기로 한다.
도 4는 종래의 화소회로의 개념도이고, 도 5는 종래의 화소회로의 상세 회로도이다.
도 4에 도시된 바와 같이, 종래의 화소회로는 각각의 화소 구동을 위하여 하나 이상의 스위치(S), 하나 이상의 메모리(M) 및 하나 이상의 V-I 컨버터(V-I)를 내장한다. 도 4에서는 각각 1개의 스위치(S), 1개의 메모리(M) 및 1개의 V-I 컨버터(V-I)를 포함하는 것으로 도시되었으나, 이는 예시에 불과하고, 더 많은 개수의 스위치(S), 메모리(M) 및/또는 V-I 컨버터(V-I)를 포함할 수 있다. 즉, 종래의 화소 구동회로는 스위치(S), 메모리(M) 및/또는 V-I 컨버터(V-I)로 이루어지는 화소 회로가 해상도만큼 존재해야 한다.
다시, 도 5를 참조하면, N번째 화소(Pixel N), N+1번째 화소(Pixel N+1) 및 N+2번째 화소(Pixel N+1)는 모두 스위치(S), 메모리(M) 및/또는 V-I 컨버터(V-I)를 포함한다. 각 화소는 스위치(S)가 PMOS 소자(MSWN, MSWN+1, MSWN+2)로 구현되었고, 메모리(M)는 커패시터(CSN, CSN+1, CSN+2)로 구현되었으며, V-I 컨버터(V-I)는 PMOS 소자(MDN, MDN+1, MDN+2)로 구현되었고, 각 소자의 연결관계는 도 5에 도시된 바와 같다. 다만, 도 5의 회로도는 어디까지나 일 실시예에 불과하고, 이와 다른 구성의 회로로 구현될 수도 있고, 다른 소자로 변경될 수도 있다.
도 4 및 5에 도시된 바와 같이, 종래에는 모든 화소회로가 하나 이상의 스위치(S), 하나 이상의 메모리(M) 및 하나 이상의 V-I 컨버터(V-I)를 필수적으로 내장해야 했다. 또한, 도 4에서는 설명의 편의를 위해 4×4의 화소를 갖는 어레이로 도시되었으나, 일반적으로 디스플레이 장치는 높은 해상도를 구현하기 위하여 훨씬 많은 수의 화소로 구현되며, 이에 따라 화소의 구동선과 구동 회로의 복잡도가 증가하게 되었다.
디스플레이 장치의 집적도를 높이기 위해서는 화소 구동회로의 면적을 줄여야 하는데, 종래의 화소회로는 필수적으로 내장되어야 하는 소자, 즉, 메모리(M), 스위치(S) 및 V-I 컨버터(V-I)가 차지하는 기본 면적이 있기 때문에 디스플레이 장치의 집적도를 향상시키는 데 어려움이 있었다.
도 6a는 본 발명에 따른 화소회로의 상세 회로도이다. 본 발명에 따른 화소회로는 메인 화소회로와 서브 화소회로로 구성된다. 도 6에서는 제1 메인 화소회로(MP1), 제2 메인 화소회로(MP2) 및 제1 서브 화소회로(SP1)를 포함하는 것으로 도시되어 있다.
제1 메인 화소회로(MP1)와 제2 메인 화소회로(MP2)는 구동 회로로부터 전압을 공급받는다. 제1 메인 화소회로(MP1)와 제2 메인 화소회로(MP2)는 각각 스위치(MSWN, MSWN+2), 메모리(CSN, CSN+2) 및 V-I 컨버터(MDN, MDN+2)를 포함한다. 메모리(CSN, CSN+2)는 구동 회로로부터 공급된 전압 데이터를 저장하고, V-I 컨버터(MDN, MDN+2)는 공급된 전압을 전류로 변환하여 출력 전류(IOUTN, IOUTN+2)를 생성한다.
이에 반해, 제1 메인 화소회로(MP1)와 제2 메인 화소회로(MP2) 사이에 배치되는 제1 서브 화소회로(SP1)는 스위치와 메모리를 포함하지 않으며, 상기 제1 메인 화소회로(MP1)와 제2 메인 화소회로(MP2)의 출력 전류(IOUTN, IOUTN+2)를 보간하는 V-I 컨버터(MDN+1)만을 구비한다. 제1 서브 화소회로(SP1)의 V-I 컨버터(MDN+1)는 2개 이상의 MOSFET 소자(예: PMOS, NMOS)로 구성될 수 있지만, 이에 한정되지 않는다.
제1 서브 화소회로(SP1)의 V-I 컨버터(MDN+1)는, 제1 메인 화소회로(MP1)의 V-I 컨버터(MDN)의 출력 전류(IOUTN)와 제2 메인 화소회로(MP2)의 V-I 컨버터(MDN+2)의 출력 전류(IOUTN+2)를 보간(interpolation)하여 화소 구동용 출력 전류(IOUTN+1)를 생성한다.
예를 들어, 제1 서브 화소회로(SP1)의 V-I 컨버터(MDN+1)에는 제1 메인 화소회로(MP1) 및/또는 제2 메인 화소회로(MP2)에 저장된 전압이 입력값으로 인가된다.
제1 서브 화소회로(SP1)의 V-I 컨버터(MDN+1)는 제1 메인 화소회로(MP1)의 V-I 컨버터(MDN)의 출력 전류(IOUTN)의 1/2을 복사하고, 제2 메인 화소회로(MP2)의 V-I 컨버터(MDN+2)의 출력 전류(IOUTN+2)의 1/2을 복사하여 화소 구동용 출력 전류로 출력한다.
이 경우, 동일한 데이터 전압에 대하여 제1 메인 화소회로(MP1), 제2 메인 화소회로(MP2) 및 제1 서브 화소회로(SP1)에 흐르는 전류가 동일해야 한다. 따라서, 전압 대 전류 변환을 수행하는 제1 메인 화소회로(MP1)의 V-I 컨버터(MDN)와 제2 메인 화소회로(MP2)의 V-I 컨버터(MDN+2)의 width와 length는 동일한 것이 바람직하다.
반면, 제1 메인 화소회로(MP1)와 제2 메인 화소회로(MP2) 각각의 출력 전류의 1/2을 복사하는 제1 서브 화소회로(SP1)의 V-I 컨버터(MDN+1)의 width는 제1 메인 화소회로(MP1)의 V-I 컨버터(MDN)나 제2 메인 화소회로(MP2)의 V-I 컨버터(MDN+2)의 1/2배인 것이 바람직하다.
혹은, 제1 메인 화소회로(MP1)와 제2 메인 화소회로(MP2) 각각의 출력 전류의 1/2을 복사하는 제1 서브 화소회로(SP1)의 V-I 컨버터(MDN+1)의 length는 제1 메인 화소회로(MP1)의 V-I 컨버터(MDN)나 제2 메인 화소회로(MP2)의 V-I 컨버터(MDN+2)의 2배인 것이 바람직하다.
더욱 구체적으로, 제1 및 제2 메인 화소회로(MP1, MP2)의 V-I 컨버터를 구성하는 MOSFET의 width 및 length는 서로 동일하고, 제1 서브 화소회로(SP1)의 V-I 컨버터를 구성하는 MOSFET의 width는, 제1 메인 화소회로(MP1, MP2)의 MOSFET의 width의 1/2배이거나, 제1 서브 화소회로(SP1)의 V-I 컨버터를 구성하는 MOSFET의 length는 제1 및 제2 메인 화소회로(MP1, MP2)의 MOSFET의 length의 2배일 수 있다.
도 6a에서는 가로로 인접한 3개의 화소회로에 대하여 설명했으나, 세로 혹은 대각선으로 이웃한 2개 화소회로에 대하여 상술한 보간법을 적용할 수 있다. 또한, 서로 이웃하지 않는 화소 회로에 대하여 상술한 보간법을 적용할 수도 있다. 나아가, 대각선으로 놓인 4개 화소회로에 대하여 상술한 보간법을 적용할 수도 있다. 즉, 본 발명의 기술적 사상은 화소의 위치, 화소의 개수 등에 전혀 제약이 없음을 이해할 수 있다.
도 6b 및 6c는 본 발명에 따른 화소 어레이의 구동 개념도이다. 도 6b에 도시된 바와 같이, 제1 메인 화소회로(MP1)은 제1 전압 구동 회로의 전압(VSTG1)이 V-I 컨버터에 의하여 픽셀 구동 전류(IDATA1)로 변환되어 전류 구동 픽셀을 동작시킨다. 또한, 제2 메인 화소회로(MP2)는 제2 전압 구동 회로의 전압(VSTG1)이 V-I 컨버터에 의하여 픽셀 구동 전류(IDATA2)로 변환되어 전류 구동 픽셀을 동작시킨다. 여기서, 제1 전압 구동 회로의 전압(VSTG1)과 제2 전압 구동 회로의 전압(VSTG1)은 동일할 수 있다. 도 6c를 참조하면, 복수의 메인 화소회로는 전압을 공급받는다. 메인 화소회로의 주변에 배치된 서브 화소회로들은 복수의 메인 화소회로들로부터 전압이별ㄱ을 받으며, 이를 위해 복수의 V-I 컨버터를 구비하게 된다.
제1 서브 화소회로(SP1)는 제1 및 제2 전압 구동 회로의 전압에 기초하여, 보간된 픽셀 구동 전류를 생성하고, 이를 이용하여 전류 구동 픽셀을 동작시킨다. 제1 서브 화소회로(SP2)는 보간에 이용되는 전압값의 개수만큼의 V-I 컨버터를 포함하 ㄹ수 있다. 도 6b에서는 제1 서브 화소회로(SP2)가 2개의 V-I 컨버터를 포함하며, 제1 V-I 컨버터는 제1 전압 구동 회로의 전압(VSTG1)을 인가받아 제1 메인 화소회로(MP1)의 픽셀 구동 전류(IDATA1)의 0.5를 복사하고, 제2 V-I 컨버터는 제2 전압 구동 회로의 전압(VSTG2)을 인가받아 제2 메인 화소회로(MP2)의 픽셀 구동 전류(IDATA2)의 0.5를 복사한다. 복사된 각각의 픽셀 구동 전류가 더해진 전류를 이용하여 전류 구동 픽셀이 동작하게 된다.
도 7a는 본 발명에 따른 화소 어레이 구동회로의 제1 실시예를 도시하며, 도 7b는 제1 실시예에 따른 화소 어레이 구동회로의 출력전류값을 도시한다.
도 7a에 도시된 바와 같이, 본 발명에 따른 화소 어레이 구동회로는 전압 데이터 구동되는 메인 화소회로(MP)와 서브 화소회로(SP)를 포함한다. 도 7a에서는 메인 화소회로(MP)를 실선으로, 서브 화소회로(SP)를 점선으로 표현하여 서로를 구분했다. 메인 화소회로(MP)는 상술한 바와 마찬가지로 디스플레이 장치의 화소 어레이 구동장치에 의하여 메모리(M)에 구동 전압을 저장한다. 저장된 구동 전압을 이용하여, 2개 이상의 메인 화소회로(MP)는 각각 출력 전류를 내보낸다.
한편, 2개 이상의 메인 화소회로(MP)에 저장된 전압은 서브 화소회로(SP)의 V-I 컨버터의 입력으로 인가되고, 이를 이용하여 서브 화소회로(SP)는 2개 이상의 메인 화소회로(MP)의 출력 전류를 보간하여, 화소 구동용 출력 전류를 생성하게 된다.
도 7a에 도시된 바와 같이, 메인 화소회로(MP) 및 서브 화소회로(SP)는 N×M(단, N, M: 2 이상의 자연수)의 어레이를 구성할 수 있고, 메인 화소회로(MP)는 서브 화소회로(SP)를 중심으로 각각 좌·우 방향, 상·하 방향 또는 대각선 방향에 배치될 수 있다. 한편, 화소 어레이는, 메인 화소회로(MP) 및 서브 화소회로(SP)가 교번적으로 배치된 홀수 행(M×N, M: 홀수, N: 자연수)과, 서브 화소회로(SP)만을 포함하는 짝수 행(M×N, M: 짝수, N: 자연수)으로 구성될 수 있다. 반대로, 메인 화소회로(MP) 및 서브 화소회로(SP)가 교번적으로 배치된 짝수 행(M×N, M: 짝수, N: 자연수)과, 서브 화소회로(SP)만을 포함하는 홀수 행(M×N, M: 홀수, N: 자연수)으로 구성될 수도 있다
도 7a를 참조하면, 서브 화소회로(SP(1×2), SP(3×2))는 해당 서브 화소회로를 중심으로 좌·우 방향에 배치된 2개의 메인 화소회로(MP(1×1)·MP(1×3), MP(3×1)·MP(3×3)의 출력 전류를 보간하여, 화소 구동용 출력 전류를 생성할 수 있다. 이때, 서브 화소회로(SP(1×2), SP(3×2))는 2개의 메인 화소회로의 출력 전류를 보간하므로, 2개의 V-I 컨버터를 포함할 수 있고, 각각 2개의 메인 화소회로에 저장된 전압이 V-I 컨버터에 포함된 2개의 MOSFET에 각각 입력될 수 있다. 서브 화소회로(SP(1×2), SP(3×2))에 각각 포함된 2개의 V-I 컨버터는 좌·우로 배치되어 병렬 연결된 것으로 도시되어 있으나, 이와 달리 상·하로 배치되어 병렬 연결되어도 무방하다.
또한, 서브 화소회로(SP(2×1), SP(2×3)를 중심으로 상·하 방향에 배치된 2개의 메인 화소회로(MP(1×1)·MP(3×1), MP(1×3)·MP(3×3))의 출력 전류를 보간하여, 화소 구동용 출력 전류를 생성할 수 있다. 이때, 서브 화소회로(SP(2×1), SP(2×3))는 2개의 메인 화소회로의 출력 전류를 보간하므로, 2개의 V-I 컨버터를 포함할 수 있고, 각각 2개의 메인 화소회로에 저장된 전압이 V-I 컨버터에 포함된 2개의 MOSFET에 입력될 수 있다. 서브 화소회로(SP(2×1), SP(2×3))에 각각 포함된 2개의 V-I 컨버터는 상·하로 배치되어 병렬 연결된 것으로 도시되어 있으나, 이와 달리 좌·우로 배치되어 병렬 연결되어도 무방하다.
또한, 서브 화소회로(SP(2×2)를 중심으로 대각선 방향에 배치된 4개의 메인 화소회로(MP(1×1)·MP(1×3)·MP(3×1)·MP(3×3))의 출력 전류를 보간하여, 화소 구동용 출력 전류를 생성할 수 있다. 이때, 서브 화소회로(SP(2×2))는 4개의 메인 화소회로의 출력 전류를 보간하므로, 4개의 V-I 컨버터를 포함할 수 있고, 각각 4개의 메인 화소회로에 저장된 전압이 V-I 컨버터에 포함된 4개의 MOSFET에 각각 입력될 수 있다.
한편, 도 7b에 도시된 바와 같이, 각 메인 화소회로(MP)의 출력 전류는 공급된 전압에 의하여 결정되며, 각 서브 화소회로(SP)의 출력 전류는 보간의 대상이 되는 출력 전류에 의하여 결정된다.
구체적으로, 서브 화소회로를 중심으로 좌·우 방향, 상·하 방향 또는 대각선 방향에 배치된 2개의 메인 화소회로의 출력 전류를 보간하는 경우, 상기 서브 화소회로에서 생성되는 출력 전류는 아래의 수학식1을 만족한다. 서브 화소회로(SP(1×2), SP(2×1), SP(2×3), SP(3×2))의 출력 전류값이 이에 해당한다.
Figure 112022049176870-pat00003
(여기서, IOUT: 서브 화소회로에서 출력되는 전류값, IA: 서브 화소회로의 좌측, 상측 또는 대각선 방향에 배치된 메인 화소회로의 출력 전류값, IB: 서브 화소회로의 우측, 하측 또는 대각선 방향에 배치된 메인 화소회로의 출력 전류값)
한편, 서브 화소회로를 중심으로 대각선 방향에 배치된 4개의 메인 화소회로의 출력 전류를 보간하는 경우, 서브 화소회로에서 출력되는 전류는 아래의 수학식2를 만족한다. 서브 화소회로(SP(2×2))의 출력 전류값이 이에 해당한다.
Figure 112022049176870-pat00004
(여기서, IOUT: 서브 화소회로에서 출력되는 전류값, IA 내지 ID: 서브 화소회로의 대각선 방향에 배치된 4개의 메인 화소회로의 출력 전류값)
도 8a는 본 발명에 따른 화소 어레이 구동회로의 제2 실시예를 도시하며, 도 8b는 제2 실시예에 따른 화소 어레이 구동회로의 출력전류값을 도시한다. 이하에서는 위의 제1 실시예와 중복되는 설명은 생략하기로 한다.
제1 실시예와 달리, 도 8a에 도시된 제2 실시예의 서브 화소회로 중 대각선에만 메인 화소회로를 포함하는 서브 화소회로(SP(2×2))는 대각선에 배치된 메인 화소회로 중 일부의 출력 전류만을 보간한다. 제2 실시예에서 서브 화소회로(SP(2×2))는 좌측상단의 메인 화소회로(MP(1×1))와 우측하단의 메인 화소회로(MP(3×3))의 출력 전류를 보간한다. 따라서, 좌측상단의 메인 화소회로(MP(1×1))와 우측하단의 메인 화소회로(MP(3×3))에 저장된 전압은, 서브 화소회로(SP(2×2))의 V-I 컨버터의 입력으로 인가되고, 이를 이용하여 서브 화소회로(SP(2×2))는 좌측상단의 메인 화소회로(MP(1×1))와 우측하단의 메인 화소회로(MP(3×3))의 출력 전류를 보간하여, 화소 구동용 출력 전류를 생성하게 된다.
나머지 서브 화소회로는 상술한 바와 같이, 서브 화소회로(SP)를 중심으로 각각 좌·우 방향, 상·하 방향에 배치된 메인 화소회로(MP)의 출력 전류를 보간하여, 화소 구동용 출력전류를 생성한다.
따라서, 도 8b에 도시된 바와 같이, 서브 화소회로(SP(2×2))는 좌측상단의 메인 화소회로(MP(1×1))의 출력 전류값과 우측하단의 메인 화소회로(MP(3×3))의 출력 전류값을 더한 값의 1/2의 출력 전류를 생성한다.
도 9a는 본 발명에 따른 화소 어레이 구동회로의 제3 실시예를 도시하며, 도 9b는 제3 실시예에 따른 화소 어레이 구동회로의 출력전류값을 도시한다. 이하에서는 위의 제1 실시예 또는 제2 실시예와 중복되는 설명은 생략하기로 한다.
도 9a에 도시된 제3 실시예의 서브 화소회로 중 대각선에만 메인 화소회로를 포함하는 서브 화소회로(SP(2×2)는 대각선에 배치된 메인 화소회로 중 일부의 출력 전류만을 보간한다. 제3 실시예에서 서브 화소회로(SP(2×2))는 우측상단의 메인 화소회로(MP(1×3))와 좌측하단의 메인 화소회로(MP(3×1))의 출력 전류를 보간한다. 따라서, 우측상단의 메인 화소회로(MP(1×3))와 좌측하단의 메인 화소회로(MP(3×1))에 저장된 전압은, 서브 화소회로(SP(2×2))의 V-I 컨버터의 입력으로 인가되고, 이를 이용하여 서브 화소회로(SP(2×2))는 우측상단의 메인 화소회로(MP(1×3)) 및 좌측하단의 메인 화소회로(MP(3×1))의 출력 전류를 보간하여, 화소 구동용 출력 전류를 생성하게 된다.
나머지 서브 화소회로는 상술한 바와 같이, 서브 화소회로(SP)를 중심으로 각각 좌·우 방향, 상·하 방향에 배치된 메인 화소회로(MP)의 출력 전류를 보간하여, 화소 구동용 출력전류를 생성한다.
따라서, 도 9b에 도시된 바와 같이, 서브 화소회로(SP(2×2))는 우측상단의 메인 화소회로(MP(1×3))의 출력 전류값과 좌측하단의 메인 화소회로(MP(1×3))의 출력 전류값을 더한 값의 1/2의 출력 전류를 생성한다.
상술한 바와 같이, 메인 화소회로에 저장된 전압은 서브 화소회로의 V-I 컨버터의 입력으로 들어가게 되고, 이를 이용하여, 서브 화소회로는 V-I 컨버터의 전압 대 출력전류 이득을 조정하여 메인 화소회로와의 위치에 따라 평균값의 출력 전류를 생성하게 된다.
여기서, 평균값의 출력은 일반적인 경우의 예이며, 디스플레이 장치의 특성에 따라 V-I 컨버터의 전압 대 출력전류 이득을 조절함으로써 서브 화소회로의 출력 전류값을 조절할 수 있다. 본 발명에 있어서, 1개의 메인 화소회로는 3개의 서브 화소회로를 생성시킬 수 있다. 이를 통해 총 화소수는 4배로 증가하게 된다. 각 화소의 이미지는 평균화된 이미지 형태로 해상도를 증가시킬 수 있게 된다.
종래의 화소 어레이 구동회로와 비교하면, 종래의 경우 C×R의 비디오 해상도를 구현하기 위하여, C×R개의 구동 화소회로가 필요하며, 각각의 화소회로는 위에서 설명한 바와 같이 스위치, 메모리 및 V-I 컨버터를 포함한다. 이는 C×R개의 스위치, C×R개의 메모리 및 C×R개의 V-I 컨버터를 필요로 함을 의미한다.
이에 반해, 본 발명에 따르면, (C/2)×(R/2)개의 스위치, (C/2)×(R/2)개의 메모리 및 C×R개의 V-I 컨버터만을 필요로 하므로, 종래 기술에 비하여 스위치와 메모리의 개수가 1/4로 줄어들게 된다. 디스플레이 장치의 집적도를 높이기 위해서는 화소회로의 면적을 줄여야 한다. 본 발명은 종래 기술에 비하여 상당한 면적 감소 효과를 도모할 수 있기 때문에 디스플레이 장치의 집적도 향상에 기여할 수 있다. 예컨대, 스위치와 메모리의 면적이 전체 화소회로 면적의 2/3를 차지하고, V-I 컨버터가 전체 화소회로 면적의 1/3을 차지하는 경우에는, 본 발명을 이용하여 디스플레이 장치의 면적을 {(2/3)×(1/4)+1/3}=0.5배로 감소시킬 수 있다. 상기 서브 화소회로의 면적은 상기 메인 화소회로의 면적보다 작을 수 있다.
이를 통해, 동일한 면적 대비 기존 C×R의 해상도를 3×(C×R) 또는 4×(C×R)의 해상도로 높일 수 있게 된다.
다만, 다른 실시예에서는, 서브 화소회로는 균일한 특성을 도모하는 차원에서, 메인 화소회로와 동일한 구성으로 구현하되, V-I 컨버터만 동작시키는 방식으로 사용할 수도 있다.
도 10a은 본 발명에 따른 마이크로 디스플레이 장치의 화소 어레이를 도시하고, 도 10b는 본 발명에 따른 마이크로 디스플레이 장치의 화소 어레이의 전류 출력값을 도시한다.
본 발명에 따른 마이크로 디스플레이 장치는 복수의 메인 화소회로 및 서브 화소회로로 이루어진 N×M(단, N, M: 2 이상의 자연수)의 어레이를 포함한다. 메인 화소회로 및 서브 화소회로는 각각 R픽셀, G픽셀 및 B픽셀을 포함한다.
디스플레이 장치의 색상을 유지하기 위해 공간적으로 이웃하지 않는 동일한 속성(색상)의 R픽셀, G픽셀 및 B픽셀 사이에 위에서 설명한 전류 보간법이 적용되어야 한다. 그러나, 동일한 속성(색상)의 R픽셀, G픽셀 및 B픽셀이 서로 이웃하지 않더라도, 이를 포함하는 화소회로는 서로 이웃하도록 레이아웃이 구성될 수 있을 것이다.
복수의 메인 화소회로의 R픽셀, G픽셀 및 B픽셀은 구동 회로로부터 공급된 전압을 저장하고, 복수의 메인 화소회로의 R픽셀, G픽셀 및 B픽셀 각각의 대응되는 출력 전류를 보간하여, 서브 화소회로의 R픽셀, G픽셀 및 B픽셀은 각각 화소 구동용 출력 전류를 생성한다. 여기서 "대응되는 출력 전류"란 R픽셀, G픽셀 및 B픽셀과 같은 픽셀 속성(예: 색상)으로 대응됨을 의미한다. 다시 말해, 서브 화소회로의 R픽셀은 복수의 메인 화소회로의 R픽셀의 출력 전류를 보간하여 화소 구동용 출력 전류를 출력하고, 서브 화소회로의 G픽셀은 복수의 메인 화소회로의 G픽셀의 출력 전류를 보간하여 화소 구동용 출력 전류를 출력하고, 서브 화소회로의 B픽셀은 복수의 메인 화소회로의 B픽셀의 출력 전류를 보간하여 화소 구동용 출력 전류를 출력한다.
복수의 메인 화소회로의 R픽셀, G픽셀 및 B픽셀 각각은, 스위치, 전압 데이터를 저장하는 메모리, 및 인가된 전압을 전류로 변환하여 출력하는 V-I 컨버터를 포함한다.
반면, 서브 화소회로의 R픽셀, G픽셀 및 B픽셀 각각은 스위치 및 메모리를 포함하지 않으며, 보간에 이용되는 출력 전류를 출력하는 메인 화소회로의 R픽셀, G픽셀 및 B픽셀과 동일한 개수의 V-I 컨버터를 포함한다. 2개 이상의 메인 화소회로는, 서브 화소회로를 중심으로 각각 좌·우 방향, 상·하 방향 또는 대각선 방향에 배치될 수 있다.
상기 2개 이상의 메인 화소회로의 V-I 컨버터를 구성하는 MOSFET의 width 및 length는 서로 동일하고, 상기 서브 화소회로의 V-I 컨버터를 구성하는 MOSFET의 width는 상기 2개 이상의 메인 화소회로의 MOSFET의 width의 1/2배이거나, 상기 서브 화소회로의 V-I 컨버터를 구성하는 MOSFET의 length는 상기 2개 이상의 메인 화소회로의 MOSFET의 length의 2배일 수 있다.
도 10b는 본 발명에 따른 마이크로 디스플레이 장치의 화소 어레이의 전류 출력값을 도시한다. 도 10a는 도 8b와 마찬가지로, 중심에 위치한 서브 화소회로가 대각선에 위치한 좌측상단의 메인 화소회로와 우측하단의 메인 화소회로의 출력 전류값을 보간하므로, 중심에 위치한 서브 화소회로의 R픽셀, G픽셀 및 B픽셀에서 출력되는 출력 전류값은, 좌측상단의 메인 화소회로의 R/G/B 픽셀과 우측하단의 메인 화소회로의 R/G/B 픽셀의 출력 전류값의 평균값을 갖는다.
도 11은 본 발명에 따른 화소회로를 적용한 마이크로 디스플레이 장치의 개념도이다. 도 11을 참조하면, 본 발명에 따른 마이크로 디스플레이 장치는 영상 입력부, 화소 보상 선처리기, 해상도 변환기, 화소 구동 회로, 및 화소 어레이를 포함할 수 있다.
영상 입력부는 화면 상에 표시하고자 하는 미리 정해진 비디오 또는 영상을 입력 받을 수 있다. 예컨대, 입력된 영상은 C×R의 해상도를 갖는 영상일 수 있다.
화소 보상 선처리기는 위에서 설명한 전류 보간법 구동에 따른 이미지 화질의 저하를 개선하기 위하여 전류 보간법 특성을 반영한 선처리를 수행한다.
본 발명에 의하면, 화소 구동에 필요한 구동계 해상도를 줄임으로써 화소 회로의 크기를 줄여 초고해상도의 마이크로 디스플레이를 구현할 수 있고, 화소 구동 회로의 해상도를 줄임으로써 전력소모를 개선하며, 구동 화소의 면적을 최소화하고, 전력소모를 줄여, 마이크로 디스플레이 기판의 면적과 전력소모를 줄여 실제 장치의 성능과 전력소모를 향상시킬 수 있게 된다.
도 12는 본 발명에 따른 화소회로를 적용한 마이크로 디스플레이 장치의 회로도의 실시예이다. 도 12에 도시되 바와 같이, 본 발명에 따른 화소회로를 적용한 마이크로 디스플레이 장치는 (C/2)개의 컬럼 구동 회로와 (R/2)개의 로우 구동 회로 및 (C/2)×(R/2)개의 화소회로를 이용하여 C×R의 해상도를 구현할 수 있게 된다. 이와 같이, 모든 메인 화소회로가 주변에 배치된 서브 화소회로의 출력 전력 설정에 영향을 주는 것으로 구성할 수도 있다. 도 12에 도시된 구동 회로를 이용할 경우 (제1 그룹)의 전극 개수와 (제1+제2 그룹)의 전극 개수의 비를 1:4로 할 수 있으며, 컬럼 구동 회로, 로우 구동 회로 및 화소 회로의 개수는 (제1 그룹)의 전극 개수와 (제1+제2 그룹)의 전극 개수의 비로 결정될 수 있다.
도 13은 본 발명에 따른 화소 어레이를 포함하는 수퍼 픽셀 어레이(super pixel array) 구성을 나타내는 도면이고, 도 14는 도 13의 수퍼 픽셀 어레이를 포함하는 회로도를 도시한다. 도 13과 같이 각각의 수퍼 픽셀을 구분하여 제1 수퍼 픽셀의 메인 화소회로가 제2 수퍼 픽셀의 서브 화소회로에는 영향을 주지 않도록 구성될 수도 있다.
모든 메인 화소회로가 주변에 배치된 서브 화소회로의 출력 전력 설정에 영향을 주는 경우에는 1개의 메인 화소회로가 3개의 서브 화소회로를 만들어내는 화소 증가 효과를 도모한다. 그리고, 도 13과 같은 수퍼 픽셀 어레이로 구현하는 경우에는 4개의 메인 화소회로가 5개의 서브 화소회로를 생성하므로 9/4배의 화소 증가 효과를 도모한다.
도 15는 본 발명에 따른 화소 해상도 변환을 예시하는 도면이다. 도 15의 (a)는 6.3um 간격을 갖도록 설계된 화소 구동회로를 3.15um의 간격을 갖는 화소 전극에 연결함으로써 4배의 해상도 증가가 실현된 것을 도시한다. 마찬가지로, 도 15의 (b)와 같이 구성하는 경우, 9/4배의 해상도 증가를 실현할 수 있다.
도 16은 본 발명에 따른 화소회로 구동방법을 나타내는 흐름도이다.
먼저, 2개 이상의 메인 화소회로가 구동 회로로부터 공급된 전압을 저장한다(S210). 이를 위해, 2개 이상의 메인 화소회로는 메모리를 포함한다.
이후, 2개 이상의 메인 화소회로가 상기 전압을 전류로 변환하여 출력 전류를 각각 생성한다(S220). 이를 위해, 2개 이상의 메인 화소회로는 V-I 컨버터를 포함하며, 이는 MOSFET(예: PMOS, NMOS)를 구비할 수 있다.
마지막으로, 서브 화소회로는, 상기 2개 이상의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성한다(S230). 서브 화소회로는 구동 회로로부터 공급받지 않으며, 이를 저장하지 않으므로, 별도의 메모리를 구비하지 않는다. 다만, 서브 화소회로는, 서브 화소회로를 중심으로 좌·우 방향에 배치된 2개의 메인 화소회로의 출력 전류를 보간하거나, 서브 화소회로를 중심으로 상·하 방향에 배치된 2개의 메인 화소회로의 출력 전류를 보간하거나, 서브 화소회로를 중심으로 대각선 방향에 배치된 2개 또는 4개의 메인 화소회로의 출력 전류를 보간하여, 화소 구동용 출력 전류를 생성하므로, 이를 위한 V-I 컨버터를 포함할 수 있다. V-I 컨버터는 2개 이상의 MOSFET을 구비할 수 있으나, 이에 한정되지 않는다.
본 발명에 따른 화소회로 구동방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 기록 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
MP: 메인 픽셀회로
SP: 서브 픽셀회로

Claims (18)

  1. 구동 회로로부터 공급된 전압을 저장하는 복수의 메인 화소회로; 및
    상기 복수의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 서브 화소회로;를 포함하고,
    상기 복수의 메인 화소회로는,
    스위치;
    상기 전압을 저장하는 메모리; 및
    상기 전압을 전류로 변환하여 출력하는 V-I 컨버터;를 포함하며,
    상기 서브 화소회로는 상기 스위치 및 메모리를 포함하지 않는, 화소회로.
  2. 삭제
  3. 삭제
  4. 구동 회로로부터 공급된 전압을 저장하는 복수의 메인 화소회로; 및
    상기 복수의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 서브 화소회로;를 포함하고,
    상기 서브 화소회로는,
    상기 보간에 이용되는 출력 전류를 출력하는 메인 화소회로와 동일한 개수의 V-I 컨버터를 포함하는, 화소회로.
  5. 구동 회로로부터 공급된 전압을 저장하는 복수의 메인 화소회로; 및
    상기 복수의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 서브 화소회로;를 포함하고,
    상기 복수의 메인 화소회로는, 상기 서브 화소회로를 중심으로 각각 좌·우 방향, 상·하 방향 또는 대각선 방향에 배치되는, 화소회로.
  6. 구동 회로로부터 공급된 전압을 저장하는 복수의 메인 화소회로; 및
    상기 복수의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 서브 화소회로;를 포함하고,
    상기 복수의 메인 화소회로의 V-I 컨버터를 구성하는 MOSFET의 width 및 length는 서로 동일하고,
    상기 서브 화소회로의 V-I 컨버터를 구성하는 MOSFET의 width는 상기 복수의 메인 화소회로의 MOSFET의 width의 1/2배이거나, 상기 서브 화소회로의 V-I 컨버터를 구성하는 MOSFET의 length는 상기 복수의 메인 화소회로의 MOSFET의 length의 2배인, 화소회로.
  7. 구동 회로로부터 공급된 전압을 저장하는 복수의 메인 화소회로; 및
    상기 복수의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 서브 화소회로;를 포함하고,
    상기 메인 화소회로 및 서브 화소회로는 N×M(단, N, M: 2 이상의 자연수)의 어레이를 구성하고,
    상기 어레이는, 상기 메인 화소회로 및 서브 화소회로가 교번적으로 배치된 홀수 행과, 상기 서브 화소회로만을 포함하는 짝수 행으로 구성되는, 화소회로.
  8. 구동 회로로부터 공급된 전압을 저장하는 복수의 메인 화소회로; 및
    상기 복수의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 서브 화소회로;를 포함하고,
    상기 메인 화소회로에 저장된 전압은 상기 서브 화소회로의 V-I 컨버터의 입력으로 인가되는, 화소회로.
  9. 구동 회로로부터 공급된 전압을 저장하는 복수의 메인 화소회로; 및
    상기 복수의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 서브 화소회로;를 포함하고,
    상기 서브 화소회로의 면적은 상기 메인 화소회로의 면적보다 작은, 화소회로.
  10. 구동 회로로부터 공급된 전압을 저장하는 복수의 메인 화소회로;
    상기 복수의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 서브 화소회로;를 포함하고,
    상기 복수의 메인 화소회로 및 서브 화소회로는 N×M(단, N, M: 2 이상의 자연수)의 어레이를 구성하고,
    상기 복수의 메인 화소회로는, 스위치, 전압 데이터를 저장하는 메모리, 및 인가된 전압을 전류로 변환하여 출력하는 V-I 컨버터;를 포함하고,
    상기 서브 화소회로는 상기 스위치 및 메모리를 포함하지 않으며, 상기 보간에 이용되는 출력 전류를 출력하는 메인 화소회로와 동일한 개수의 V-I 컨버터를 포함하는 마이크로 디스플레이 장치.
  11. 삭제
  12. 구동 회로로부터 공급된 전압을 저장하는 복수의 메인 화소회로;
    상기 복수의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 서브 화소회로;를 포함하고,
    상기 복수의 메인 화소회로 및 서브 화소회로는 N×M(단, N, M: 2 이상의 자연수)의 어레이를 구성하고,
    상기 복수의 메인 화소회로는, 상기 서브 화소회로를 중심으로 각각 좌·우 방향, 상·하 방향 또는 대각선 방향에 배치되는, 마이크로 디스플레이 장치.
  13. 구동 회로로부터 공급된 전압을 저장하는 복수의 메인 화소회로;
    상기 복수의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 서브 화소회로;를 포함하고,
    상기 복수의 메인 화소회로 및 서브 화소회로는 N×M(단, N, M: 2 이상의 자연수)의 어레이를 구성하고,
    상기 복수의 메인 화소회로의 V-I 컨버터를 구성하는 MOSFET의 width 및 length는 서로 동일하고,
    상기 서브 화소회로의 V-I 컨버터를 구성하는 MOSFET의 width는 상기 복수의 메인 화소회로의 MOSFET의 width의 1/2배이거나, 상기 서브 화소회로의 V-I 컨버터를 구성하는 MOSFET의 length는 상기 복수의 메인 화소회로의 MOSFET의 length의 2배인, 마이크로 디스플레이 장치.
  14. 제10항, 제12항 및 제13항 중 어느 한 항에 있어서,
    상기 메인 화소회로 및 서브 화소회로는 각각 R픽셀, G픽셀 및 B픽셀을 포함하는, 마이크로 디스플레이 장치.
  15. 2개 이상의 메인 화소회로가 구동 회로로부터 공급된 전압을 저장하는 단계;
    상기 2개 이상의 메인 화소회로가 상기 전압을 전류로 변환하여 출력 전류를 각각 생성하는 단계; 및
    서브 화소회로가 상기 2개 이상의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 단계;를 포함하고,
    상기 서브 화소회로는,
    상기 서브 화소회로를 중심으로 좌·우 방향에 배치된 2개의 메인 화소회로의 출력 전류를 보간하거나,
    상기 서브 화소회로를 중심으로 상·하 방향에 배치된 2개의 메인 화소회로의 출력 전류를 보간하거나,
    상기 서브 화소회로를 중심으로 대각선 방향에 배치된 2개 또는 4개의 메인 화소회로의 출력 전류를 보간하여, 화소 구동용 출력 전류를 생성하는, 화소회로 구동방법.
  16. 삭제
  17. 2개 이상의 메인 화소회로가 구동 회로로부터 공급된 전압을 저장하는 단계;
    상기 2개 이상의 메인 화소회로가 상기 전압을 전류로 변환하여 출력 전류를 각각 생성하는 단계; 및
    서브 화소회로가 상기 2개 이상의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 단계;를 포함하고,
    상기 서브 화소회로를 중심으로 좌·우 방향, 상·하 방향 또는 대각선 방향에 배치된 2개의 메인 화소회로의 출력 전류를 보간하는 경우, 상기 서브 화소회로에서 생성되는 출력 전류는 아래의 수식을 만족하는, 화소회로 구동방법.
    Figure 112023104168942-pat00005

    (여기서, IOUT: 서브 화소회로에서 출력되는 전류값, IA: 서브 화소회로의 좌측, 상측 또는 대각선 방향에 배치된 메인 화소회로의 출력 전류값, IB: 서브 화소회로의 우측, 하측 또는 대각선 방향에 배치된 메인 화소회로의 출력 전류값)
  18. 2개 이상의 메인 화소회로가 구동 회로로부터 공급된 전압을 저장하는 단계;
    상기 2개 이상의 메인 화소회로가 상기 전압을 전류로 변환하여 출력 전류를 각각 생성하는 단계; 및
    서브 화소회로가 상기 2개 이상의 메인 화소회로 각각의 출력 전류를 보간하여 화소 구동용 출력 전류를 생성하는 단계;를 포함하고,
    상기 서브 화소회로를 중심으로 대각선 방향에 배치된 4개의 메인 화소회로의 출력 전류를 보간하는 경우, 상기 서브 화소회로에서 출력되는 전류는 아래의 수식을 만족하는, 화소회로 구동방법.
    Figure 112023104168942-pat00006

    (여기서, IOUT: 서브 화소회로에서 출력되는 전류값, IA 내지 ID: 서브 화소회로의 대각선 방향에 배치된 4개의 메인 화소회로의 출력 전류값)
KR1020220056858A 2022-05-09 2022-05-09 해상도 증진 화소회로 및 이를 포함하는 마이크로 디스플레이 장치, 그의 화소회로 구동방법 KR102643129B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220056858A KR102643129B1 (ko) 2022-05-09 2022-05-09 해상도 증진 화소회로 및 이를 포함하는 마이크로 디스플레이 장치, 그의 화소회로 구동방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220056858A KR102643129B1 (ko) 2022-05-09 2022-05-09 해상도 증진 화소회로 및 이를 포함하는 마이크로 디스플레이 장치, 그의 화소회로 구동방법

Publications (2)

Publication Number Publication Date
KR20230157178A KR20230157178A (ko) 2023-11-16
KR102643129B1 true KR102643129B1 (ko) 2024-03-05

Family

ID=88964912

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220056858A KR102643129B1 (ko) 2022-05-09 2022-05-09 해상도 증진 화소회로 및 이를 포함하는 마이크로 디스플레이 장치, 그의 화소회로 구동방법

Country Status (1)

Country Link
KR (1) KR102643129B1 (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5122131B2 (ja) * 2003-04-25 2013-01-16 統寶光電股▲ふん▼有限公司 アクティブマトリクスディスプレイパネルを駆動する方法および装置
KR102160815B1 (ko) * 2014-09-01 2020-09-29 엘지디스플레이 주식회사 표시장치
KR102605174B1 (ko) * 2016-12-19 2023-11-22 엘지디스플레이 주식회사 발광 다이오드 디스플레이 장치
KR102696840B1 (ko) * 2019-12-27 2024-08-19 엘지디스플레이 주식회사 발광 표시 장치 및 그 센싱 방법

Also Published As

Publication number Publication date
KR20230157178A (ko) 2023-11-16

Similar Documents

Publication Publication Date Title
JP4191931B2 (ja) 表示装置
JP6899625B2 (ja) 表示装置
US6911784B2 (en) Display apparatus
JP4684046B2 (ja) 表示装置
JP5495510B2 (ja) 表示装置及びそれを用いた電子機器
CN109961736B (zh) 一种数字驱动像素电路及其驱动方法和显示装置
US6894671B2 (en) Display apparatus including optical modulation element
JP5631391B2 (ja) 表示装置
US8305325B2 (en) Color display apparatus and active matrix apparatus
KR100618509B1 (ko) 표시 장치용 구동 회로
US20130063499A1 (en) Display device, driving method of display device, and electronic apparatus
KR20020034851A (ko) 액정표시장치, ｅｌ표시장치 및 그 구동방법 및 부화소의표시패턴 평가방법
US8605080B2 (en) Organic electroluminescent display device and method of driving the same
CN109739461A (zh) 触控显示面板的驱动方法及可读性存储介质
US20200365070A1 (en) Display device and method of driving the same
JP2013186294A (ja) 表示装置及び電子機器
KR20170002837A (ko) 표시 패널 및 그를 가지는 표시 장치
JP4904550B2 (ja) 表示装置およびその駆動方法
JP2016099468A (ja) 表示装置および表示方法
CN114743493B (zh) 一种显示面板和显示装置
KR102643129B1 (ko) 해상도 증진 화소회로 및 이를 포함하는 마이크로 디스플레이 장치, 그의 화소회로 구동방법
JP2008015070A (ja) カラー表示装置
KR20240095824A (ko) 시분할에 의한 전류보간을 이용하는 화소회로 및 이를 포함하는 마이크로 디스플레이 장치, 그의 화소회로 구동방법
JP2007010811A (ja) 表示装置及び表示パネル
JP4019321B2 (ja) 電流生成供給回路

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant