KR102637420B1 - 계측에 사용하기 위한 개선된 자체 모아레 격자 설계 - Google Patents

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Abstract

계측에 사용하기 위한 격자가 제공되며, 이 격자는 피치(P)를 갖는 복수의 유닛들을 포함하는 주기적 구조물을 포함하고, 복수의 유닛들 중 적어도 하나의 유닛은 피치(P)보다 작은 제1 서브 피치(P1)를 갖는 적어도 제1 주기적 서브 구조물, 및 적어도 하나의 유닛 내에서 측면을 따라 배열되고 제1 주기적 서브 구조물로부터 분리되며 피치(P)보다 작고 제1 서브 피치(P1)와 상이한 제2 서브 피치(P2)를 갖는 적어도 제2 주기적 서브 구조물을 포함하고, P1 및 P2는 적어도 하나의 모아레 피치(Pm = P1·P2/(P2 - P1))를 생성하도록 선택되고, 피치(P)는 제1 서브 피치(P1)의 그리고 제2 서브 피치(P2)의 정수배이다.

Description

계측에 사용하기 위한 개선된 자체 모아레 격자 설계
2019년 3월 25일자로 출원된 “NEW APPROACH FOR SELF-MOIRE TARGET DESIGN FOR OVL MEASUREMENT”라는 제목의 미국 가특허출원 제62/823,342호를 참조하며, 그 개시 내용은 본 명세서에 참조로 포함되며 우선권이 청구된다.
본 발명의 주제와 관련된 다음 특허도 또한 참조되며, 그 개시 내용은 본 명세서에 참조로 포함된다:
각각 2016년 5월 19일 및 2017년 12월 1일자로 제출되고 본 발명과 동일한 양수인에게 양도된, 동일하게 “SELF-MOIRE TARGET DESIGN PRINCIPLES FOR MEASURING UNRESOLVED DEVICE-LIKE PITCHES”라는 제목의 미국 특허 제9,864,209호 및 제10,101,592호.
본 발명은 일반적으로 계측에 관한 것으로, 더욱 구체적으로는 계측에 사용하기 위한 격자들에 관한 것이다.
계측에 사용하기 위한 다양한 타입의 격자들이 당업계에 알려져 있다.
본 발명은 고도로 정확한 측정을 제공하기 위해 계측 타겟들에 사용하기 위한 신규하고 쉽게 프린팅가능한 격자들을 제공하고자 한다.
따라서, 본 발명의 바람직한 실시예에 따라, 계측에 사용하기 위한 격자가 제공되며, 이 격자는 피치(P)를 갖는 복수의 유닛들을 포함하는 주기적 구조물을 포함하고, 복수의 유닛들 중 적어도 하나의 유닛은 피치(P)보다 작은 제1 서브 피치(P1)를 갖는 적어도 제1 주기적 서브 구조물, 및 적어도 하나의 유닛 내에서 측면을 따라 배열되고 제1 주기적 서브 구조물로부터 분리되며 피치(P)보다 작고 제1 서브 피치(P1)와 상이한 제2 서브 피치(P2)를 갖는 적어도 제2 주기적 서브 구조물을 포함하고, P1 및 P2는 적어도 하나의 모아레() 피치(Pm = P1·P2/(P2 - P1))를 생성하도록 선택되고, 피치(P)는 제1 서브 피치(P1)의 그리고 제2 서브 피치(P2)의 정수배이다.
바람직하게, P1 및 P2는 반도체 디바이스 유사 피치들이다.
본 발명의 바람직한 실시예에 따라, P/Pm은 실질적으로 1과 동일하다.
대안적으로, P/Pm은 실질적으로 2와 동일하다.
바람직하게, P ≥ 200 nm이다. 또한 바람직하게, P1 및 P2 < 200 nm이다.
바람직하게, 제1 주기적 서브 구조물 및 제2 주기적 서브 구조물은 공통 축을 따라 놓이고, P1 및 P2는 공통 축을 따라 정의된다.
바람직하게, 반도체 디바이스의 층들 간의 오정합의 측정을 위한 계측 타겟이 또한 제공되며, 타겟은 적어도 2개의 격자들을 포함하고, 적어도 2개의 격자들 중 적어도 하나는 본 발명의 바람직한 실시예의 격자를 포함하며, 적어도 2개의 격자들은 상호 레이어드된(mutually layered) 구성으로 배열된다.
바람직하게, 적어도 2개의 격자들은 동일한 모아레 피치를 갖는다.
대안적으로, 적어도 2개의 격자들은 서로 상이한 모아레 피치들을 갖는다.
부가적으로, 본 발명의 다른 바람직한 실시예에 따라, 계측에 사용하기 위한 격자를 형성하기 위한 방법이 제공되며, 이 방법은 피치(P)를 갖는 복수의 유닛들을 포함하는 주기적 구조물을 제공하는 단계를 포함하고, 복수의 유닛들 중 적어도 하나의 유닛은 피치(P)보다 작은 제1 서브 피치(P1)를 갖는 적어도 제1 주기적 서브 구조물, 및 적어도 하나의 유닛 내에서 측면을 따라 배열되고 제1 주기적 서브 구조물로부터 분리되며 피치(P)보다 작고 제1 서브 피치(P1)와 상이한 제2 서브 피치(P2)를 갖는 적어도 제2 주기적 서브 구조물을 포함하고, P1 및 P2는 적어도 하나의 모아레 피치(Pm = P1·P2/(P2 - P1))를 생성하도록 선택되고, 피치(P)는 제1 서브 피치(P1)의 그리고 제2 서브 피치(P2)의 정수배이다.
본 발명의 방법의 바람직한 실시예에 따라, P1 및 P2는 반도체 디바이스 유사 피치들이다.
바람직하게, P/Pm은 실질적으로 1과 동일하다. 대안적으로, P/Pm은 실질적으로 2와 동일하다.
바람직하게, P ≥ 200 nm이다. 또한 바람직하게, P1 및 P2 < 200 nm이다.
바람직하게, 방법은 제1 주기적 서브 구조물 및 제2 주기적 서브 구조물은 공통 축을 따라 놓이도록 배열하는 단계를 더 포함하고, P1 및 P2는 공통 축을 따라 정의된다.
바람직하게, 방법은 반도체 디바이스의 층들 간의 오정합의 측정을 위한 계측 타겟을 형성하도록 상호 레이어드된 구성으로 적어도 2개의 격자들을 배열하는 단계를 더 포함하고, 적어도 2개의 격자들 중 적어도 하나는 본 발명의 방법에 의해 제공되는 격자를 포함한다.
바람직하게, 적어도 2개의 격자들은 동일한 모아레 피치를 갖는다.
대안적으로, 적어도 2개의 격자들은 서로 상이한 모아레 피치들을 갖는다.
본 발명은 도면들과 함께 취해진 다음의 상세한 설명으로부터 더 완전하게 이해되고 인식될 것이다:
도 1은 본 발명의 바람직한 실시예에 따라 구성되고 동작하는, 계측 측정들에 유용한 격자의 단순화된 개략적 평면도 예시이다.
도 2는 도 1에 도시된 타입의 격자의 일부를 형성하는 유닛의 단순화된 개략적 평면도 예시이다.
도 3은 본 발명의 다른 바람직한 실시예에 따라 구성되고 작동하는, 상호 레이어드(layered) 격자들을 포함하는 계측 타겟의 단순화된 개략적 측면도 예시이다.
도 4는 본 발명의 또 다른 바람직한 실시예에 따라 구성되고 작동하는, 상호 레이어드 격자들을 포함하는 계측 타겟의 단순화된 개략 측면도 예시이다.
도 5는 도 1 내지 도 4 중 임의의 도면에 도시된 타입의 격자를 사용하는 계측 방법을 설명하는 단순화된 흐름도이다.
이제 본 발명의 바람직한 실시예에 따라 구성되고 작동하는, 계측 측정에 유용한 격자의 단순화된 개략적 평면도 예시인 도 1 및 도 1에 도시된 타입의 격자의 일부를 형성하는 유닛의 단순화된 개략적 평면도 예시인 도 2가 참조된다.
도 1 및 도 2에 도시된 바와 같이, 복수의 반복 유닛들(104)에 의해 형성된 주기적 패터닝된 구조물(102)을 포함하는 격자(100)가 제공된다. 여기에서, 예로서, 격자(100)의 일부는 상호 동일한 것으로 도시된 2개의 완전한 유닛들(104)을 포함하는 것으로 도시되어 있다. 격자(100)는 그 위에 형성된 격자로부터 얻어진 측정들에 기초하여 디바이스에 관한 계측 측정들을 용이하게 하기 위하여 반도체 디바이스 상의 형성을 위해 적응되는 것이 바람직하다. 이러한 계측 측정들은 이미징 측정들, 무아레 간섭 기반 측정들, 산란계 기반 측정들, 또는 기타 타입의 측정들을 포함할 수 있다. 디바이스의 설계 규칙 피치가 통상적으로 광학 측정 툴들에 의해 분해(resolve)되지 않는 스케일이기 때문에, 그러한 측정들은 디바이스 자체에 대해 직접적으로보다는 격자(100)와 같은 구조들에 대해 수행된다는 것이 이해된다. 특히 바람직하게는, 격자(100)는 격자들의 다중 층들을 포함하는 타겟에 통합될 수 있으며, 도 3 및 도 4를 참조하여 이하에서 더 상세히 설명되는 바와 같이 반도체 디바이스의 제조에서 층들 간의 오정합(misregistration)의 측정을 위해 사용될 수 있다.
유닛들(104)은 바람직하게는 피치(P)를 갖는 주기적 구조물(102)을 형성한다. 피치(P)는 단지 예로서 미국 캘리포니아의 KLA 코포레이션으로부터 상업적으로 입수할 수 있는 Archer 제품군 툴들, 예를 들어 A700 및 ATL100과 같은 표준 광학 측정 툴들에 의해 분해될 수 있는 크기인 것이 바람직하다. 예를 들어, 피치(P)는 수백 또는 수천 나노미터 정도일 수 있다. 본 발명의 바람직한 일 실시예에 따르면, 피치(P)는 200 내지 4500 nm 범위일 수 있다. 본 발명의 다른 바람직한 실시예에 따르면, 피치(P)는 1200 내지 2500 nm 범위일 수 있다. 그러한 피치는 통상적으로 격자(100)가 형성되는 반도체 디바이스의 디바이스 설계 규칙의 피치보다 훨씬 더 크다는 것이 이해된다.
도 2에서 가장 명확하게 볼 수 있는 바와 같이, 유닛들(104) 중 적어도 하나의 유닛은 적어도 제1 주기적 서브 구조물(110) 및 이와 정렬된 적어도 제2 주기적 서브 구조물(112)을 포함한다. 여기에서, 예로서, 격자(100)의 유닛들(104) 각각은 제1 주기적 서브 구조물(110) 및 제2 주기적 서브 구조물(112)을 내부에 포함하는 것으로 도시되어 있다. 제1 및 제2 주기적 서브 구조물들(110 및 112)은 바람직하게는 실질적으로 유닛(104) 전체를 따라 조합하여 연장되도록 공통 축(114)을 따라 나란히(side-by-side) 배열되어 유닛(104)을 정의한다. 제1 및 제2 주기적 서브 구조물들(110 및 112)은 바람직하게는 상호 분리된, 비-인터레이스된(non-interlaced) 또는 중첩 구성으로 나란히 배열된다.
제1 주기적 서브 구조물(110)은 바람직하게는 제1 서브 피치(P1)를 갖고 제2 주기적 서브 구조물(112)은 바람직하게는 P1과 다른 제2 서브 피치(P2)를 갖는다. 서브 피치들(P1 및 P2)는 바람직하게는 피치(P)보다 훨씬 작고, 특히 바람직하게는 디바이스 유사 피치들이며, 이는 피치들(P1 및 P2)이 바람직하게는 격자(100)가 함께 사용되는 반도체 디바이스의 디바이스 설계 규칙 피치와 동일한 크기임을 의미한다. 예로서, P1 및 P2는 10 nm 내지 200 nm 미만일 수 있다. 위에서 설명된 바와 같이, 디바이스 설계 규칙 피치들에 대한 사이즈의 유사성으로 인해, 제1 및 제2 서브 피치들(P1 및 P2)은 그 자체로 광학 툴들에 의해 직접적으로 분해(resolve)되지 않는다. 그러나, 제1 및 제2 서브 피치들(P1 및 P2)은 바람직하게는 다음에 따라 적어도 하나의 모아레 피치(Pm)를 생성하도록 선택된다:
Pm = P1·P2/(P2 - P1) (1)
모아레 피치(Pm)는 바람직하게는 광학 툴들에 의해 측정 가능하고 분해 가능하다. 따라서, 서브 피치들(P1 및 P2)이 광학 툴들에 의해 측정 불가능하도록 너무 작음에도 불구하고, 이들 피치들은 결합되어 측정 가능하고 정보를 얻을 수 있는 신호들에 기초한 모아레 피치를 생성한다.
본 발명의 특히 바람직한 실시예에 따르면, P, P1 및 P2는 패턴(102)의 피치(P)가 식 (1)에 의해 정의된 바와 같이 패턴(102) 내에서 각각 서브 구조물들(110 및 112)의 서브 피치들(P1 및 P2)의 조합에 의해 생성된 모아레 피치(Pm)의 그리고 P1 및 P2의 정수배이도록 선택된다. 본 발명자들은 P/P1 및 P/Pm이 정수와 동일하다는 관계가 충족될 때, P/P2가 정수와 동일하다는 조건이 2개의 소실 모드일 때 패턴(102)에 의해 정의된 층 내에서 충족된다는 것을 발견하였으며, 피치들(P1 및 P2)을 갖는 제1 및 제2 서브 구조물들(110 및 112) 상의 산란에 의해 생성된다. 이러한 모드들은 패턴(102)에 의해 정의된 층 외부에서 소멸된다. 그러나, 층 내의 2개의 모드들의 진폭은 0차 전파 전기장의 진폭에 필적할 수 있어서, 패턴(102) 내의 서브 피치들(P1 및 P2)로 인해 패턴(102)에 의해 정의된 층 내의 전기장(E)이 다음에 따라 설명될 수 있다:
(2)
여기서 a1 및 b1은 각각 P1 및 P2와 연관된 진폭 계수들이다.
이에 기초하여, 제2 서브 피치(P2)를 갖는 제2 서브구조물(112)에 대하여 제1 서브 피치(P1)를 갖는 제1 서브구조물(110)에 의해 생성된 모드들의 재-산란 및 그 반대의 경우 회절 차수가 탁엣 전체에 전파되고 식 (1)에 설명된 대로 모아레 피치와 a1·b-1 및 a-1·b1에 비례하는 진폭을 갖는 '셀프(self) 모아레' 모드를 제공한다. 이 진폭은 0차 전기장의 진폭에 필적하는 크기의 차수일 수 있다. 산출된 모아레 피치는 광학 툴들에 의해 측정 가능하고 분해되어, 격자(100)의 패턴(102)을 형성하는 서브 구조물들(110 및 112)의 피치가 분해되지 않음에도 불구하고, 반도체 디바이스의 오정합과 관련된 측정들은 격자(100)를 포함하는 타겟을 사용하여 수행될 수 있다.
본 발명의 바람직한 실시예들에 따르면, 디바이스 설계 규칙 피치의 크기 정도의 디바이스 유사 피치들을 갖지만 분해되고 측정 가능한 모아레 피치를 발생시키는 디바이스 유사 피치들을 갖는 분해되지 않는 주기적 구조물들을 포함하는 격자의 제공은 매우 유리하다. 격자 서브 구조물들의 디바이스 유사 피치는 계측 측정들의 정확도 개선을 초래하고 디바이스 설계 규칙의 피치보다 훨씬 큰 크기의 피치들을 갖는 타겟들에 기초하여 얻어진 값들보다 실제 디바이스들과 더 관련이 있는 계측 측정 값들을 제공한다.
적어도 제1 및 제2 서브 구조물들(110 및 112)이 단순한 나란한 구성, 바람직하게는 동일선상 구성으로 배열될 수 있다는 것이 본 발명의 바람직한 실시예의 특별한 이점이며, 여기서 제1 및 제2 서브 구조물들(110 및 112)은 패턴(102)의 유닛(104)의 길이방향 범위를 정의하도록 상호 분리 및 비-인터레이스 또는 중첩된다. 이러한 배열은 위에서 상세히 설명된 바와 같이, 패턴(102)의 피치(P)가 서브 구조물들(110 및 112)의 제1 및 제2 서브 피치들의 정수배인 경우에 무아레 모드를 생성하기 위해 이중 산란을 겪는 소멸 모드들이 생성된다는 본 발명자들의 발견에 기초한다. 유닛(104)을 형성하기 위한 제1 및 제2 서브 구조물들(110 및 112)의 선형 배열은 쉽게 인쇄 가능하고 큰 피처 간 갭들을 포함하지 않아 더 나은 프로세스 호환성 및 정확도를 유도한다. 또한, 제1 및 제2 서브 구조물들(110 및 112) 사이에서 효율적인 재산란이 일어나서, 당업계에 공지된 종래의 광학 툴들에 의해 측정 가능한 모아레 모드가 발생한다.
피치들(P, P1 및 P2)은 도 1 및 도 2에서 축적에 따라 도시되지 않았으며 다양한 상이한 피치들의 스케일들 간에 명확하게 구별하기 위하여 매우 개략적이고 대표적인 방식으로 예시되어 있음이 이해된다.
또한, 본 발명은 본 명세서에 도시된 서브 구조물들(110 및 112)와 같은 각각의 유닛 내에 단지 2개의 서브 구조물들을 포함하는 것으로 제한되지 않는다는 것이 이해된다. 오히려, 서브구조물들 각각의 피치들이 패턴(102)의 피치가 그 내부의 주기적 서브 구조물들 각각의 서브 피치들의 정수배라는 요건을 충족하는 경우, 전체 패턴(102)의 각각의 유닛 내에 더 많은 수의 서브 구조물들이 포함될 수 있다.
바람직하게는, 격자(100)는 패턴(102)의 각각의 유닛(104)의 피치(P)를 두 부분으로 분할함으로써 설계될 수 있다. 바람직하게는, 광학적 측정들이 수행될 때 격자(100)로부터 발생하는 신호의 분석을 용이하게 하기 위해, 유닛(104)의 피치(P)는 2개의 동일한 부분으로 분할된다. 그러나 피치(P)는 격자(100)에서 수행될 특정 측정들의 특성에 따라, 같지 않을 수 있는 2개 이상의 부분들로 분할될 수 있다.
제1 및 제2 서브 구조물들(110 및 112)은 바람직하게는 피치(P)를 갖는 유닛(104)의 분할된 부분들 각각 내에 대칭적으로 각각 위치된다. 제1 서브 구조물(110)의 중심 및 제2 서브 구조물(112)의 중심은 유닛(104)에서 대칭의 제1 및 제2 중심을 형성한다. 격자(100)에 대한 광학 측정이 수행될 때 격자(100)에서 발생하는 신호의 대칭 중심이 제1 및 제2 서브 구조물들(110 및 112)의 대칭의 중심들 중 하나에 대응하도록 하기 위하여, P/Pm이 1 또는 2와 동일하게 설정되는 것이 바람직하다. 이것은 신호의 분석을 단순화하고 그 모호성을 감소시킨다. 그러나, 본 발명의 특정 실시예들에서, P/Pm은 2보다 큰 정수들과 동일할 수 있다는 것이 이해된다.
예를 들어, P1은 리소그래피 설계 규칙 피치와 동일한 90nm로 설정될 수 있다. 필요한 측정된 신호 피치는 식 (1)에 의해 주어진 모아레 피치와 동일하여, P2는 식 (1)을 재정렬하여 다음을 제공할 수 있다:
P2=Pm·P1/(Pm-P1) (3)
격자(100)의 패턴(102)의 피치는 바람직하게는 P = Pm 또는 P = 2Pm에 따라 설정된다.
격자(100)와 같은 본 발명의 격자들 중 다수의 격자는 서로에 대해 또는 다른 격자 설계들에 대해 레이어드될 수 있어, 그 제조에서 반도체 디바이스들의 다양한 층들 간의 오정합의 측정을 용이하게 하는 데 유용한 타겟들을 형성할 수 있다는 것이 이해된다.
이제 도 3을 참조하면, 본 발명의 바람직한 실시예에 따라 구성되고 동작하는 계측 타겟(300)의 예시적인 레이어드 실시예가 도시되어 있다. 도 3에 도시된 바와 같이, 레이어드 타겟(300)은 반도체 디바이스의 제1 층(302) 및 제2 층(304) 상에 형성될 수 있다. 격자(100)의 설계와 일반적으로 유사한 타입의 제1 타겟 층(310)은 바람직하게는 제1 층(302) 및 제2 타겟 층(312) 상에 형성되며, 또한 격자(100)의 설계와 일반적으로 유사한 타입이지만 제1 타겟 층(310)의 설계 파라미터들과 상이한 설계 파라미터들을 갖는 제2 타겟 층(312)은 바람직하게는 제2 층(304) 상에 형성된다.
격자(100)와 유사한 격자 설계를 각각 포함하는 격자들의 제1 및 제2 층에 의한 레이어드 타겟(300)의 형성은 단지 예시일 뿐이며, 타겟(300)은 대안적으로 격자(100)의 설계와 유사한 격자 설계를 포함하는 하나의 타겟 층 및 타겟(100)의 격자 설계와 유사하지 않은 격자 설계를 포함하는 다른 타겟 층을 포함할 수 있지만, 오히려 본 기술분야의 당업자들에게 잘 알려진 다양한 타입의 종래의 주기적 격자 설계를 포함할 수도 있다는 것이 이해된다.
제1 타겟 층(310)은 바람직하게는 피치(PL1)를 갖는 복수의 반복 유닛들(324)에 의해 형성된 주기적 패터닝된 구조물(322)을 포함한다. 여기에서, 예로서, 하나의 완전한 유닛(324)을 포함하는 타겟(300)의 일부가 도시된다. 그러나, 제1 타겟 층(310)은 5개 또는 6개의 유닛들과 같은 더 많은 수의 유닛들을 포함할 수 있다는 것이 이해된다.
유닛들(324) 중 적어도 하나의 유닛은 바람직하게는 적어도 제1 주기적 서브 구조물(330) 및 이와 정렬된 적어도 제2 주기적 서브 구조물(332)을 포함한다. 여기에서, 예로서, 유닛(324)은 내부에 제1 주기적 서브 구조물(330) 및 제2 주기적 서브 구조물(332)을 포함하는 것으로 도시되어 있다. 제1 및 제2 주기적 서브 구조물들(330 및 332)은 바람직하게는 실질적으로 유닛(324) 전체를 따라 조합하여 연장되도록 공통 축을 따라 나란히 배열되어 유닛(324)을 정의한다. 제1 및 제2 주기적 서브 구조물들(330 및 332)은 바람직하게는 상호 분리된, 비-인터레이스된(non-interlaced) 또는 중첩 구성으로 나란히 배열된다.
제1 주기적 서브 구조물(330)은 바람직하게는 제1 서브 피치(P1)를 갖고 제2 주기적 서브 구조물(332)은 바람직하게는 P1과 다른 제2 서브 피치(P2)를 갖는다. 서브 피치들(P1 및 P2)는 바람직하게는 피치(PL1)보다 훨씬 작고, 특히 바람직하게는 타겟(300)이 함께 사용되는 반도체 디바이스들의 디바이스 설계 규칙 피치와 동일한 크기의 디바이스 유사 피치들이다. 위에서 설명된 바와 같이, 디바이스 설계 규칙 피치들에 대한 사이즈의 유사성으로 인해, 제1 및 제2 서브 피치들(P1 및 P2)은 그 자체로 광학 툴들에 의해 직접적으로 분해될수 없다. 그러나, 피치(PL1) 및 제1 및 제2 피치들(P1 및 P2)은 바람직하게는 다음에 따라 패턴(322)의 적어도 하나의 제1 모아레 피치(Pm1)를 생성하도록 선택된다:
Pm1 = P1·P2/(P2 - P1) (4)
이 경우, 제1 모아레 피치(Pm1)는 예를 들어, 준법선 조명 및 약 0.7의 개구수 조건 하에서와 같은 광학 시스템에 의해 분해되지 않는 크기의 차수일 수 있다. 예를 들어, 제1 모아레 피치(Pm1)는 500 내지 600 nm 정도일 수 있다. 대안적으로, 제1 모아레 피치(Pm1)는 측정 가능한 모아레 패턴을 발생시키는 정도의 크기일 수 있다. 본 발명의 특히 바람직한 실시예에 따르면, PL1, P4 및 P2는 바람직하게는 패턴(322)의 피치(PL1)가 식 (1)에 의해 정의된 바와 같이 패턴(322) 내에서 각각 서브 구조물들(330 및 332)의 피치들(P1 및 P2)의 조합에 의해 생성된 모아레 피치(Pm1)의 그리고 P1 및 P2의 정수배이도록 선택된다.
제2 타겟 층(312)은 바람직하게는 피치(PL1)와는 상이한 피치(PL2)를 갖는 복수의 반복 유닛들(344)에 의해 형성된 주기적 패터닝된 구조물(342)을 포함하는 것이 바람직하다. 여기에서, 예로서, 하나의 완전한 유닛(344) 및 인접한 유닛(344)의 일부의 불완전한 부분을 포함하는 타겟(300)의 일부가 도시된다. 그러나, 패턴(342)은 5개 또는 6개의 유닛들과 같은 더 많은 수의 유닛들을 포함할 수 있다는 것이 이해된다.
유닛들(344) 중 적어도 하나의 유닛은 바람직하게는 적어도 제1 주기적 서브 구조물(350) 및 이와 정렬된 적어도 제2 주기적 서브 구조물(352)을 포함한다. 여기에서, 예로서, 유닛(344)은 내부에 제1 주기적 서브 구조물(350) 및 제2 주기적 서브 구조물(352)을 포함하는 것으로 도시되어 있다. 제1 및 제2 주기적 서브 구조물들(350 및 352)은 바람직하게는 실질적으로 유닛(344) 전체를 따라 조합하여 연장되도록 공통 축을 따라 나란히 배열되어 유닛(344)을 정의한다. 제1 및 제2 주기적 서브 구조물들(350 및 352)은 바람직하게는 상호 분리된, 비-인터레이스 또는 중첩 구성으로 나란히 배열된다.
제1 주기적 서브 구조물(350)은 바람직하게는 제3 서브 피치(P3)를 갖고 제2 주기적 서브 구조물(352)은 바람직하게는 P3과 다른 제4 서브 피치(P4)를 갖는다. 피치들(P3 및 P4)은 바람직하게는 피치(PL2)보다 훨씬 작고, 특히 바람직하게는 타겟(300)이 함께 사용되는 반도체 디바이스들의 디바이스 설계 규칙 피치와 동일한 크기의 디바이스 유사 피치들이다. 예로서, P1, P2, P3 및 P4는 약 30 nm의 범위에 있을 수 있다. 위에서 설명된 바와 같이, 디바이스 설계 규칙 피치들에 대한 사이즈의 유사성으로 인해, 제3 및 제4 서브 피치들(P3 및 P4)은 그 자체로 광학 툴들에 의해 직접적으로 분해(resolve)되지 않는다. 그러나, 피치(PL2) 및 제3 및 제4 피치들(P3 및 P4)은 바람직하게는 다음에 따라 패턴(342)의 적어도 하나의 제2 모아레 피치(Pm2)를 생성하도록 선택된다:
Pm2 = P3·P4/(P4 - P3) (5)
이 경우, 제2 모아레 피치(Pm2)는 제1 모아레 피치(Pm1)와 다르며, 광학 툴들에 의해 분해될 수도 있고 분해되지 않을 수도 있다. 본 발명의 특히 바람직한 실시예에 따르면, PL2, P3 및 P4는 바람직하게는 패턴(342)의 피치(PL2)가 식 (5)에 의해 정의된 바와 같이 패턴(342) 내에서 각각 서브 구조물들(350 및 352)의 피치들(P3 및 P4)의 조합에 의해 생성된 제2 모아레 피치(Pm2)의 그리고 P3 및 P4의 정수배이도록 선택된다.
제1 및 제2 타겟 층(310, 312)에 의해 생성된 회절 차수들 간의 상호작용으로 인해, 레이어드 타겟(300)의 전체 모아레 피치(PmT)는 다음과 같이 주어진다:
PmT = PL1·PL2/(PL1 - PL2) (6)
전체 모아레 피치(PmT)는 바람직하게는 광학 툴들에 의해 측정 가능하고 분해 가능하다. 따라서, 피치들(P1, P2, P3 및 P4)이 광학 툴들에 의해 측정 불가능하도록 너무 작음에도 불구하고, 이들 피치들은 결합되어 측정 가능하고 디바이스 오정합과 관련하여 정보를 얻을 수 있는 신호들에 기초한 모아레 피치를 생성한다.
본 발명의 바람직한 실시예들에 따르면, 디바이스 설계 규칙 피치의 크기 정도의 디바이스 유사 피치들을 갖지만 다양한 타겟 층들에 의해 생성된 분해되고 측정 가능한 전체 모아레 피치를 발생시키는 디바이스 유사 피치들을 갖는 분해되지 않는 주기적 구조물들을 포함하는 적어도 하나의 층을 포함한 레이어드 타겟의 제공은 매우 유리하다. 타겟 서브 구조물들의 디바이스 유사 피치는 디바이스의 제조에서 오정합의 측정의 정확도 개선을 초래하고, 디바이스 설계 규칙의 피치들보다 훨씬 큰 크기의 피치들을 갖는 타겟들에 기초하여 얻어진 값들보다 실제 디바이스들과 더 관련된 오정합 값들을 제공한다.
본 발명의 바람직한 실시예의 특별한 이점은 서브 구조물들(330 및 332 뿐만 아니라 350 및 352)이 단순한 나란한 구성, 그리고 바람직하게는 동일선상 구성으로 배열될 수 있다는 점이며, 여기서 각각의 유닛 내의 서브 구조물들은 타겟(300)의 각각의 타겟 층의 패턴들의 유닛들의 길이방향 범위를 각각 정의하기 위해 상호 분리 및 비인터레이스 또는 중첩된다. 이 배열은 쉽게 프린팅가능하고 큰 피처간 갭들을 포함하지 않아, 더 나은 프로세스 호환성 및 정확도를 초래한다. 또한, 제1 및 제2 타겟 층들(310 및 312) 사이에서 효율적인 재산란이 일어나고, 따라서 당업계에 공지된 종래의 광학 툴들에 의해 측정 가능한 측정가능 모아레 모드가 발생한다.
피치들(PL1, PL2, P1, P2, P3 및 P4)은 도 3에서 축적에 따라 도시되지 않고 그보다는 차라리 다양한 상이한 피치들의 스케일들 간에 명확하게 구별하기 위하여 매우 개략적이고 대표적인 방식으로 예시되어 있음이 이해된다.
또한, 본 발명은 제1 및 제2 층(310 및 312)과 같은 2개의 층들만을 포함하는 것으로 제한되지 않고, 타겟(300)의 설계 요건들에 따라 추가의 층들을 포함할 수 있다는 것이 이해된다.
추가로, 제1 층(310)의 서브 구조물들과 제2 층(312)의 서브 구조물들 사이에 무시할 수 있는 상호 작용이 있기 때문에, 이러한 서브 구조물들은 서로에 대해 임의의 적합한 공간 배열로 배열될 수 있으며 도 3에 예시된 바와 같이 정렬될 필요는 없다는 것이 이해된다.
레이어드 타겟(300)은 모아레 피치들이 서로 상이한 층들을 반드시 포함할 필요는 없다는 것이 이해된다. 특정 스캐터로메트리 기반 계측 시스템에서, 그 특정 양상들에서 타겟(300)과 일반적으로 유사하지만 2개 이상의 층들의 모아레 피치들이 실질적으로 동일한 레이어드 타겟을 구현하는 것이 유리할 수 있다. 추가적으로 또는 대안적으로, 층들 중 하나는 타겟 내의 다른 층의 모아레 피치와 실질적으로 동일한 피치를 갖는 종래의 주기적 타겟을 포함할 수 있다.
그러한 타겟의 예가 도 4에 도시되어 있다. 이제 도 4를 참조하면, 본 발명의 바람직한 실시예에 따라 구성되고 작동하며 산란계 기반 계측 시스템에서 특히 유용한 추가 타겟(400)이 예시되어 있다. 도 4에 도시된 바와 같이, 레이어드 타겟(400)은 반도체 디바이스의 제1 층(402) 및 제2 층(404) 상에 형성될 수 있다. 제1 층(402)은 피치(PL1)를 갖는 복수의 반복 유닛들을 포함할 수 있고, 제2 층(404)은 피치(PL2)를 갖는 복수의 반복 유닛들을 포함할 수 있다. 제1 층(402) 및 제2 층(404) 내의 반복 유닛들 각각은 제1 서브 피치(P1)를 갖는 제1 서브 구조물(410) 및 제2 서브 피치(P2)를 갖는 제2 서브 구조물(412)을 포함할 수 있다. 여기서, 예로서, 제1 및 제2 서브 구조물(410 및 412)은 제2 층(404)과 비교하여 제1 층(402)에서 서로에 대해 반전된다. 그러나 반드시 그렇지는 않다는 점이 이해된다.
동일한 서브 구조물들을 포함하는 제1 및 제2 층(402 및 404)으로 인해, 비록 서로에 대해 반대로 배열되지만, 두 층들의 모아레 피치들은 동일하여 타겟(400)을 산란계 기반 계측 시스템들에서 특히 유용하게 만든다.
이제 도 1 내지 4 중 임의의 도면의 격자들 중 적어도 하나를 포함하는 타겟을 사용하여 반도체 디바이스들의 제조에서 오정렬을 측정하기 위한 방법을 예시하는 단순화된 흐름도인 도 5를 참조한다.
도 5에 도시된 바와 같이, 반도체 디바이스들의 제조에서 오정렬을 측정하기 위한 방법(500)은 제1 단계(502)에서 시작될 수 있으며, 여기서 디바이스 유사 미분해(unresolved) 피치를 갖는 서브 피처들을 갖는 격자를 포함하는 적어도 하나의 층을 포함하는 타겟을 갖는 반도체 디바이스가 제공된다. 특히 바람직하게는, 격자 층은 피치(P)를 갖는 반복 패턴을 포함하고, 반복 패턴의 각각의 유닛은 서로 다른 디바이스 유사 피치들을 갖고 각각의 유닛을 정의하도록 나란히 상호 분리된 구성으로 배열되는 적어도 2개의 서브 구조물들을 포함한다. 바람직하게는, 적어도 2개의 서브 구조물들의 서로 다른 디바이스 유사 피치들은 광학 툴들에 의해 분해되는 모아레 피치를 생성한다.
제2 단계(504)에서 볼 수 있는 바와 같이, 타겟이 그 후 조명되어, 타겟의 서브 피처들에 의해 생성되는 분해된 모아레 피치로부터 발생하는 모아레 패턴을 드러낼 수 있다.
제3 단계(506)에서 볼 수 있는 바와 같이, 획득된 모아레 패턴은 타겟이 통합된 반도체 디바이스의 오정합에 관련된 정보를 도출하기 위하여 후속적으로 분석될 수 있다.
당업자는 본 발명이 상기에서 구체적으로 도시되고 설명된 것에 제한되지 않는다는 것을 이해할 것이다. 본 발명의 범위는 전술한 다양한 특징의 조합 및 하위 조합뿐만 아니라 이들의 변형을 모두 포함하며, 이들 모두는 선행 기술에 없다.

Claims (20)

  1. 계측에서 사용하기 위한 격자에 있어서,
    피치(P)를 갖는 복수의 유닛들을 포함하는 주기적 구조물
    을 포함하며, 상기 복수의 유닛들 중 적어도 하나의 유닛은:
    상기 피치(P)보다 작은 제1 서브 피치(P1)를 갖는 적어도 제1 주기적 서브 구조물, 및
    상기 적어도 하나의 유닛 내에서 상기 제1 주기적 서브 구조물과 나란히 배열되고, 상기 제1 주기적 서브 구조물로부터 분리되고, 상기 제1 주기적 서브 구조물과 비-인터레이스(non-interlaced)되며, 상기 피치(P)보다 작고 상기 제1 서브 피치(P1)와 상이한 제2 서브 피치(P2)를 갖는 적어도 제2 주기적 서브 구조물
    을 포함하고, P1 및 P2는 적어도 하나의 모아레() 피치(Pm = P1·P2/(P2 - P1))를 산출하도록 선택되고, 상기 피치(P)는 상기 제1 서브 피치(P1)의 그리고 상기 제2 서브 피치(P2)의 정수배이고,
    상기 피치(P)는 상기 모아레 피치(Pm)의 정수배인 것인, 계측에서 사용하기 위한 격자.
  2. 제1항에 있어서,
    P1 및 P2는 반도체 디바이스 유사 피치들인 것인, 계측에서 사용하기 위한 격자.
  3. 계측에서 사용하기 위한 격자에 있어서,
    피치(P)를 갖는 복수의 유닛들을 포함하는 주기적 구조물
    을 포함하며, 상기 복수의 유닛들 중 적어도 하나의 유닛은:
    상기 피치(P)보다 작은 제1 서브 피치(P1)를 갖는 적어도 제1 주기적 서브 구조물, 및
    상기 적어도 하나의 유닛 내에서 상기 제1 주기적 서브 구조물과 나란히 배열되고, 상기 제1 주기적 서브 구조물로부터 분리되고, 상기 제1 주기적 서브 구조물과 비-인터레이스(non-interlaced)되며, 상기 피치(P)보다 작고 상기 제1 서브 피치(P1)와 상이한 제2 서브 피치(P2)를 갖는 적어도 제2 주기적 서브 구조물
    을 포함하고, P1 및 P2는 적어도 하나의 모아레() 피치(Pm = P1·P2/(P2 - P1))를 산출하도록 선택되고, 상기 피치(P)는 상기 제1 서브 피치(P1)의 그리고 상기 제2 서브 피치(P2)의 정수배이고,
    P1 및 P2는 반도체 디바이스 유사 피치들이고,
    P/Pm은 실질적으로 1과 동일한 것인, 계측에서 사용하기 위한 격자.
  4. 계측에서 사용하기 위한 격자에 있어서,
    피치(P)를 갖는 복수의 유닛들을 포함하는 주기적 구조물
    을 포함하며, 상기 복수의 유닛들 중 적어도 하나의 유닛은:
    상기 피치(P)보다 작은 제1 서브 피치(P1)를 갖는 적어도 제1 주기적 서브 구조물, 및
    상기 적어도 하나의 유닛 내에서 상기 제1 주기적 서브 구조물과 나란히 배열되고, 상기 제1 주기적 서브 구조물로부터 분리되고, 상기 제1 주기적 서브 구조물과 비-인터레이스(non-interlaced)되며, 상기 피치(P)보다 작고 상기 제1 서브 피치(P1)와 상이한 제2 서브 피치(P2)를 갖는 적어도 제2 주기적 서브 구조물
    을 포함하고, P1 및 P2는 적어도 하나의 모아레() 피치(Pm = P1·P2/(P2 - P1))를 산출하도록 선택되고, 상기 피치(P)는 상기 제1 서브 피치(P1)의 그리고 상기 제2 서브 피치(P2)의 정수배이고,
    P1 및 P2는 반도체 디바이스 유사 피치들이고,
    P/Pm은 실질적으로 2와 동일한 것인, 계측에서 사용하기 위한 격자.
  5. 제1항에 있어서,
    P ≥ 200 nm인 것인, 계측에서 사용하기 위한 격자.
  6. 제5항에 있어서,
    P1 및 P2 < 200 nm인 것인, 계측에서 사용하기 위한 격자.
  7. 제1항에 있어서,
    상기 제1 주기적 서브 구조물 및 제2 주기적 서브 구조물은 공통 축을 따라 놓이고, P1 및 P2는 상기 공통 축을 따라 규정되는 것인, 계측에서 사용하기 위한 격자.
  8. 반도체 디바이스의 층들 간의 오정합의 측정을 위한 계측 타겟에 있어서,
    상기 타겟은 적어도 2개의 격자들을 포함하고,
    상기 적어도 2개의 격자들 중 적어도 하나는, 계측에서 사용하기 위한 격자를 포함하며,
    상기 적어도 2개의 격자들은 상호 레이어드된(mutually layered) 구성으로 배열되고,
    상기 계측에서 사용하기 위한 격자는,
    피치(P)를 갖는 복수의 유닛들을 포함하는 주기적 구조물
    을 포함하며, 상기 복수의 유닛들 중 적어도 하나의 유닛은:
    상기 피치(P)보다 작은 제1 서브 피치(P1)를 갖는 적어도 제1 주기적 서브 구조물, 및
    상기 적어도 하나의 유닛 내에서 상기 제1 주기적 서브 구조물과 나란히 배열되고, 상기 제1 주기적 서브 구조물로부터 분리되고, 상기 제1 주기적 서브 구조물과 비-인터레이스(non-interlaced)되며, 상기 피치(P)보다 작고 상기 제1 서브 피치(P1)와 상이한 제2 서브 피치(P2)를 갖는 적어도 제2 주기적 서브 구조물
    을 포함하고, P1 및 P2는 적어도 하나의 모아레() 피치(Pm = P1·P2/(P2 - P1))를 산출하도록 선택되고, 상기 피치(P)는 상기 제1 서브 피치(P1)의 그리고 상기 제2 서브 피치(P2)의 정수배인 것인, 반도체 디바이스의 층들간에 오정합의 측정을 위한 계측 타겟.
  9. 제8항에 있어서,
    상기 적어도 2개의 격자들은 동일한 모아레 피치를 갖는 것인, 반도체 디바이스의 층들간에 오정합의 측정을 위한 계측 타겟.
  10. 제8항에 있어서,
    상기 적어도 2개의 격자들은 서로 상이한 모아레 피치들을 갖는 것인, 반도체 디바이스의 층들간에 오정합의 측정을 위한 계측 타겟.
  11. 계측에서 사용하기 위한 격자를 형성하기 위한 방법에 있어서,
    피치(P)를 갖는 복수의 유닛들을 포함하는 주기적 구조물을 제공하는 단계
    를 포함하며, 상기 복수의 유닛들 중 적어도 하나의 유닛은:
    상기 피치(P)보다 작은 제1 서브 피치(P1)를 갖는 적어도 제1 주기적 서브 구조물, 및
    상기 적어도 하나의 유닛 내에서 상기 제1 주기적 서브 구조물과 나란히 배열되고, 상기 제1 주기적 서브 구조물로부터 분리되고, 상기 제1 주기적 서브 구조물과 비-인터레이스되며, 상기 피치(P)보다 작고 상기 제1 서브 피치(P1)와 상이한 제2 서브 피치(P2)를 갖는 적어도 제2 주기적 서브 구조물
    을 포함하고, P1 및 P2는 적어도 하나의 모아레 피치(Pm = P1·P2/(P2 - P1))를 산출하도록 선택되고, 상기 피치(P)는 상기 제1 서브 피치(P1)의 그리고 상기 제2 서브 피치(P2)의 정수배이고,
    상기 피치(P)는 상기 모아레 피치(Pm)의 정수배인 것인, 계측에서 사용하기 위한 격자를 형성하기 위한 방법.
  12. 제11항에 있어서,
    P1 및 P2는 반도체 디바이스 유사 피치들인 것인, 계측에서 사용하기 위한 격자를 형성하기 위한 방법.
  13. 계측에서 사용하기 위한 격자를 형성하기 위한 방법에 있어서,
    피치(P)를 갖는 복수의 유닛들을 포함하는 주기적 구조물을 제공하는 단계
    를 포함하며, 상기 복수의 유닛들 중 적어도 하나의 유닛은:
    상기 피치(P)보다 작은 제1 서브 피치(P1)를 갖는 적어도 제1 주기적 서브 구조물, 및
    상기 적어도 하나의 유닛 내에서 상기 제1 주기적 서브 구조물과 나란히 배열되고, 상기 제1 주기적 서브 구조물로부터 분리되고, 상기 제1 주기적 서브 구조물과 비-인터레이스되며, 상기 피치(P)보다 작고 상기 제1 서브 피치(P1)와 상이한 제2 서브 피치(P2)를 갖는 적어도 제2 주기적 서브 구조물
    을 포함하고, P1 및 P2는 적어도 하나의 모아레 피치(Pm = P1·P2/(P2 - P1))를 산출하도록 선택되고, 상기 피치(P)는 상기 제1 서브 피치(P1)의 그리고 상기 제2 서브 피치(P2)의 정수배이고,
    P1 및 P2는 반도체 디바이스 유사 피치들이고,
    P/Pm은 실질적으로 1과 동일한 것인, 계측에서 사용하기 위한 격자를 형성하기 위한 방법.
  14. 계측에서 사용하기 위한 격자를 형성하기 위한 방법에 있어서,
    피치(P)를 갖는 복수의 유닛들을 포함하는 주기적 구조물을 제공하는 단계
    를 포함하며, 상기 복수의 유닛들 중 적어도 하나의 유닛은:
    상기 피치(P)보다 작은 제1 서브 피치(P1)를 갖는 적어도 제1 주기적 서브 구조물, 및
    상기 적어도 하나의 유닛 내에서 상기 제1 주기적 서브 구조물과 나란히 배열되고, 상기 제1 주기적 서브 구조물로부터 분리되고, 상기 제1 주기적 서브 구조물과 비-인터레이스되며, 상기 피치(P)보다 작고 상기 제1 서브 피치(P1)와 상이한 제2 서브 피치(P2)를 갖는 적어도 제2 주기적 서브 구조물
    을 포함하고, P1 및 P2는 적어도 하나의 모아레 피치(Pm = P1·P2/(P2 - P1))를 산출하도록 선택되고, 상기 피치(P)는 상기 제1 서브 피치(P1)의 그리고 상기 제2 서브 피치(P2)의 정수배이고,
    P1 및 P2는 반도체 디바이스 유사 피치들이고,
    P/Pm은 실질적으로 2와 동일한 것인, 계측에서 사용하기 위한 격자를 형성하기 위한 방법.
  15. 제11항에 있어서,
    P ≥ 200 nm인 것인, 계측에서 사용하기 위한 격자를 형성하기 위한 방법.
  16. 제15항에 있어서,
    P1 및 P2 < 200 nm인 것인, 계측에서 사용하기 위한 격자를 형성하기 위한 방법.
  17. 제11항에 있어서,
    상기 제1 주기적 서브 구조물 및 제2 주기적 서브 구조물을 공통 축을 따라 놓이도록 배열하는 단계를 또한 포함하고, P1 및 P2는 상기 공통 축을 따라 규정되는 것인, 계측에서 사용하기 위한 격자를 형성하기 위한 방법.
  18. 계측에서 사용하기 위한 격자를 형성하기 위한 방법에 있어서,
    피치(P)를 갖는 복수의 유닛들을 포함하는 주기적 구조물을 제공하는 단계; 및
    반도체 디바이스의 층들 간의 오정합의 측정을 위한 계측 타겟을 형성하도록 상호 레이어드된 구성으로 적어도 2개의 격자들을 배열하는 단계
    를 포함하며, 상기 복수의 유닛들 중 적어도 하나의 유닛은:
    상기 피치(P)보다 작은 제1 서브 피치(P1)를 갖는 적어도 제1 주기적 서브 구조물, 및
    상기 적어도 하나의 유닛 내에서 상기 제1 주기적 서브 구조물과 나란히 배열되고, 상기 제1 주기적 서브 구조물로부터 분리되고, 상기 제1 주기적 서브 구조물과 비-인터레이스되며, 상기 피치(P)보다 작고 상기 제1 서브 피치(P1)와 상이한 제2 서브 피치(P2)를 갖는 적어도 제2 주기적 서브 구조물
    을 포함하고, P1 및 P2는 적어도 하나의 모아레 피치(Pm = P1·P2/(P2 - P1))를 산출하도록 선택되고, 상기 피치(P)는 상기 제1 서브 피치(P1)의 그리고 상기 제2 서브 피치(P2)의 정수배이고,
    상기 적어도 2개의 격자들 중 적어도 하나는, 상기 주기적 구조물을 포함하는 격자를 포함하는 것인, 계측에서 사용하기 위한 격자를 형성하기 위한 방법.
  19. 제18항에 있어서,
    상기 적어도 2개의 격자들은 동일한 모아레 피치를 갖는 것인, 계측에서 사용하기 위한 격자를 형성하기 위한 방법.
  20. 제18항에 있어서,
    상기 적어도 2개의 격자들은 서로 상이한 모아레 피치들을 갖는 것인, 계측에서 사용하기 위한 격자를 형성하기 위한 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11256177B2 (en) 2019-09-11 2022-02-22 Kla Corporation Imaging overlay targets using Moiré elements and rotational symmetry arrangements
CN112558215B (zh) * 2020-12-07 2023-01-13 北京信息科技大学 一种基于飞秒激光技术的阶跃型等栅距光栅及其制备方法
US11720031B2 (en) * 2021-06-28 2023-08-08 Kla Corporation Overlay design for electron beam and scatterometry overlay measurements
CN114670244B (zh) * 2022-03-29 2023-10-20 中国铁建重工集团股份有限公司 一种结构制造方法及装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016070886A (ja) 2014-10-01 2016-05-09 国立研究開発法人産業技術総合研究所 マルチスケール変形計測用格子パターンとその製作方法
JP2016099351A (ja) * 2014-11-17 2016-05-30 株式会社ミツトヨ 光学式エンコーダのための照明部
US20180081193A1 (en) * 2015-05-19 2018-03-22 Kla-Tencor Corporation Self-Moiré Target Design Principles for Measuring Unresolved Device-Like Pitches

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270347A (ja) * 1997-03-24 1998-10-09 Nikon Corp 位置ずれ検出方法及びその装置
US6351307B1 (en) * 1999-02-23 2002-02-26 The Regents Of The University Of California Combined dispersive/interference spectroscopy for producing a vector spectrum
US20030160163A1 (en) 2002-02-25 2003-08-28 Alan Wong Optical metrology target design for simultaneous measurement of multiple periodic structures
US7440105B2 (en) 2002-12-05 2008-10-21 Kla-Tencor Technologies Corporation Continuously varying offset mark and methods of determining overlay
JPWO2004107415A1 (ja) * 2003-05-28 2006-07-20 株式会社ニコン 位置情報計測方法及び装置、並びに露光方法及び装置
SG118283A1 (en) * 2003-06-20 2006-01-27 Asml Netherlands Bv Lithographic apparatus and device manufacturing method
JP4074867B2 (ja) * 2003-11-04 2008-04-16 エーエスエムエル ネザーランズ ビー．ブイ． 第１及び第２位置合せマークの相対位置を計測する方法及び装置
DE102005046973B4 (de) 2005-09-30 2014-01-30 Globalfoundries Inc. Struktur und Verfahren zum gleichzeitigen Bestimmen einer Überlagerungsgenauigkeit und eines Musteranordnungsfehlers
WO2007117323A2 (en) * 2005-12-15 2007-10-18 Api Nanofabrication And Research Corp Optical retarders and methods of making the same
SG153747A1 (en) 2007-12-13 2009-07-29 Asml Netherlands Bv Alignment method, alignment system and product with alignment mark
EP2458441B1 (en) 2010-11-30 2022-01-19 ASML Netherlands BV Measuring method, apparatus and substrate
US8913237B2 (en) * 2012-06-26 2014-12-16 Kla-Tencor Corporation Device-like scatterometry overlay targets
WO2014004555A1 (en) * 2012-06-26 2014-01-03 Kla-Tencor Corporation Near field metrology
WO2014062972A1 (en) 2012-10-18 2014-04-24 Kla-Tencor Corporation Symmetric target design in scatterometry overlay metrology
WO2015120070A1 (en) * 2014-02-05 2015-08-13 Kla-Tencor Corporation Grazing order metrology
JP6726110B2 (ja) * 2014-07-31 2020-07-22 イマジンオプティクス・コーポレイション 光学素子、及び回折光学素子
KR20160121206A (ko) 2015-04-10 2016-10-19 삼성전자주식회사 오버레이 에러의 검출 방법 및 이를 이용한 반도체 장치의 제조 방법
KR102311186B1 (ko) 2015-11-19 2021-10-08 삼성전자주식회사 반도체 소자의 패턴 형성 방법
WO2017100033A1 (en) * 2015-12-09 2017-06-15 3M Innovative Properties Company Optical stack
DE102016202198A1 (de) * 2016-02-12 2017-08-17 Carl Zeiss Smt Gmbh Vorrichtung zur Moiré-Vermessung eines optischen Prüflings
US10243668B2 (en) * 2016-04-27 2019-03-26 Industrial Technology Research Institute Positioning measurement device and the method thereof
CN106597675B (zh) * 2016-12-21 2019-04-05 广东顺德中山大学卡内基梅隆大学国际联合研究院 一种裸眼3d摩尔条纹消除装置及其使用方法
US10551749B2 (en) * 2017-01-04 2020-02-04 Kla-Tencor Corporation Metrology targets with supplementary structures in an intermediate layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016070886A (ja) 2014-10-01 2016-05-09 国立研究開発法人産業技術総合研究所 マルチスケール変形計測用格子パターンとその製作方法
JP2016099351A (ja) * 2014-11-17 2016-05-30 株式会社ミツトヨ 光学式エンコーダのための照明部
US20180081193A1 (en) * 2015-05-19 2018-03-22 Kla-Tencor Corporation Self-Moiré Target Design Principles for Measuring Unresolved Device-Like Pitches

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