KR102634650B1 - 엠씨유 리셋 횟수 제한 설정 회로 - Google Patents

엠씨유 리셋 횟수 제한 설정 회로 Download PDF

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조성훈
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Abstract

본 발명은 와치독에서 출력되는 리셋신호와 비교부의 결과값에 따라 엠씨유로 제어부 출력신호를 발생시키는 제어부에 의해 제어부 출력신호가 엠씨유를 리셋할 수 있는 리셋신호로서의 발생되는 횟수를 제한함으로써 엠씨유의 리셋 횟수를 제한하도록 구성됨으로써 와치독에서 발생되는 리셋신호가 곧바로 엠씨유로 과도하게 전달되어 시스템 리셋이 반복되는 과정에서 엠씨유가 손상되는 것을 방지할 수 있도록 하는 엠씨유 리셋 횟수 제한 설정 회로에 관한 것이다.
본 발명은 엠씨유(MCU)로부터 입력되는 킥신호 여부에 따라 와치독에서 엠씨유를 리셋하기 위한 리셋신호를 출력하는 와치독 회로에 있어서, 상기 리셋신호를 입력받아 엠씨유로 전달하기 위한 제어부 출력신호를 출력하는 제어부를 포함하되, 상기 제어부는 제어부 출력신호를 기설정된 리셋신호 출력가능 횟수까지 엠씨유를 리셋할 수 있는 리셋신호로서 출력하도록 제어하고, 기출력된 제어부 출력신호 횟수가 기설정된 리셋신호 출력가능 횟수에 도달한 경우 다음번의 제어부 출력신호가 엠씨유를 리셋할 수 있는 리셋신호로서 출력되는 것을 중지하도록 제어할 수 있다.

Description

엠씨유 리셋 횟수 제한 설정 회로{MCU reset count limit setting circuit}
본 발명은 엠씨유 리셋 횟수 제한 설정 회로에 관한 것으로, 보다 상세하게는 와치독에서 출력되는 리셋신호와 비교부의 결과값에 따라 엠씨유로 제어부 출력신호를 발생시키는 제어부에 의해 제어부 출력신호가 엠씨유를 리셋할 수 있는 리셋신호로서의 발생되는 횟수를 제한함으로써 엠씨유의 리셋 횟수를 제한하도록 구성됨으로써 와치독에서 발생되는 리셋신호가 곧바로 엠씨유로 과도하게 전달되어 시스템 리셋이 반복되는 과정에서 엠씨유가 손상되는 것을 방지할 수 있도록 하는 엠씨유 리셋 횟수 제한 설정 회로에 관한 것이다.
일반적으로 와치독(Watchdog)은 엠씨유(MCU, Main Control Unit)나 프로그램의 이상을 감지하기 위한 타이머를 설치하고, 정상적인 경우에는 상기 엠씨유나 프로그램이 주기적으로 일정한 신호(킥신호)를 상기 타이머에 인가하도록 함으로써, 상기 타이머에서 엠씨유 리셋신호(엠씨유를 리셋시키는 신호)가 발생하지 않도록 한다.
다시 말해, 상기 와치독은 시스템(예 : 엠씨유 시스템, 컴퓨터 시스템 등)이 기계적인 고장으로 휴지 상태가 되거나 또는 프로그램이 비정상적으로 무한 루프에 빠지거나 홀트(halt)되었을 때 스스로 리셋을 수행하여 시스템을 초기화할 때 사용한다.
상기 와치독은 엠씨유 내부에 레지스터로 구성되어 있는 것을 사용하거나, 엠씨유 외부에 하드웨어적으로 보다 안전하고 강력하게 구성된 와치독 전용 칩(Chip)을 사용하기도 한다. 상기 와치독 전용 칩은 간단한 프로그램이 가능하게 구성될 수도 있다.
그런데 종래에는 엠씨유가 비정상적으로 동작에 의해 와치독으로 엠씨유의 킥신호가 입력되지 않으면 와치독에서 리셋신호를 발생하게 되는데, 상기 와치독에서 리셋신호를 발생함에도 엠씨유가 정상 동작되지 않아 계속 킥신호가 입력되지 않으면, 와치독은 킥신호가 입력될 때까지 주기적으로 리셋신호를 출력하게 된다.
이러한 과정에서 엠씨유가 과도하게 리셋을 수행함에 따라 엠씨유가 과부하되어 손상되거나 리셋 시 초기화 과정에서의 시스템 오동작이 발생하게 되므로 일정 횟수 이상 리셋신호를 발생함에도 엠씨유로부터 킥신호가 입력되지 않으면 와치독의 리셋신호 발생을 중지시켜야 할 필요가 있으나, 종래의 와치독 회로에서는 이러한 구성이 없어 관련 기술개발이 필요한 실정이다.
1. 한국 등록특허 10-0664842 2. 한국 등록특허 10-2476325
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 와치독에서 출력되는 리셋신호와 비교부의 결과값에 따라 엠씨유로 제어부 출력신호를 발생시키는 제어부에 의해 제어부 출력신호가 엠씨유를 리셋할 수 있는 리셋신호로서의 발생되는 횟수를 제한함으로써 엠씨유의 리셋 횟수를 제한하도록 구성됨으로써 와치독에서 발생되는 리셋신호가 곧바로 엠씨유로 과도하게 전달되어 시스템 리셋이 반복되는 과정에서 엠씨유가 손상되는 것을 방지할 수 있도록 하는 엠씨유 리셋 횟수 제한 설정 회로를 제공함에 있다.
상기와 같은 목적들을 달성하기 위한 본 발명은,
엠씨유(MCU)로부터 입력되는 킥신호 여부에 따라 와치독에서 엠씨유를 리셋하기 위한 리셋신호를 출력하는 와치독 회로에 있어서, 상기 리셋신호를 입력받아 엠씨유로 전달하기 위한 제어부 출력신호를 출력하는 제어부를 포함하되, 상기 제어부는 제어부 출력신호를 기설정된 리셋신호 출력가능 횟수까지 엠씨유를 리셋할 수 있는 리셋신호로서 출력하도록 제어하고, 기출력된 제어부 출력신호 횟수가 기설정된 리셋신호 출력가능 횟수에 도달한 경우 다음번의 제어부 출력신호가 엠씨유를 리셋할 수 있는 리셋신호로서 출력되는 것을 중지하도록 제어할 수 있다.
또한, 리셋신호의 출력가능 횟수를 설정하는 횟수 설정부와, 상기 제어부 출력신호가 엠씨유를 리셋할 수 있는 리셋신호인 경우 카운트하는 카운터부와, 상기 횟수 설정부에 설정된 값과 상기 카운터부에서 카운트된 값을 비교하고, 그 결과값을 상기 제어부로 출력하는 비교부를 포함할 수 있다.
또한, 상기 횟수 설정부는 로터리스위치 또는 딥스위치로 이루어질 수 있다.
또한, 상기 비교부는 상기 횟수 설정부와 카운터부의 값을 입력받아 배타적 논리합 연산을 수행하는 다수의 XOR게이트와, 상기 XOR게이트의 출력값을 입력받아 부정 논리합 연산을 수행하는 NOR게이트를 포함할 수 있다.
또한, 상기 제어부는 와치독으로부터 수신한 리셋신호와 상기 NOR게이트의 출력값을 입력받아 논리합 연산을 수행하는 OR게이트일 수 있다.
본 발명에 따르면, 와치독에서 출력되는 리셋신호와 비교부의 결과값에 따라 엠씨유로 제어부 출력신호를 발생시키는 제어부에 의해 제어부 출력신호가 엠씨유를 리셋할 수 있는 리셋신호로서의 발생되는 횟수를 제한함으로써 엠씨유의 리셋 횟수를 제한하도록 구성됨으로써 와치독에서 발생되는 리셋신호가 곧바로 엠씨유로 과도하게 전달되어 시스템 리셋이 반복되는 과정에서 엠씨유가 손상되는 것을 방지할 수 있도록 하는 뛰어난 효과를 갖는다.
도 1은 본 발명에 따른 엠씨유 리셋 횟수 제한 설정 회로를 포함하는 와치독 회로를 도시한 블럭도.
도 2는 본 발명에 따른 엠씨유 리셋 횟수 제한 설정 회로를 도시한 블럭도.
도 3은 본 발명에 따른 엠씨유 리셋 횟수 제한 설정 회로의 제어부의 상세 블럭도.
본 개시의 실시예들은 본 개시의 기술적 사상을 설명하기 위한 목적으로 예시된 것이다. 본 개시에 따른 권리범위가 이하에 제시되는 실시예들이나 이들 실시예들에 대한 구체적 설명으로 한정되는 것은 아니다.
본 개시에 사용되는 모든 기술적 용어들 및 과학적 용어들은, 달리 정의되지 않는 한, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해되는 의미를 갖는다. 본 개시에 사용되는 모든 용어들은 본 개시를 더욱 명확히 설명하기 위한 목적으로 선택된 것이며 본 개시에 따른 권리범위를 제한하기 위해 선택된 것이 아니다.
본 개시에서 사용되는 "포함하는", "구비하는", "갖는" 등과 같은 표현은, 해당 표현이 포함되는 어구 또는 문장에서 달리 언급되지 않는 한, 다른 실시예를 포함할 가능성을 내포하는 개방형 용어(open-ended terms)로 이해되어야 한다.
본 개시에서 기술된 단수형의 표현은 달리 언급하지 않는 한 복수형의 의미를 포함할 수 있으며, 이는 청구범위에 기재된 단수형의 표현에도 마찬가지로 적용된다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 엠씨유 리셋 횟수 제한 설정 회로의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명에 따른 엠씨유 리셋 횟수 제한 설정 회로를 포함하는 와치독 회로를 도시한 블럭도이고, 도 2는 본 발명에 따른 엠씨유 리셋 횟수 제한 설정 회로를 도시한 블럭도이고, 도 3은 본 발명에 따른 엠씨유 리셋 횟수 제한 설정 회로의 제어부의 상세 블럭도이다.
본 발명은 와치독에서 출력되는 리셋신호와 비교부의 결과값에 따라 엠씨유로 제어부 출력신호를 발생시키는 제어부에 의해 제어부 출력신호가 엠씨유를 리셋할 수 있는 리셋신호로서의 발생되는 횟수를 제한함으로써 엠씨유의 리셋 횟수를 제한하도록 구성됨으로써 와치독에서 발생되는 리셋신호가 곧바로 엠씨유로 과도하게 전달되어 시스템 리셋이 반복되는 과정에서 엠씨유가 손상되는 것을 방지할 수 있도록 하는 엠씨유 리셋 횟수 제한 설정 회로(100)에 관한 것으로, 그 구성은 도 1 내지 도 3에 나타낸 바와 같이, 엠씨유(Main Control Unit, MCU)(10)로부터 입력되는 킥신호(A) 여부에 따라 엠씨유(10)를 리셋하기 위해 와치독(20)에서 엠씨유(10)를 리셋하기 위한 리셋신호(B)를 출력하는 와치독 회로에 있어서, 상기 리셋신호(B)를 입력받아 엠씨유(10)의 리셋 여부를 결정하는 제어부 출력신호(C)를 출력할 수 있는 제어부(140)를 포함한다.
이때, 상기 제어부(140)는 상기 리셋신호(B)에 따라 출력된 제어부 출력신호(C)를 엠씨유(10)를 리셋할 수 있는 리셋신호로서 기설정된 리셋신호 출력가능 횟수까지 엠씨유(10)로 출력하도록 제어한다.
그리고, 상기 제어부(140)는 기출력된 제어부 출력신호(C)의 횟수가 기설정된 리셋신호 출력가능 횟수에 도달한 경우 상기 리셋신호(B)가 입력되더라도 다음번의 제어부 출력신호(C)가 엠씨유(10)를 리셋할 수 있는 리셋신호로 출력되는 것을 중지하도록 제어하도록 구성된다.
즉, 종래에 와치독(20)은 엠씨유(10)로부터 정해진 시간 내에 킥신호(A)를 수신받지 못한 경우 엠씨유(10)를 리셋하기 위한 리셋신호(B)를 출력하게 된다.
그러나, 본 발명은 와치독(20)에서 엠씨유(10)로 리셋신호(B)가 바로 전달되지 않도록 하고, 엠씨유 리셋 횟수 제한 설정 회로(100)의 제어부(140)로 리셋신호(B)가 입력되어 그에 따라 제어부 출력신호(C)를 엠씨유(10)로 출력한다.
다만, 본 발명의 엠씨유 리셋 횟수 제한 설정 회로(100)는 기설정된 리셋신호 출력가능 횟수까지는 제어부(140)로부터 출력되는 제어부 출력신호(C)가 엠씨유(10)를 리셋하기 위한 리셋신호로서 출력하도록 제어한다.
그리고, 상기 제어부 출력신호(C)가 엠씨유(10)를 리셋하기 위한 리셋신호로서 출력된 횟수가 기설정된 리셋신호 출력가능 횟수에 도달하게 되면 제어부(140)에서 다음번의 제어부 출력신호(C)가 엠씨유(10)를 리셋할 수 있는 리셋신호로 출력되는 것을 중단하도록 제어하게 되는 것이다.
보다 상세하게는, 엠씨유 리셋 횟수 제한 설정 회로(100)는 제어부(140)로부터 출력되는 제어부 출력신호(C)가 엠씨유(10)를 리셋할 수 있는 리셋신호로서 출력될 수 있는 리셋신호 출력가능 횟수를 설정하는 횟수 설정부(110)와, 상기 제어부(140)로부터 출력되는 제어부 출력신호(C)가 엠씨유(10)를 리셋할 수 있는 리셋신호일때 카운트하는 카운터부(120)와, 상기 횟수 설정부(110)에 설정된 값과 상기 카운터부(120)에서 카운트된 값을 비교하고, 그 결과값(D)을 제어부(140)로 출력하는 비교부(130)를 포함할 수 있다.
즉, 상기 횟수 설정부(110)는 로터리스위치 또는 딥스위치로 이루어지며, 제어부 출력신호(C)의 엠씨유(10)를 리셋할 수 있는 리셋신호로서의 출력을 허용할 리셋신호 출력가능 횟수를 설정할 수 있다.
그리고, 상기 카운터부(120)는 상기 제어부(140)로부터 출력되는 제어부 출력신호(C)가 엠씨유(10)를 리셋할 수 있는 리셋신호인 경우의 출력횟수를 카운트한다.
또한, 상기 비교부(130)는 상기 횟수 설정부(110)에 설정된 리셋신호 출력가능 횟수와 상기 카운터부(120)에서 카운트된 상기 제어부 출력신호(C)가 엠씨유(10)를 리셋할 수 있는 리셋신호인 경우의 출력횟수를 비교하는 것으로, 상기 횟수 설정부(110)와 카운터부(120)의 신호를 입력받아 배타적 논리합 연산을 수행하는 다수개의 XOR게이트(132)와 XOR게이트(132)의 출력값을 입력받아 부정 논리합 연산을 수행하는 NOR게이트(134)를 포함한다.
이때, 상기 XOR게이트(132) 및 상기 NOR게이트(134)에 의해 상기 카운터부(120)에서 카운트된 값과 상기 횟수 설정부(110)에 설정된 값을 비교하며, 상기 카운터부(120)에서 카운트된 제어부 출력신호(C)가 엠씨유(10)를 리셋할 수 있는 리셋신호인 경우의 출력횟수가 상기 횟수 설정부(110)에 설정된 리셋신호 출력가능 횟수에 도달했는지 여부를 판단하게 된다.
또한, 상기 제어부(140)는 와치독(20)으로부터 수신한 리셋신호(B)만 입력되면 엠씨유(10)로의 제어부 출력신호(C)를 엠씨유(10)를 리셋할 수 있는 리셋신호로서 출력하되, 상기 와치독(20)으로부터 수신한 리셋신호(B)와 상기 비교부(130)의 출력값(D)이 모두 입력된 경우에는 제어부 출력신호(C)를 엠씨유(10)를 리셋할 수 있는 리셋신호로서 출력할지 여부를 판단하는 것으로, 상기 비교부(130)의 NOR게이트(134)의 출력값(D)과 와치독(20)으로부터 발생되는 리셋신호(B)를 함께 입력받아 논리합 연산을 수행하는 OR게이트를 포함할 수 있다.
상기와 같은 구성에 의해, 먼저, 최초에는 엠씨유(10)가 정상 동작되지 않으면 킥신호(A)를 기설정된 시간 내에 입력받지 못한 와치독(20)에서 다시 리셋신호(B)를 상기 제어부(140)로 보내게 되고, 상기 제어부(140)는 상기 리셋신호(B)만 입력됨에 따라 제어부 출력신호(C)를 엠씨유(10)를 리셋할 수 있는 리셋신호로서 엠씨유(10)로 출력하여 엠시유(10)가 리셋을 수행하도록 하고, 비교부(130)는 제어부 출력신호(C)가 엠씨유(10)를 리셋할 수 있는 리셋신호로서 출력된 횟수가 상기 횟수 설정부(110)에 기설정된 리셋신호 출력가능 횟수에 도달했는지 여부를 판단한다.
다음, 이러한 리셋 수행에도 엠씨유(10)가 정상 동작되지 않으면 킥신호(A)가 와치독(20)으로 입력되지 않아 와치독(20)은 다시 리셋신호(B)를 제어부(140)로 전달하게 되고 제어부(140)는 제어부 출력신호(C)를 출력하게 된다.
이때, 제어부 출력신호(C)가 엠씨유(10)를 리셋할 수 있는 리셋신호로서 기출력된 횟수가 상기 횟수 설정부(110)에 기설정된 리셋신호 출력가능 횟수 이내로 판단된 비교부(130)의 결과값(D)과 상기 리셋신호(B)를 연산한다.
그러면, 상기 제어부(140)는 제어부 출력신호(C)를 엠씨유(10)를 리셋할 수 있는 리셋신호로서 출력함으로써 엠씨유(10)가 다시 리셋되도록 하고, 비교부(130)는 제어부 출력신호(C)의 엠씨유(10)를 리셋할 수 있는 리셋신호로서 출력된 횟수가 상기 횟수 설정부(110)에 기설정된 리셋신호 출력가능 횟수에 도달했는지 여부를 다시 판단한다.
다음, 계속 엠씨유(10)가 정상 동작되지 않는 경우 이러한 과정을 거쳐 제어부 출력신호(C)가 엠씨유(10)를 리셋할 수 있는 리셋신호인 경우의 기출력횟수가 상기 횟수 설정부(110)에 기설정된 리셋신호 출력가능 횟수에 도달하기 까지는 제어부 출력신호(C)를 엠씨유(10)를 리셋할 수 있는 리셋신호로서 반복적으로 출력하여 엠씨유(10)가 설정된 횟수 만큼 반복적으로 리셋을 수행하도록 하며, 비교부(130)는 제어부 출력신호(C)의 엠씨유(10)를 리셋할 수 있는 리셋신호로서의 출력횟수가 상기 횟수 설정부(110)에 기설정된 리셋신호 출력가능 횟수에 도달했는지 여부를 판단한다.
그리고, 상기 카운터부(120)에서 카운트된 엠씨유(10)를 리셋할 수 있는 리셋신호인 제어부 출력신호(C)의 기출력횟수가 상기 횟수 설정부(110)에 기설정된 리셋신호 출력가능 횟수에 도달한 것으로 상기 비교부(130)에서 판단된 경우에는 상기 제어부(140)에 다시 상기 리셋신호(B)가 입력되더라도 제어부 출력신호(C)가 엠씨유(10)를 리셋할 수 있는 리셋신호로서 출력되는 것을 중단하게 된다.
그리고, 제어부 출력신호(C)가 엠씨유(10)를 리셋할 수 있는 리셋신호가 아니므로 카운터부(120)에서 카운트 되지 않아 카운트값이 상기 횟수 설정부(110)에 기설정된 리셋신호 출력가능 횟수와 동일하게 고정된다.
그래서, 와치독(20)으로부터 리셋신호(B)가 제어부(140)로 계속 전달되더라도 일단 중단된 제어부 출력신호(C)의 엠씨유(10)를 리셋할 수 있는 리셋신호로서의 출력은 계속 중단된 상태로 유지되게 되는 것이다.
즉, 도 2에서 횟수 설정부(110)와 카운터부(120)의 값이 같아지면, XOR 게이트(132)의 출력값은 0이 되고, NOR 게이트(134)의 값은 1이 된다.
만일 엠씨유(10)를 리셋시키는 리셋신호가 액티브 로(Active Low)(“Low”전압값이 입력될 때, 신호의 입력으로 인식되는 것)라면, 도 3에서 비교부(130)의 결과값(D)이 1이 되고, 리셋신호(B)가 어떻게 바뀌는지에 관계없이 제어부 출력신호(C)는 1로 일정하게 된다. 따라서 엠씨유(10)로 리셋신호가 들어가지 않게 된다.
따라서, 종래에는 와치독(20)으로 엠씨유(10)로부터 계속 킥신호가 입력되지 않으면 와치독(20)이 엠씨유(10)로 리셋신호를 무한정 출력함으로써 엠씨유(10)가 과도하게 리셋을 수행함에 따라 엠씨유(10)의 손상이 발생할 수 있는데, 본 발명에 따르면 와치독(20)이 리셋신호(B)를 무한정 출력하더라도 엠씨유 리셋 횟수 제한 설정 회로(100)가 설정된 횟수 내에서만 제어부 출력신호(C)를 엠씨유(10)를 리셋할 수 있는 리셋신호로서 출력하도록 하여 엠씨유(10)를 보호할 수 있는 효과가 있는 것이다.
따라서, 전술한 바와 같은 본 발명에 따른 엠씨유 리셋 횟수 제한 설정 회로에 의하면, 와치독에서 출력되는 리셋신호와 비교부의 결과값에 따라 엠씨유로 제어부 출력신호를 발생시키는 제어부에 의해 제어부 출력신호가 엠씨유를 리셋할 수 있는 리셋신호로서의 발생되는 횟수를 제한함으로써 엠씨유의 리셋 횟수를 제한하도록 구성됨으로써 와치독에서 발생되는 리셋신호가 곧바로 엠씨유로 과도하게 전달되어 시스템 리셋이 반복되는 과정에서 엠씨유가 손상되는 것을 방지할 수 있도록 하는 등의 다양한 장점을 갖는 것이다.
전술한 실시예들은 본 발명의 가장 바람직한 예에 대하여 설명한 것이지만, 상기 실시예에만 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형이 가능하다는 것은 당업자에게 있어서 명백한 것이다.
본 발명은 엠씨유 리셋 횟수 제한 설정 회로에 관한 것으로, 보다 상세하게는 와치독에서 출력되는 리셋신호를 수신하며, 수신된 리셋 신호에 따라 엠씨유로의 새로운 리셋신호 발생시키는 제어부가 엠씨유로의 새로운 리셋신호의 발생 횟수를 제한하도록 구성됨으로써 와치독에서 발생되는 리셋신호가 곧바로 엠씨유로 과도하게 전달되어 시스템 리셋이 반복되는 과정에서 엠씨유가 손상되는 것을 방지할 수 있도록 하는 엠씨유 리셋 횟수 제한 설정 회로에 관한 것이다.
10: 엠씨유
20: 와치독
100: 엠씨유 리셋 횟수 제한 설정 회로
110: 횟수 설정부
120: 카운터부
130: 비교부
132: XOR게이트
134: NOR게이트
140: 제어부

Claims (5)

  1. 엠씨유(MCU)로부터 입력되는 킥신호(A) 여부에 따라 와치독에서 엠씨유를 리셋하기 위한 리셋신호(B)를 출력하는 와치독 회로에 있어서,
    상기 리셋신호(B)를 입력받아 엠씨유의 리셋 수행 여부를 결정하는 제어부 출력신호(C)를 출력하는 제어부와,
    상기 제어부 출력신호(C)가 엠씨유를 리셋할 수 있는 리셋신호로의 출력가능 횟수를 설정하는 횟수 설정부와,
    상기 제어부 출력신호(C)가 엠씨유를 리셋할 수 있는 리셋신호인 경우 카운트하는 카운터부와,
    상기 횟수 설정부에 설정된 값과 상기 카운터부에서 카운트된 값을 비교하고, 그 결과값(D)을 상기 제어부로 출력하는 비교부를 포함하여,
    상기 제어부는 와치독으로부터 입력되는 리셋신호(B)와 상기 비교부의 결과값(D)에 따라 제어부 출력신호(C)를 횟수 설정부에서 기설정된 리셋신호 출력가능 횟수까지 엠씨유를 리셋할 수 있는 리셋신호로서 출력하도록 제어하고,
    기출력된 제어부 출력신호 횟수가 횟수 설정부에서 기설정된 리셋신호 출력가능 횟수에 도달한 경우 와치독으로부터 리셋신호(B)가 입력되더라도 다음번의 제어부 출력신호(C)가 엠씨유를 리셋할 수 있는 리셋신호로서 출력되는 것을 중지하도록 제어하는, 엠씨유 리셋 횟수 제한 설정 회로.
  2. 삭제
  3. 제 1항에 있어서,
    상기 횟수 설정부는 로터리스위치 또는 딥스위치로 이루어지는, 엠씨유 리셋 횟수 제한 설정 회로.
  4. 제 1항에 있어서,
    상기 비교부는 상기 횟수 설정부와 카운터부의 값을 입력받아 배타적 논리합 연산을 수행하는 다수의 XOR게이트와,
    상기 XOR게이트의 출력값을 입력받아 부정 논리합 연산을 수행하는 NOR게이트를 포함하는, 엠씨유 리셋 횟수 제한 설정 회로.
  5. 제 4항에 있어서,
    상기 제어부는 와치독으로부터 수신한 리셋신호와 상기 NOR게이트의 출력값을 입력받아 논리합 연산을 수행하는 OR게이트인, 엠씨유 리셋 횟수 제한 설정 회로.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030058172A (ko) * 2001-12-29 2003-07-07 엘지전자 주식회사 리셋 신호 보호 회로
KR100664842B1 (ko) 2005-11-28 2007-01-04 엘지노텔 주식회사 프로그램 가능 논리를 이용한 와치도그 리셋 제어 회로
KR20160056596A (ko) * 2014-11-12 2016-05-20 현대자동차주식회사 와치독 제어 방법 및 장치
KR102219432B1 (ko) * 2019-12-12 2021-02-26 현대모비스 주식회사 와치독 장치 및 그 제어 방법
KR102476325B1 (ko) 2018-03-15 2022-12-08 엘에스오토모티브테크놀로지스 주식회사 윈도우 와치독을 이용하여 페일 세이프티를 제어하는 장치 및 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030058172A (ko) * 2001-12-29 2003-07-07 엘지전자 주식회사 리셋 신호 보호 회로
KR100664842B1 (ko) 2005-11-28 2007-01-04 엘지노텔 주식회사 프로그램 가능 논리를 이용한 와치도그 리셋 제어 회로
KR20160056596A (ko) * 2014-11-12 2016-05-20 현대자동차주식회사 와치독 제어 방법 및 장치
KR102476325B1 (ko) 2018-03-15 2022-12-08 엘에스오토모티브테크놀로지스 주식회사 윈도우 와치독을 이용하여 페일 세이프티를 제어하는 장치 및 방법
KR102219432B1 (ko) * 2019-12-12 2021-02-26 현대모비스 주식회사 와치독 장치 및 그 제어 방법

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