KR102625368B1 - 삼차원 집적 적층 회로 제조용 시트 및 삼차원 집적 적층 회로의 제조 방법 - Google Patents

삼차원 집적 적층 회로 제조용 시트 및 삼차원 집적 적층 회로의 제조 방법 Download PDF

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Abstract

관통 전극을 갖는 복수의 반도체 칩 사이에 개재되어, 상기 복수의 반도체 칩을 서로 접착하고, 삼차원 집적 적층 회로로 하기 위해서 사용되는 삼차원 집적 적층 회로 제조용 시트 (1) 로서, 삼차원 집적 적층 회로 제조용 시트 (1) 는, 적어도 경화성의 접착제층 (13) 을 구비하고, 접착제층 (13) 은, 열전도성 필러를 함유하고, 접착제층 (13) 의 두께 (T2) 의 표준 편차는, 2.0 ㎛ 이하인 삼차원 집적 적층 회로 제조용 시트 (1). 이러한 삼차원 집적 적층 회로 제조용 시트 (1) 는, 우수한 방열성을 갖는 삼차원 집적 적층 회로를 제조할 수 있다.

Description

삼차원 집적 적층 회로 제조용 시트 및 삼차원 집적 적층 회로의 제조 방법
본 발명은 삼차원 집적 적층 회로의 제조에 적합한 시트, 및 당해 시트를 사용한 삼차원 집적 적층 회로의 제조 방법에 관한 것이다.
최근의 전자 회로의 대용량화, 고기능화의 관점에서, 복수의 반도체 칩을 입체적으로 적층한 삼차원 집적 적층 회로 (이하 「적층 회로」 라고 하는 경우가 있다) 의 개발이 진행되고 있다. 이와 같은 적층 회로에 있어서는, 소형화·고기능화를 위해, 회로 형성면으로부터 그 반대면으로 관통하는 관통 전극 (TSV) 을 갖는 반도체 칩이 사용된다. 이 경우, 적층된 반도체 칩끼리는, 각각에 구비되는 관통 전극 (또는 관통 전극의 단부 (端部) 에 형성된 범프) 끼리의 접촉에 의해 전기적으로 접속된다.
이와 같은 적층 회로를 제조하는 경우, 상기 서술한 전기적 접속과 기계적 강도를 확보하기 위해, 수지 조성물을 사용하여, 관통 전극끼리를 전기적으로 접속하면서 반도체 칩끼리를 접착하는 것이 실시된다. 예를 들어, 특허문헌 1 에는, 일반적으로 NCF (Non-Conductive Film) 라고 불리는 필름상의 접착제를 반도체 칩 사이에 개재시켜, 반도체 칩끼리를 접착하는 방법이 제안되어 있다.
그런데, 상기 서술한 적층 회로에서는, 반도체 칩이 복수 적층되어 있기 때문에, 전기 회로에 전류를 흘렸을 때에 매우 발열하기 쉽다. 적층 회로의 발열은, 연산 처리 능력의 저하나 오작동을 초래하여, 적층 회로의 성능 저하의 원인이 된다. 또, 적층 회로가 과도하게 발열하면, 적층 회로가 변형되어, 파손이나 고장이 생기는 경우도 있다. 그 때문에, 상기 서술한 적층 회로에는, 신뢰성의 확보를 위해, 높은 방열성을 가질 것이 요구된다.
일본 공개특허공보 2010-010368호
그러나, 종래의 접착제를 사용하여 제조한 적층 회로에서는, 양호한 방열성을 반드시 달성할 수 있다고는 할 수 없는 문제가 있었다.
본 발명은 이와 같은 실상을 감안하여 이루어진 것으로, 우수한 방열성을 갖는 삼차원 집적 적층 회로를 제조할 수 있는 삼차원 집적 적층 회로 제조용 시트를 제공하는 것을 목적으로 한다. 또, 본 발명은, 그러한 삼차원 집적 적층 회로의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 첫 번째로 본 발명은, 관통 전극을 갖는 복수의 반도체 칩 사이에 개재되어, 상기 복수의 반도체 칩을 서로 접착하고, 삼차원 집적 적층 회로로 하기 위해서 사용되는 삼차원 집적 적층 회로 제조용 시트로서, 상기 삼차원 집적 적층 회로 제조용 시트는, 적어도 경화성의 접착제층을 구비하고, 상기 접착제층은, 열전도성 필러를 함유하고, 상기 접착제층의 두께 (T2) 의 표준 편차는 2.0 ㎛ 이하인 것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트를 제공한다 (발명 1).
상기 발명 (발명 1) 에 관련된 삼차원 집적 적층 회로 제조용 시트에서는, 접착제층이 높은 열전도율을 갖는 열전도성 필러를 함유하고, 접착제층의 두께 (T2) 의 표준 편차가 상기 범위임으로써, 당해 시트를 사용하여 제조되는 적층 회로는 방열성이 우수한 것이 된다. 그 때문에, 상기 발명 (발명 1) 에 관련된 삼차원 집적 적층 회로 제조용 시트를 사용함으로써, 높은 신뢰성을 갖는 적층 회로를 제조할 수 있다.
상기 발명 (발명 1) 에 있어서, 상기 열전도성 필러는, 금속 산화물, 탄화규소, 탄화물, 질화물 및 금속 수산화물에서 선택되는 재료로 이루어지는 것이 바람직하다 (발명 2).
상기 발명 (발명 1, 2) 에 있어서, 상기 접착제층에 있어서의 상기 열전도성 필러의 함유량은, 35 질량％ 이상, 95 질량％ 이하인 것이 바람직하다 (발명 3).
상기 발명 (발명 1 ∼ 3) 에 있어서, 상기 열전도성 필러는, 23 ℃ 에 있어서의 열전도율이 10 W/m·K 이상인 것이 바람직하다 (발명 4).
상기 발명 (발명 1 ∼ 4) 에 있어서, 상기 열전도성 필러의 평균 입경은, 0.01 ㎛ 이상, 20 ㎛ 이하인 것이 바람직하다 (발명 5).
상기 발명 (발명 1 ∼ 5) 에 있어서, 상기 접착제층의 경화 후의 열전도율은, 0.5 W/m·K 이상, 8.0 W/m·K 이하인 것이 바람직하다 (발명 6).
상기 발명 (발명 1 ∼ 6) 에 있어서, 상기 접착제층을 구성하는 재료는, 열경화성 성분, 고분자량 성분 및 경화 촉매를 함유하는 것이 바람직하다 (발명 7).
상기 발명 (발명 1 ∼ 7) 에 있어서, 상기 고분자량 성분의 유리 전이 온도는, 50 ℃ 이상인 것이 바람직하다 (발명 8).
상기 발명 (발명 1 ∼ 8) 에 있어서, 상기 접착제층을 구성하는 재료는, 플럭스 성분을 함유하는 것이 바람직하다 (발명 9).
상기 발명 (발명 1 ∼ 9) 에 있어서, 상기 접착제층의 두께는, 2 ㎛ 이상, 500 ㎛ 이하인 것이 바람직하다 (발명 10).
상기 발명 (발명 1 ∼ 10) 에 있어서, 상기 삼차원 집적 적층 회로 제조용 시트는, 상기 접착제층의 편면측에 적층된 점착제층과, 상기 점착제층에 있어서의 상기 접착제층과는 반대의 면측에 적층된 기재를 추가로 구비하는 것이 바람직하다 (발명 11).
상기 발명 (발명 11) 에 있어서, 상기 기재의 두께는, 10 ㎛ 이상, 500 ㎛ 이하인 것이 바람직하다 (발명 12).
상기 발명 (발명 11 또는 12) 에 있어서, 상기 기재의 두께 (T1) 에 대한 상기 접착제층의 두께 (T2) 의 비 (T2/T1) 는, 0.01 이상, 5.0 이하인 것이 바람직하다 (발명 13).
상기 발명 (발명 11 ∼ 13) 에 있어서, 상기 점착제층의 23 ℃ 에 있어서의 저장 탄성률은, 1 × 103 ㎩ 이상, 1 × 109 ㎩ 이하인 것이 바람직하다 (발명 14).
상기 발명 (발명 11 ∼ 14) 에 있어서, 상기 기재의 23 ℃ 에 있어서의 인장 탄성률은, 100 ㎫ 이상, 5000 ㎫ 이하인 것이 바람직하다 (발명 15).
두 번째로 본 발명은, 상기 삼차원 집적 적층 회로 제조용 시트 (발명 1 ∼ 10) 의 상기 접착제층의 편면 또는 상기 삼차원 집적 적층 회로 제조용 시트 (발명 11 ∼ 15) 의 상기 접착제층에 있어서의 상기 점착제층과는 반대의 면과, 관통 전극을 구비한 반도체 웨이퍼 중 적어도 일방의 면을 첩합 (貼合) 하는 공정, 상기 반도체 웨이퍼를, 상기 삼차원 집적 적층 회로 제조용 시트의 상기 접착제층과 함께 다이싱하여, 접착제층이 부착된 반도체 칩으로 개편화하는 공정, 개편화된 복수의 상기 접착제층이 부착된 반도체 칩을, 상기 관통 전극끼리가 전기적으로 접속되고 또한 상기 접착제층과 상기 반도체 칩이 교대로 배치되도록 복수 적층하여, 반도체 칩 적층체를 얻는 공정, 및 상기 반도체 칩 적층체에 있어서의 상기 접착제층을 경화시켜, 상기 반도체 칩 적층체를 구성하는 상기 반도체 칩끼리를 접착하는 공정을 포함하는 것을 특징으로 하는 삼차원 집적 적층 회로의 제조 방법을 제공한다 (발명 16).
본 발명의 삼차원 집적 적층 회로 제조용 시트에 의하면, 우수한 방열성을 갖는 삼차원 집적 적층 회로를 제조할 수 있다. 또, 본 발명의 제조 방법에 의하면, 그러한 삼차원 집적 적층 회로를 제조할 수 있다.
도 1 은, 본 발명의 제 1 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트의 단면도이다.
도 2 는, 본 발명의 제 2 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트의 단면도이다.
이하, 본 발명의 실시형태에 대해 설명한다.
[삼차원 집적 적층 회로 제조용 시트]
도 1 에는, 제 1 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1) 의 단면도가 나타난다. 도 1 에 나타내는 바와 같이, 본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1) (이하 「제조용 시트 (1)」 라고 하는 경우가 있다) 는, 접착제층 (13) 과, 당해 접착제층 (13) 중 적어도 일방의 면에 적층된 박리 시트 (14) 를 구비한다. 또한, 박리 시트 (14) 는 생략되어도 된다.
또, 도 2 에는, 제 2 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (2) 의 단면도가 나타난다. 도 2 에 나타내는 바와 같이, 본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (2) (이하 「제조용 시트 (2)」 라고 하는 경우가 있다) 는, 기재 (11) 와, 기재 (11) 의 적어도 일방의 면측에 적층된 점착제층 (12) 과, 점착제층 (12) 에 있어서의 기재 (11) 와는 반대의 면측에 적층된 접착제층 (13) 을 구비한다. 또한, 접착제층 (13) 에 있어서의 점착제층 (12) 과는 반대의 면에는, 박리 시트 (14) 가 적층되어도 된다.
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 에서는, 접착제층 (13) 이 높은 열전도율을 갖는 열전도성 필러를 함유한다. 또, 본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 에서는, 접착제층 (13) 의 두께 (T2) 의 표준 편차가 2.0 ㎛ 이하이다.
일반적으로, 적층 회로는, 반도체 칩이 복수 적층된 것이기 때문에, 열원이 되는 회로를 많이 포함함과 함께, 잘 방열되지 않는 구조를 갖는다. 그 때문에, 적층 회로에 전류를 흘렸을 경우, 적층 회로는 발열하기 쉬움과 함께, 발생한 열은 외부로 잘 빠져나가지 않는다.
그러나, 본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 를 사용하여 제조된 적층 회로에 있어서는, 열전도성 필러를 함유함으로써 방열성이 우수한 접착제층 (13) 에 의해, 반도체 칩끼리가 접착되어 있기 때문에, 당해 접착제층 (13) 의 단부로부터 열이 방출되기 쉽다. 또, 접착제층 (13) 의 두께 (T2) 의 표준 편차가 상기 범위임으로써, 적층 회로를 구성하는 접착제층 (13) 의 두께가 균일해짐과 함께, 적층 회로 자체의 두께도 균일해지는 결과, 적층 회로 내에서의 열전도가 우수한 것이 된다. 이상에 의해, 적층 회로 전체로서 방열성이 우수하고, 전류를 흘렸을 경우에도 과도하게 고온이 되는 것이 억제된다. 그 결과, 높은 신뢰성을 갖는 적층 회로를 제조할 수 있다.
한편, 적층 회로는 반도체 칩을 복수 적층하여 얻어지는 것이기 때문에, 일반적으로, 적층 회로를 균일한 두께로 제조하는 것이 어렵다. 이것은, 적층 회로를 구성하는 반도체 칩이나 접착제층의 두께에 있어서의 원하는 두께로부터의 어긋남이 적어도, 반도체 칩 및 접착제층을 적층함으로써, 그 어긋남이 누적되는 결과, 적층 회로로는, 원하는 두께로부터 크게 상이한 것이 되는 것을 요인의 하나로 한다. 또, 반도체 웨이퍼의 관통 전극 또는 범프를 접착제층에 매립할 때에 보이드가 발생하는 경우가 있으며, 당해 보이드에 의해 적층 회로에 있어서의 접착제층의 두께가 부분적으로 변화하는 경우가 있다. 특히, 적층 회로에서는, 보이드가 발생할 수 있는 반도체 웨이퍼와 접착제층의 계면을 복수 갖기 때문에, 보이드가 발생할 확률이 높아, 적층 회로의 두께를 균일하게 하는 것이 보다 곤란해진다. 그러나, 본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 에서는, 접착제층 (13) 의 두께 (T2) 의 표준 편차가 상기 범위임으로써, 접착제층 (13) 의 두께에 있어서의 원하는 두께로부터의 어긋남이 억제되고, 이로써, 적층 회로를 균일한 두께로 제조하는 것이 가능해진다. 또한 접착제층 (13) 의 두께 (T2) 의 표준 편차가 상기 범위임으로써, 반도체 웨이퍼의 관통 전극 또는 범프를 접착제층 (13) 에 매립할 때의 보이드의 발생이 억제되어 양호한 매립이 가능해지고, 이에 의해서도, 적층 회로를 균일한 두께로 제조하는 것이 가능해진다.
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 는, 관통 전극을 갖는 복수의 반도체 칩 사이에 개재되어, 당해 복수의 반도체 칩을 서로 접착하고, 삼차원 집적 적층 회로로 하기 위해서 사용되는 것이다. 관통 전극은, 그 일단 또는 양단이, 반도체 칩의 표면으로부터 돌출되어 있어도 된다. 또, 반도체 칩은, 추가로 범프를 구비하고 있어도 되고, 이 경우, 당해 범프는, 관통 전극의 일단 또는 양단에 형성되어 있어도 된다.
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 에 있어서, 접착제층 (13) 은 경화성을 갖는다. 여기서, 경화성을 갖는다란, 접착제층 (13) 이 가열 등에 의해 경화될 수 있는 것을 말한다. 즉, 접착제층 (13) 은, 제조용 시트 (1, 2) 를 구성하고 있는 상태에서는 미경화이다. 접착제층 (13) 은, 열경화성이어도 되고, 또는 에너지선 경화성이어도 된다. 그러나, 제조용 시트 (1, 2) 를 적층 회로의 제조 방법에 사용하는 경우에 경화를 양호하게 실시할 수 있다는 관점에서, 접착제층 (13) 은 열경화성인 것이 바람직하다. 구체적으로는, 제조용 시트 (1, 2) 를 적층 회로의 제조 방법에 사용할 때, 후술하는 바와 같이, 접착제층 (13) 은, 반도체 웨이퍼에 첩부 (貼付) 된 상태로 개편화된다. 이로써, 반도체 칩과 개편화된 접착제층 (13) 의 적층체가 얻어진다. 당해 적층체는, 그 접착제층 (13) 측의 면이 반도체 칩의 적층체 상에 첩부되고, 그 상태에서, 접착제층 (13) 의 경화가 실시된다. 일반적으로, 반도체 칩은 에너지선에 대한 투과성을 갖지 않거나, 당해 투과성이 매우 낮은 경우가 많고, 그러한 경우에도, 접착제층 (13) 이 열경화성을 갖는 것이면, 접착제층 (13) 을 신속하게 경화시키는 것이 가능해진다.
1. 접착제층
(1) 재료
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 에 있어서, 접착제층 (13) 을 구성하는 재료는 열전도성 필러를 함유한다. 또, 당해 재료는, 추가로 열경화성 성분, 경화제, 경화 촉매, 고분자량 성분, 플럭스 기능을 갖는 성분 등을 함유하는 것이 바람직하다.
(1-1) 열전도성 필러
접착제층 (13) 을 구성하는 재료는 열전도성 필러를 함유한다. 여기서, 열전도성 필러란, 높은 열전도율을 갖는 필러를 말하고, 예를 들어, 25 ℃ 에 있어서의 열전도율이 10 W/m·K 이상인 필러를 말하고, 바람직하게는 20 W/m·K 이상인 필러를 말하고, 특히 바람직하게는 30 W/m·K 이상인 필러를 말한다. 또한, 열전도성 필러의 25 ℃ 에 있어서의 열전도율의 상한값은 한정되지 않지만, 통상, 300 W/m·K 이하이다.
전술한 바와 같이, 접착제층 (13) 이 열전도성 필러를 함유하는 것과, 적층 회로가 균일한 두께를 갖는 것의 상호 작용에 의해, 접착제층 (13) 은, 우수한 방열성을 나타낸다. 또, 접착제층 (13) 이 열전도성 필러를 함유함으로써, 얻어지는 적층 회로에 있어서, 그 강성이 높아짐과 함께, 환경 변화에 따른 치수 변화가 생기기 어려워진다.
상기 열전도성 필러로는, 산화아연, 산화마그네슘, 알루미나, 산화티탄, 산화철 등의 금속 산화물, 탄화규소, 탄산칼슘 등의 탄화물, 질화붕소, 질화알루미늄 등의 질화물, 수산화마그네슘 등의 금속 수산화물, 및 탤크에서 선택되는 재료로 이루어지는 필러를 사용하는 것이 바람직하다. 이들 중에서도, 보다 우수한 방열성을 달성할 수 있다는 관점에서, 산화아연, 산화마그네슘, 알루미나, 산화티탄, 산화철 등의 금속 산화물, 탄화규소, 탄산칼슘 등의 탄화물, 질화붕소, 질화알루미늄 등의 질화물, 및 수산화마그네슘 등의 금속 수산화물에서 선택되는 재료로 이루어지는 필러를 사용하는 것이 바람직하다. 이들 재료는, 그 분말을 필러로서 사용해도 되고, 구형화하여 비드상으로 한 것을 필러로서 사용해도 되고, 또는 그 단결정 섬유를 필러로서 사용해도 된다. 상기 재료로부터 얻어지는 열전도성 필러는, 1 종을 단독으로 또는 2 종 이상을 조합하여 사용할 수 있다. 또, 열전도성 필러는, 도전성을 갖지 않는 것이 바람직하다.
열전도성 필러의 형상은 특별히 한정되지 않고, 예를 들어, 입상, 침상, 판상 및 부정형에서 선택되는 적어도 1 개의 형상을 가져도 된다. 이들 중에서도, 입상의 열전도성 필러를 사용하는 것이 바람직하다. 열전도성 필러가 입상임으로써, 접착제층 (13) 에 있어서의 열전도성 필러의 충전율이 향상되고, 접착제층 (13) 에 있어서 효율적인 열전도 경로가 형성되어, 결과적으로, 접착제층 (13) 이 보다 양호한 방열성을 갖는 것이 된다.
열전도성 필러가 입상인 경우, 그 평균 입경은, 하한값이 0.01 ㎛ 이상인 것이 바람직하고, 0.05 ㎛ 이상인 것이 더욱 바람직하고, 0.1 ㎛ 이상인 것이 특히 바람직하다. 또, 상기 열전도성 필러의 평균 입경은, 상한값이 20 ㎛ 이하인 것이 바람직하고, 5 ㎛ 이하인 것이 더욱 바람직하고, 1 ㎛ 이하인 것이 특히 바람직하다. 열전도성 필러의 평균 입경이 상기 범위임으로써, 접착제층 (13) 의 방열성이 보다 우수한 것이 됨과 함께, 접착제층 (13) 의 막제조성이 양호한 것이 되고, 또한 접착제층 (13) 에 있어서의 열전도성 필러의 충전율을 높게 할 수 있다. 또한, 본 명세서에 있어서의 열전도성 필러의 평균 입경이란, 전자 현미경으로 무작위로 선택한 열전도성 필러 20 개의 장축 직경을 측정하고, 그 산술 평균값으로서 산출되는 입경을 말한다.
또, 열전도성 필러가 입상인 경우, 당해 열전도성 필러의 최대 입자경은, 50 ㎛ 이하인 것이 바람직하고, 25 ㎛ 이하인 것이 더욱 바람직하다. 열전도성 필러의 최대 입자경이 50 ㎛ 이하임으로써, 접착제층 (13) 중에 열전도성 필러를 충전하기 쉬워지고, 결과적으로, 접착제층 (13) 이 보다 양호한 방열성을 갖는 것이 된다. 또, 무기 필러의 최대 입자경이 50 ㎛ 이하임으로써, 적층 회로에 있어서의 관통 전극 (또는 관통 전극의 단부에 형성된 범프) 끼리가 전기적으로 접속되기 쉬워져, 높은 신뢰성을 갖는 적층 회로를 효과적으로 제조할 수 있다.
열전도성 필러가 입상인 경우, 열전도성 필러의 입자경 분포 (CV 값) 는, 15 ％ 이상인 것이 바람직하고, 특히 30 ％ 이상인 것이 바람직하다. 또, 당해 입자경 분포 (CV 값) 는, 80 ％ 이하인 것이 바람직하고, 특히 60 ％ 이하인 것이 바람직하다. 열전도성 필러의 입자경 분포를 상기 범위로 함으로써, 효율적으로 균일한 방열성을 달성할 수 있다. 또한, CV 값은 입자경의 편차의 지표이고, CV 값이 클수록 입자경의 편차가 큰 것을 의미한다. 그 때문에, 특히, CV 값이 15 ％ 이상임으로써, 입자경의 편차가 양호해져, 입자와 입자의 간극에, 보다 작은 사이즈를 갖는 입자가 들어가기 쉬워진다. 이로써, 열전도성 필러를 효과적으로 충전하는 것이 가능해져, 높은 방열성을 나타내는 접착제층 (13) 을 얻기 쉬워진다. 또, CV 값이 80 ％ 이하임으로써, 열전도성 필러의 입자경이, 접착제층 (13) 의 두께보다 커지는 것이 억제된다. 그 결과, 접착제층 (13) 에 있어서의 접착제층 (12) 과는 반대측의 면에 있어서의 요철의 발생이 억제되어, 양호한 접착성을 얻기 쉬워진다. 또한 CV 값이 80 ％ 이하임으로써, 균일한 성능을 갖는 접착제층 (13) 을 형성하기 쉬워진다. 또한, 열전도성 필러의 입자경 분포 (CV 값) 는, 열전도성 필러의 전자 현미경 관찰을 실시하여, 200 개 이상의 입자에 대해 장축 직경을 측정하고, 장축 직경의 표준 편차를 구하고, 당해 표준 편차를 상기 서술한 평균 입자경으로 나눈 값으로서 얻을 수 있다.
열전도성 필러의 형상이 침상인 경우, 당해 열전도성 필러에 있어서의 평균 축 길이 (장축 방향의 평균 축 길이) 는, 0.01 ㎛ 이상인 것이 바람직하고, 특히 0.05 ㎛ 이상인 것이 바람직하고, 나아가서는 0.1 ㎛ 이상인 것이 바람직하다. 또, 당해 평균 축길이는, 10 ㎛ 이하인 것이 바람직하고, 특히 5 ㎛ 이하인 것이 바람직하고, 나아가서는 1 ㎛ 이하인 것이 바람직하다.
열전도성 필러의 애스팩트비는, 1 이상인 것이 바람직하고, 특히 5 이상인 것이 바람직하다. 또, 당해 애스팩트비는, 20 이하인 것이 바람직하고, 특히 15 이하인 것이 바람직하다. 열전도성 필러의 애스팩트비가 상기 범위임으로써, 접착제층 (13) 에 있어서 효율적인 열전도 경로가 형성되어, 접착제층 (13) 이 보다 양호한 방열성을 갖는 것이 된다. 또한, 애스팩트비는, 열전도성 필러의 단축 수평균 직경을 장축 수평균 직경으로 나눈 값으로서 얻을 수 있다. 여기서 단축 수평균 직경 및 장축 수평균 직경은, 투과 전자 현미경 사진으로 무작위로 선택한 열전도성 필러 20 개의 단축 직경 및 장축 직경을 측정하고, 각각의 산술 평균값으로서 산출되는 개수 평균 입자경이다.
열전도성 필러의 비중은, 1 g/㎤ 이상인 것이 바람직하고, 특히 3 g/㎤ 이상인 것이 바람직하다. 또, 당해 비중은, 10 g/㎤ 이하인 것이 바람직하고, 특히 6 g/㎤ 이하인 것이 바람직하다. 당해 비중이 상기 범위임으로써, 접착제층 (13) 의 방열성이 보다 우수한 것이 된다.
또, 접착제층 (13) 에 있어서의 열전도성 필러의 함유량은, 접착제층 (13) 을 구성하는 재료의 합계량을 기준으로 하여, 하한값이 35 질량％ 이상인 것이 바람직하고, 40 질량％ 이상인 것이 더욱 바람직하고, 50 질량％ 이상인 것이 특히 바람직하다. 또, 상기 열전도성 필러의 함유량은, 상한값이 95 질량％ 이하인 것이 바람직하고, 90 질량％ 이하인 것이 더욱 바람직하다. 접착제층 (13) 을 구성하는 재료에 있어서, 열전도성 필러의 함유량이 35 질량％ 이상임으로써, 접착제층 (13) 이 보다 양호한 방열성을 갖는 것이 되어, 본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 를 사용하여, 우수한 방열성을 갖는 적층 회로를 효과적으로 제조할 수 있다. 또, 당해 함유량이 95 질량％ 이하임으로써, 접착제층 (13) 을 구성하는 재료 중에 있어서의, 열전도성 필러 이외의 성분의 함유량이 상대적으로 높아져, 접착제층 (13) 이 보다 양호한 접착성을 발휘할 수 있다.
(1-2) 열경화성 성분
접착제층 (13) 을 구성하는 재료는, 열경화성 성분을 함유하는 것이 바람직하다. 열경화성 성분으로는, 반도체 칩의 접속용에 통상 사용되는 접착제 성분이면 특별히 한정되지 않는다. 구체적으로는, 에폭시 수지, 페놀 수지, 멜라민 수지, 우레아 수지, 폴리에스테르 수지, 우레탄 수지, 아크릴 수지, 폴리이미드 수지, 벤조옥사진 수지, 페녹시 수지 등을 들 수 있고, 이들은 1 종을 단독으로 또는 2 종 이상을 조합하여 사용할 수 있다. 이들 중에서도, 접착성 등의 관점에서, 에폭시 수지 및 페놀 수지가 바람직하고, 에폭시 수지가 특히 바람직하다.
에폭시 수지는, 가열을 받으면 삼차원 망상화되어, 강고한 경화물을 형성하는 성질을 갖는다. 이와 같은 에폭시 수지로는, 종래부터 공지된 여러 가지 에폭시 수지가 사용되지만, 구체적으로는, 비스페놀 A, 비스페놀 F, 레조르시놀, 페닐 노볼락, 크레졸 노볼락 등의 페놀류의 글리시딜에테르 ; 부탄디올, 폴리에틸렌글리콜, 폴리프로필렌글리콜 등의 알코올류의 글리시딜에테르 ; 프탈산, 이소프탈산, 테트라하이드로프탈산 등의 카르복실산의 글리시딜에테르 ; 아닐린이소시아누레이트 등의 질소 원자에 결합한 활성 수소를 글리시딜기로 치환한 글리시딜형 혹은 알킬글리시딜형의 에폭시 수지 ; 비닐시클로헥산디에폭사이드, 3,4-에폭시시클로헥실메틸-3,4-디시클로헥산카르복실레이트, 2-(3,4-에폭시)시클로헥실-5,5-스피로(3,4-에폭시)시클로헥산-m-디옥산 등과 같이, 분자 내의 탄소-탄소 이중 결합을 예를 들어 산화함으로써 에폭시가 도입된, 이른바 지환형 에폭사이드를 들 수 있다. 그 밖에, 비페닐 골격, 디시클로헥사디엔 골격, 나프탈렌 골격 등을 갖는 에폭시 수지를 사용할 수도 있다. 이들 에폭시 수지는, 1 종을 단독으로, 또는 2 종 이상을 조합하여 사용할 수 있다.
접착제층 (13) 을 구성하는 재료에 있어서의 상기 열경화성 성분의 함유량은, 접착제층 (13) 을 구성하는 재료의 합계량을 기준으로 하여, 하한값이 5 질량％ 이상인 것이 바람직하고, 10 질량％ 이상인 것이 더욱 바람직하다. 또, 상기 열경화성 성분의 함유량은, 상한값이 75 질량％ 이하인 것이 바람직하고, 55 질량％ 이하인 것이 더욱 바람직하다. 상기 열경화성 성분의 함유량이, 상기 범위임으로써, 전술한 발열 개시 온도 및 발열 피크 온도를 전술한 범위로 조정하기 쉬워진다.
(1-3) 경화제·경화 촉매
접착제층 (13) 을 구성하는 재료가 전술한 열경화성 성분을 함유하는 경우, 당해 재료는 추가로 경화제 및 경화 촉매를 함유하는 것이 바람직하다.
경화제로는, 특별히 한정되지 않지만, 페놀류, 아민류, 티올류 등을 들 수 있고, 전술한 열경화 성분의 종류에 따라 적절히 선택할 수 있다. 예를 들어, 경화성 성분으로서 에폭시 수지를 사용하는 경우에는, 에폭시 수지와의 반응성 등의 관점에서, 페놀류가 바람직하다.
페놀류로는, 예를 들어, 비스페놀 A, 테트라메틸비스페놀 A, 디알릴비스페놀 A, 비페놀, 비스페놀 F, 디알릴비스페놀 F, 트리페닐메탄형 페놀, 테트라키스페놀, 노볼락형 페놀, 크레졸 노볼락 수지 등을 들 수 있고, 이들은 1 종을 단독으로 또는 2 종 이상을 조합하여 사용할 수 있다.
또, 경화 촉매로는, 특별히 한정되지 않지만, 이미다졸계, 인계, 아민계 등을 들 수 있고, 전술한 열경화 성분 등의 종류에 따라 적절히 선택할 수 있다. 또, 경화 촉매로서, 소정의 조건하에 있어서는 활성화되지 않고, 땜납을 용융시키는 고온의 압착 온도 이상으로 가열되었을 때에 활성화되는 잠재성 경화 촉매를 사용하는 것이 바람직하다. 또한 당해 잠재성 경화 촉매는, 마이크로 캡슐화한 잠재성 경화 촉매로서 사용하는 것도 바람직하다.
예를 들어, 경화성 성분으로서 에폭시 수지를 사용하는 경우에는, 에폭시 수지와의 반응성, 보존 안정성, 경화물의 물성, 경화 속도 등의 관점에서, 경화 촉매로서, 이미다졸계 경화 촉매를 사용하는 것이 바람직하다. 이미다졸계 경화 촉매로는, 공지된 것을 사용할 수 있지만, 우수한 경화성, 보존 안정성 및 접속 신뢰성의 관점에서, 트리아진 골격을 갖는 이미다졸 촉매가 바람직하다. 이들은 단독으로 사용해도 되고, 또는 2 종 이상을 병용하여 사용해도 된다. 또, 이들은 마이크로 캡슐화한 잠재성 경화 촉매로서 사용해도 된다. 이미다졸계 경화 촉매의 융점은, 우수한 경화성, 보존 안정성 및 접속 신뢰성의 관점에서, 200 ℃ 이상인 것이 바람직하고, 특히 250 ℃ 이상인 것이 바람직하다.
본 실시형태에 있어서, 접착제층 (13) 을 구성하는 재료에 있어서의 경화 촉매의 함유량은, 접착제층 (13) 을 구성하는 재료의 합계량을 기준으로 하여, 하한값이 0.1 질량％ 이상인 것이 바람직하고, 0.2 질량％ 이상인 것이 더욱 바람직하고, 0.4 질량％ 이상인 것이 특히 바람직하다. 또, 상기 경화 촉매의 함유량은, 상한값이 10 질량％ 이하인 것이 바람직하고, 5 질량％ 이하인 것이 더욱 바람직하고, 3 질량％ 이하인 것이 특히 바람직하다. 접착제층 (13) 을 구성하는 재료에 있어서, 경화 촉매의 함유량이 상기 하한값 이상이면, 열경화성 성분을 충분히 경화시킬 수 있다. 한편, 경화 촉매의 함유량이 상기 상한값 이하이면, 접착제층 (13) 의 보존 안정성이 양호해진다.
(1-4) 고분자량 성분
상기 접착제층 (13) 을 구성하는 재료는, 전술한 열경화성 성분 이외의 고분자량 성분을 함유하는 것이 바람직하다. 당해 고분자량 성분을 함유함으로써, 당해 재료의 90 ℃ 용융 점도와, 평균 선팽창 계수가, 후술하는 수치 범위를 만족시키기 숴워져, 얻어지는 적층 회로의 접속 신뢰성이 높은 것이 된다.
고분자량 성분으로는, 예를 들어, (메트)아크릴계 수지, 페녹시 수지, 폴리에스테르 수지, 폴리우레탄 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 실록산 변성 폴리이미드 수지, 폴리부타디엔 수지, 폴리프로필렌 수지, 스티렌-부타디엔-스티렌 공중합체, 스티렌-에틸렌-부틸렌-스티렌 공중합체, 폴리아세탈 수지, 폴리비닐부티랄 수지를 비롯한 폴리비닐아세탈 수지, 부틸 고무, 클로로프렌 고무, 폴리아미드 수지, 아크릴로니트릴-부타디엔 공중합체, 아크릴로니트릴-부타디엔-아크릴산 공중합체, 아크릴로니트릴-부타디엔-스티렌 공중합체, 폴리아세트산비닐, 나일론 등을 들 수 있고, 1 종을 단독으로 또는 2 종 이상을 조합하여 사용할 수 있다.
또한, 본 명세서에 있어서의 「(메트)아크릴산」 은, 아크릴산 및 메타크릴산의 양방을 의미한다. 「(메트)아크릴계 수지」 등의 다른 유사 용어에 대해서도 동일하다.
전술한 고분자량 성분 중에서도, 폴리비닐아세탈 수지, 및 폴리에스테르 수지, 페녹시 수지로 이루어지는 군에서 선택되는 1 종 이상을 사용하는 것이 바람직하다. 상기 제조용 시트를 구성하는 재료는, 이들 고분자량 성분을 함유함으로써, 90 ℃ 용융 점도 및 평균 선팽창 계수가 함께 낮은 값이 되고, 그 결과 이들 값을 후술하는 수치 범위 내로 하는 것이 용이해진다.
여기서, 폴리비닐아세탈 수지는, 폴리아세트산비닐을 비누화함으로써 얻어지는 폴리비닐알코올을, 알데히드에 의해 아세탈화하여 얻어지는 것이다. 아세탈화에 사용되는 알데히드로는, n-부틸알데히드, n-헥실알데히드, n-발레르알데히드 등을 들 수 있다. 폴리비닐아세탈 수지로는, n-부틸알데히드를 사용하여 아세탈화한 폴리비닐부티랄 수지를 사용하는 것도 바람직하다.
폴리에스테르 수지로는, 예를 들어, 폴리에틸렌테레프탈레이트 수지, 폴리부틸렌테레프탈레이트 수지, 폴리에틸렌옥살레이트 수지 등의 디카르복실산 성분 및 디올 성분을 중축합하여 얻어지는 폴리에스테르 수지 ; 이들에 폴리이소시아네이트 화합물을 반응시켜 얻는 우레탄 변성 폴리에스테르 수지 등의 변성 폴리에스테르 수지 ; 아크릴 수지 및/또는 비닐 수지를 그래프트화한 폴리에스테르 수지 등을 들 수 있고, 1 종을 단독으로 또는 2 종 이상을 조합하여 사용할 수 있다.
또, 접착제층 (13) 을 구성하는 재료는, 상기 고분자량 성분으로서 폴리비닐아세탈 수지, 또는 폴리에스테르 수지를 함유하는 경우, 추가로 페녹시 수지를 함유하는 것이 특히 바람직하다. 페녹시 수지를 추가로 함유하는 경우, 접착제층 (13) 을 구성하는 재료는, 90 ℃ 용융 점도 및 평균 선팽창 계수가 후술하는 수치 범위를 더욱 만족시키기 쉬워진다.
페녹시 수지로는, 특별히 한정되지 않지만, 예를 들어, 비스페놀 A 타입, 비스페놀 F 타입, 비스페놀 A/비스페놀 F 공중합 타입, 비페놀 타입, 비페닐 타입 등이 예시된다.
상기 고분자량 성분은, 연화점의 하한값이 50 ℃ 이상인 것이 바람직하고, 100 ℃ 이상인 것이 더욱 바람직하고, 120 ℃ 이상인 것이 특히 바람직하다. 또, 상기 고분자량 성분은, 연화점의 상한값이 200 ℃ 이하인 것이 바람직하고, 180 ℃ 이하인 것이 더욱 바람직하고, 150 ℃ 이하인 것이 특히 바람직하다. 연화점이 상기 하한값 이상인 고분자량 성분을 함유시킴으로써, 접착제층 (13) 을 구성하는 재료의 평균 선팽창 계수를 저감시킬 수 있어, 후술하는 수치 범위를 만족시키기 쉬워진다. 또, 연화점이 상기 상한값 이하이면, 접착제층 (13) 의 취화를 억제할 수 있다. 또한, 연화점은, ASTM D1525 에 기초하여 측정한 값으로 한다.
상기 고분자량 성분은, 유리 전이 온도의 하한값이 50 ℃ 이상인 것이 바람직하고, 60 ℃ 이상인 것이 더욱 바람직하고, 80 ℃ 이상인 것이 특히 바람직하다. 또, 상기 고분자량 성분은, 유리 전이 온도의 상한값이 250 ℃ 이하인 것이 바람직하고, 200 ℃ 이하인 것이 더욱 바람직하고, 180 ℃ 이하인 것이 특히 바람직하다. 유리 전이 온도가 상기 하한값 이상인 고분자량 성분을 함유시킴으로써, 접착제층 (13) 을 구성하는 재료의 평균 선팽창 계수를 저감시킬 수 있어, 후술하는 수치 범위를 만족시키기 쉬워진다. 또, 유리 전이 온도가 상기 상한값 이하이면, 다른 재료와의 상용성이 우수한 것이 된다. 또한, 고분자량 성분의 유리 전이 온도는, 시차 주사 열량 분석계를 사용하여 측정한 값이다.
상기 고분자량 성분은, 중량 평균 분자량이 1 만 이상인 것이 바람직하고, 3 만 이상인 것이 더욱 바람직하고, 5 만 이상인 것이 특히 바람직하다. 또, 상한값이 100 만 이하인 것이 바람직하고, 70 만 이하인 것이 더욱 바람직하고, 50 만 이하인 것이 특히 바람직하다. 중량 평균 분자량이 상기 하한값 이상이면, 필름 형성성을 유지하면서, 용융 점도도 저하시키는 것이 가능하기 때문에 바람직하다. 또, 중량 평균 분자량이 상기 상한값 이하이면, 열경화성 성분 등의 저분자량 성분과의 상용성이 향상되기 때문에 바람직하다. 또한, 본 명세서에 있어서의 중량 평균 분자량은, 겔 퍼미에이션 크로마토그래피 (GPC) 법에 의해 측정한 표준 폴리스티렌 환산의 값이다.
접착제층 (13) 을 구성하는 재료에 있어서의 상기 고분자량 성분의 함유량은, 접착제층 (13) 을 구성하는 재료의 합계량을 기준으로 하여, 하한값이 3 질량％ 이상인 것이 바람직하고, 5 질량％ 이상인 것이 더욱 바람직하고, 7 질량％ 이상인 것이 특히 바람직하다. 또, 상기 고분자량 성분의 함유량은, 상한값이 95 질량％ 이하인 것이 바람직하고, 90 질량％ 이하인 것이 더욱 바람직하고, 80 질량％ 이하인 것이 특히 바람직하다. 상기 고분자량 성분의 함유량이 상기 하한값 이상이면, 접착제층 (13) 을 구성하는 재료의 90 ℃ 용융 점도를 더욱 낮은 값으로 할 수 있어, 전술한 수치 범위를 만족시키기 쉬워진다. 한편, 상기 고분자량 성분의 함유량이 상기 상한값 이하이면, 접착제층 (13) 을 구성하는 재료의 평균 선팽창 계수를 더욱 저감시킬 수 있어, 후술하는 수치 범위를 만족시키기 쉬워진다.
(1-5) 플럭스 기능을 갖는 성분
본 실시형태에 있어서, 반도체 칩의 관통 전극 또는 범프가 땜납으로 접합되는 경우, 접착제층 (13) 을 구성하는 재료는, 플럭스 기능을 갖는 성분 (이하 「플럭스 성분」 이라고 하는 경우가 있다) 을 함유하는 것이 바람직하다. 플럭스 성분은, 전극 표면에 형성된 금속 산화막을 제거하는 작용을 갖는 것이고, 땜납에 의한 전극간의 전기적 접속을 보다 확실한 것으로 하여, 땜납 접합부에 있어서의 접속 신뢰성을 높일 수 있다.
플럭스 성분으로는, 특별히 한정되지 않지만, 페놀성 수산기 및/또는 카르복실기를 갖는 성분인 것이 바람직하고, 카르복실기를 갖는 성분인 것이 특히 바람직하다. 카르복실기를 갖는 성분은, 플럭스 기능을 가짐과 함께, 후술하는 에폭시 수지를 열경화성 성분으로서 사용한 경우에 경화제로서의 작용도 갖는다. 그 때문에, 카르복실기를 갖는 성분은, 땜납 접합이 완료한 후에는 경화제로서 반응하여 소비되기 때문에, 과잉된 플럭스 성분에서 기인한 문제를 억제할 수 있다.
구체적인 플럭스 성분으로는, 예를 들어, 글루타르산, 2-메틸글루타르산, 오르토아니스산, 디페놀산, 아디프산, 아세틸살리실산, 벤조산, 벤질산, 아젤라산, 벤질벤조산, 말론산, 2,2-비스(하이드록시메틸)프로피온산, 살리실산, o-메톡시벤조산, m-하이드록시벤조산, 숙신산, 2,6-디메톡시메틸파라크레졸, 벤조산하이드라지드, 카르보하이드라지드, 말론산디하이드라지드, 숙신산디하이드라지드, 글루타르산디하이드라지드, 살리실산하이드라지드, 이미노디아세트산디하이드라지드, 이타콘산디하이드라지드, 시트르산트리하이드라지드, 티오카르보하이드라지드, 벤조페논하이드라존, 4,4'-옥시비스벤젠술포닐하이드라지드, 아디프산디하이드라지드, 로진 유도체 등을 들 수 있고, 이들은 1 종을 단독으로 또는 2 종 이상을 조합하여 사용할 수 있다.
로진 유도체로는 검로진, 톨로진, 우드 로진, 중합 로진, 수소 첨가 로진, 포르밀화 로진, 로진 에스테르, 로진 변성 말레산 수지, 로진 변성 페놀 수지, 로진 변성 알키드 수지 등을 들 수 있다.
이들 중에서도, 2-메틸글루타르산, 아디프산 및 로진 유도체에서 선택되는 적어도 1 개를 사용하는 것이 특히 바람직하다. 2-메틸글루타르산 및 아디프산은, 접착제층 (13) 을 구성하는 재료에 있어서, 분자량이 비교적 작으면서도 분자 내에 카르복실기를 2 개 갖기 때문에, 소량의 첨가이어도 플럭스 기능이 우수하고, 본 실시형태에서는 특히 바람직하게 사용할 수 있다. 로진 유도체는 연화점이 높고, 저선팽창 계수화를 유지하면서, 플럭스성을 부여할 수 있기 때문에, 본 실시형태에서는 특히 바람직하게 사용할 수 있다.
플럭스 성분의 융점 및 연화점의 적어도 일방은, 80 ℃ 이상인 것이 바람직하고, 110 ℃ 이상인 것이 보다 바람직하고, 130 ℃ 이상이 더욱 바람직하다. 플럭스 성분의 융점 및 연화점 중 적어도 일방이 상기 범위이면, 보다 우수한 플럭스 기능을 얻을 수 있고, 아웃 가스 등도 저감시킬 수 있기 때문에 바람직하다. 또한, 플럭스 성분의 융점 및 연화점의 상한값은 특별히 한정되지 않지만, 예를 들어 땜납의 융점 이하이면 된다.
본 실시형태에 있어서, 접착제층 (13) 을 구성하는 재료에 있어서의 플럭스 성분의 함유량은, 접착제층 (13) 을 구성하는 재료의 합계량을 기준으로 하여, 하한값이 0.1 질량％ 이상인 것이 바람직하고, 0.2 질량％ 이상인 것이 더욱 바람직하고, 0.3 질량％ 이상인 것이 특히 바람직하다. 또, 상기 플럭스 성분의 함유량은, 상한값이 20 질량％ 이하인 것이 바람직하고, 15 질량％ 이하인 것이 더욱 바람직하고, 10 질량％ 이하인 것이 특히 바람직하다. 접착제층 (13) 을 구성하는 재료에 있어서, 플럭스 성분의 함유량이 상기 하한값 이상이면, 땜납에 의한 전극간의 전기적 접속을 보다 확실한 것으로 하여, 땜납 접합부에 있어서의 접속 신뢰성을 더욱 높일 수 있다. 한편, 플럭스 성분의 함유량이 상기 상한값 이하이면, 과잉된 플럭스 성분에서 기인하는 이온 마이그레이션 등의 문제를 방지할 수 있다.
(1-6) 그 밖의 성분
접착제층 (13) 은, 당해 접착제층 (13) 을 구성하는 재료로서, 추가로 가소제, 안정제, 점착 부여재, 착색제, 커플링제, 대전 방지제, 산화 방지제, 도전성 입자, 전술한 열전도성 필러 이외의 무기 필러 등을 함유해도 된다.
예를 들어, 접착제층 (13) 을 구성하는 재료가 도전성 입자 등을 함유함으로써, 삼차원 집적 적층 회로 제조용 시트 (1, 2) 에 이방 도전성이 부여되면, 땜납 접합을 보완하는 양태로, 또는 땜납 접합과는 상이한 양태로, 반도체 칩끼리를 전기적으로 접합할 수 있다.
(2) 물성
(2-1) 열전도율
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 에 있어서, 접착제층 (13) 의 경화 후의 열전도율은, 0.5 W/m·K 이상인 것이 바람직하고, 특히 0.7 W/m·K 이상인 것이 바람직하고, 나아가서는 1.0 W/m·K 이상인 것이 바람직하다. 또, 당해 열전도율은, 8.0 W/m·K 이하인 것이 바람직하고, 특히 4.0 W/m·K 이하인 것이 바람직하고, 나아가서는 3.0 W/m·K 이하인 것이 바람직하다. 당해 열전도율이 0.5 W/m·K 이상임으로써, 접착제층 (13) 이 양호한 방열성을 나타내기 쉬워지고, 본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 를 사용하여, 높은 신뢰성을 갖는 적층 회로를 효과적으로 제조할 수 있다. 한편, 당해 열전도율이 8.0 W/m·K 이하임으로써, 접착제층 (13) 에 있어서의 열전도성 필러의 함유량이 과도하게 많아지지 않고, 그 결과, 접착제층 (13) 에 있어서의 양호한 방열성과, 접착제층 (13) 의 접착성 및 시트 가공성을 양립하기 쉬워진다. 또한, 접착제층 (13) 의 열전도율의 측정 방법은, 후술하는 시험예에 나타낸 바와 같다.
(2-2) 용융 점도
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 에 있어서, 접착제층 (13) 을 구성하는 재료는, 경화 전에 있어서의 90 ℃ 에서의 용융 점도 (이하, 「90 ℃ 용융 점도」 라고 하는 경우가 있다) 가, 상한값으로서 5.0 × 105 ㎩·s 이하인 것이 바람직하고, 특히 1.0 × 105 ㎩·s 이하인 것이 바람직하고, 나아가서는 5.0 × 104 ㎩·s 이하인 것이 바람직하다. 90 ℃ 용융 점도가 상기 상한값 이하이면, 접착제층 (13) 을 전극간에 개재시켰을 때, 반도체 칩의 표면에 있어서의 관통 전극 또는 범프에서 기인하는 요철에 양호하게 추종하여, 반도체 칩과 접착제층 (13) 의 계면에 보이드가 발생하는 것을 방지할 수 있다. 또, 90 ℃ 용융 점도는, 하한값으로서 1.0 × 100 ㎩·s 이상인 것이 바람직하고, 특히 1.0 × 101 ㎩·s 이상인 것이 바람직하고, 나아가서는 1.0 × 102 ㎩·s 이상인 것이 바람직하다. 90 ℃ 용융 점도가 상기 하한값 이상이면, 접착제층 (13) 을 구성하는 재료가 지나치게 플로우하는 경우가 없어, 접착제층 (13) 첩부시나 반도체 칩의 적층시에 있어서 장치의 오염을 방지할 수 있다. 그 때문에, 본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 는, 구성하는 재료의 90 ℃ 용융 점도가 상기 범위에 있음으로써, 높은 신뢰성을 갖는 것이 된다.
여기서, 접착제층 (13) 을 구성하는 재료의 90 ℃ 용융 점도는, 플로우 테스터를 사용하여 측정할 수 있다. 구체적으로는, 두께 15 ㎜ 의 접착제층 (13) 에 대해, 플로우 테스터 (시마즈 제작소사 제조, CFT-100D) 를 사용하여, 하중 50 ㎏f, 온도 범위 50 ∼ 120 ℃, 승온 속도 10 ℃／min 의 조건으로 용융 점도를 측정할 수 있다.
(2-3) 평균 선팽창 계수
본 실시형태에 있어서, 접착제층 (13) 을 구성하는 재료는, 경화물의 0 ∼ 130 ℃ 에 있어서의 평균 선팽창 계수 (이하, 간단히 「평균 선팽창 계수」 라고 하는 경우가 있다) 가, 상한값으로서 45 ppm 이하인 것이 바람직하고, 특히 35 ppm 이하인 것이 바람직하고, 나아가서는 25 ppm 이하인 것이 바람직하다. 평균 선팽창 계수가 상기 상한값 이하이면, 경화물로 이루어지는 접착제층 (13) 과 반도체 칩의 선팽창 계수의 차가 작아지고, 이러한 차에 기초하여 접착제층 (13) 과 반도체 칩 사이에서 발생할 수 있는 응력을 저감시킬 수 있다. 이로써, 본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 는, 반도체 칩끼리의 접속 신뢰성을 높은 것으로 할 수 있고, 특히 실시예에서 나타내는 온도 사이클 시험에 있어서 높은 접속 신뢰성을 나타내는 것이 된다.
한편, 평균 선팽창 계수의 하한값은 특별히 제한되지 않지만, 필름 형성성의 관점에서, 5 ppm 이상인 것이 바람직하고, 10 ppm 이상인 것이 보다 바람직하다.
여기서, 접착제층 (13) 을 구성하는 재료의 평균 선팽창 계수는, 열기계 분석 장치를 사용하여 측정할 수 있다. 구체적으로는, 기재 상에 두께 45 ㎛ 의 접착제층 (13) 을 형성한 후, 160 ℃ 에서 1 시간 처리함으로써 접착제층 (13) 을 경화시킴으로써 얻어지는 경화물에 대해, 열기계 분석 장치 (브루커·에이엑스사 제조, TMA4030SA) 를 사용하여, 하중 2 g, 온도 범위 0 ∼ 300 ℃, 승온 속도 5 ℃／min 의 조건으로 선팽창 계수를 측정한다. 당해 측정 결과로부터, 0 ∼ 130 ℃ 에서의 평균 선팽창 계수가 산출될 수 있다.
(2-4) 유리 전이 온도
본 실시형태에 있어서, 접착제층 (13) 을 구성하는 재료는, 경화물의 유리 전이 온도 (Tg) 가, 하한값으로서 150 ℃ 이상인 것이 바람직하고, 200 ℃ 이상인 것이 더욱 바람직하고, 240 ℃ 이상인 것이 특히 바람직하다. 경화물의 유리 전이 온도가 상기 하한값 이상이면, 온도 사이클 시험시에 경화물이 변형되지 않고, 응력이 발생하기 어려워지기 때문에 바람직하다. 한편, 경화물의 유리 전이 온도의 상한값은 특별히 제한되지 않지만, 경화물의 취화를 억제하는 관점에서, 350 ℃ 이하인 것이 바람직하고, 300 ℃ 이하인 것이 보다 바람직하다.
여기서, 접착제층 (13) 을 구성하는 재료의 경화물의 유리 전이 온도는, 동적 점탄성 측정 기기 (티·에이·인스트루먼트사 제조, DMA Q800) 를 사용하여, 주파수 11 ㎐, 진폭 10 ㎛, 승온 속도 3 ℃／분으로, 0 ℃ 에서 300 ℃ 까지 승온시켜 인장 모드에 의한 점탄성을 측정했을 때의, tanδ (손실 탄성률/저장 탄성률) 의 최대점의 온도이다.
(2-5) 5 ％ 질량 감소 온도
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 에 있어서, 접착제층 (13) 을 구성하는 재료의 경화물은, 열중량 측정에 의한 5 ％ 질량 감소 온도가, 350 ℃ 이상인 것이 바람직하고, 특히 360 ℃ 이상인 것이 바람직하다. 당해 5 ％ 질량 감소 온도가 350 ℃ 이상임으로써, 접착제층 (13) 의 경화물이 고온에 대한 내성이 우수한 것이 된다. 그 때문에, 적층 회로의 제조 등에 있어서, 당해 경화물이 고온에 노출되었을 경우에도, 당해 경화물의 함유 성분의 분해에 수반하는 휘발 성분의 발생 등이 억제되어, 적층 회로의 성능이 양호하게 유지된다. 또한, 당해 5 ％ 질량 감소 온도의 상한으로는 특별히 한정되지 않지만, 당해 5 ％ 질량 감소 온도는, 통상 500 ℃ 이하인 것이 바람직하다.
여기서, 5 ％ 질량 감소 온도는, 시차열·열중량 동시 측정 장치를 사용하여 측정할 수 있다. 구체적으로는, 기재 상에 두께 45 ㎛ 의 접착제층 (13) 을 형성한 후, 160 ℃ 에서 1 시간 처리함으로써 접착제층 (13) 을 경화시킴으로써 얻어지는 경화물에 대해, JIS K7120 : 1987 에 준거하여, 시차열·열중량 동시 측정 장치 (시마즈 제작소사 제조, DTG-60) 를 사용하여, 유입 가스를 질소로 하여, 가스 유입 속도 100 ㎖/min, 승온 속도 20 ℃／min 으로, 40 ℃ 에서 550 ℃ 까지 승온시켜 열중량 측정을 실시한다. 얻어진 열중량 곡선에 기초하여, 온도 100 ℃ 에서의 질량에 대해 질량이 5 ％ 감소하는 온도 (5 ％ 질량 감소 온도) 가 얻어진다.
(2-6) 저장 탄성률
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 에 있어서, 접착제층 (13) 의 경화 후의 23 ℃ 에 있어서의 저장 탄성률은, 1.0 × 102 ㎫ 이상인 것이 바람직하고, 특히 1.0 × 103 ㎫ 이상인 것이 바람직하다. 또, 당해 저장 탄성률은, 1.0 × 105 ㎫ 이하인 것이 바람직하고, 특히 1.0 × 104 ㎫ 이하인 것이 바람직하다. 당해 저장 탄성률이 상기 범위임으로써, 적층 회로를 제조하는 경우에, 반도체 칩과 개편화된 접착제층 (13) 이 교대로 적층되어 이루어지는 적층체가 양호한 강도를 갖는 것이 된다. 그 결과, 추가로 반도체 칩을 적층하는 경우나 당해 적층체를 취급할 때에도, 적층한 상태가 양호하게 유지되어, 우수한 품질을 갖는 적층 회로를 제조할 수 있다.
여기서, 접착제층 (13) 의 경화 후의 23 ℃ 에 있어서의 저장 탄성률은, 동적 점탄성 측정 기기를 사용하여 측정할 수 있다. 구체적으로는, 기재 상에 두께 45 ㎛ 의 접착제층 (13) 을 형성한 후, 160 ℃ 에서 1 시간 처리함으로써 접착제층 (13) 을 경화시킴으로써 얻어지는 경화물에 대해, 동적 점탄성 측정 기기 (티·에이·인스트루먼트사 제조, DMA Q800) 를 사용하여, 주파수 11 ㎐, 진폭 10 ㎛, 승온 속도 3 ℃／분으로, 0 ℃ 에서 300 ℃ 까지 승온시켰을 때의 인장 모드에 의한 점탄성을 측정한다. 그 측정 결과로부터, 접착제층의 경화 후의 23 ℃ 에 있어서의 저장 탄성률 (㎫) 을 판독할 수 있다.
(2-7) 시차 주사 열량 분석법에 의한 발열 개시 온도 및 발열 피크 온도
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 에 있어서, 경화 전에 있어서의 접착제층 (13) 은, 시차 주사 열량 분석 (DSC) 법에 의해 승온 속도 10 ℃／분으로 측정되는 발열 개시 온도 (TS) 가, 70 ℃ ∼ 150 ℃ 의 범위 내인 것이 바람직하고, 특히 100 ℃ ∼ 150 ℃ 의 범위 내인 것이 바람직하고, 나아가서는 120 ℃ ∼ 150 ℃ 의 범위 내인 것이 바람직하다. 당해 발열 개시 온도 (TS) 가 상기 범위임으로써, 예를 들어, 다이싱 블레이드에 의해 반도체 웨이퍼를 다이싱할 때에 생기는 열을 받았을 경우와 같은, 의도하지 않은 단계에 있어서 접착제층 (13) 이 경화되는 것이 억제됨과 함께, 제조용 시트 (1, 2) 의 보존 안정성도 우수하다. 특히, 적층 회로를 제조하기 위해, 반도체 칩을 복수 적층한 후에, 반도체 칩 사이에 존재하는 복수의 접착제층 (13) 을 일괄적으로 경화시키는 경우에는, 반도체 칩의 적층이 완료하기 전과 같은 의도하지 않은 단계에 있어서 접착제층 (13) 이 경화되는 것을 억제할 수 있다.
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 에 있어서, 경화 전에 있어서의 접착제층 (13) 은, 시차 주사 열량 분석 (DSC) 법에 의해 승온 속도 10 ℃／분으로 측정되는 발열 피크 온도 (TP) 가, 발열 개시 온도 (TS) + 5 ∼ 60 ℃ 인 것이 바람직하고, 특히 TS + 5 ∼ 50 ℃ 인 것이 바람직하고, 나아가서는 TS + 10 ∼ 40 ℃ 인 것이 바람직하다. 당해 발열 피크 온도 (TP) 가 상기 서술한 범위임으로써, 접착제층 (13) 을 경화시킬 때, 경화의 시작으로부터 완료까지의 시간이 비교적 짧은 것이 된다. 일반적으로, NCF 와 같은 접착제를 사용하여 적층 회로를 제조하는 경우, 접착제의 경화에 시간을 필요로 한다. 그 때문에, 적층 회로의 제조에 있어서의 택 타임은, 접착제의 경화 시간에 의해 규정되는 경우가 많다. 따라서, 상기와 같이 접착제층 (13) 이 경화될 때까지의 시간이 짧음으로써, 택 타임을 효과적으로 단축하는 것이 가능해진다. 특히, 적층 회로를 제조할 때, 프로세스의 효율화를 위해, 반도체 칩을 복수 적층 (임시 거치) 한 후에, 반도체 칩 사이에 존재하는 복수의 접착제층 (13) 을 마지막에 일괄적으로 경화시키는 경우가 있다. 그러한 경우에도, 당해 발열 피크 온도 (TP) 가 상기 서술한 범위임으로써, 반도체 칩의 적층이 완료하기 전과 같은 의도하지 않은 단계에 있어서, 공정의 초기에 적층한 반도체 칩 사이에 존재하는 접착제층 (13) 이 경화되는 것을 억제할 수 있다.
여기서, 상기 발열 개시 온도 및 상기 발열 피크 온도는, 시차 주사 열량계를 사용하여 측정할 수 있다. 구체적으로는, 두께 15 ㎜ 의 접착제층 (13) 을, 시차 주사 열량계 (TA 인스트루먼트사 제조, Q2000) 를 사용하여, 승온 속도 10 ℃／분으로 상온으로부터 300 ℃ 까지 가열하고, 이로써 얻어지는 DSC 곡선으로부터, 발열이 개시하는 온도 (발열 개시 온도) (TS), 및 발열 피크 온도 (TP) 를 구할 수 있다.
(2-8) 접착제층의 두께 등
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 에 있어서, 접착제층 (13) 의 두께 (T2) 는, 2 ㎛ 이상인 것이 바람직하고, 특히 5 ㎛ 이상인 것이 바람직하고, 나아가서는 10 ㎛ 이상인 것이 바람직하다. 또, 당해 두께 (T2) 는, 500 ㎛ 이하인 것이 바람직하고, 특히 300 ㎛ 이하인 것이 바람직하고, 나아가서는 100 ㎛ 이하인 것이 바람직하다. 접착제층 (13) 의 두께 (T2) 가 2 ㎛ 이상임으로써, 반도체 칩에 존재하는 관통 전극 또는 범프를, 접착제층 (13) 에 양호하게 매립하는 것이 가능해진다. 또, 접착제층 (13) 의 두께 (T2) 가 500 ㎛ 이하임으로써, 관통 전극을 갖는 반도체 칩을, 접착제층 (13) 을 개재하여 접착할 때, 접착제층 (13) 이 측면으로 지나치게 배어나오지 않아, 신뢰성이 높은 반도체 장치를 제조할 수 있다. 또한, 접착제층 (13) 의 두께 (T2) 는, 제조용 시트 (1) 에 있어서, 50 ㎜ 간격으로 합계 100 점을 측정했을 때의 평균값으로 한다.
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 에 있어서, 접착제층 (13) 의 두께 (T2) 의 표준 편차는, 2.0 ㎛ 이하이고, 1.8 ㎛ 이하인 것이 바람직하고, 특히 1.6 ㎛ 이하인 것이 바람직하다. 당해 표준 편차가 2.0 ㎛ 를 초과하면, 제조용 시트 (1, 2) 를 사용하여, 반도체 웨이퍼의 관통 전극 또는 범프를 접착제층 (13) 에 매립할 때 보이드가 발생하기 쉬워짐과 함께, 적층 회로를 구성하는 접착제층 (13) 의 두께 및 적층 회로 자체의 두께를 균일하게 하는 것이 곤란해지는 결과, 적층 회로의 방열성이 불충분해진다. 특히, 적층 회로는 반도체 칩과 접착제층 (13) 을 복수 적층하여 얻어지는 것이기 때문에, 접착제층 (13) 의 두께 (T2) 의 표준 편차가 2.0 ㎛ 를 초과하면, 얻어지는 적층 회로의 두께에 관한 균일성이 저해되어, 당해 적층 회로에 있어서의 양호한 방열성을 달성할 수 없다. 또한, 접착제층 (13) 의 두께 (T2) 의 표준 편차의 측정 방법은, 후술하는 시험예에 나타낸 바와 같다.
기재 (11) 를 구비하는 제 2 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (2) 에 있어서, 기재 (11) 의 두께 (T1) 에 대한 접착제층 (13) 의 두께 (T2) 의 비 (T2/T1) 는, 0.01 이상인 것이 바람직하고, 특히 0.1 이상인 것이 바람직하고, 나아가서는 0.4 이상인 것이 바람직하다. 또, 당해 비 (T2/T1) 는, 1.5 이하인 것이 바람직하고, 특히 1.0 이하인 것이 바람직하고, 나아가서는 0.9 이하인 것이 바람직하다. 당해 비 (T2/T1) 가 상기 범위임으로써, 기재 (11) 와 접착제층 (13) 의 두께의 밸런스가 양호한 것이 되어, 반도체 웨이퍼에 제조용 시트 (2) 를 첩부할 때의 핸들링성이 우수함과 함께, 당해 첩부시의 첩부 적성을 조정하는 것이 용이해진다. 그 결과, 당해 첩부를 양호하게 실시할 수 있어, 우수한 품질을 갖는 적층 회로를 제조하는 것이 가능해진다. 특히, 당해 비 (T2/T1) 가 0.01 이상임으로써, 제조용 시트 (1) 에 있어서의 기재 (11) 의 상대적인 두께가 비교적 작은 것이 되어, 제조용 시트 (1) 의 상대적인 강성이 비교적 낮게 억제된다. 그 결과, 제조용 시트 (1) 를 반도체 웨이퍼에 첩부할 때, 반도체 웨이퍼에 존재하는 관통 전극 또는 범프를, 접착제층 (13) 에 양호하게 매립하기 쉬워진다. 한편, 당해 비 (T2/T1) 가 1.5 이하임으로써, 제조용 시트 (1) 에 있어서의 기재 (11) 의 상대적인 두께가 비교적 큰 것이 되어, 제조용 시트 (1) 의 상대적인 강성이 비교적 높게 유지된다. 그 결과, 제조용 시트 (1) 의 핸들링성이 우수한 것이 되어, 반도체 웨이퍼에 제조용 시트 (1) 를 첩부하기 쉬워진다. 또한, 기재 (11) 의 두께 (T1) 는, 제조용 시트 (1) 에 있어서, 50 ㎜ 간격으로 합계 100 점을 측정했을 때의 평균값으로 한다.
2. 점착제층
(1) 재료
점착제층 (12) 을 구비하는 제 2 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (2) 에 있어서, 점착제층 (12) 은, 비경화성 점착제로 구성되어도 되고, 또는 경화성 점착제로 구성되어도 된다. 후술하는 바와 같이, 본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (2) 를 적층 회로의 제조 방법에 사용하는 경우, 접착제층 (13) 이, 기재 (11) 와 점착제층 (12) 의 적층체로부터 박리된다. 그 때문에, 당해 박리를 용이하게 실시하는 관점에서, 점착제층 (12) 은 경화성 점착제로 구성되고, 경화에 의해 점착력이 저하되는 것임이 바람직하다.
점착제층 (12) 이 경화성 점착제로 구성되는 경우, 당해 점착제는, 에너지선 경화성 점착제이어도 되고, 또는 열경화성 점착제이어도 된다. 여기서, 점착제층 (12) 과 접착제층 (13) 은 상이한 단계에서 경화시키는 것이기 때문에, 접착제층 (13) 이 열경화성을 갖는 경우에는, 점착제층 (12) 은 에너지선 경화성 점착제로 구성되는 것이 바람직하고, 접착제층 (13) 이 에너지선 경화성을 갖는 경우에는, 점착제층 (12) 은 열경화성 점착제로 구성되는 것이 바람직하다. 그러나, 접착제층 (13) 은 전술한 이유에서 열경화성을 갖는 것이 바람직하기 때문에, 점착제층 (12) 은, 에너지선 경화성 점착제로 구성되는 것이 바람직하다.
상기 비경화성 점착제로는, 원하는 점착력 및 재박리성을 갖는 것이 바람직하고, 예를 들어, 아크릴계 점착제, 고무계 점착제, 실리콘계 점착제, 우레탄계 점착제, 폴리에스테르계 점착제, 폴리비닐에테르계 점착제 등을 사용할 수 있다. 이들 중에서도, 다이싱 공정과 같은 의도하지 않은 단계에 있어서의, 점착제층 (12) 과 접착제층 (13) 의 계면에서의 박리를 효과적으로 억제하는 관점에서, 아크릴계 점착제가 바람직하다.
상기 에너지선 경화성 점착제로는, 에너지선 경화성을 갖는 폴리머를 주성분으로 하는 것이어도 되고, 비에너지선 경화성 폴리머 (에너지선 경화성을 갖지 않는 폴리머) 와 적어도 1 개 이상의 에너지선 경화성기를 갖는 모노머 및/또는 올리고머의 혼합물을 주성분으로 하는 것이어도 된다. 또, 에너지선 경화성을 갖는 폴리머와 비에너지선 경화성 폴리머의 혼합물이어도 되고, 에너지선 경화성을 갖는 폴리머와 적어도 1 개 이상의 에너지선 경화성기를 갖는 모노머 및/또는 올리고머의 혼합물이어도 되고, 그것들 3 종의 혼합물이어도 된다.
상기 에너지선 경화성을 갖는 폴리머는, 측사슬에 에너지선 경화성을 갖는 관능기 (에너지선 경화성기) 가 도입된 (메트)아크릴산에스테르 (공)중합체인 것이 바람직하다. 이 중합체는, 관능기 함유 모노머 단위를 갖는 아크릴계 공중합체와, 그 관능기에 결합하는 관능기를 갖는 불포화기 함유 화합물을 반응시켜 얻어지는 것임이 바람직하다.
상기 적어도 1 개 이상의 에너지선 경화성기를 갖는 모노머 및/또는 올리고머로는, 예를 들어, 다가 알코올과 (메트)아크릴산의 에스테르 등을 사용할 수 있다.
비에너지선 경화성 폴리머 성분으로는, 예를 들어, 전술한 관능기 함유 모노머 단위를 갖는 아크릴계 공중합체를 사용할 수 있다.
(2) 물성 등
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (2) 에 있어서, 점착제층 (12) 의 23 ℃ 에 있어서의 저장 탄성률은, 1 × 103 ㎩ 이상인 것이 바람직하고, 특히 1 × 104 ㎩ 이상인 것이 바람직하다. 또, 당해 저장 탄성률은, 1 × 109 ㎩ 이하인 것이 바람직하고, 특히 1 × 108 ㎩ 이하인 것이 바람직하다. 또한, 당해 저장 탄성률은, 점착제층 (12) 이 경화성 점착제로 구성되는 경우에는 경화 전의 저장 탄성률을 말하는 것으로 한다. 점착제층 (12) 의 23 ℃ 에 있어서의 저장 탄성률이 상기 범위임으로써, 반도체 웨이퍼에 제조용 시트 (2) 를 첩부할 때, 반도체 웨이퍼에 존재하는 관통 전극 또는 범프를, 접착제층 (13) 에 양호하게 매립하는 것이 가능해진다. 또, 제조용 시트 (1, 2) 를 사용하여, 반도체 웨이퍼의 범프가 형성되어 있지 않은 면을 백 그라인드하는 경우에는, 반도체 웨이퍼의 휨이나 딤플의 발생을 억제할 수 있다. 또한, 점착제층 (12) 의 23 ℃ 에 있어서의 저장 탄성률은, 예를 들어, 동적 점탄성 측정 장치 (티·에이·인스트루먼트사 제조, ARES) 에 의해, 주파수 1 ㎐, 측정 온도 범위 -50 ∼ 150 ℃, 승온 속도 3 ℃／min 의 조건으로 측정할 수 있다.
점착제층 (12) 의 두께는, 특별히 한정되지 않지만, 예를 들어, 1 ㎛ 이상인 것이 바람직하고, 특히 10 ㎛ 이상인 것이 바람직하다. 또, 당해 두께는, 예를 들어, 100 ㎛ 이하인 것이 바람직하고, 특히 50 ㎛ 이하인 것이 바람직하다. 점착제층 (12) 의 두께가 1 ㎛ 이상임으로써, 점착제층 (12) 이 양호한 점착력을 발휘할 수 있다. 또, 당해 두께가 100 ㎛ 이하임으로써, 점착제층 (12) 이 불필요한 두께로 되는 것이 억제되어, 비용을 저감시키는 것이 가능해진다.
3. 기재
(1) 재료
기재 (11) 를 구비하는 제 2 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (2) 에 있어서, 기재 (11) 를 구성하는 재료로는, 특별히 한정되지 않는다. 그러나, 제조용 시트 (2) 를, 다이싱 시트 일체형 접착 시트 (다이싱·다이본딩 시트) 로 하는 경우, 기재 (11) 를 구성하는 재료는, 다이싱 시트를 구성하는 기재에 일반적으로 사용되는 재료인 것이 바람직하다. 예를 들어, 이와 같은 기재 (11) 의 재료로는, 폴리에틸렌, 폴리프로필렌, 폴리부텐, 폴리부타디엔, 폴리메틸펜텐, 폴리염화비닐, 염화비닐 공중합체, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리우레탄, 에틸렌아세트산비닐 공중합체, 아이오노머, 에틸렌·(메트)아크릴산 공중합체, 에틸렌·(메트)아크릴산에스테르 공중합체, 폴리스티렌, 비닐폴리이소프렌, 폴리카보네이트, 폴리올레핀 등을 들 수 있고, 이들 중 1 종 또는 2 종 이상의 혼합물을 사용할 수 있다.
또, 제조용 시트 (2) 를, 백 그라인드 시트 일체형 접착 시트로 하는 경우, 기재 (11) 를 구성하는 재료는, 백 그라인드 시트를 구성하는 기재에 일반적으로 사용되는 재료인 것이 바람직하다. 예를 들어, 이와 같은 기재 (11) 의 재료로는, 폴리에틸렌테레프탈레이트, 폴리에틸렌, 폴리프로필렌, 에틸렌·아세트산비닐 공중합체 등의 수지로 이루어지는 것을 들 수 있고, 이들 중 1 종 또는 2 종 이상의 혼합물을 사용할 수 있다.
기재 (11) 의 점착제층 (12) 측의 면은, 점착제층 (12) 과의 밀착성을 높이기 위해, 프라이머 처리, 코로나 처리, 플라즈마 처리 등의 표면 처리가 실시되어도 된다.
(2) 물성 등
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (2) 에 있어서, 기재 (11) 의 23 ℃ 에 있어서의 인장 탄성률은, 100 ㎫ 이상인 것이 바람직하고, 특히 200 ㎫ 이상인 것이 바람직하고, 나아가서는 300 ㎫ 이상인 것이 바람직하다. 또, 당해 인장 탄성률은, 5000 ㎫ 이하인 것이 바람직하고, 특히 1000 ㎫ 이하인 것이 바람직하고, 나아가서는 400 ㎫ 이하인 것이 바람직하다. 기재 (11) 의 23 ℃ 에 있어서의 인장 탄성률이 상기 범위 내임으로써, 반도체 웨이퍼에 제조용 시트 (2) 를 첩부할 때, 반도체 웨이퍼에 존재하는 관통 전극 또는 범프를, 접착제층 (13) 에 양호하게 매립하는 것이 가능해진다. 또, 제조용 시트 (2) 를, 다이싱 시트 일체형 접착 시트로 하는 경우, 기재 (11) 의 23 ℃ 에 있어서의 인장 탄성률이 상기 범위 내임으로써, 제조용 시트 (2) 를 익스팬드하여 반도체 칩끼리의 간격을 넓힐 때, 기재 (11) 가 잘 파단되지 않게 되기 때문에 바람직하다. 또한, 기재 (11) 의 23 ℃ 에 있어서의 인장 탄성률은, JIS K7127 : 1999 에 준거하여, 인장 시험기를 사용하여 측정할 수 있다.
기재 (11) 의 두께 (T1) 는, 특별히 한정되지 않지만, 예를 들어, 10 ㎛ 이상인 것이 바람직하고, 특히 15 ㎛ 이상인 것이 바람직하다. 또, 당해 두께 (T1) 는, 예를 들어, 500 ㎛ 이하인 것이 바람직하고, 특히 100 ㎛ 이하인 것이 바람직하다. 기재 (11) 의 두께 (T1) 가 상기 범위임으로써, 전술한, 기재 (11) 의 두께 (T1) 에 대한 접착제층 (12) 의 두께 (T2) 의 비 (T2/T1) 의 값을 전술한 범위로 설정하기 쉬워져, 반도체 웨이퍼에 제조용 시트 (1, 2) 를 첩부할 때의 핸들링성이 우수한 것이 된다. 그 결과, 품질이 우수한 적층 회로를 효과적으로 제조하는 것이 가능해진다.
4. 박리 시트
박리 시트 (14) 의 구성은 임의이고, 예를 들어, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리에틸렌나프탈레이트 등의 폴리에스테르 필름, 폴리프로필렌, 폴리에틸렌 등의 폴리올레핀 필름 등의 플라스틱 필름을 들 수 있다. 이들 박리면 (접착제층 (13) 과 접하는 면) 에는, 박리 처리가 실시되어 있는 것이 바람직하다. 박리 처리에 사용되는 박리제로는, 예를 들어, 실리콘계, 불소계, 장사슬 알킬계 등의 박리제를 들 수 있다.
박리 시트의 두께에 대해서는 특별히 제한은 없지만, 통상 20 ㎛ 이상, 250 ㎛ 이하이다.
5. 삼차원 집적 적층 회로 제조용 시트의 제조 방법
제 1 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1) 는, 종래의 삼차원 집적 적층 회로 제조용 시트와 동일하게 제조할 수 있다. 예를 들어, 박리 시트 (14) 를 구비하는 삼차원 집적 적층 회로 제조용 시트 (1) 를 제조하는 경우, 전술한 열전도성 필러, 그 밖의 접착제층 (13) 을 구성하는 재료, 및 원하는 바에 따라 추가로 용매 또는 분산매를 함유하는 도공액을 조제하고, 박리 시트 (14) 의 박리면 상에, 다이 코터, 커튼 코터, 스프레이 코터, 슬릿 코터, 나이프 코터 등에 의해 그 도공액을 도포하여 도막을 형성하고, 당해 도막을 건조시킴으로써 제조용 시트 (2) 를 제조할 수 있다. 도공액은, 도포를 실시하는 것이 가능하면 그 성상은 특별히 한정되지 않고, 접착제층 (13) 을 형성하기 위한 성분을 용질로서 함유하는 경우도 있으면, 분산질로서 함유하는 경우도 있다. 박리 시트 (14) 는 공정 재료로서 박리해도 되고, 반도체 웨이퍼에 첩부할 때까지의 동안, 접착제층 (13) 을 보호하고 있어도 된다.
또, 삼차원 집적 적층 회로 제조용 시트 (1) 의 양면에 2 층의 박리 시트 (14) 가 각각 적층된 적층체의 제조 방법으로는, 전술한 박리 시트 (14) 의 박리면 상에 도공액을 도포하여 도막을 형성하고, 이것을 건조시켜 접착제층 (13) 과 박리 시트 (14) 로 이루어지는 적층체를 형성하고, 이 적층체의 접착제층 (13) 에 있어서의 박리 시트 (14) 와는 반대의 면을 다른 박리 시트 (14) 의 박리면에 첩부하여, 박리 시트 (14)/접착제층 (13)/박리 시트 (14) 로 이루어지는 적층체를 얻을 수 있다. 이 적층체에 있어서의 박리 시트 (14) 는 공정 재료로서 박리해도 되고, 반도체 웨이퍼에 첩부할 때까지의 동안, 접착제층 (13) 을 보호하고 있어도 된다.
제 2 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (2) 는, 종래의 삼차원 집적 적층 회로 제조용 시트 (2) 와 동일하게 제조할 수 있다. 예를 들어, 접착제층 (13) 과 박리 시트 (14) 의 적층체, 및 점착제층 (12) 과 기재 (11) 의 적층체를 각각 제조하고, 접착제층 (13) 과 점착제층 (12) 이 접하도록 이들 적층체를 첩합함으로써, 제조용 시트 (2) 를 얻을 수 있다.
접착제층 (13) 과 박리 시트 (14) 의 적층체는, 접착제층 (13) 을 형성하기 위한 전술한 도공액을 조제하고, 박리 시트 (14) 의 박리면 상에, 전술한 도포 방법에 의해 도포하여 도막을 형성하고, 당해 도막을 건조시킴으로써 얻을 수 있다.
상기 용매로는, 톨루엔, 아세트산에틸, 메틸에틸케톤의 유기 용매 등을 들 수 있다. 이들 유기 용매를 배합하여, 적당한 고형분 농도의 용액으로 함으로써, 접착제층 (13) 의 두께 (T2) 의 편차를 보다 억제하여, 두께 (T2) 에 대해 전술한 표준 편차를 갖는 접착제층 (13) 을 효과적으로 형성하는 것이 가능해진다. 특히, 도공액의 고형분 농도는, 도공액을 균일하게 도공하는 관점에서, 5 질량％ 이상인 것이 바람직하고, 특히 10 질량％ 이상인 것이 바람직하다. 또, 동일한 관점에서, 당해 고형분 농도는, 55 질량％ 이하인 것이 바람직하고, 50 질량％ 이하인 것이 바람직하다. 당해 고형분 농도가 5 질량％ 이상임으로써, 도막을 형성할 때에 크레이터링 등의 발생이 억제됨과 함께, 용매를 충분히 건조시키기 쉬워지고, 접착제층 (13) 의 두께나 물성의 편차를 보다 억제하기 쉬워진다. 그 결과, 접착제층 (13) 의 두께 (T2) 의 표준 편차를 전술한 범위로 조정하기 쉬워진다. 또, 당해 고형분 농도가 55 질량％ 이하임으로써, 도공액 중의 필러의 응집이 억제되어, 도공액을 송액하기 쉬워지고, 도포 방향에 수직인 방향으로 연속해서 발생하는 도포 불균일 (횡단 (橫段) 불균일) 의 발생이 억제되어, 접착제층 (13) 의 두께의 편차의 발생을 보다 억제할 수 있다. 상기 도공액의 B 형 점도계에 의해 측정되는 25 ℃ 에 있어서의 점도는, 20 mPa·s 이상인 것이 바람직하고, 특히 25 mPa·s 이상인 것이 바람직하다. 또, 당해 점도는, 500 mPa·s 이하인 것이 바람직하고, 특히 100 mPa·s 이하인 것이 바람직하다.
점착제층 (12) 과 기재 (11) 의 적층체는, 점착제층 (12) 을 구성하는 재료, 및 원하는 바에 따라 추가로 용매 또는 분산매를 함유하는 도공액을 조제하고, 전술한 도포 방법에 의해, 기재 (11) 의 편면에 도포하여 도막을 형성하고, 당해 도막을 건조시킴으로써 얻을 수 있다. 또, 점착제층 (12) 과 기재 (11) 의 적층체의 다른 제조 방법으로서, 공정용 박리 시트의 박리면 상에 점착제층 (12) 을 형성하고, 그 후, 당해 점착제층 (12) 을 기재 (11) 의 편면에 전사하고, 공정용 박리 시트를 점착제층 (12) 으로부터 박리함으로써, 점착제층 (12) 과 기재 (11) 의 적층체를 얻어도 된다.
[삼차원 집적 적층 회로의 제조 방법]
본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 를 사용하여, 삼차원 집적 적층 회로를 제조할 수 있다. 이하에, 그 제조 방법의 예를 설명한다.
최초로, 관통 전극을 갖는 반도체 웨이퍼의 편면에, 본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 를 첩부한다. 구체적으로는, 삼차원 집적 적층 회로 제조용 시트 (1, 2) 의 접착제층 (13) 측의 면을, 반도체 웨이퍼의 편면에 첩부한다.
또한, 관통 전극을 갖는 반도체 웨이퍼는 강도가 약한 경우가 있다. 그 때문에, 가고정재를 개재하여 서포트 유리 등의 지지체에 고정시킴으로써, 반도체 웨이퍼를 보강해도 된다. 이 경우에는, 당해 적층체의 반도체 웨이퍼측의 면과 삼차원 집적 적층 회로 제조용 시트 (1, 2) 를 첩합한 후에, 가고정재와 함께 지지체를 박리한다.
제 1 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1) 를 사용하는 경우, 추가로 다이싱 시트를 적층한다. 이 경우, 반도체 웨이퍼에 대해 다이싱 시트를 먼저 첩부하고, 제조용 시트 (1) 를, 당해 반도체 웨이퍼에 있어서의 다이싱 시트와는 반대측의 면에 첩부해도 된다. 또, 반도체 웨이퍼에 대해 제조용 시트 (1) 를 먼저 첩부하고, 다이싱 시트를, 당해 반도체 웨이퍼에 있어서의 제조용 시트 (1) 와는 반대측의 면에 첩부해도 된다. 혹은, 반도체 웨이퍼에 대해 제조용 시트 (1) 를 첩부하여 얻은 적층체의 제조용 시트 (1) 측의 면에, 다이싱 시트를 첩부해도 된다. 한편, 제 2 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (2) 를 사용하는 경우, 다이싱 시트를 추가로 적층할 필요는 없고, 당해 제조용 시트 (2) 상에 있어서 이하의 다이싱 공정을 실시할 수 있다.
다음으로, 반도체 웨이퍼를 개별 칩으로 절단한다 (다이싱 공정). 이 때, 반도체 웨이퍼와 함께, 접착제층 (13) 도 절단한다. 웨이퍼의 절단 방법은 특별히 한정되지 않고, 종래 공지된 여러 가지 다이싱 방법에 의해 실시된다. 예를 들어, 다이싱 블레이드를 사용하여 반도체 웨이퍼를 절단하는 방법을 들 수 있다. 또, 레이저 다이싱 등의 다른 다이싱 방법을 채용해도 된다.
다이싱 공정 후, 반도체 칩을 픽업한다. 이 때, 당해 반도체 칩은, 개편화된 접착제층 (13) 이 첩부된 상태로 픽업된다. 즉, 접착제층 (13) 이 첩부된 반도체 칩이, 다이싱 시트의 점착제층 또는 삼차원 집적 적층 회로 제조용 시트 (2) 의 점착제층 (12) 으로부터 박리되게 된다. 또한, 점착제층 (12) 이 에너지선 경화성 점착제로 구성되는 경우에는, 픽업 전에, 점착제층 (12) 에 대해 에너지선을 조사하는 것이 바람직하다. 이로써 당해 점착제의 점착력이 저하되기 때문에, 반도체 칩의 픽업이 용이해진다. 또, 필요에 따라, 픽업 전에, 다이싱 시트 또는 삼차원 집적 적층 회로 제조용 시트 (2) 를 익스팬드함으로써, 반도체 칩끼리의 간격을 넓혀도 된다.
계속해서, 접착제층이 부착된 반도체 칩을 회로 기판 상에 재치 (載置) 한다. 접착제층이 부착된 반도체 칩은, 반도체 칩측의 전극과 회로 기판 상의 전극이 대향하도록 위치 맞춤되어, 회로 기판 상에 재치된다.
또한 접착제층이 부착된 반도체 칩과 회로 기판을 가열·가압한 후, 냉각시킨다. 이로써, 반도체 칩과 회로 기판이, 접착제층 (13) 을 개재하여 접착되고, 반도체 칩의 전극과 회로 기판에 있어서의 칩 탑재부의 전극이, 반도체 칩에 형성된 땜납 범프를 개재하여 전기적으로 접합된다. 땜납 접합의 조건은, 사용하는 금속 조성물에 따라 다르기도 하지만, 예를 들어 Sn-Ag 의 경우, 200 ∼ 300 ℃ 에서 1 ∼ 30 초간 가열하는 것이 바람직하다.
땜납 접합이 실시되면, 반도체 칩과 회로 기판 사이에 개재하는 접착제층 (13) 을 경화시킨다. 경화는, 예를 들어, 100 ∼ 200 ℃ 에서 1 ∼ 120 분간 가열함으로써 실시할 수 있다. 또, 이러한 경화 공정은, 가압 조건하에서 실시해도 된다. 또, 이러한 경화 공정은, 상기 서술한 땜납 접합의 공정에서 접착제층 (13) 의 경화가 종료되는 경우에는 생략해도 된다.
계속해서, 상기와 같이 회로 기판 상에 접착된 반도체 칩 상에, 새로운 접착제층이 부착된 반도체 칩을 적층한다. 이 때, 새로운 접착제층이 부착된 반도체 칩에 있어서의 접착제층 (13) 측의 면과, 회로 기판 상에 적층된 반도체 칩에 있어서의 회로 기판은 반대측의 면이 접촉하고, 또한 2 개의 반도체 칩의 관통 전극끼리가 전기적으로 접속되도록 적층한다. 그 후, 새롭게 적층된 반도체 칩의 관통 전극과, 회로 기판 상에 적층된 반도체 칩의 관통 전극 사이에서 땜납 접합을 실시하고, 또한 이들 반도체 칩 사이에 개재하는 접착제층 (13) 을 경화시킨다. 이 때의 땜납 접합 및 접착제층 (13) 의 경화는, 상기 서술한 방법 및 조건에 따라 실시할 수 있다. 이로써, 회로 기판 상에 2 개의 반도체 칩이 적층되어 이루어지는 적층체가 얻어진다.
이상과 같은, 회로 기판 상에 적층된 반도체 칩 상에 접착제층이 부착된 반도체 칩을 적층하고, 땜납 접합 및 접착제층 (13) 의 경화를 실시하는 순서를 반복하여, 복수의 반도체 칩이 접착제층 (13) 의 경화물로 접착된 적층 회로를 얻을 수 있다. 이러한 적층 회로에 있어서는, 접착제층 (13) 이 열전도성 필러를 함유함과 함께, 접착제층 (13) 의 두께 (T2) 의 표준 편차가 전술한 범위임으로써, 적층 회로는 방열성이 우수한 것이 된다. 따라서, 본 실시형태에 관련된 삼차원 집적 적층 회로 제조용 시트 (1, 2) 를 사용함으로써, 높은 신뢰성을 갖는 적층 회로를 제조할 수 있다.
또한, 이상 설명한 적층 회로의 제조 방법에서는, 반도체 칩을 1 개 적층할 때마다, 땜납 접합 및 접착제층 (13) 의 경화를 실시하고 있지만, 프로세스의 효율화를 위해, 반도체 칩을 복수 적층한 후에, 이들 반도체 칩 사이에 있어서의 땜납 접합 및 이들 반도체 칩 사이에 개재하는 접착제층 (13) 의 경화를 마지막에 일괄적으로 실시해도 된다.
이상 설명한 실시형태는, 본 발명의 이해를 용이하게 하기 위해서 기재된 것으로서, 본 발명을 한정하기 위해서 기재된 것은 아니다. 따라서, 상기 실시형태에 개시된 각 요소는, 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함하는 취지이다.
실시예
이하, 실시예 및 시험예 등을 나타냄으로써 본 발명을 더욱 상세하게 설명하지만, 본 발명은 하기의 시험예 등에 전혀 한정되는 것은 아니다.
[실시예 1 ∼ 7, 비교예 1]
표 1 에 나타내는 구성 성분을 함유하는 조성물을, 메틸에틸케톤으로 고형분 농도가 40 질량％ 가 되도록 희석시켜, 도공액을 얻었다. 당해 도공액의 25 ℃ 에 있어서의 점도를, B 형 점도계를 사용하여 측정한 결과, 50 mPa·s 이었다. 당해 도공액을, 실리콘 처리된 박리 필름 (린텍사 제조, SP-PET381031) 상에 도포하고, 얻어진 도막을 오븐에서 100 ℃ 에서 1 분간 건조시킴으로써, 두께 45 ㎛ 의 접착제층과 박리 필름으로 이루어지는 제 1 적층체를 얻었다.
2-에틸헥실아크릴레이트 80 질량부, 메틸아크릴레이트 10 질량부 및 2-하이드록시에틸아크릴레이트 10 질량부를 공중합하여 이루어지는 아크릴 공중합체 (중량 평균 분자량 : 70 만) 100 질량부 (고형분 환산값 ; 이하 동일) 와, 이소시아네이트계 가교제 (폴리우레탄 공업사 제조, 콜로네이트 L) 10 질량부를 혼합하여, 점착제 조성물을 조제하였다.
상기와 같이 얻어진 점착제 조성물을, 기재로서의 에틸렌-메타크릴산 공중합체 (EMAA) 필름 (두께 : 100 ㎛, 인장 탄성률 : 230 ㎫) 의 편면에 도포하여, 도막을 형성하였다. 이로써, 두께 10 ㎛ 의 점착제층과 기재로 이루어지는 제 2 적층체를 얻었다. 당해 점착제층의 23 ℃ 에 있어서의 저장 탄성률을 후술하는 방법으로 측정한 결과, 4.6 × 105 ㎩ 이었다.
계속해서, 제 1 적층체에 있어서의 접착제층측의 면과, 제 2 적층체에 있어서의 점착제층측의 면을 첩합함으로써, 삼차원 집적 적층 회로 제조용 시트를 얻었다.
[비교예 2]
표 1 에 나타내는 구성 성분을 함유하는 조성물을, 메틸에틸케톤으로 고형분 농도가 55 질량％ 가 되도록 희석시켜, 도공액을 얻었다. 당해 도공액의 25 ℃ 에 있어서의 점도를, B 형 점도계를 사용하여 측정한 결과, 150 mPa·s 이었다. 당해 도공액을 사용하여 접착제층을 형성한 것 이외에는, 실시예 1 과 동일하게 하여 삼차원 집적 적층 회로 제조용 시트를 얻었다.
여기서, 표 1 에 나타내는 구성 성분의 자세한 것은 이하와 같다.
고분자량 성분
·비스페놀 A (BPA)/비스페놀 F (BPF) 공중합형 페녹시 수지 : 토토 화성사 제조, 제품명 「ZX-1356-2」, 유리 전이 온도 71 ℃, 중량 평균 분자량 6 만
열경화성 성분
·에폭시 수지 1 :트리스(하이드록시페닐)메탄형 고형 에폭시 수지, 재팬 에폭시 레진사 제조, 제품명 「E1032H60」, 5 ％ 중량 감소 온도 350 ℃, 고형, 융점 60 ℃
·에폭시 수지 2 : Bis-F 형 액상 에폭시 수지, 재팬 에폭시 레진사 제조, 제품명 「YL-983U」, 에폭시 당량 184
·에폭시 수지 3 : 장사슬 Bis-F 변성형 에폭시 수지, 재팬 에폭시 레진사 제조, 제품명 「YL-7175」
경화 촉매
·2MZA-PW : 2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진, 시코쿠 화성 공업사 제조, 제품명 「2MZA-PW」, 융점 250 ℃
플럭스 성분
·로진 유도체 : 아라카와 화학 공업 제조, 연화점 124 ∼ 134 ℃
필러
·열전도성 필러 (구상 알루미나) : 구상 알루미나, 덴키 화학 공업사 제조, 제품명 「DAM-0」, 평균 입경 3 ㎛, 열전도율 40 W/m·K
·열전도성 필러 (구상 산화아연) : 구상 산화아연, 사카이 화학 공업사 제조, 평균 입경 0.6 ㎛, 열전도율 54 W/m·K
·열전도성 필러 (질화붕소) : 질화붕소, 쇼와 전공사 제조, 제품명 「UHP-2」, 형상 : 판상, 평균 입경 11.8 ㎛, 애스팩트비 11.2, 장축 방향의 열전도율 200 W/m·K
·용융 실리카 필러 : 평균 입경 3 ㎛, 열전도율 2 W/m·K
또, 전술한 점착제층의 23 ℃ 에 있어서의 저장 탄성률은, 점착제층을 복수 적층함으로써 두께 800 ㎛ 의 점착제층의 적층체를 제조하고, 이 점착제층의 적층체를 직경 10 ㎜ 의 원형으로 타발하여 얻어지는 측정용 시료에 대해, 동적 점탄성 측정 장치 (티·에이·인스트루먼트사 제조, ARES) 를 사용하여, 주파수 1 ㎐, 측정 온도 범위 -50 ∼ 150 ℃, 승온 속도 3 ℃／min 의 조건으로 저장 탄성률 (㎩) 을 측정한 것이다.
[시험예 1] 열전도율의 측정
실시예 및 비교예의 각각에 대해, 표 1 에 나타내는 구성 성분을 함유하는 조성물을, 메틸에틸케톤으로 고형분 농도가 40 질량％ 가 되도록 희석시키고, 실리콘 처리된 박리 필름 (린텍사 제조, SP-PET381031) 상에 도포하여, 얻어진 도막을 오븐에서 100 ℃ 에서 1 분간 건조시킴으로써, 두께 40 ㎛ 의 접착제층을 형성하였다. 이 순서에 의해 얻어지는 접착제층을, 두께 2 ㎜ 가 되도록 복수층 적층하였다. 이 두께 2 ㎜ 의 적층체로부터 직경 5 ㎝ 의 원반상의 접착제층을 타발하여, 측정을 위한 시료로 하였다.
당해 시료를, 130 ℃ 에서 2 시간 가열하여 경화시킨 후, 열전도율 측정 장치 (EKO 사 제조, HC-110) 를 사용하여, 열전도율 (W/m·K) 을 측정하였다. 결과를 표 2 에 나타낸다.
[시험예 2] 접착제층의 두께 및 당해 두께의 표준 편차의 측정
실시예 및 비교예에서 제조한 제 1 적층체에 대해, 접착제층의 두께 (T2) 를, 50 ㎜ 간격으로 합계 100 점 측정하였다. 이 측정 결과에 기초하여, 두께 (T2) 의 평균값 (㎛) 및 두께 (T2) 의 표준 편차 (㎛) 를 산출하였다. 결과를 표 2 에 나타낸다.
[시험예 3] 온도 사이클 시험에 의한 방열성의 평가
일방의 면에 범프가 형성되고, 타방의 면에 패드가 형성되어 있는 평가용 웨이퍼를 준비하고, 풀오토 멀티웨이퍼 마운터 (린텍사 제조, RAD-2700F/12) 를 사용하여, 당해 평가용 웨이퍼의 범프가 형성되어 있는 측의 면에, 실시예 및 비교예에서 제조한 삼차원 집적 적층 회로 제조용 시트를 첩부하고, 또한 링 프레임에 고정시켰다.
계속해서, 풀오토 다이싱소 (디스코사 제조, DFD651) 를 사용하여, 접착제층과 함께 평가용 웨이퍼를 다이싱하여, 평면에서 보았을 때 7.3 ㎜ × 7.3 ㎜ 의 사이즈를 갖는 칩으로 개편화하였다.
이어서, 플립 칩 본더 (도레이 엔지니어링사 제조, FC3000W) 를 사용하여, 개편화된 접착제층과 함께 칩을 픽업한 후, 기판에 플립 칩 본딩하였다. 그 후, 기판 상에 임시 거치한 제 1 단째의 칩 상에, 제 2 단째의 접착제층이 부착된 칩을 플립 칩 본딩하였다. 이 순서를 반복하여, 기판 상에 합계 5 단의 칩이 적층되어 이루어지는 반도체 장치를 제조하였다.
얻어진 반도체 장치를, -55 ℃, 10 분 및 125 ℃, 10 분을 1 사이클로 하는 환경하에 1000 사이클 부여하는 온도 사이클 시험을 실시하였다. 당해 시험 전후의 반도체 장치에 대해, 반도체 칩 사이의 접속 저항값을 디지털 멀티미터로 측정하고, 시험 전의 반도체 장치에 있어서의 접속 저항값에 대한, 시험 후의 반도체 장치에 있어서의 접속 저항값의 변화율을 측정하였다. 그리고, 이하의 평가 기준에 따라 방열성을 평가하였다. 결과를 표 2 에 나타낸다.
○ : 접속 저항값의 변화율이 20 ％ 이하이다.
× : 접속 저항값의 변화율이 20 ％ 초과이다.
[시험예 4] 매립성의 평가
시험예 3 에 기재되는 방법에 의해 반도체 장치를 복수 제조하였다. 이들 반도체 장치로부터 무작위로 선택한 5 개의 반도체 장치의 4 측면을 디지털 현미경으로 관찰하고, 범프에 있어서의 크랙의 발생의 유무, 및 접착제층에의 범프의 매립 상태를 확인함과 함께, 각각의 면에 있어서의 적층 방향의 두께를 측정하였다. 이들 결과에 기초하여, 이하의 평가 기준에 따라, 실시예 및 비교예에서 얻은 삼차원 집적 적층 회로 제조용 시트에 있어서의 범프의 매립성을 평가하였다. 결과를 표 2 에 나타낸다.
○ : 5 개의 반도체 장치 모두에 있어서, 범프에 크랙이 발생하지 않고, 범프가 접착제층에 양호하게 매립되어 있고, 적층 방향의 두께가 4 측면 사이에서 동일하다.
× : 5 개의 반도체 장치 중, 범프에 크랙이 발생하고 있거나, 접착제층에의 범프의 매립이 불충분하거나, 또는 적층 방향의 두께가 4 측면 사이에서 동일하지 않은 것이 있다.
Figure 112018073482872-pct00001
Figure 112018073482872-pct00002
표 2 로부터 알 수 있는 바와 같이, 실시예에 관련된 삼차원 집적 적층 회로 제조용 시트에 있어서의 접착제층은, 0.5 W/m·K 이상이라는 우수한 열전도율을 가짐과 함께, 접착제층의 두께 (T2) 의 표준 편차는 2.0 ㎛ 이하였다. 그리고, 실시예에서 얻어진 삼차원 집적 적층 회로 제조용 시트를 사용하여 제조된 적층 회로는, 방열성이 우수한 것이 확인되고, 온도 사이클 시험의 결과가 양호하고, 또, 범프의 매립성도 우수하였다.
한편, 비교예에 관련된 삼차원 집적 적층 회로 제조용 시트에 있어서의 접착제층은, 열전도율이 0.3 W/m·K 와 같은 불충분한 값이고, 당해 제조용 시트를 사용하여 제조된 적층 회로의 방열성도 불충분하였다. 또한 비교예 2 에 관련된 삼차원 집적 적층 회로 제조용 시트에 대해서는, 접착제층의 두께 (T2) 의 표준 편차가 2.5 ㎛ 이고, 적층 회로의 방열성이 불충분함과 함께, 범프의 매립성이 떨어진다.
본 발명에 관련된 삼차원 집적 적층 회로 제조용 시트는, 방열성이 우수하고, 높은 신뢰성을 갖는 적층 회로를 제조하는 데에 바람직하게 이용할 수 있다.
1, 2…삼차원 집적 적층 회로 제조용 시트
11…기재
12…점착제층
13…접착제층
14…박리 시트

Claims (16)

  1. 관통 전극을 갖는 복수의 반도체 칩 사이에 개재되어, 상기 복수의 반도체 칩을 서로 접착하고, 삼차원 집적 적층 회로로 하기 위해서 사용되는 삼차원 집적 적층 회로 제조용 시트로서,
    상기 삼차원 집적 적층 회로 제조용 시트는, 적어도 경화성의 접착제층을 구비하고,
    상기 접착제층은, 열전도성 필러를 함유하고,
    상기 접착제층의 두께 (T2) 의 표준 편차는, 2.0 ㎛ 이하이고,
    상기 접착제층을 구성하는 재료는, 유리 전이 온도가 50 ℃ 이상, 250 ℃ 이하인 고분자량 성분을 함유하고,
    상기 고분자량 성분의 중량 평균 분자량은, 1 만 이상, 100 만 이하이고,
    상기 고분자량 성분은, (메트)아크릴계 수지, 페녹시 수지, 폴리에스테르 수지, 폴리우레탄 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 실록산 변성 폴리이미드 수지, 폴리부타디엔 수지, 폴리프로필렌 수지, 스티렌-부타디엔-스티렌 공중합체, 스티렌-에틸렌-부틸렌-스티렌 공중합체, 폴리아세탈 수지, 폴리비닐아세탈 수지, 부틸 고무, 클로로프렌 고무, 폴리아미드 수지, 아크릴로니트릴-부타디엔 공중합체, 아크릴로니트릴-부타디엔-아크릴산 공중합체, 아크릴로니트릴-부타디엔-스티렌 공중합체, 폴리아세트산비닐 및 나일론으로 이루어지는 군에서 선택되는 적어도 1 종의 수지인
    것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트.
  2. 제 1 항에 있어서,
    상기 열전도성 필러는, 금속 산화물, 탄화규소, 탄화물, 질화물 및 금속 수산화물에서 선택되는 재료로 이루어지는 것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트.
  3. 제 1 항에 있어서,
    상기 접착제층에 있어서의 상기 열전도성 필러의 함유량은, 35 질량％ 이상, 95 질량％ 이하인 것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트.
  4. 제 1 항에 있어서,
    상기 열전도성 필러는, 23 ℃ 에 있어서의 열전도율이 10 W/m·K 이상, 300 W/m·K 이하인 것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트.
  5. 제 1 항에 있어서,
    상기 열전도성 필러의 평균 입경은, 0.01 ㎛ 이상, 20 ㎛ 이하인 것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트.
  6. 제 1 항에 있어서,
    상기 접착제층의 경화 후의 열전도율은, 0.5 W/m·K 이상, 8.0 W/m·K 이하인 것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트.
  7. 제 1 항에 있어서,
    상기 접착제층을 구성하는 재료는, 열경화성 성분 및 경화 촉매를 함유하는 것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 접착제층을 구성하는 재료는, 플럭스 성분을 함유하는 것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트.
  10. 제 1 항에 있어서,
    상기 접착제층의 두께는, 2 ㎛ 이상, 500 ㎛ 이하인 것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트.
  11. 제 1 항에 있어서,
    상기 삼차원 집적 적층 회로 제조용 시트는, 상기 접착제층의 편면측에 적층된 점착제층과, 상기 점착제층에 있어서의 상기 접착제층과는 반대의 면측에 적층된 기재를 추가로 구비하는 것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트.
  12. 제 11 항에 있어서,
    상기 기재의 두께는, 10 ㎛ 이상, 500 ㎛ 이하인 것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트.
  13. 제 11 항에 있어서,
    상기 기재의 두께 (T1) 에 대한 상기 접착제층의 두께 (T2) 의 비 (T2/T1) 는, 0.01 이상, 5.0 이하인 것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트.
  14. 제 11 항에 있어서,
    상기 점착제층의 23 ℃ 에 있어서의 저장 탄성률은, 1 × 103 ㎩ 이상, 1 × 109 ㎩ 이하인 것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트.
  15. 제 11 항에 있어서,
    상기 기재의 23 ℃ 에 있어서의 인장 탄성률은, 100 ㎫ 이상, 5000 ㎫ 이하인 것을 특징으로 하는 삼차원 집적 적층 회로 제조용 시트.
  16. 제 1 항 내지 제 7 항, 제 9 항 및 제 10 항 중 어느 한 항에 기재된 삼차원 집적 적층 회로 제조용 시트의 상기 접착제층의 편면 또는 제 11 항 내지 제 15 항 중 어느 한 항에 기재된 삼차원 집적 적층 회로 제조용 시트의 상기 접착제층에 있어서의 상기 점착제층과는 반대의 면과, 관통 전극을 구비한 반도체 웨이퍼 중 적어도 일방의 면을 첩합하는 공정,
    상기 반도체 웨이퍼를, 상기 삼차원 집적 적층 회로 제조용 시트의 상기 접착제층과 함께 다이싱하여, 접착제층이 부착된 반도체 칩으로 개편화하는 공정,
    개편화된 복수의 상기 접착제층이 부착된 반도체 칩을, 상기 관통 전극끼리가 전기적으로 접속되고 또한 상기 접착제층과 상기 반도체 칩이 교대로 배치되도록 복수 적층하여, 반도체 칩 적층체를 얻는 공정, 및
    상기 반도체 칩 적층체에 있어서의 상기 접착제층을 경화시켜, 상기 반도체 칩 적층체를 구성하는 상기 반도체 칩끼리를 접착하는 공정을 포함하는 것을 특징으로 하는 삼차원 집적 적층 회로의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021065431A1 (ja) * 2019-09-30 2021-04-08 富士フイルム株式会社 接着シートおよび電子部品
CN117203746A (zh) * 2021-04-28 2023-12-08 富士胶片株式会社 接合体的制造方法、半导体器件的制造方法及树脂组合物

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010010368A (ja) * 2008-06-26 2010-01-14 Sumitomo Bakelite Co Ltd 半導体装置および半導体装置の製造方法
JP2011063678A (ja) * 2009-09-16 2011-03-31 Toray Ind Inc 半導体用接着組成物、それを用いた半導体装置
JP2012216837A (ja) * 2011-03-31 2012-11-08 Mitsubishi Chemicals Corp 三次元集積回路積層体

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101939825B (zh) * 2008-02-07 2013-04-03 住友电木株式会社 半导体用膜、半导体装置的制造方法以及半导体装置
JP4813509B2 (ja) * 2008-03-13 2011-11-09 日東電工株式会社 両面粘着シートとその製造方法及びプラスチックフィルムの固定方法
JP2011187571A (ja) * 2010-03-05 2011-09-22 Nitto Denko Corp ダイシング・ダイボンドフィルム
JP5831122B2 (ja) * 2010-10-18 2015-12-09 三菱化学株式会社 三次元集積回路用の層間充填材組成物、塗布液及び三次元集積回路の製造方法
EP2693476A4 (en) * 2011-03-31 2014-10-15 Mitsubishi Chem Corp LAMINATED THREE-DIMENSIONAL INTEGRATED CIRCUIT AND INTERLAYER LOAD MATERIAL FOR INTEGRATED LAMINATED THREE-DIMENSIONAL CIRCUIT
JP5514376B1 (ja) * 2012-11-05 2014-06-04 リンテック株式会社 粘着シート
JP6021263B2 (ja) * 2013-01-29 2016-11-09 日東電工株式会社 粘着テープ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010010368A (ja) * 2008-06-26 2010-01-14 Sumitomo Bakelite Co Ltd 半導体装置および半導体装置の製造方法
JP2011063678A (ja) * 2009-09-16 2011-03-31 Toray Ind Inc 半導体用接着組成物、それを用いた半導体装置
JP2012216837A (ja) * 2011-03-31 2012-11-08 Mitsubishi Chemicals Corp 三次元集積回路積層体

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