KR102622267B1 - 표시 장치 - Google Patents

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KR102622267B1
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박광수
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Abstract

본 발명은 회로 배선의 테스트를 수행하기 위한 테스트부와 공통 전극 사이의 쇼트(short)를 방지할 수 있는 표시 장치에 관한 것으로, 표시 영역 및 비표시 영역을 포함하는 제1 기판 및 제2 기판; 제1 기판의 표시 영역에 배치된 박막 트랜지스터; 박막 트랜지스터와 연결된 게이트 라인 및 데이터 라인; 데이터 라인과 연결된 테스트 패드부; 테스트 패드부와 데이터 라인을 연결하는 테스트 라인; 제1 기판 상에 배치된 스페이서; 스페이서는, 제1 기판 및 제2 기판을 지지하는 제1 스페이서; 제1 기판의 표시 영역에 위치하고, 제1 스페이서보다 낮은 높이를 갖는 제2 스페이서;및 테스트 라인 및 테스트 패드부와 중첩하는 제3 스페이서;를 포함하고, 제3 스페이서는 제2 기판과 접촉하지 않는다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근의 정보화 사회에서 디스플레이(Display)는 시각정보 전달매체로서 그 중요성이 한층 더 강조되고 있으며, 향후 주요한 위치를 점하기 위해서는 저소비전력화, 박형화, 경량화, 고화질화 등의 요건을 충족시켜야 한다.
이러한 표시 장치는 자체가 빛을 내는 브라운관(Cathode Ray Tube; CRT), 전계발광소자(Electro Luminescence; EL), 발광소자(Light Emitting Diode; LED), 진공형광 표시 장치(Vacuum Fluorescent Display; VFD), 전계 방출 표시 장치(Field Emission Display; FED), 플라스마 표시 패널(Plasma Display Panel; PDP) 등의 발광형과 액정 표시 장치(Liquid Crystal Display; LCD)와 같이 자체가 빛을 내지 못하는 비발광형으로 나눌 수 있다.
표시 장치는 제조 공정 중 테스트부를 이용하여 회로 배선의 테스트를 수행한다. 이 테스트부는 프로빙 핀에 의해 손상이 발생할 수 있으며, 이에 따라, 테스트부와 공통 전극 사이에 쇼트(short)가 발생하여 표시 품질 저하를 일으킬 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 회로 배선의 테스트를 수행하기 위한 테스트부와 공통 전극 사이의 쇼트(short)를 방지할 수 있는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함하는 제1 기판 및 제2 기판; 제1 기판의 표시 영역에 배치된 박막 트랜지스터; 박막 트랜지스터와 연결된 게이트 라인 및 데이터 라인; 데이터 라인과 연결된 테스트 패드부; 테스트 패드부와 데이터 라인을 연결하는 테스트 라인; 제1 기판 상에 배치된 스페이서; 스페이서는, 제1 기판 및 제2 기판을 지지하는 제1 스페이서; 제1 기판의 표시 영역에 위치하고, 제1 스페이서보다 낮은 높이를 갖는 제2 스페이서;및 테스트 라인 및 테스트 패드부와 중첩하는 제3 스페이서;를 포함하고, 제3 스페이서는 제2 기판과 접촉하지 않는다.
적어도 하나의 테스트 라인은 복수의 테스트 패드부 사이에 위치할 수 있다.
데이터 라인, 테스트 라인 및 테스트 패드부는 일체로 형성될 수 있다.
제1 스페이서, 제2 스페이서 및 제3 스페이서는 동일한 물질로 이루어질 수 있다.
제1 기판 상에 배치된 층간 절연막을 더 포함할 수 있다.
스페이서는 상기 층간 절연막과 동일한 물질로 이루어질 수 있다.
제1 스페이서, 제2 스페이서 및 제3 스페이서는 유기 물질로 이루어질 수 있다.
제1 기판 상에 위치하는 블랙 매트릭스를 더 포함할 수 있다.
스페이서는 상기 블랙 매트릭스와 동일한 물질로 이루어질 수 있다.
스페이서는 금속, 불투명 유기막 재료, 감광성 조성물 중 어느 하나로 이루어질 수 있다.
제1 기판의 상기 표시 영역에 위치한 컬러 필터를 더 포함할 수 있다.
스페이서는 상기 컬러 필터와 동일한 물질로 이루어질 수 있다.
스페이서는 감광성 유기 물질로 이루어질 수 있다.
본 발명에 따른 표시 장치는 다음과 같은 효과를 제공한다.
테스트부와 공통 전극 사이에 스페이서를 배치하여, 테스트부와 공통 전극 사이에 발생할 수 있는 쇼트를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 하부 패널 및 이에 접속된 주변 회로를 나타낸 도면이다.
도 2는 도 1의 표시 패널에 포함된 화소들을 도식적으로 나타낸 도면이다.
도 3은 도 1의 표시 패널에 포함된 하나의 화소에 대한 평면도이다.
도 4는 도 1의 A부분에 대한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 도 3의 I-I`를 따라 자른 단면도 및 도 4의 Ⅱ-Ⅱ`를 따라 자른 단면도이다.
도 6은 본 발명의 다른 일 실시예에 따른 도 3의 I-I`를 따라 자른 단면도 및 도 4의 Ⅱ-Ⅱ`를 따라 자른 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 도 3의 I-I`를 따라 자른 단면도 및 도 4의 Ⅱ-Ⅱ`를 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명에 따른 표시 장치는 액정 표시 장치를 예로서 설명하고 있으나 이에 한정되는 것은 아니며, 본 발명에 따른 표시 장치는 유기 발광 표시 장치, 플라즈마 표시 장치, 및 전기 영동 표시 장치일 수 있다.
이하, 도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 대해 상세히 설명한다. 도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 하부 패널 및 이에 접속된 주변 회로를 나타낸 도면이고, 도 2는 도 1의 표시 패널에 포함된 화소들을 도식적으로 나타낸 도면이다.
본 발명의 액정 표시 장치는, 도 1 및 도 2에 도시된 바와 같이, 표시 패널(10), 게이트 드라이버(410) 및 데이터 드라이버(420)를 포함한다.
표시 패널(10)은, 도 2에 도시된 바와 같이, 하부 패널(100), 상부 패널(200) 및 액정층(300)을 포함한다. 표시 패널(10)은 표시 영역(DA)과 비표시 영역(NDA)으로 구분된다.
표시 패널(10)의 표시 영역(DA)은 하부 패널(100)의 표시 영역(DA) 및 상부 패널(200)의 비표시 영역(NDA)에 대응된다. 표시 패널(10)의 비표시 영역(NDA)은 하부 패널(100)의 비표시 영역(NDA) 및 상부 패널(200)의 비표시 영역(NDA)에 대응된다.
하부 패널(100)은, 하부 기판(110), 복수의 게이트 라인들(GL1 내지 GLi), 복수의 데이터 라인들(DL1 내지 DLj), 공통 라인(미도시) 및 테스트부(도 4의 500)를 포함한다. 게이트 라인들(GL1 내지 GLi), 데이터 라인들(DL1 내지 DLj) 및 공통 라인들은 하부 기판(110) 상에 위치한다.
데이터 라인들(DL1 내지 DLj)은 게이트 라인들(GL1 내지 GLi)과 교차한다. 게이트 라인들(GL1 내지 GLi)은 제1 방향(D1)을 따라 비표시 영역(NDA)으로 연장되어 게이트 드라이버(410)에 접속되고, 데이터 라인들(DL1 내지 DLj)은 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 비표시 영역(NDA)으로 연장되어 데이터 드라이버(420)에 접속된다.
게이트 드라이버(410)는 복수의 게이트 구동 집적회로(411)들을 포함한다. 게이트 구동 집적회로(411)들은 게이트 신호들을 생성하여 제 1 내지 제 i 게이트 라인들(GL1 내지 GLi)에 순차적으로 공급한다.
각 게이트 구동 집적회로(411)는 게이트 캐리어(412)에 실장(mount)된다. 게이트 캐리어(412)들은 하부 패널(100)에 전기적으로 연결된다. 예를 들어, 게이트 캐리어(412)들 각각은 회로 기판(430)과 하부 기판(110)의 비표시 영역(NDA) 사이에 전기적으로 연결될 수 있다.
데이터 드라이버(420)는 복수의 데이터 구동 집적회로(421)들을 포함한다. 데이터 구동 집적회로(421)들은 타이밍 컨트롤러로부터 디지털 영상 데이터 신호들 및 데이터 제어신호를 공급받는다. 데이터 구동 집적회로(421)들은 데이터 제어신호에 따라 디지털 영상 데이터 신호들을 샘플링한 후에, 매 수평기간마다 한 수평 라인에 해당하는 샘플링 영상 데이터 신호들을 래치하고 래치된 영상 데이터 신호들을 데이터 라인들(DL1 내지 DLj)에 공급한다. 즉, 데이터 구동 집적회로(421)들은 타이밍 컨트롤러로부터의 디지털 영상 데이터 신호들을 전원 공급부(미도시)로부터 입력되는 감마전압을 이용하여 아날로그 영상 신호들로 변환하여 데이터 라인들(DL1 내지 DLj)로 공급한다.
각 데이터 구동 집적회로(421)는 데이터 캐리어(422)에 실장된다. 데이터 캐리어(422)들은 회로 기판(430)과 하부 패널(100) 사이에 접속된다. 예를 들어, 데이터 캐리어(422)들 각각은 회로 기판(430)과 하부 기판(110)의 비표시 영역(NDA) 사이에 전기적으로 연결될 수 있다.
회로 기판(430)에 전술된 타이밍 컨트롤러 및 전원 공급부가 위치할 수 있는 바, 데이터 캐리어(422)는 타이밍 컨트롤러 및 전원 공급부로부터의 각종 신호들을 데이터 구동 집적회로(421)로 전송하는 입력 배선들과 그 데이터 구동 집적회로(421)로부터 출력된 영상 데이터 신호들을 해당 데이터 라인들로 전송하는 출력 배선들을 포함한다. 한편, 적어도 하나의 데이터 캐리어(422)는 타이밍 컨트롤러 및 전원 공급부로부터의 각종 신호들을 게이트 드라이버(410)로 전송하기 위한 보조 배선들을 더 포함할 수 있는 바, 이 보조 배선들은 하부 패널(100)에 위치한 패널 배선들에 연결된다. 이 패널 배선들은 보조 배선들과 게이트 드라이버(410)를 서로 연결한다. 패널 배선들은 라인-온-글라스(line-on-glass) 방식으로 하부 기판(110)의 비표시 영역(NDA) 상에 형성될 수 있다.
공통 라인은 전술된 전원 공급부로부터 공통 전압을 공급받는다. 이를 위해, 공통 라인은 게이트 캐리어(412)에 위치한 라인 및 데이터 캐리어(422)에 위치한 라인을 통해 전원 공급부에 연결될 수 있다.
표시 패널(10)은, 도 2에 도시된 바와 같이, 복수의 화소들(PX)을 포함한다. 화소들(PX)은, 표시 패널(10)의 표시 영역(DA)에 위치한다.
화소들(PX)은 행렬 형태로 배열된다. 화소들(PX)은 적색 영상을 표시하는 적색 화소, 녹색 영상을 표시하는 녹색 화소 및 청색 영상을 표시하는 청색 화소로 구분된다. 이때, 수평 방향으로 인접한 적색 화소, 녹색 화소 및 청색 화소는 하나의 단위 영상을 표시하기 위한 단위 화소가 될 수 있다.
제 n 수평라인(n은 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소들(이하, 제 n 수평라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 n 수평라인 화소들은 제 n 게이트 라인에 공통으로 접속된다. 이에 따라, 제 n 수평라인 화소들은 제 n 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다. 예를 들어, 제 1 수평라인(HL1)에 위치한 적색 화소 및 녹색 화소는 모두 제 1 게이트 신호를 공급받는 반면, 제 2 수평라인(HL2)에 위치한 적색 화소 및 녹색 화소는 이들과는 다른 타이밍을 갖는 제 2 게이트 신호를 공급받는다.
각 화소(PX)는, 도 2에 도시된 바와 같이, 박막 트랜지스터(TFT), 액정용량 커패시터(Clc) 및 보조용량 커패시터(Cst)를 포함한다.
박막 트랜지스터(TFT)는 게이트 라인(GLi)으로부터의 게이트 신호에 따라 턴-온된다. 턴-온된 박막 트랜지스터(TFT)는 데이터 라인(DL1)으로부터 제공된 아날로그 영상 데이터 신호를 액정용량 커패시터(Clc)및 보조용량 커패시터(Cst)로 공급한다.
액정용량 커패시터(Clc)는 서로 대향하여 위치한 화소 전극(도 5의 PE)과 공통 전극(도 5의 CE)을 포함한다.
보조용량 커패시터(Cst)는 서로 대향하여 위치한 화소 전극(PE)과 대향 전극을 포함한다. 여기서, 대향 전극은 전단 게이트 라인(GLi-1) 또는 공통 전압을 전송하는 전송 라인(미도시)일 수 있다.
도 3은 도 1의 표시 패널에 포함된 하나의 화소에 대한 평면도이다. 도 4는 도 1의 A부분에 대한 평면도이다. 도 5는 본 발명의 일 실시예에 따른 도 3의 I-I`를 따라 자른 단면도 및 도 4의 Ⅱ-Ⅱ`를 따라 자른 단면도이다.
도 3 내지 도 5를 참조하여, 표시 패널(10)의 구조를 더욱 구체적으로 설명한다.
하부 패널(100)은 도 3 내지 도 5에 도시된 바와 같이, 하부 기판(110), 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터(TFT), 게이트 절연막(120), 보호막(140), 컬러 필터(CF), 층간 절연막(160), 화소 전극(PE), 스페이서(171,172,173) 및 테스트부(500)를 포함한다.
하부 기판(110)은 플라스틱 기판과 같이 광 투과 특성 및 플렉시블 특성을 갖는 절연 기판일 수 있다. 다만, 이에 한정되는 것은 아니며, 하부 기판(110)은 유리 기판과 같은 하드 기판으로 만들어질 수도 있다.
박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SM), 저항성 접촉층(151), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
게이트 라인(GL)은 하부 기판(110) 상에서 제1 방향(D1)을 따라 연장되어 위치하며, 게이트 전극(GE)은 게이트 라인(GL)으로부터 돌출되어 위치한다. 게이트 라인(GL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다. 게이트 라인 (GL) 및 게이트 전극(GE) 중 적어도 하나는 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 이와 달리, 게이트 라인(GL) 및 게이트 전극(GE) 중 적어도 하나는, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 이와 달리, 게이트 라인(GL) 및 게이트 전극(GE) 중 적어도 하나는 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 절연막(120)은 게이트 라인(GL) 및 게이트 전극(GE) 상에 위치한다. 이때, 게이트 절연막(120)은 그 게이트 라인(GL) 및 게이트 전극(GE)을 포함한 하부 기판(110)의 전면(全面)에 위치할 수 있다. 게이트 절연막(120)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(120)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
반도체층(SM)은 게이트 절연막(120) 상에 위치한다. 이때, 반도체층(SM)은 게이트 전극(GE)과 중첩한다. 반도체층(SM)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
저항성 접촉층(151)은 반도체층(SM) 상에 위치한다. 저항성 접촉층(151)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉층(151)은 쌍을 이루어 반도체층(SM) 상에 위치할 수 있다.
소스 전극(SE)은 반도체층(SM)의 한 부분에 접촉된 저항성 접촉층(151) 상에 위치한다. 소스 전극(SE)은 데이터 라인(DL)으로부터 연장된다. 예를 들어, 도 3에 도시된 바와 같이, 이 소스 전극(SE)은 데이터 라인(DL)에서 게이트 전극(GE)을 향해 돌출된 형태를 갖는다. 소스 전극(SE)은 반도체층(SM) 및 게이트 전극(GE)과 중첩된다. 소스 전극(SE)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 소스 전극(SE)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
드레인 전극(DE)은 반도체층(SM)의 다른 부분에 접촉된 저항성 접촉층(151) 상에 위치한다. 드레인 전극(DE)은 게이트 전극(GE) 및 반도체층(SM)과 중첩된다. 드레인 전극(DE)은 화소 전극(PE)에 연결된다. 드레인 전극(DE) 역시 전술된 소스 전극(SE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 드레인 전극(DE)과 소스 전극(SE)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)은 반도체층(SM) 및 저항성 접촉층(151)과 함께 박막 트랜지스터(TFT)를 이룬다. 이때 이 박막 트랜지스터(TFT)의 채널(channel)은 소스 전극(SE)과 드레인 전극(DE) 사이의 반도체층(SM) 부분에 위치한다.
데이터 라인(DL)은 게이트 절연막(120) 상에서 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 연장되어 위치한다. 도시되지 않았지만, 데이터 라인(DL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다. 데이터 라인(DL)은 게이트 라인(GL)과 교차한다. 도시되지 않았지만, 데이터 라인(DL)과 게이트 라인(GL)이 교차하는 곳에서 데이터 라인(DL)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 이에 따라, 데이터 라인(DL)과 게이트 라인(GL) 간의 기생 커패시턴스의 크기가 줄어들 수 있다. 데이터 라인(DL) 역시 전술된 소스 전극(SE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 데이터 라인(DL)과 소스 전극(SE)은 동일한 공정으로 동시에 만들어질 수 있다.
보호막(140)은 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE) 및 게이트 절연막(120) 상에 위치한다. 이때, 보호막(140)은 그 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE) 및 게이트 절연막(120)을 포함한 하부 기판(110)의 전면(全面)에 위치할 수 있다. 보호막(140)은 드레인 전극(DE)을 노출시키는 드레인 콘택홀을 갖는다. 보호막(140)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있는 바, 그 무기 절연물질로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 이와 달리, 보호막(140)은, 우수한 절연 특성을 가지면서도 노출된 반도체층(SM) 부분에 손상을 주지 않도록, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(140)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
컬러 필터(CF)는 보호막(140) 상에 위치한다. 컬러 필터(CF)는 블랙 매트릭스(230)의 개구부에 대응하게 위치한다. 컬러 필터(CF)의 가장자리는 이에 인접한 다른 컬러 필터의 가장자리와 중첩할 수 있다. 컬러 필터(CF)는 감광성 유기 물질로 이루어질 수 있다.
층간 절연막(160)은 컬러 필터(CF) 및 보호막(140) 상에 위치한다. 층간 절연막(160)은 유기 물질로 이루어질 수 있다.
화소 전극(PE)은 드레인 콘택홀을 통해 드레인 전극(DE)에 접속된다. 화소 전극(PE)은 층간 절연막(160) 상에 위치한다. 화소 전극(PE)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다.
스페이서(171,172,173)는 층간 절연막(160)을 포함하는 하부 기판(110) 상에 위치한다. 스페이서(171,172,173)는 제1 스페이서(171), 제2 스페이서(172) 및 제3 스페이서(173)를 포함한다.
제1 스페이서(171) 및 제2 스페이서(172)는 하부 기판(110)의 표시 영역(DA)에 위치한다. 예를 들어, 제1 스페이서(171) 및 제2 스페이서(172)는 박막 트랜지스터(TFT), 게이트 라인(GL) 또는 데이터 라인(DL) 상에 위치할 수 있다.
본 발명의 일 실시예에 따르면, 제1 스페이서(171) 및 제2 스페이서(172)와 층간 절연막(160)은 동일한 공정으로 동시에 만들어질 수 있다. 이에 따라, 제1 스페이서(171), 제2 스페이서(172) 및 층간 절연막(160)은 동일한 물질로 이루어질 수 있다.
제1 스페이서(171)는 하부 기판(110)과 상부 기판(210) 사이에 위치하여 하부 기판(110)과 상부 기판(210)을 지지한다. 제1 스페이서(171)에 의해 화소 전극(PE)과 공통 전극(CE) 사이의 간격, 즉 셀 갭(cell gap)이 일정하게 유지될 수 있다. 즉, 제1 스페이서(171)는 상부 기판(210) 상에 배치되는 공통 전극(CE)과 접촉한다.
제2 스페이서(172)는 제1 스페이서(171)와 달리 공통 전극(CE)을 포함하는 상부 기판(210)과 접촉하지 않는다. 구체적으로, 하부 기판(110)으로부터 스페이서(171,172,173)의 상면까지의 길이를 스페이서(171,172,173)의 높이(H1,H2,H3)라고 할 때, 제2 스페이서(172)의 높이(H2)는 제1 스페이서(171)의 높이(H1)보다 낮다.
제3 스페이서(173)에 대해서는 뒤에서 자세히 후술한다.
도시되지 않았지만, 화소 전극(PE), 층간 절연막(160) 및 스페이서(171,172,173) 상에 하부 배향막이 배치될 수 있다. 상부 배향막은 수직 배향막 또는 광중합 물질을 포함하는 광배향막일 수 있다.
액정층(300)은 하부 패널(100) 및 상부 패널(200) 사이에 위치한다. 액정층(300)은 음의 유전 이방성을 가지며 수직 배향된 액정 분자들을 포함할 수 있다. 이와 달리, 액정층(300)은 광중합 물질을 포함할 수 있는 바, 이때 광중합 물질은 반응성 모노머(reactive monomer) 또는 반응성 메조겐(reactive mesogen)일 수 있다.
상부 패널(200)은, 도 5에 도시된 바와 같이, 상부 기판(210), 블랙 매트릭스(230), 평탄화층(250) 및 공통 전극(CE)을 포함한다.
상부 기판(210)은 플라스틱 기판과 같이 광 투과 특성 및 플렉시블 특성을 갖는 절연 기판일 수 있다. 다만, 이에 한정되는 것은 아니며, 상부 기판(210)은 유리 기판과 같은 하드 기판으로 만들어질 수도 있다.
블랙 매트릭스(230)는 상부 기판(210) 상에 위치한다. 구체적으로, 블랙 매트릭스(230)는 표시 영역(DA)에서 게이트 라인(GL), 데이터 라인(DL) 및 박막 트랜지스터(TFT)와 중첩하여 배치되어 화소 영역을 정의하고, 비표시 영역(NDA)에 배치되어 표시 영역(DA)과 비표시 영역(NDA)을 정의할 수 있다.
블랙 매트릭스(230)는 크롬산화물(CrOx)과 같은 금속 또는 불투명 유기막 재료, 감광성 조성물 등으로 만들어질 수 있다. 예를 들어, 감광성 조성물은 바인더 수지, 중합성 모노머, 중합성 올리고머, 안료, 분산제, 광 개시제를 포함할 수 있다. 안료로 검은색 안료 또는 블랙 수지(black resin) 등이 사용될 수 있다.
블랙 매트릭스(230) 상에 평탄화층(250)이 배치된다. 평탄화층(250)은 블랙 매트릭스(230) 등의 하부층 굴곡 표면을 평탄화하거나 하부층으로부터 불순물의 용출을 방지한다.
공통 전극(CE)은 평탄화층(250)을 포함하는 상부 기판(210)의 전면(全面)에위치할 수 있다. 공통 전극(CE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어진 통판 전극일 수 있다.
도시되지 않았지만, 공통 전극(CE) 상에 상부 배향막이 배치될 수 있다. 상부 배향막은 수직 배향막 또는 광중합 물질을 포함하는 광배향막일 수 있다.
도 4 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 테스트부(500)에 대해 상세히 설명한다.
본 발명의 일 실시예에 따른 테스트부(500)는, 도 1에 도시된 바와 같이, 하부 패널(100)의 비표시 영역(NDA)에 위치하며, 테스트 패드부(511,512,513,514) 및 테스트 라인부(521,522,523,524)를 포함한다.
테스트 패드부(511,512,513,514)는 하부 기판(110) 상에 위치한다. 구체적으로, 테스트 패드부(511,512,513,514)는 게이트 절연막(120) 상에 위치할 수 있다. 테스트 패드부(511,512,513,514)는 제1 테스트 패드(511), 제2 테스트 패드(512), 제3 테스트 패드(513) 및 제4 테스트 패드(514)를 포함할 수 있다.
테스트 패드부(511,512,513,514)는 데이터 라인(DL)과 연결된다. 예를 들어, 도 4에 도시된 바와 같이, 제1 테스트 패드(511)는 제1 데이터 라인(DL1)과 연결되고, 제2 테스트 패드(512)는 제2 데이터 라인(DL2)와 연결되고, 제3 테스트 패드(513)는 제3 데이터 라인(DL3)과 연결되고, 제4 데이터 패드(514)는 제4 데이터 라인(DL4)과 연결될 수 있다.
테스트 패드부(511,512,513,514)는 데이터 라인(DL)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 테스트 패드부(511,512,513,514)와 데이터 라인(DL)은 동일한 공정으로 동시에 만들어질 수 있다.
테스트 라인부(521,522,523,524)는 하부 기판(110) 상에 위치한다. 예를 들어, 도 5에 도시된 바와 같이, 테스트 라인부(521,522,523,524)는 게이트 절연막(120) 상에 위치할 수 있다. 테스트 라인부(521,522,523,524)는 제1 테스트 라인(521), 제2 테스트 라인(522), 제3 테스트 라인(523), 제4 테스트 라인(524)를 포함할 수 있다.
테스트 라인부(521,522,523,524)는 제2 방향(D2)을 따라 연장되어 테스트 패드부(511,512,513,514)와 데이터 라인(DL)을 연결한다. 예를 들어, 도 4에 도시된 바와 같이, 제1 테스트 라인(521)은 제1 데이터 라인(DL1)과 제1 테스트 패드(511)를 연결하고, 제2 테스트 라인(522)은 제2 데이터 라인(DL2)과 제2 테스트 패드(512)를 연결하고, 제3 테스트 라인(523)은 제3 데이터 라인(DL3)과 제3 테스트 패드(513)를 연결하고, 제4 테스트 라인(524)은 제4 데이터 라인(DL4)과 제4 테스트 패드(514)를 연결한다.
테스트 라인부(521,522,523,524)는 데이터 라인(DL) 및 데이터 패드부(511,512,513,514)와 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 테스트 라인부(521,522,523,524), 테스트 패드부(511,512,513,514) 및 데이터 라인(DL)은 동일한 공정으로 동시에 만들어질 수 있다. 다만, 이에 한정되는 것은 아니며, 테스트 라인부(521,522,523,524)는 데이터 라인(DL) 및 테스트 패드부(511,512,513,514)와 다른 물질인 금속, 합금, 금속질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 이루어질 수 있다. 이때, 도시되지 않았지만, 테스트 라인부(521,522,523,524)는 컨택홀을 통해 데이터 라인(DL)과 연결되고, 다른 컨택홀을 통해 테스트 패드부(511,512,513,514)와 연결될 수 있다.
적어도 하나의 테스트 라인은 테스트 패드부 사이에 위치할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제2 테스트 라인(522)은 제1 테스트 패드(511)와 제3 테스트 패드(513) 사이에 위치할 수 있다. 이에 따라, 테스트부(500)가 차지하는 면적을 감소시킬 수 있다.
도 4 및 도 5를 참조하면, 제3 스페이서(173)는 테스트부(500) 상에 위치한다. 구체적으로, 제3 스페이서(173)는 테스트 패드부(511,512,513,514) 및 테스트 라인부(521,522,523,524)와 대응되는 보호막(140) 상에 위치한다.
본 발명의 일 실시예에 따르면, 제1 스페이서(171), 제2 스페이서(172), 제3 스페이서(173) 및 층간 절연막(160)는 동일한 공정으로 동시에 만들어질 수 있다. 이에 따라, 제1 스페이서(171), 제2 스페이서(172), 제3 스페이서(173) 및 층간 절연막(160)는 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 스페이서(171), 제2 스페이서(172), 제3 스페이서(173) 및 층간 절연막(160)는 유기 물질로 이루어질 수 있다.
도 5에 도시된 바와 같이, 제3 스페이서(173)는 공통 전극(CE)을 포함하는 상부 기판(210)과 접촉하지 않는다. 구체적으로, 제3 스페이서(173)의 높이(H3)는 제2 스페이서(172)의 높이(H2)와 같거나 더 낮다.
본 발명의 일 실시예에 따르면, 테스트 패드부(511,512,513,514) 및 테스트 라인부(521,522,523,524) 상에 제3 스페이서(173)가 배치되어 테스트 패드부(511,512,513,514) 및 테스트 라인부(521,522,523,524)와 공통 전극(CE) 사이에 발생할 수 있는 쇼트(short)를 방지할 수 있다.
이하, 도 6을 참조하여 본 발명의 다른 일 실시예에 대해 상세히 설명한다. 도 6은 본 발명의 다른 일 실시예에 따른 도 3의 I-I`를 따라 자른 단면도 및 도 4의 Ⅱ-Ⅱ`를 따라 자른 단면도이다.
본 발명의 다른 일 실시예에 따른 표시 장치에 관련된 설명 가운데 본 발명의 일 실시예에 따른 표시 장치와 관련된 설명과 중복되는 내용은 생략한다.
본 발명의 다른 일 실시예에 따르면, 도 6에 도시된 바와 같이, 블랙 매트릭스(180)는 하부 기판(110) 상에 위치한다. 구체적으로, 블랙 매트릭스(180)는 컬러 필터(CF) 및 보호막(140) 상에 위치한다. 블랙 매트릭스(180)는 표시 영역(DA)에서 게이트 라인(GL), 데이터 라인(DL) 및 박막 트랜지스터(TFT)와 중첩하여 배치되어 화소 영역을 정의하고, 비표시 영역(NDA)에 배치되어 표시 영역(DA)과 비표시 영역(NDA)을 정의할 수 있다.
블랙 매트릭스(180)는 크롬산화물(CrOx)과 같은 금속 또는 불투명 유기막 재료, 감광성 조성물 등으로 만들어질 수 있다. 예를 들어, 감광성 조성물은 바인더 수지, 중합성 모노머, 중합성 올리고머, 안료, 분산제, 광 개시제를 포함할 수 있다. 안료로 검은색 안료 또는 블랙 수지(black resin) 등이 사용될 수 있다.
본 발명의 다른 일 실시예에 따르면, 제1 스페이서(171), 제2 스페이서(172), 제3 스페이서(173) 및 블랙 매트릭스(180)는 동일한 공정으로 동시에 만들어질 수 있다. 이에 따라, 제1 스페이서(171), 제2 스페이서(172), 제3 스페이서(173) 및 블랙 매트릭스(180)는 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 스페이서(171), 제2 스페이서(172), 제3 스페이서(173) 및 블랙 매트릭스(180)는 금속, 불투명 유기막 재료, 감광성 조성물 중 어느 하나로 이루어질 수 있다.
본 발명의 다른 일 실시예에 따르면, 테스트 패드부(511,512,513,514) 및 테스트 라인부(521,522,523,524) 상에 제3 스페이서(173)가 배치되어 테스트 패드부(511,512,513,514) 및 테스트 라인부(521,522,523,524)와 공통 전극(CE) 사이에 발생할 수 있는 쇼트(short)를 방지할 수 있다.
이하, 도 7을 참조하여 본 발명의 또 다른 일 실시예에 대해 상세히 설명한다. 도 7은 본 발명의 또 다른 일 실시예에 따른 도 3의 I-I`를 따라 자른 단면도 및 도 4의 Ⅱ-Ⅱ`를 따라 자른 단면도이다.
본 발명의 또 다른 일 실시예에 따른 표시 장치에 관련된 설명 가운데 본 발명의 일 실시예 및 다른 일 실시예에 따른 표시 장치와 관련된 설명과 중복되는 내용은 생략한다.
층간 절연막(160)은, 도 7에 도시된 바와 같이 생략될 수 있다. 다만, 이에 한정되지 않으며, 컬러 필터(CF) 상에 층간 절연막(160)이 배치될 수도 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 스페이서(171), 제2 스페이서(172), 제3 스페이서(173) 및 컬러 필터(CF)는 동일한 공정으로 동시에 만들어질 수 있다. 이에 따라, 제1 스페이서(171), 제2 스페이서(172), 제3 스페이서(173) 및 컬러 필터(CF)는 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 스페이서(171), 제2 스페이서(172), 제3 스페이서(173) 및 컬러 필터(CF)는 감광성 유기 물질로 이루어질 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 테스트 패드부(511,512,513,514) 및 테스트 라인부(521,522,523,524) 상에 제3 스페이서(173)가 배치되어 테스트 패드부(511,512,513,514) 및 테스트 라인부(521,522,523,524)와 공통 전극(CE) 사이에 발생할 수 있는 쇼트(short)를 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 하부 패널 200: 상부 패널
300: 액정층 500: 테스트부
511,512,513,514: 테스트 패드부 521,522,523,524: 테스트 라인부
171: 제1 스페이서 172: 제2 스페이서
173: 제3 스페이서

Claims (13)

  1. 표시 영역 및 비표시 영역을 포함하는 제1 기판 및 제2 기판;
    상기 제1 기판의 표시 영역에 배치된 박막 트랜지스터;
    상기 박막 트랜지스터와 연결된 게이트 라인 및 데이터 라인;
    상기 데이터 라인과 연결된 테스트 패드부;
    상기 테스트 패드부와 상기 데이터 라인을 연결하는 테스트 라인;
    상기 제1 기판 상에 배치된 스페이서;
    상기 스페이서는,
    제1 기판 및 제2 기판을 지지하는 제1 스페이서;
    상기 제1 기판의 표시 영역에 위치하고, 제1 스페이서보다 낮은 높이를 갖는 제2 스페이서;및
    상기 테스트 라인 및 상기 테스트 패드부와 중첩하는 제3 스페이서;를 포함하고,
    상기 제3 스페이서는 제2 기판과 접촉하지 않는 표시 장치.
  2. 제1항에 있어서,
    상기 테스트 라인 중 적어도 하나는 상기 테스트 패드부 사이에 위치하는 표시 장치.
  3. 제2항에 있어서,
    상기 데이터 라인, 상기 테스트 라인 및 상기 테스트 패드부는 일체로 형성된 표시 장치.
  4. 제1항에 있어서,
    상기 제1 스페이서, 상기 제2 스페이서 및 상기 제3 스페이서는 동일한 물질로 이루어진 표시 장치.
  5. 제1항에 있어서,
    상기 제1 기판 상에 배치된 층간 절연막을 더 포함하는 표시 장치.
  6. 제5항에 있어서,
    상기 스페이서는 상기 층간 절연막과 동일한 물질로 이루어진 표시 장치.
  7. 제6항에 있어서,
    상기 제1 스페이서, 상기 제2 스페이서 및 상기 제3 스페이서는 유기 물질로 이루어진 표시 장치.
  8. 제1항에 있어서,
    상기 제1 기판 상에 위치하는 블랙 매트릭스를 더 포함하는 표시 장치.
  9. 제8항에 있어서,
    상기 스페이서는 상기 블랙 매트릭스와 동일한 물질로 이루어진 표시 장치.
  10. 제9항에 있어서,
    상기 스페이서는 금속, 불투명 유기막 재료, 감광성 조성물 중 어느 하나로 이루어진 표시 장치.
  11. 제1항에 있어서,
    상기 제1 기판의 상기 표시 영역에 위치한 컬러 필터를 더 포함하는 표시 장치.
  12. 제11항에 있어서,
    상기 스페이서는 상기 컬러 필터와 동일한 물질로 이루어진 표시 장치.
  13. 제11항에 있어서,
    상기 스페이서는 감광성 유기 물질로 이루어진 표시 장치.
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