KR102615682B1 - 캐비티를 통해 기판에 결합되는 통합 디바이스를 포함하는 패키지 및 이러한 패키지를 제작하기 위한 방법 - Google Patents

캐비티를 통해 기판에 결합되는 통합 디바이스를 포함하는 패키지 및 이러한 패키지를 제작하기 위한 방법 Download PDF

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Abstract

패키지는 기판 및 통합 디바이스를 포함한다. 기판은 코어 부분, 제1 기판 부분 및 제2 기판 부분을 포함한다. 코어 부분은 코어 층, 및 코어 인터커넥트들을 포함한다. 제1 기판 부분은 코어 부분에 결합된다. 제1 기판 부분은 코어 층에 결합된 적어도 하나의 제1 유전체 층, 및 적어도 하나의 제1 유전체 층 내에 로케이팅된 제1 복수의 인터커넥트들을 포함한다. 제2 기판 부분은 코어 부분에 결합된다. 제2 기판은 코어 층에 결합된 적어도 하나의 제2 유전체 층, 및 적어도 하나의 제2 유전체 층 내에 로케이팅된 제2 복수의 인터커넥트들을 포함한다. 코어 부분 및 제2 기판 부분은 캐비티를 포함한다. 통합 디바이스는, 제2 기판 부분 및 코어 부분의 캐비티를 통해 제1 기판 부분에 결합된다.

Description

캐비티를 통해 기판에 결합되는 통합 디바이스를 포함하는 패키지 및 이러한 패키지를 제작하기 위한 방법
[0001] 본 특허 출원은 2020년 9월 10일자로 미국 특허청에 출원되어 계류중인 정규 출원 제17/017,418호에 대한 우선권 및 권익을 주장하며, 그 내용은 모든 적용 가능한 목적들을 위해 그 전체가 이하에 명시된 것처럼 본원에 포함된다.
[0002] 다양한 특징들은 패키지들 및 기판들에 관한 것이지만, 더 구체적으로는 기판에 결합된 통합 디바이스를 포함하는 패키지에 관한 것이다.
[0003] 도 1은 기판(102), 통합 디바이스(103), 통합 디바이스(104) 및 통합 디바이스(106)를 포함하는 패키지(100)를 예시한다. 기판(102)은 적어도 하나의 유전체 층(120), 복수의 인터커넥트(interconnect)들(122) 및 복수의 솔더 인터커넥트들(124)을 포함한다. 복수의 솔더 인터커넥트들(144)이 기판(102)의 제1 표면 및 통합 디바이스(104)에 결합된다. 복수의 솔더 인터커넥트들(164)이 기판(102)의 제1 표면 및 통합 디바이스(106)에 결합된다. 복수의 솔더 인터커넥트들(134)이 기판(102)의 제2 표면 및 통합 디바이스(103)에 결합된다. 패키지(100)는 통합 디바이스(103)가 보드(105)의 캐비티(150) 내에 로케이팅되도록 복수의 솔더 인터커넥트들(124)을 통해 보드(105)에 결합된다. 소형 폼 팩터들을 갖는 견고하고 신뢰할 수 있는 패키지를 제공하도록 계속해서 요구되고 있다.
[0004] 다양한 특징들은 패키지들 및 기판들에 관한 것이지만, 더 구체적으로는 기판에 결합된 통합 디바이스를 포함하는 패키지에 관한 것이다.
[0005] 일 예는 기판 및 통합 디바이스를 포함하는 패키지를 제공한다. 기판은 코어 부분, 제1 기판 부분 및 제2 기판 부분을 포함한다. 코어 부분은 제1 표면, 제2 표면, 코어 층, 및 코어 층 내에 로케이팅된 복수의 코어 인터커넥트들을 포함한다. 제1 기판 부분은 코어 부분의 제1 표면에 결합된다. 제1 기판 부분은 코어 층에 결합된 적어도 하나의 제1 유전체 층, 및 적어도 하나의 제1 유전체 층 내에 로케이팅된 제1 복수의 인터커넥트들을 포함한다. 제1 복수의 인터커넥트들은 복수의 코어 인터커넥트들에 결합된다. 제2 기판 부분은 코어 부분의 제2 표면에 결합된다. 제2 기판 부분은 코어 층에 결합된 적어도 하나의 제2 유전체 층, 및 적어도 하나의 제2 유전체 층 내에 로케이팅된 제2 복수의 인터커넥트들을 포함한다. 제2 복수의 인터커넥트들은 복수의 코어 인터커넥트들에 결합된다. 코어 부분 및 제2 기판 부분은 캐비티를 포함한다. 통합 디바이스는, 제2 기판 부분 및 코어 부분의 캐비티를 통해 제1 기판 부분에 결합된다.
[0006] 다른 예는 기판 및 통합 디바이스를 포함하는 패키지를 제공한다. 기판은 제1 기판 부분 및 제2 기판 부분을 포함한다. 제1 기판 부분은 적어도 하나의 제1 유전체 층, 및 적어도 하나의 제1 유전체 층 내에 로케이팅된 제1 복수의 인터커넥트들을 포함한다. 제2 기판 부분은 제1 기판 부분에 결합된다. 제2 기판 부분은 적어도 하나의 제2 유전체 층, 및 적어도 하나의 제2 유전체 층 내에 로케이팅된 제2 복수의 인터커넥트들을 포함한다. 제2 복수의 인터커넥트들은 제1 복수의 인터커넥트들에 결합된다. 제2 기판 부분은 적어도 하나의 제2 유전체 층을 통해 연장되는 캐비티를 포함한다. 제1 기판 부분은 제2 기판 부분의 길이보다 짧은 길이를 갖는다. 제2 기판 부분의 길이는 제2 기판 부분의 캐비티의 길이를 포함한다. 통합 디바이스는 제2 기판 부분의 캐비티를 통해 제1 기판 부분에 결합된다.
[0007] 다른 예는 패키지를 제작하기 위한 방법을 제공한다. 방법은 기판을 제공한다. 기판은 코어 부분, 제1 기판 부분 및 제2 기판 부분을 포함한다. 코어 부분은 제1 표면 및 제2 표면, 코어 층, 및 코어 층 내에 로케이팅된 복수의 코어 인터커넥트들을 포함한다. 제1 기판 부분은 코어 부분의 제1 표면에 결합된다. 제1 기판 부분은 코어 층에 결합된 적어도 하나의 제1 유전체 층, 및 적어도 하나의 제1 유전체 층 내에 로케이팅된 제1 복수의 인터커넥트들을 포함한다. 제1 복수의 인터커넥트들은 복수의 코어 인터커넥트들에 결합된다. 제2 기판 부분은 코어 부분의 제2 표면에 결합된다. 제2 기판 부분은 코어 층에 결합된 적어도 하나의 제2 유전체 층, 및 적어도 하나의 제2 유전체 층 내에 로케이팅된 제2 복수의 인터커넥트들을 포함한다. 제2 복수의 인터커넥트들은 복수의 코어 인터커넥트들에 결합된다. 방법은 제1 기판 부분의 제1 표면에 제1 디바이스를 결합시킨다. 방법은 제2 기판 부분의 제1 표면에 제2 디바이스를 결합시킨다. 방법은, 제2 기판 부분 및 코어 부분에 캐비티를 형성한다. 방법은, 제2 기판 부분 및 코어 부분의 캐비티를 통해 제1 기판 부분에 통합 디바이스를 결합한다.
[0008] 또 다른 예는 패키지를 제작하기 위한 방법을 제공한다. 방법은 기판을 제공한다. 기판은 제1 기판 부분, 및 제1 기판 부분에 결합된 제2 기판 부분을 포함한다. 제1 기판 부분은 적어도 하나의 제1 유전체 층, 및 적어도 하나의 제1 유전체 층 내에 로케이팅된 제1 복수의 인터커넥트들을 포함한다. 제2 기판 부분은 적어도 하나의 제2 유전체 층, 및 적어도 하나의 제2 유전체 층 내에 로케이팅된 제2 복수의 인터커넥트들을 포함한다. 제2 복수의 인터커넥트들은 제1 복수의 인터커넥트들에 결합된다. 제1 기판 부분은 제2 기판 부분의 길이보다 짧은 길이를 갖는다. 방법은 제1 기판 부분의 제1 표면에 제1 디바이스를 결합시킨다. 방법은 제2 기판 부분의 제1 표면에 제2 디바이스를 결합시킨다. 방법은 제2 기판 부분에 캐비티를 형성한다. 캐비티는 적어도 하나의 제2 유전체 층을 통해 연장된다. 제2 기판 부분의 길이는 제2 기판 부분의 캐비티의 길이를 포함한다. 방법은 통합 디바이스를 제2 기판 부분의 캐비티를 통해 제1 기판 부분에 결합시킨다.
[0009] 다양한 특징들, 속성 및 장점들은, 도면들과 관련하여 고려될 때 아래에 설명된 상세한 설명으로부터 명백해질 수 있으며, 도면들에서 유사한 참조 문자들은 전반에 걸쳐 대응되게 식별된다.
[0010] 도 1은 보드에 결합된 패키지의 측면도를 예시한다.
[0011] 도 2는 계단형 기판(step-shaped substrate)을 포함하는 패키지의 측면도를 예시한다.
[0012] 도 3은 계단형 기판을 포함하는 패키지의 측면도를 예시한다.
[0013] 도 4a - 도 4g는 기판을 제작하기 위한 예시적인 시퀀스를 예시한다.
[0014] 도 5a - 도 5d는 통합 디바이스 및 계단형 기판을 포함하는 패키지를 제작하기 위한 예시적인 시퀀스를 예시한다.
[0015] 도 6은 계단형 기판을 포함하는 패키지를 제작하기 위한 방법의 예시적인 흐름도를 예시한다.
[0016] 도 7은 본원에서 설명된 다이, 전자 회로, 통합 디바이스, IPD(integrated passive device), 수동 컴포넌트, 패키지, 및/또는 디바이스 패키지를 통합할 수 있는 다양한 전자 디바이스들을 예시한다.
[0017] 다음의 설명에서, 본 개시내용의 다양한 양상들의 완전한 이해를 제공하기 위해 특정 세부사항들이 제공된다. 그러나, 양상들이 이러한 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자에 의해 이해될 것이다. 예컨대, 회로들은, 불필요한 세부사항으로 양상들을 모호하게 하는 것을 피하기 위해 블록도들로 도시될 수 있다. 다른 경우들에서, 잘-알려진 회로들, 구조들 및 기법들은 본 개시내용의 양상들을 모호하게 하지 않기 위해 상세하게 도시되지 않을 수 있다.
[0018] 본 개시내용은 기판 및 통합 디바이스를 포함하는 패키지를 설명한다. 기판은 코어 부분, 제1 기판 부분 및 제2 기판 부분을 포함한다. 코어 부분은 제1 표면, 제2 표면, 코어 층, 및 코어 층 내에 로케이팅된 복수의 코어 인터커넥트들을 포함한다. 제1 기판 부분은 코어 부분의 제1 표면에 결합된다. 제1 기판 부분은 코어 층에 결합된 적어도 하나의 제1 유전체 층, 및 적어도 하나의 제1 유전체 층 내에 로케이팅된 제1 복수의 인터커넥트들을 포함한다. 제1 복수의 인터커넥트들은 복수의 코어 인터커넥트들에 결합된다. 제2 기판 부분은 코어 부분의 제2 표면에 결합된다. 제2 기판 부분은 코어 층에 결합된 적어도 하나의 제2 유전체 층, 및 적어도 하나의 제2 유전체 층 내에 로케이팅된 제2 복수의 인터커넥트들을 포함한다. 제2 복수의 인터커넥트들은 복수의 코어 인터커넥트들에 결합된다. 코어 부분 및 제2 기판 부분은 캐비티를 포함한다. 캐비티는 코어 부분과 제2 기판 부분의 개구부이다. 통합 디바이스는, 제2 기판 부분 및 코어 부분의 캐비티를 통해 제1 기판 부분에 결합된다. 패키지는 보드(예를 들어, 인쇄 회로 보드)에 결합될 수 있다. 패키지의 설계 및 구성은, 보드가 캐비티를 가질 필요가 없도록 한다. 이는, 기계적으로 그리고 구조적으로 강하면서도 상대적으로 얇은 두께를 계속 유지하는 전체 어셈블리를 유발하며, 이는 소형 디바이스들(예를 들어, 전자 디바이스들)에서 구현될 수 있는 작은 폼 팩터들을 가진 패키지들을 가능하게 한다.
계단형 기판을 포함하는 예시적인 패키지들
[0019] 도 2는 계단형 기판을 포함하는 패키지(200)의 측면도를 예시한다. 패키지(200)는 복수의 솔더 인터커넥트들(212)을 통해 보드(210)에 결합된다. 보드(210)는 PCB(printed circuit board)를 포함할 수 있다.
[0020] 패키지(200)는 기판(201), 통합 디바이스(203), 통합 디바이스(205), 통합 디바이스(207), 캡슐화 층(encapsulation layer)(208), 및 복수의 수동 디바이스들(209)(예를 들어, 209a, 209b, 209c)을 포함한다. 기판(201)은 계단형 기판을 포함할 수 있다. 기판(201)은 가변 두께(예를 들어, 불균일한 두께)를 가질 수 있다.
[0021] 기판(201)은 코어 부분(202), 제1 기판 부분(204) 및 제2 기판 부분(206)을 포함한다. 코어 부분(202)은 제1 표면(예를 들어, 최상부 표면) 및 제2 표면(예를 들어, 최하부 표면)을 포함한다. 코어 부분(202)의 제2 표면은 코어 부분(202)의 제1 표면에 대향할 수 있다. 제1 기판 부분(204)은 코어 부분(202)의 제1 표면에 결합된다. 제2 기판 부분(206)은 코어 부분(202)의 제2 표면에 결합된다. 코어 부분(202)은 코어 층(220) 및 복수의 코어 인터커넥트들(221)을 포함한다. 코어 층(220)은 제1 표면 및 제2 표면을 포함한다. 코어 층(220)의 제2 표면은 코어 층(220)의 제1 표면에 대향할 수 있다. 복수의 코어 인터커넥트들(221)은 코어 층(220) 내에 로케이팅된다. 복수의 코어 인터커넥트들(221)은 코어 층(220)을 관통하여 연장될 수 있다. 복수의 코어 인터커넥트들(221)은 코어 비아 인터커넥트(core via interconnect)들을 포함할 수 있다.
[0022] 제1 기판 부분(204)은 적어도 하나의 제1 유전체 층(224) 및 제1 복수의 인터커넥트들(225)을 포함한다. 적어도 하나의 제1 유전체 층(224)은 코어 층(220)의 제1 표면에 결합된다. 제1 복수의 인터커넥트들(225)은 적어도 하나의 제1 유전체 층(224) 내에 그리고/또는 적어도 하나의 제1 유전체 층(224) 위에 배치된다. 제1 복수의 인터커넥트들(225)은 복수의 코어 인터커넥트들(221)에 결합되도록 구성된다. 제2 기판 부분(206)은 코어 부분(202)의 제2 표면에 결합된다. 제2 기판 부분(206)은 적어도 하나의 제2 유전체 층(226) 및 제2 복수의 인터커넥트들(227)을 포함한다. 적어도 하나의 제2 유전체 층(226)은 코어 층(220)에 결합된다. 제2 복수의 인터커넥트들(227)은 적어도 하나의 제2 유전체 층(226) 내에 그리고/또는 적어도 하나의 제2 유전체 층(226) 위에 로케이팅된다. 제2 복수의 인터커넥트들(227)은 복수의 코어 인터커넥트들(221)에 결합되도록 구성된다. 코어 부분(202) 및 제2 기판 부분(206)은 캐비티(260)를 포함한다. 캐비티(260)는, 코어 부분(202) 및 제2 기판 부분(206)의 캐비티(예를 들어, 개구부)일 수 있다. 캐비티(260)는 적어도 하나의 제2 유전체 층(226) 및 코어 층(220)을 통해 연장될 수 있다.
[0023] 통합 디바이스(203)는 코어 부분(202) 및 제2 기판 부분(206)의 캐비티(260) 내에 (적어도 부분적으로) 로케이팅된다. 통합 디바이스(203)는, 제2 기판 부분(206) 및 코어 부분(202)의 캐비티(260)를 통해 제1 기판 부분(204)에 결합된다. 통합 디바이스(203)는 복수의 솔더 인터커넥트들(230)을 통해 제1 기판 부분(204)의 제2 표면(예를 들어, 최하부 표면)에 결합될 수 있다. 통합 디바이스(203)는 제1 기판 부분(204)의 제2 표면(예를 들어, 최하부 표면)에 결합될 수 있다. 통합 디바이스(203)는 전면(front side) 및 후면(back side)을 포함할 수 있다. 통합 디바이스(203)의 전면은 제1 기판 부분(204)을 향할 수 있다.
[0024] 통합 디바이스(205)는 복수의 솔더 인터커넥트들(250)을 통해 제2 기판 부분(206)의 제1 표면에 결합된다. 통합 디바이스(205)는 코어 부분(202) 및/또는 제1 기판 부분(204)에 대해 측방향으로 로케이팅될 수 있다. 통합 디바이스(207)는 복수의 솔더 인터커넥트들(270)을 통해 제1 기판 부분(204)의 제1 표면에 결합된다. 수동 디바이스(209a)는 적어도 하나의 솔더 인터커넥트들(290a)을 통해 제1 기판 부분(204)의 제1 표면에 결합된다. 수동 디바이스(209b)는 적어도 하나의 솔더 인터커넥트들(290b)을 통해 제1 기판 부분(204)의 제1 표면에 결합된다. 수동 디바이스(209c)는 적어도 하나의 솔더 인터커넥트들(290c)을 통해 제2 기판 부분(206)의 제1 표면에 결합된다. 수동 디바이스(209c)는 코어 부분(202) 및/또는 제1 기판 부분(204)에 대해 측방향으로 로케이팅될 수 있다.
[0025] 캡슐화 층(208)은 제1 기판 부분(204)의 제1 표면 및 제2 기판 부분(206)의 제1 표면에 결합될 수 있다. 캡슐화 층(208)은 통합 디바이스(205), 통합 디바이스(207) 및 수동 디바이스들(209a-209c)을 캡슐화할 수 있다. 캡슐화 층(208)은 몰드, 수지(resin) 및/또는 에폭시를 포함할 수 있다. 캡슐화 층(208)은 캡슐화를 위한 수단일 수 있다. 압축 및 트랜스퍼 몰딩 공정, 시트 몰딩 공정 또는 액체 몰딩 공정이 캡슐화 층을 형성하는 데 사용될 수 있다.
[0026] 코어 층(220)은 유리, 석영 및/또는 강화 섬유(reinforced fiber)를 포함할 수 있다. 제1 기판 부분(204), 제2 기판 부분(206) 및 코어 부분(202)은 집합적으로 측면 프로파일 U자 형상을 포함할 수 있다. 측면 프로파일 U자 형상은 수직 U자 형상 또는 거꾸로 된(upside-down) U자 형상을 포함할 수 있다. 제1 기판 부분(204), 제2기판 부분(206) 및 코어 부분(202)은 집합적으로 계단 형상을 포함할 수 있다. 도 2에 도시된 바와 같이, 제1 기판 부분(204)의 부분은 제2 기판 부분(206)의 다른 부분과 수직으로 중첩되지 않는다. 통합 디바이스(203)는, 코어 부분(202) 및 제2 기판 부분(206)과 수직으로 중첩되지 않는 제1 기판 부분(204)의 영역에 결합된다. 적어도 하나의 제1 유전체 층(224) 및/또는 적어도 하나의 제2 유전체 층(226)은 프리프레그(prepreg)를 포함할 수 있다. 제1 기판 부분(204) 및/또는 제2 기판 부분(206)은 기판(201)의 빌드업 층(build up layer)들일 수 있다.
[0027] 제1 복수의 인터커넥트들(225)은, 제1 복수의 인터커넥트들(225)과 복수의 코어 인터커넥트들(221) 사이의 결합(coupling)에 솔더 인터커넥트가 없도록 복수의 코어 인터커넥트들(221)에 결합된다. 예를 들어, 제1 복수의 인터커넥트들(225)과 복수의 코어 인터커넥트들(221) 사이에 어떤 솔더 인터커넥트도 존재하지 않을 수 있다.
[0028] 제2 복수의 인터커넥트들(227)은, 제2 복수의 인터커넥트들(227)과 복수의 코어 인터커넥트들(221) 사이의 결합에 솔더 인터커넥트가 없도록 복수의 코어 인터커넥트들(221)에 결합된다. 예를 들어, 제2 복수의 인터커넥트들(227)과 복수의 코어 인터커넥트들(221) 사이에 어떤 솔더 인터커넥트도 존재하지 않을 수 있다. 제1 기판 부분(204)은 제1 표면(예를 들어, 최상부 표면) 및 제2 표면(예를 들어, 최하부 표면)을 포함할 수 있다. 제1 기판 부분(204)의 제2 표면은 제1 기판 부분(204)의 제1 표면에 대향할 수 있다. 제2 기판 부분(206)은 제1 표면(예를 들어, 최상부 표면) 및 제2 표면(예를 들어, 최하부 표면)을 포함할 수 있다. 제2 기판 부분(206)의 제2 표면은 제2 기판 부분(206)의 제1 표면에 대향할 수 있다.
[0029] 도 2는 코어 기판인 기판(201)을 포함하는 패키지를 예시한다. 상이한 구현들은 상이한 기판들(예를 들어, 라미네이트된 기판(laminated substrate), 유기 기판(organic substrate))을 사용할 수 있다. 예를 들어, 패키지는 가변 두께, 계단 형상 및/또는 U자 형상을 갖는 코어리스 기판(coreless substrate)(예를 들어, ETS(embedded trace substrate))을 포함할 수 있다.
[0030] 도 3은 계단형 기판을 포함하는 패키지(300)의 측면도를 예시한다. 패키지(300)는 복수의 솔더 인터커넥트들(212)을 통해 보드(210)에 결합된다. 패키지(300)는 도 2의 패키지(200)와 유사할 수 있고, 따라서 패키지(200)와 유사하거나 동일한 컴포넌트들을 포함할 수 있다. 패키지(300)는 기판(301), 통합 디바이스(203), 통합 디바이스(205), 통합 디바이스(207), 캡슐화 층(208) 및 복수의 수동 디바이스들(209)(예를 들어, 209a, 209b, 209c)을 포함한다. 기판(301)은 계단형 기판을 포함할 수 있다. 기판(301)은 ETS(embedded trace substrate)와 같은 코어리스 기판일 수 있다.
[0031] 기판(301)은 제1 기판 부분(304) 및 제2 기판 부분(306)을 포함한다. 제1 기판 부분(304)은 제2 기판 부분(306)에 결합된다. 제1 기판 부분(304)은 적어도 하나의 제1 유전체 층(224) 및 제1 복수의 인터커넥트들(225)을 포함한다. 제1 복수의 인터커넥트들(225)은 적어도 하나의 제1 유전체 층(224) 내에 그리고/또는 적어도 하나의 제1 유전체 층(224) 위에 로케이팅된다. 제2 기판 부분(306)은 적어도 하나의 제2 유전체 층(226) 및 제2 복수의 인터커넥트들(227)을 포함한다. 제1 복수의 인터커넥트들(225)은 제2 복수의 인터커넥트들(227)에 결합되도록 구성된다. 제2 복수의 인터커넥트들(227)은 적어도 하나의 제2 유전체 층(226) 내에 그리고/또는 적어도 하나의 제2 유전체 층(226) 위에 로케이팅된다. 제2 기판 부분(306)은 캐비티(260)를 포함한다. 캐비티(260)는 제2 기판 부분(306)의 캐비티(예를 들어, 개구부)일 수 있다. 캐비티(260)는 적어도 하나의 제2 유전체 층(226)을 통해 연장될 수 있다.
[0032] 통합 디바이스(203)는 제2 기판 부분(306)의 캐비티(260) 내에 (적어도 부분적으로) 로케이팅된다. 통합 디바이스(203)는 제2 기판 부분(306)의 캐비티(260)를 통해 제1 기판 부분(304)에 결합된다. 통합 디바이스(203)는 복수의 솔더 인터커넥트들(230)을 통해 제1 기판 부분(304)에 결합될 수 있다. 통합 디바이스(203)는 제1 기판 부분(304)의 제2 표면(예를 들어, 최하부 표면)에 결합될 수 있다. 통합 디바이스(203)는 전면 및 후면을 포함할 수 있다. 통합 디바이스(203)의 전면은 제1 기판 부분(304)을 향할 수 있다.
[0033] 통합 디바이스(205)는 복수의 솔더 인터커넥트들(250)을 통해 제2 기판 부분(306)의 제1 표면에 결합된다. 통합 디바이스(205)는 제1 기판 부분(304)에 대해 측방향으로 로케이팅될 수 있다. 통합 디바이스(207)는 복수의 솔더 인터커넥트들(270)을 통해 제1 기판 부분(304)의 제1 표면에 결합된다. 수동 디바이스(209a)는 적어도 하나의 솔더 인터커넥트들(290a)을 통해 제1 기판 부분(304)의 제1 표면에 결합된다. 수동 디바이스(209b)는 적어도 하나의 솔더 인터커넥트들(290b)을 통해 제1 기판 부분(304)의 제1 표면에 결합된다. 수동 디바이스(209c)는 적어도 하나의 솔더 인터커넥트들(290c)을 통해 제2 기판 부분(306)의 제1 표면에 결합된다. 수동 디바이스(209c)는 제1 기판 부분(304)에 대해 측방향으로 로케이팅될 수 있다. 캡슐화 층(208)은 제1 기판 부분(304)의 제1 표면 및 제2 기판 부분(306)의 제1 표면에 결합될 수 있다. 캡슐화 층(208)은 통합 디바이스(205), 통합 디바이스(207) 및 수동 디바이스들(209a-209c)을 캡슐화할 수 있다. 캡슐화 층(208)은 몰드, 수지 및/또는 에폭시를 포함할 수 있다. 캡슐화 층(208)은 캡슐화를 위한 수단일 수 있다. 압축 및 트랜스퍼 몰딩 공정, 시트 몰딩 공정 또는 액체 몰딩 공정이 캡슐화 층을 형성하는 데 사용될 수 있다.
[0034] 제1 기판 부분(304) 및 제2 기판 부분(306)은 집합적으로 측면 프로파일 U자 형상을 포함할 수 있다. 측면 프로파일 U자 형상은 수직 U자 형상 또는 거꾸로 된 U자 형상을 포함할 수 있다. 제1 기판 부분(304) 및 제2 기판 부분(306)은 집합적으로 계단 형상을 포함할 수 있다. 도 3에 도시된 바와 같이, 제1 기판 부분(304)의 부분은 제2 기판 부분(306)의 다른 부분과 수직으로 중첩되지 않는다. 통합 디바이스(203)는 제2 기판 부분(306)과 수직으로 중첩되지 않는 제1 기판 부분(304)의 영역에 결합된다.
[0035] 통합 디바이스(예를 들어, 203, 205, 207)는 다이(예를 들어, 반도체 베어 다이(semiconductor bare die))를 포함할 수 있다. 통합 디바이스는 RF(radio frequency) 디바이스, 수동 디바이스, 필터, 커패시터, 인덕터, 안테나, 송신기, 수신기, GaAs 기반 통합 디바이스, SAW(surface acoustic wave) 필터, BAW(bulk acoustic wave) 필터, LED(light emitting diode) 통합 디바이스, 실리콘(Si) 기반 통합 디바이스, 실리콘 카바이드(SiC) 기반 통합 디바이스, 프로세서, 메모리 및/또는 이들의 조합들을 포함할 수 있다. 통합 디바이스(예를 들어, 203, 205, 207)는 적어도 하나의 전자 회로(예를 들어, 제1 전자 회로, 제2 전자 회로 등)를 포함할 수 있다. 수동 디바이스는 SMD(surface mounted device)를 포함할 수 있다. 수동 디바이스는 커패시터 또는 저항기를 포함할 수 있다.
[0036] 패키지들(예를 들어, 200, 300)은 애플리케이션 프로세서 패키지 및/또는 전력 관리 패키지의 일부로서 구현될 수 있다.
[0037] 일부 구현들에서, 하나 이상의 솔더 레지스트 층들은 제1 기판 부분(예를 들어, 204, 304) 및/또는 제2 기판 부분(예를 들어, 206, 306)의 표면들 위에 로케이팅될 수 있다. 예를 들어, 솔더 레지스트 층은 제1 기판 부분(204)의 제1 표면(예를 들어, 최상부 표면) 위에 로케이팅될 수 있고, 다른 솔더 레지스트 층은 제2 기판 부분(206)의 제2 표면(예를 들어, 최하부 표면) 위에 로케이팅될 수 있다. 제1 기판 부분은 최상부 기판 부분일 수 있고 제2 기판 부분은 최하부 기판 부분일 수 있다. 제1 기판 부분 및/또는 제2 기판 부분은 빌드업 층들을 포함할 수 있다.
[0038] 패키지들(200 및 300)은 제1 기판 부분(예를 들어, 204, 306)의 길이 및/또는 폭보다 더 긴 길이 및/또는 폭(캐비티(260)의 크기를 포함함)을 갖는 제2 기판 부분(예를 들어, 206, 306)을 포함한다. 코어 부분(202)은 제1 기판 부분(예를 들어, 204, 304)의 길이 및/또는 폭과 동일하거나 유사한 길이 및/또는 폭(캐비티(260)의 크기를 포함함)을 가질 수 있다. 코어 부분(202)은 제2 기판 부분(예를 들어, 206, 306)의 길이 및/또는 폭(캐비티(260)의 크기를 포함함)과는 상이한(예를 들어, 더 작은) 길이 및/또는 폭(캐비티(260)의 크기를 포함함)을 가질 수 있다. 통합 디바이스(205) 및 수동 디바이스(209c)는 제2 기판 부분(예를 들어, 206, 306) 및/또는 패키지(예를 들어, 200, 300)의 주변을 따라 로케이팅될 수 있다. 통합 디바이스(203)의 전면은 다른 통합 디바이스들(예를 들어, 205, 207)의 전면과는 상이한 방향(예를 들어, 반대 방향)을 향할 수 있다. 예를 들어, 통합 디바이스(203)의 전면은 제1 기판 부분을 향할 수 있고, 통합 디바이스(205)의 전면은 제2 기판 부분을 가질 수 있다. 수동 디바이스(209c) 및 통합 디바이스(205)는 통합 디바이스(203)에 대해 적어도 부분적으로 측방향으로 로케이팅될 수 있다. 적어도 도 2 - 도 3에 도시된 바와 같이, 제1 기판 부분(예를 들어, 204, 304)과 보드(210) 사이의 거리는 통합 디바이스(203)의 높이보다 크다. 캐비티(260)는, 통합 디바이스(203)의 두께보다 작은, 통합 디바이스(203)의 두께와 동일한, 또는 통합 디바이스(203)의 두께보다 큰 깊이를 가질 수 있다.
[0039] 패키지들(200 및 300)의 구성들 및 설계들은 견고하고 신뢰할 수 있는 상대적으로 얇은 두께를 갖는 패키지를 제공한다. 패키지들(200, 300)은, 보드(210)가 캐비티를 포함할 필요성 없이, 보드(210)에 결합될 수 있다. 캐비티가 보드(210) 내에 있을 필요가 없기 때문에, 패키지와 보드(210)의 전체 어셈블리는, 다르게는 보드(210)에 큰 캐비티가 존재하는 경우보다 기계적으로 그리고 구조적으로 더 강하다. 더욱이, 보드(210)에 캐비티가 없기 때문에, 보드(210)의 더 많은 부분이 라우팅을 위해 사용될 수 있고 보드(210)에서 낭비되는 공간이 더 적다. 특히, 솔더 인터커넥트를 필요로 하지 않으면서 함께 결합되는, 제1 기판 부분(예를 들어, 204, 304), 코어 부분(202) 및/또는 제2 기판 부분(예를 들어, 206, 306)은 더 작은 폼 팩터(예를 들어, 더 얇은 기판 두께)를 갖는 견고하고 신뢰할 수 있는 기판을 제공하는 데 도움이 된다. 예를 들어, 제1 기판 부분, 코어 부분 및/또는 제2 기판 부분을 서로 결합하기 위한 솔더 인터커넥트들이 필요하지 않으면, 기판은 전체적으로 더 얇은 두께를 갖는다. 더욱이, 솔더 인터커넥트들을 제공하는 공정이 기판에 균열(crack)을 야기할 수 있기 때문에, (i) 제1 기판 부분과 코어 부분, (ii) 제2 기판 부분과 코어 부분, 및/또는 (iii) 제1 기판 부분과 제2 기판 부분을 결합하는 데 솔더 인터커넥트들을 사용하는 것을 피하는 것은 기판의 신뢰도를 개선 및 증가시킨다. 따라서, 솔더 인터커넥트들의 사용을 최소화하고 그리고/또는 감소시킴으로써, 기판은 제작 동안 더 적은 응력을 받으며, 이는 균열들이 더 적은 기판으로 전환될 수 있다.
[0040] 개선된 구성을 갖는 다양한 패키지들 및 기판들을 설명하였으며, 이제 기판 및 패키지를 제작하기 위한 시퀀스가 아래에서 설명될 것이다.
기판을 제작하기 위한 예시적인 시퀀스
[0041] 도 4a - 도 4g는 기판을 제공하거나 제작하기 위한 예시적인 시퀀스를 예시한다. 일부 구현들에서, 도 4a - 도 4g의 시퀀스는 기판을 제공 또는 제작하는 데 사용될 수 있으며, 그런 다음, 그 기판은 도 2의 기판(201) 또는 본 개시내용에서 설명된 기판들 중 임의의 기판으로서 사용될 수 있다.
[0042] 기판을 제공 또는 제작하기 위한 시퀀스를 단순화 및/또는 명확화하기 위해, 도 4a - 도 4g의 시퀀스는 하나 이상의 스테이지들을 조합할 수 있다는 것이 주목되어야 한다. 일부 구현들에서, 공정들의 순서는 변경되거나 수정될 수 있다. 일부 구현들에서, 본 개시내용의 사상을 벗어나지 않으면서, 공정들 중 하나 이상이 대체 또는 교체될 수 있다. 상이한 구현들은 기판을 상이하게 제작할 수 있다.
[0043] 도 4a에 도시된 바와 같은 스테이지 1은 코어 층(220)이 제공된 후의 상태를 예시한다. 코어 층(220)은 수지와 함께 유리 또는 유리 섬유를 포함할 수 있다. 그러나, 코어 층(220)은 유리 및/또는 석영과 같은 상이한 재료들을 포함할 수 있다. 코어 층(220)은 상이한 두께들을 가질 수 있다. 코어 층(220)은 CCL(copper clad laminate)을 포함할 수 있다. 코어 층(220)은 제1 금속 층 및 제2 금속 층을 포함할 수 있다.
[0044] 스테이지 2는 코어 층(220)에 복수의 캐비티들(410)이 형성된 후의 상태를 예시한다. 복수의 캐비티들(410)은 레이저 공정 및/또는 드릴링 공정을 통해 형성될 수 있다. 복수의 캐비티들(410)은 코어 층(220)을 통해 연장 및/또는 진행(travel)할 수 있다.
[0045] 스테이지 3은 복수의 캐비티들(410)에 복수의 코어 인터커넥트들이 형성된 후의 상태를 예시한다. 예를 들어, 복수의 캐비티들(410)에 복수의 코어 인터커넥트들(221)이 형성될 수 있다. 도금 공정(plating process)이 복수의 코어 인터커넥트들(221)을 형성하는 데 사용될 수 있다. 그러나, 상이한 구현들은 복수의 코어 인터커넥트들(221)을 형성하기 위해 상이한 공정들(예를 들어, 페이스팅 공정(pasting process))을 사용할 수 있다. 복수의 코어 인터커넥트들(221)은 코어 층(220) 내에 로케이팅된 코어 비아 인터커넥트들을 포함할 수 있다.
[0046] 스테이지 4는 복수의 인터커넥트들(432)이 코어 층(220)의 제1 표면(예를 들어, 최상부 표면) 위에 형성된 후의 상태를 예시한다. 복수의 인터커넥트들(432)은 복수의 코어 인터커넥트들(221)에 결합될 수 있다. 스테이지 4는 또한, 코어 층(220)의 제2 표면(예를 들어, 최하부 표면) 위에 복수의 인터커넥트들(434)이 형성된 후의 상태를 예시한다. 복수의 인터커넥트들(434)은 복수의 코어 인터커넥트들(221)에 결합될 수 있다. 패터닝 공정, 스트리핑 공정(stripping process) 및/또는 도금 공정이 복수의 인터커넥트들(432) 및 복수의 인터커넥트들(434)을 형성하는 데 사용될 수 있다.
[0047] 도 4b에 도시된 바와 같은 스테이지 5는, 코어 층(220)의 제1 표면 위에 유전체 층(421)이 형성되고, 코어 층(220)의 제2 표면 위에 유전체 층(422)이 형성된 후의 상태를 예시한다. 증착 공정 및/또는 라미네이션 공정이 유전체 층들(421, 422)을 형성하는 데 사용될 수 있다. 유전체 층들(421, 422)은 프리프레그(예를 들어, 프리프레그 층들)를 포함할 수 있다.
[0048] 스테이지 6은, 유전체 층(421) 내에 복수의 캐비티들(441)이 형성되고, 유전체 층(422) 내에 복수의 캐비티들(443)이 형성된 후의 상태를 나타낸다. 레이저 공정(예를 들어, 레이저 드릴링, 레이저 삭마(laser ablation))이 복수의 캐비티들(441) 및 복수의 캐비티들(443)을 형성하는 데 사용될 수 있다.
[0049] 스테이지 7은, 복수의 인터커넥트들(442)이 유전체 층(421) 및 복수의 캐비티들(441) 위에 형성되고, 유전체 층(421) 및 복수의 캐비티들(441)에 결합된 후의 상태를 예시한다. 복수의 인터커넥트들(442)은 복수의 인터커넥트들(432)에 결합될 수 있다. 스테이지 7은 또한, 복수의 인터커넥트들(444)이 유전체 층(422) 및 복수의 캐비티들(443) 위에 형성되고, 유전체 층(422) 및 복수의 캐비티들(443)에 결합된 후의 상태를 예시한다. 복수의 인터커넥트들(444)은 복수의 인터커넥트들(434)에 결합될 수 있다. 패터닝 공정, 스트리핑 공정 및/또는 도금 공정이 복수의 인터커넥트들(442) 및 복수의 인터커넥트들(444)을 형성하는 데 사용될 수 있다.
[0050] 도 4c에 도시된 바와 같은 스테이지 8은, 유전체 층(423)이 유전체 층(421)의 제1 표면 위에 형성되고 유전체 층(421)의 제1 표면에 결합되고, 유전체 층(424)이 유전체 층(422)의 제2 표면 위에 형성되고 유전체 층(422)의 제2 표면에 결합된 후의 상태를 예시한다. 증착 공정 및/또는 라미네이션 공정이 유전체 층들(423 및 424)을 형성하는 데 사용될 수 있다. 유전체 층들(423 및 424)은 프리프레그(예를 들어, 프리프레그 층들)를 포함할 수 있다.
[0051] 스테이지 9는, 유전체 층(423)에 복수의 캐비티들(451)이 형성되고, 유전체 층(424)에 복수의 캐비티들(453)이 형성된 후의 상태를 예시한다. 레이저 공정(예를 들어, 레이저 드릴링, 레이저 삭마)이 복수의 캐비티들(451) 및 복수의 캐비티들(453)을 형성하는 데 사용될 수 있다.
[0052] 도 4d에 도시된 바와 같은 스테이지 10은, 복수의 인터커넥트들(452)이 유전체 층(423) 및 복수의 캐비티들(451) 위에 형성되고 유전체 층(423) 및 복수의 캐비티들(451)에 결합된 후의 상태를 예시한다. 복수의 인터커넥트들(452)은 복수의 인터커넥트들(442)에 결합될 수 있다. 스테이지 10은 또한, 복수의 인터커넥트들(454)이 유전체 층(424) 및 복수의 캐비티들(453) 위에 형성되고 유전체 층(424) 및 복수의 캐비티들(453)에 결합된 후의 상태를 예시한다. 복수의 인터커넥트들(454)은 복수의 인터커넥트들(444)에 결합될 수 있다. 패터닝 공정, 스트리핑 공정 및/또는 도금 공정이 복수의 인터커넥트들(452) 및 복수의 인터커넥트들(454)을 형성하는 데 사용될 수 있다.
[0053] 스테이지 11은 유전체 층(425)이 유전체 층(423)의 제1 표면 위에 형성되고 유전체 층(423)의 제1 표면에 결합되고, 유전체 층(426)이 유전체 층(424)의 제2 표면 위에 형성되고 유전체 층(424)의 제2 표면에 결합된 후의 상태를 예시한다. 증착 공정 및/또는 라미네이션 공정이 유전체 층들(425 및 426)을 형성하는 데 사용될 수 있다. 유전체 층들(425 및 426)은 프리프레그(예를 들어, 프리프레그 층들)를 포함할 수 있다.
[0054] 도 4e에 도시된 바와 같은 스테이지 12는, 유전체 층(425) 내에 복수의 캐비티들(461)이 형성되고 유전체 층(426) 내에 복수의 캐비티들(463)이 형성된 후의 상태를 예시한다. 레이저 공정(예, 레이저 드릴링, 레이저 삭마)이 복수의 캐비티들(461) 및 복수의 캐비티들(463)을 형성하는 데 사용될 수 있다.
[0055] 스테이지 13은 복수의 인터커넥트들(462)이 유전체 층(425) 및 복수의 캐비티들(461) 위에 형성되고 유전체 층(425) 및 복수의 캐비티들(461)에 결합된 후의 상태를 예시한다. 복수의 인터커넥트들(462)은 복수의 인터커넥트들(452)에 결합될 수 있다. 스테이지 13은 또한, 복수의 인터커넥트들(464)이 유전체 층(426) 및 복수의 캐비티들(463) 위에 형성되고 유전체 층(426) 및 복수의 캐비티들(463)에 결합된 후의 상태를 예시한다. 복수의 인터커넥트들(464)은 복수의 인터커넥트들(454)에 결합될 수 있다. 패터닝 공정, 스트리핑 공정 및/또는 도금 공정이 복수의 인터커넥트들(462) 및 복수의 인터커넥트들(464)을 형성하는 데 사용될 수 있다.
[0056] 도 4f에 도시된 바와 같은 스테이지 14는, 유전체 층(427)이 유전체 층(425)의 제1 표면 위에 형성되고 유전체 층(425)의 제1 표면에 결합되고, 유전체 층(428)이 유전체 층(426)의 제2 표면 위에 형성되고 유전체 층(426)의 제2 표면에 결합된 후의 상태를 예시한다. 증착 공정 및/또는 라미네이션 공정이 유전체 층들(427 및 428)을 형성하는 데 사용될 수 있다. 유전체 층들(427 및 428)은 프리프레그(예를 들어, 프리프레그 층들)를 포함할 수 있다.
[0057] 스테이지 15는, 유전체 층(427) 내에 복수의 캐비티들(471)이 형성되고, 유전체 층(428) 내에 복수의 캐비티들(473)이 형성된 후의 상태를 나타낸다. 레이저 공정(예, 레이저 드릴링, 레이저 삭마)이 복수의 캐비티들(471) 및 복수의 캐비티들(473)을 형성하는 데 사용될 수 있다.
[0058] 스테이지 16은 복수의 인터커넥트들(472)이 유전체 층(427) 및 복수의 캐비티들(471) 위에 형성되고 유전체 층(427) 및 복수의 캐비티들(471)에 결합된 후의 상태를 예시한다. 복수의 인터커넥트들(472)은 복수의 인터커넥트들(462)에 결합될 수 있다. 스테이지 16은 또한, 복수의 인터커넥트들(474)이 유전체 층(428) 및 복수의 캐비티들(473) 위에 형성되고 전체 층(428) 및 복수의 캐비티들(473)에 결합된 후의 상태를 예시한다. 복수의 인터커넥트들(474)은 복수의 인터커넥트들(464)에 결합될 수 있다. 패터닝 공정, 스트리핑 공정 및/또는 도금 공정이 복수의 인터커넥트들(472) 및 복수의 인터커넥트들(474)을 형성하는 데 사용될 수 있다.
[0059] 스테이지 16은, 코어 층(220), 복수의 코어 인터커넥트들(221), 적어도 하나의 제1 유전체 층(224), 복수의 인터커넥트들(225), 적어도 하나의 제2 유전체 층(226) 및 복수의 인터커넥트들(227)을 포함하는 기판(401)을 예시할 수 있다. 적어도 하나의 제1 유전체 층(224)은 유전체 층들(421, 423, 425 및/또는 427)을 나타낼 수 있다. 복수의 인터커넥트들(225)은 인터커넥트들(432, 442, 452, 462 및/또는 472)을 나타낼 수 있다. 적어도 하나의 제2 유전체 층(226)은 유전체 층들(422, 424, 426 및/또는 428)을 나타낼 수 있다. 복수의 인터커넥트들(227)은 인터커넥트들(434, 444, 454, 464 및/또는 474)을 나타낼 수 있다. 상이한 구현들은 상이한 수들의 유전체 층들 및/또는 금속 층들을 가질 수 있다. 도 4a - 도 4g의 예에서, 기판(401)은 10개의 금속 층들을 포함한다. 아래에서 도 5a - 도 5d에 도시될 바와 같이, 기판(401)은 패키지 내에 계단형 기판을 형성하는 데 사용될 수 있다.
[0060] 위에서 언급한 바와 같이, 도 4a - 도 4g에 도시된 시퀀스는 임의의 기판을 제작하는 데 사용할 수 있다. 일부 구현들에서, 도 4a - 도 4g와 유사한 시퀀스 및/또는 공정이 코어리스 기판을 제작하는 데 사용될 수 있다. 일부 구현들에서, 코어리스 기판은 도 4a - 도 4g에 도시된 공정과는 상이한 공정을 사용하여 제작될 수 있다. 예를 들어, ETS(embedded trace substrate) 공정을 사용하여 코어리스 기판이 제작될 수 있다.
계단형 기판을 포함하는 패키지를 제작하기 위한 예시적인 시퀀스
[0061] 도 5a - 도 5d는 계단형 기판을 포함하는 패키지를 제공하거나 제작하기 위한 예시적인 시퀀스를 예시한다. 일부 구현들에서, 도 5a - 도 5g의 시퀀스는 패키지(200) 또는 본 개시내용에서 설명된 패키지들 중 임의의 패키지를 제공하거나 제작하는 데 사용될 수 있다.
[0062] 패키지를 제공 또는 제작하기 위한 시퀀스를 단순화 및/또는 명확화하기 위해, 도 5a - 도 5d의 시퀀스는 하나 이상의 스테이지들을 조합할 수 있다는 것이 주목되어야 한다. 일부 구현들에서, 공정들의 순서는 변경되거나 수정될 수 있다. 일부 구현들에서, 본 개시내용의 사상을 벗어나지 않으면서, 공정들 중 하나 이상이 대체 또는 교체될 수 있다. 상이한 구현들은 기판을 상이하게 제작할 수 있다.
[0063] 도 5a에 도시된 바와 같은 스테이지 1은, 기판(401)이 제공된 후의 상태를 예시한다. 기판(401)은 공급자에 의해 제작되거나 제공될 수 있다. 기판(401)은 코어 기판을 포함할 수 있다. 예를 들어, 기판(401)은 코어 층(220), 복수의 코어 인터커넥트들(221), 적어도 하나의 제1 유전체 층(224), 복수의 인터커넥트들(225), 적어도 하나의 제2 유전체 층(226) 및 복수의 인터커넥트들(227)을 포함할 수 있다. 기판(401)은 코어 부분(202), 제1 기판 부분(204) 및 제2 기판 부분(206)을 포함한다. 기판(401)은 도 4a - 도 4g에서 설명된 공정을 사용하여 제작될 수 있다. 일부 구현들에서, 코어리스 기판이 제공될 수 있다. 코어리스 기판은 코어 기판과 유사할 수 있다. 그러나, 코어리스 기판은 코어 층이 없을 수 있다. 공급자에 의해 제공될 수 있는 코어리스 기판의 예는 코어 층(220)이 없는 기판(401)과 유사할 수 있다. 일 예에서, 코어리스 기판은 제1 기판 부분(204) 및/또는 제2 기판 부분(206)과 유사할 수 있다.
[0064] 스테이지 2는 코어 부분(202)의 부분들 및 제1 기판 부분(204)의 부분들이 제거된 후의 상태를 예시한다. 부분(510)은 제거된, 코어 부분(202)의 부분들 및 제1 기판 부분(204)의 부분들을 나타낼 수 있다. 상이한 구현들은 부분들을 상이하게 제거할 수 있다. 샌드 블라스팅 및/또는 에칭 공정이 코어 부분(202)의 부분들 및 제1 기판 부분(204)의 부분들을 제거하는 데 사용될 수 있다. 예를 들어, 샌드 블라스팅 공정이 제1 기판 부분(204)의 부분들을 제거하는 데 사용될 수 있고, 에칭 공정 및/또는 레이저 공정(예를 들어, 레이저 삭마)이 코어 부분(202)의 일부를 제거하는 데 사용될 수 있다. 제1 기판 부분(204)의 부분들을 제거하는 것은 적어도 하나의 제1 유전체 층(224)의 일부를 제거하는 것을 포함할 수 있다. 코어 부분(202)의 부분들을 제거하는 것은 코어 층(220)의 일부를 제거하는 것을 포함할 수 있다. 일부 구현들에서, 기판(401)은 부분(510)이 제거된 채로 제공될 수 있다. 일부 구현들에서, 기판(401)에는 캐비티(260)가 제공될 수 있으며, 이는 도 5b의 스테이지 5에서 설명된다.
[0065] 스테이지 3은 복수의 통합 디바이스들 및 복수의 수동 디바이스들이 제1 기판 부분(204) 및 제2 기판 부분(206)에 결합된 후의 상태를 예시한다. 리플로우 솔더 공정과 함께 픽 앤 플레이스 공정(pick and place process)이 다양한 통합 디바이스들 및 수동 디바이스들을 배치하고 결합하는 데 사용될 수 있다. 예를 들어, 통합 디바이스(205) 및 수동 디바이스(209c)는 제2 기판 부분(206)의 제1 표면에 결합되고, 통합 디바이스(207) 및 수동 디바이스들(209a 및 209b)은 제1 기판 부분(204)의 제1 표면에 결합된다.
[0066] 도 5b에 도시된 바와 같은 스테이지 4는, 캡슐화 층(208)이 제1 기판 부분(204) 및 제2 기판 부분(206) 위에 형성된 후의 상태를 예시한다. 캡슐화 층(208)은 통합 디바이스(205), 통합 디바이스(207) 및 복수의 수동 디바이스들(290a-290c)을 캡슐화한다. 압축 및 트랜스퍼 몰딩 공정, 시트 몰딩 공정 또는 액체 몰딩 공정이 캡슐화 층(208)을 형성하는 데 사용될 수 있다.
[0067] 스테이지 5는 코어 부분(202)의 부분들 및 제2 기판 부분(206)의 부분들이 제거된 후의 상태를 예시한다. 상이한 구현들은 부분들을 상이하게 제거할 수 있다. 샌드 블라스팅 및/또는 에칭 공정이 코어 부분(202)의 부분들 및 제2 기판 부분(206)의 부분들을 제거하는 데 사용될 수 있다. 예를 들어, 샌드 블라스팅 공정이 제2 기판 부분(206)의 부분들을 제거하는 데 사용될 수 있고, 에칭 공정 및/또는 레이저 공정(예를 들어, 레이저 삭마)이 코어 부분(202)의 부분들 제거하는 데 사용될 수 있다. 제2 기판 부분(206)의 부분들을 제거하는 것은 적어도 하나의 제2 유전체 층(226)의 일부를 제거하는 것을 포함할 수 있다. 코어 부분(202)의 부분들을 제거하는 것은 코어 층(220)의 일부를 제거하는 것을 포함할 수 있다. 제2 기판 부분(206)의 부분들 및 코어 부분(202)의 부분들을 제거하는 것은 제2 기판 부분(206) 및 코어 부분(202)에 캐비티(260)(예를 들어, 개구부)를 형성할 수 있다. 일부 구현들에서, 제2 기판 부분(206) 및 코어 부분(202)의 부분들은 더 일찍(예컨대, 도 5a의 스테이지 2 이전에, 도 5a의 스테이지 2 동안 그리고/또는 도 5a의 스테이지 2 후에) 제거될 수 있다.
[0068] 도 5c에 도시된 바와 같은 스테이지 6은, 통합 디바이스(203)가 제2 기판 부분(206) 및 코어 부분(202)의 캐비티(260)를 통해 제1 기판 부분(204)에 결합된 후의 상태를 예시한다. 리플로우 솔더 공정과 함께 픽 앤 플레이스 공정이 통합 디바이스(203)를 복수의 솔더 인터커넥트들(230)을 통해 제1 기판 부분(204)의 제2 표면에 결합하는 데 사용될 수 있다. 통합 디바이스(203)의 전면은 제1 기판 부분(204)을 향할 수 있다.
[0069] 스테이지 7은 복수의 솔더 인터커넥트들(212)이 제2 기판 부분(206)에 결합된 후의 상태를 예시한다. 리플로우 솔더 공정이 복수의 솔더 인터커넥트들(212)을 제2 기판 부분(206)에 결합하는 데 사용될 수 있다. 스테이지 7은 계단 형상을 갖는 기판(201)을 포함하는 패키지(200)를 예시할 수 있다.
[0070] 도 5d에 도시된 바와 같은 스테이지 8은, 패키지(200)가 복수의 솔더 인터커넥트들(212)을 통해 보드(210)에 결합된 후의 상태를 예시한다. 위에서 언급된 바와 같이, 패키지(200)는 계단 형상을 갖는 코어 기판을 포함한다. 그러나, 일부 구현들에서, 패키지(예를 들어, 300)는 계단 형상을 갖는 코어리스 기판으로 구현될 수 있다.
계단 형상을 갖는 기판을 포함하는 패키지를 제작하기 위한 방법의 예시적인 흐름도
[0071] 일부 구현들에서, 기판으로 패키지를 제작하는 것은 여러 공정들을 포함한다. 도 6은 계단 형상을 갖는 기판을 포함하는 패키지를 제공하거나 제작하기 위한 방법(600)의 예시적인 흐름도를 예시한다. 일부 구현들에서, 도 6의 방법(600)은 도 2의 패키지를 제공하거나 제작하는 데 사용될 수 있다. 예를 들어, 도 6의 방법은 패키지(200)를 제작하는 데 사용될 수 있다. 그러나, 도 6의 방법은 본 개시내용에서 임의의 패키지를 제작하는 데 사용될 수 있다.
[0072] 패키지를 제공 또는 제작하기 위한 방법을 단순화 및/또는 명확화하기 위해, 도 6의 방법이 하나 이상의 공정들을 조합할 수 있다는 것이 주목되어야 한다. 일부 구현들에서 공정들의 순서는 변경되거나 수정될 수 있다.
[0073] 방법은 (605에서) 제1 기판 부분(예를 들어, 202, 302) 및 제2 기판 부분(예를 들어, 204, 304)을 포함하는 기판(예를 들어, 401)을 제공한다. 기판은 또한 코어 부분(예를 들어, 201)을 포함할 수 있다. 코어 부분은 코어 층(예를 들어, 220) 및 복수의 코어 인터커넥트들(221)을 포함할 수 있다. 코어 층(220)은 유리, 석영 및 강화 섬유를 포함할 수 있다. 그러나, 코어 층(220)은 상이한 재료들을 포함할 수 있다. 제1 기판 부분 및 제2 기판 부분은 유전체 층(들) 및 인터커넥트들을 포함할 수 있다. 도 4a - 도 4g는 기판을 제작하는 예를 예시 및 설명한다.
[0074] 방법은 (610에서) 제1 기판 부분(예를 들어, 204, 304)의 부분들 및 적용 가능한 경우 코어 부분(202)의 부분들을 제거한다. 상이한 구현들은 부분들을 상이하게 제거할 수 있다. 샌드 블라스팅 및/또는 에칭 공정이 코어 부분(202)의 부분들 및 제1 기판 부분(예를 들어, 204, 304)의 부분들을 제거하는 데 사용될 수 있다. 예를 들어, 샌드 블라스팅 공정이 제1 기판 부분(예를 들어, 204, 304)의 부분들을 제거하는 데 사용될 수 있고, 에칭 공정 및/또는 레이저 공정(예를 들어, 레이저 삭마)이 코어 부분(202)의 부분들을 제거하는 데 사용될 수 있다. 제1 기판 부분(예를 들어, 204, 304)의 부분들을 제거하는 것은 적어도 하나의 제1 유전체 층(224)의 일부를 제거하는 것을 포함할 수 있다. 코어 부분(202)의 부분들을 제거하는 것은 코어 층(220)의 일부를 제거하는 것을 포함할 수 있다. 도 5a의 스테이지 2는 제1 기판 부분 및 코어 부분의 부분들을 제거하는 예를 예시 및 설명한다.
[0075] 방법은 (615에서) 복수의 디바이스들을 제1 기판 부분 및 제2 기판 부분에 결합한다. 복수의 디바이스들을 결합하는 것은 통합 디바이스들(예를 들어, 205, 207) 및/또는 수동 디바이스들(예를 들어, 209)을 제1 기판 부분(예를 들어, 204, 304) 및 제2 기판 부분(예를 들어, 206, 306)에 결합하는 것을 포함한다. 리플로우 솔더 공정과 함께 픽 앤 플레이스 공정이 다양한 통합 디바이스들과 수동 디바이스들을 배치하고 결합하는 데 사용될 수 있다. 예를 들어, 통합 디바이스(205) 및 수동 디바이스(209c)는 제2 기판 부분(예를 들어, 206, 306)의 제1 표면에 결합되고, 통합 디바이스(207) 및 수동 디바이스들(209a 및 209b)은 제1 기판 부분(예를 들어, 204, 304)의 제1 표면에 결합된다. 도 5a의 스테이지 3은 디바이스들을 기판 부분들에 결합하는 예를 예시 및 설명한다.
[0076] 방법은 (620에서) 기판 부분들 위에 캡슐화 층(예를 들어, 208)을 형성한다. 예를 들어, 캡슐화 층(208)은 제1 기판 부분(예를 들어, 204, 304) 및 제2 기판 부분(예를 들어, 206, 306) 위에 형성될 수 있다. 캡슐화 층(208)은 통합 디바이스(205), 통합 디바이스(207) 및 복수의 수동 디바이스들(290a-290c)을 캡슐화할 수 있다. 압축 및 트랜스퍼 몰딩 공정, 시트 몰딩 공정 또는 액체 몰딩 공정이 캡슐화 층(208)을 형성하는 데 사용될 수 있다. 도 5b의 스테이지 4는 기판 부분들 위에 캡슐화 층을 형성하는 예를 예시 및 설명한다.
[0077] 방법은 (625에서) 제2 기판 부분의 부분들 및 적용 가능한 경우 코어 부분의 부분들을 제거한다. 상이한 구현들은 부분들을 상이하게 제거할 수 있다. 샌드 블라스팅 및/또는 에칭 공정이 코어 부분(202)의 부분들 및 제2 기판 부분(예를 들어, 206, 306)의 부분들을 제거하는 데 사용될 수 있다. 예를 들어, 샌드 블라스팅 공정이 제2 기판 부분(예를 들어, 206, 306)의 부분들을 제거하는 데 사용될 수 있고, 에칭 공정 및/또는 레이저 공정(예를 들어, 레이저 삭마)이 코어 부분(202)의 부분들을 제거하는 데 사용될 수 있다. 제2 기판 부분(예를 들어, 206, 306)의 부분들을 제거하는 것은 적어도 하나의 제2 유전체 층(226)의 일부를 제거하는 것을 포함할 수 있다. 코어 부분(202)의 부분들을 제거하는 것은 코어 층(220)의 일부를 제거하는 것을 포함할 수 있다. 제2 기판 부분(예를 들어, 206, 306)의 부분들 및 코어 부분(202)의 부분들을 제거하는 것은 제2 기판 부분(예를 들어, 206, 306) 및 코어 부분(202)에 캐비티(260)(예를 들어, 개구부)를 형성할 수 있다. 코어 부분(202), 제1 기판 부분(예를 들어, 204, 304) 및 제2 기판 부분(예를 들어, 206, 306)의 부분들을 제거하는 것은 계단 형상 및/또는 측면 프로파일 U자 형상을 갖는 기판을 형성할 수 있다. 도 5b의 스테이지 5는 제2 기판 부분 및 코어 부분의 부분들을 제거하는 예를 예시 및 설명한다.
[0078] 방법은 (630에서) 제2 기판 부분(및 적용 가능한 경우 코어 부분)의 캐비티(예를 들어, 개구부)를 통해 제1 기판 부분에 디바이스를 결합한다. 예를 들어, 통합 디바이스(203)는 제2 기판 부분(예를 들어, 206, 306) 및 코어 부분(202)의 캐비티(260)를 통해 제1 기판 부분(예를 들어, 204, 304)에 결합될 수 있다. 리플로우 솔더 공정과 함께 픽 앤 플레이스 공정이 복수의 솔더 인터커넥트들(230)을 통해 통합 디바이스(203)를 제1 기판 부분(예를 들어, 204, 304)에 결합하는 데 사용될 수 있다. 통합 디바이스(203)의 전면은 제1 기판 부분(예를 들어, 204, 304)을 향할 수 있다. 도 5c의 스테이지 6은 캐비티(예를 들어, 개구부)를 통해 제1 기판 부분에 결합된 통합 디바이스의 예를 예시 및 설명한다.
[0079] 방법은 (635에서) 복수의 솔더 인터커넥트들(예를 들어, 212)을 기판에 결합한다. 예를 들어, 복수의 솔더 인터커넥트들(212)이 제2 기판 부분(206)에 결합될 수 있다. 리플로우 솔더 공정이 복수의 솔더 인터커넥트들(212)을 제2 기판 부분(206)에 결합하는 데 사용될 수 있다. 도 5c의 스테이지 7은 기판에 결합된 솔더 인터커넥트들의 예를 예시 및 설명한다.
[0080] 도 5d에 도시된 바와 같은 스테이지 8은, 패키지(200)가 복수의 솔더 인터커넥트들(212)을 통해 보드(210)에 결합된 후의 상태를 예시한다. 위에서 언급된 바와 같이, 패키지(200)는 계단 형상을 갖는 코어 기판을 포함한다. 그러나, 일부 구현들에서, 패키지(예를 들어, 300)는 계단 형상 및/또는 측면 프로파일 U자 형상을 갖는 코어리스 기판으로 구현될 수 있다.
예시적인 전자 디바이스들
[0081] 도 7은 위에서 언급된 디바이스, 통합 디바이스, IC(integrated circuit) 패키지, IC(integrated circuit) 디바이스, 반도체 디바이스, 집적 회로, 다이, 인터포저(interposer), 패키지, PoP(package-on-package), SiP(System in Package), 또는 SoC(System on Chip) 중 임의의 것과 통합될 수 있는 다양한 전자 디바이스들을 예시한다. 예를 들어, 모바일 폰 디바이스(702), 랩톱 컴퓨터 디바이스(704), 고정형 로케이션 단말 디바이스(706), 웨어러블 디바이스(708), 또는 자동차(710)는 본원에서 설명된 바와 같은 디바이스(700)를 포함할 수 있다. 디바이스(700)는 예를 들어, 본원에서 설명된 디바이스들 및/또는 IC(integrated circuit) 패키지들 중 임의의 것일 수 있다. 도 7에 예시된 디바이스들(702, 704, 706, 708) 및 차량(710)은 단지 예시적일 뿐이다. 다른 전자 디바이스들은 또한, 모바일 디바이스들, 핸드-헬드 PCS(hand-held personal communication systems) 유닛들, PDA(personal digital assistant)들과 같은 휴대용 데이터 유닛들, GPS(global positioning system) 인에이블 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 검침 장비(meter reading equipment)와 같은 고정형 로케이션 데이터 유닛들, 통신 디바이스들, 스마트폰들, 태블릿 컴퓨터들, 컴퓨터들, 웨어러블 디바이스들(예를 들어, 시계들, 안경), IoT(Internet of things) 디바이스들, 서버들, 라우터들, 자동차(예를 들어, 자율 주행 차량)들에 구현된 전자 디바이스들, 또는 데이터나 컴퓨터 명령들을 저장하거나 검색하는 임의의 다른 디바이스, 또는 이들의 조합을 포함하는 디바이스들의 그룹(예를 들어, 전자 디바이스들)을 포함하는(그러나 이에 제한되지 않음) 디바이스(700)를 특징으로 할 수 있다.
[0082] 도 2 - 도 3, 도 4a - 도 4g, 도 5a - 도 5d 및/또는 도 6 - 도 7에 예시된 컴포넌트들, 공정들, 특징들 및/또는 기능들 중 하나 이상은 재배열되고 그리고/또는 단일 컴포넌트, 공정, 특징 또는 기능으로 조합되거나 여러 컴포넌트들, 공정들 또는 기능들로 구현될 수 있다. 본 개시내용을 벗어나지 않으면서, 추가적인 엘리먼트들, 컴포넌트들, 공정들 및/또는 기능들이 또한 추가될 수 있다. 또한, 도 2 - 도 3, 도 4a - 도 4g, 도 5a - 도 5d 및/또는 도 6 - 도 7 및 본 개시내용 내의 이에 대응하는 설명이 다이들 및/또는 IC들에 제한되는 것은 아니라는 점이 주목되어야 한다. 일부 구현들에서, 도 2 - 도 3, 도 4a - 도 4g, 도 5a - 도 5d 및/또는 도 6 - 도 7 및 이의 대응하는 설명은 디바이스들 및/또는 통합 디바이스들을 제조, 생성, 제공 및/또는 생산하는 데 사용될 수 있다. 일부 구현들에서, 디바이스는 다이, 통합 디바이스, IPD(integrated passive device), 다이 패키지, IC(integrated circuit) 디바이스, 디바이스 패키지, IC(integrated circuit) 패키지, 웨이퍼, 반도체 디바이스, PoP(package-on-package) 디바이스, 방열 디바이스 및/또는 인터포저를 포함할 수 있다.
[0083] 본 개시내용의 도면들은 다양한 부분들, 컴포넌트들, 오브젝트들, 디바이스들, 패키지들, 통합 디바이스들, 집적 회로들, 및/또는 트랜지스터들의 실제 표현들 및/또는 개념적 표현들을 나타낼 수 있다는 것이 주목된다. 일부 경우들에서, 도면들은 실척대로는 아닐 수 있다. 일부 경우들에서, 명확성의 목적을 위해, 모든 컴포넌트들 및/또는 부분들이 도시되지는 않을 수 있다. 일부 경우들에서, 도면들에서의 다양한 부분들 및/또는 컴포넌트들의 포지션, 로케이션, 크기들, 및/또는 형상들은 예시적일 수 있다. 일부 구현들에서, 도면들의 다양한 컴포넌트들 및/또는 부분들은 선택적일 수 있다.
[0084] "예시적인"이라는 단어는, "예, 경우, 또는 예시로서 기능하는" 것을 의미하도록 본원에서 사용된다. "예시적인" 것으로서 본원에서 설명된 임의의 구현 또는 양상이 반드시 본 개시내용의 다른 양상들에 비해 선호되거나 유리한 것으로 해석될 필요는 없다. 마찬가지로, "양상들"이라는 용어는 본 개시내용의 모든 양상들이 논의된 특징, 장점 또는 동작 모드를 포함할 것을 요구하지 않는다. "결합된"이라는 용어는 2개의 오브젝트들 사이의 직접적 또는 간접적 결합(예컨대, 기계적 결합)을 지칭하기 위해 본원에서 사용된다. 예컨대, 오브젝트 A가 오브젝트 B를 물리적으로 터치하고, 오브젝트 B가 오브젝트 C를 터치하면, 오브젝트 A와 오브젝트 C는, 그들이 서로를 직접적으로 물리적으로 터치하지 않더라도, 서로 결합된 것으로 계속해서 간주될 수 있다. "전기적으로 결합된"이라는 용어는, 전류(예컨대, 신호, 전력, 접지)가 2개의 오브젝트들 사이에서 이동할 수 있도록 2개의 오브젝트들이 직접적으로 또는 간접적으로 함께 결합되는 것을 의미할 수 있다. 전기적으로 결합된 2개의 오브젝트들은 2개의 오브젝트들 사이에서 이동하는 전류를 가질 수 있거나 갖지 않을 수 있다. "제1", "제2", "제3" 및 "제4"라는 용어들(그리고/또는 제4 이상의 임의의 것)의 사용은 임의적이다. 설명된 컴포넌트들 중 임의의 컴포넌트는 제1 컴포넌트, 제2 컴포넌트, 제3 컴포넌트 또는 제4 컴포넌트일 수 있다. 예컨대, 제2 컴포넌트로 지칭되는 컴포넌트는 제1 컴포넌트, 제2 컴포넌트, 제3 컴포넌트 또는 제4 컴포넌트일 수 있다. "캡슐화"라는 용어는 오브젝트가 다른 오브젝트를 부분적으로 캡슐화하거나 완전히 캡슐화할 수 있음을 의미한다. "최상부" 및 "최하부"라는 용어들은 임의적이다. 최상부 상에 로케이팅된 컴포넌트는 최하부 상에 로케이팅된 컴포넌트 위에 로케이팅될 수 있다. 최상부 컴포넌트는 최하부 컴포넌트로 간주될 수 있고, 그 반대의 경우도 가능하다. 본 개시내용에서 설명된 바와 같이, 제2 컴포넌트 "위에" 로케이팅된 제1 컴포넌트는, 최하부 또는 최상부가 임의로 정의되는 방식에 따라, 제1 컴포넌트가 제2 컴포넌트의 위 또는 아래에 로케이팅됨을 의미할 수 있다. 다른 예에서, 제1 컴포넌트는 제2 컴포넌트의 제1 표면 위에(예컨대, 상에) 로케이팅될 수 있고, 제3 컴포넌트는 제2 컴포넌트의 제2 표면 위에(예컨대, 아래에) 로케이팅될 수 있으며, 여기서 제2 표면은 제1 표면에 대향한다. 본 출원에서, 다른 컴포넌트 위에 로케이팅된 하나의 컴포넌트의 맥락에서 사용되는 바와 같은 "위에"라는 용어는 다른 컴포넌트 상에 있는 그리고/또는 다른 컴포넌트 내에 있는(예컨대, 컴포넌트의 표면 상에 있거나 또는 컴포넌트에 임베딩된) 컴포넌트를 의미하기 위해 사용될 수 있음이 추가로 주목된다. 따라서, 예컨대, 제2 컴포넌트 위에 있는 제1 컴포넌트는, (1) 제1 컴포넌트가 제2 컴포넌트 위에 있지만, 제2 컴포넌트를 직접 터치하지는 않는다는 것, (2) 제1 컴포넌트가 제2 컴포넌트 상에(예컨대, 제2 컴포넌트의 표면 상에) 있는 것, 그리고/또는 (3) 제1 컴포넌트가 제2 컴포넌트 내에 있는 것(예컨대, 제2 컴포넌트에 임베딩된 것)을 의미할 수 있다. 제2 컴포넌트 "내에" 로케이팅된 제1 컴포넌트는 제2 컴포넌트 내에 부분적으로 로케이팅되거나 또는 완전히 제2 컴포넌트 내에 로케이팅될 수 있다. 본 개시내용에서 사용되는 바와 같은 "약 '값 X'" 또는 "대략 값 X"라는 용어는 '값 X'의 10% 이내를 의미한다. 예컨대, 약 1 또는 대략 1의 값은 0.9 내지 1.1 범위의 값을 의미할 것이다.
[0085] 일부 구현들에서, 인터커넥트는 2개의 지점들, 엘리먼트들 및/또는 컴포넌트들 사이의 전기적 연결을 가능하게 하거나 용이하게 하는 디바이스 또는 패키지의 엘리먼트 또는 컴포넌트이다. 일부 구현들에서, 인터커넥트는 트레이스, 비아, 패드, 필라, 재분배 금속 층, 및/또는 UBM(under bump metallization) 층을 포함할 수 있다. 인터커넥트는 하나 이상의 금속 컴포넌트들(예컨대, 시드 층 + 금속 층)을 포함할 수 있다. 일부 구현들에서, 인터커넥트는 신호(예컨대, 데이터 신호, 접지 또는 전력)에 대한 전기 경로를 제공하도록 구성될 수 있는 전기 전도성 재료이다. 인터커넥트는 회로의 일부일 수 있다. 인터커넥트는 1개 초과의 엘리먼트 또는 컴포넌트를 포함할 수 있다. 인터커넥트는 하나 이상의 인터커넥트들에 의해 정의될 수 있다. 상이한 구현들은 유사한 또는 상이한 공정들을 사용하여 인터커넥트들을 형성할 수 있다. 일부 구현들에서, 인터커넥트들을 형성하기 위한 CVD(chemical vapor deposition) 공정 및/또는 PVD(physical vapor deposition) 공정이 있다. 예컨대, 스퍼터링 공정, 스프레이 코팅, 및/또는 도금 공정이 인터커넥트들을 형성하는 데 사용될 수 있다.
[0086] 또한, 본원에 포함된 다양한 개시내용들이, 순서도, 흐름도, 구조도, 또는 블록도로서 묘사되는 공정으로서 설명될 수 있다는 것이 주목된다. 순서도가 순차적인 공정으로서 동작들을 설명할 수 있지만, 동작들의 대부분은 병렬로 또는 동시에 수행될 수 있다. 게다가, 동작들의 순서는 재배열될 수 있다. 공정은 공정의 동작들이 완료될 때 종료된다.
[0087] 본원에서 설명된 개시내용의 다양한 특징들은, 본 개시내용을 벗어나지 않으면서 상이한 시스템들에서 구현될 수 있다. 본 개시내용의 전술된 양상들이 단지 예들이고, 본 개시내용을 제한하는 것으로서 해석되지 않아야 한다는 것이 주목되어야 한다. 본 개시내용의 양상들의 설명은 예시적인 것으로 의도되며, 청구항들의 범위를 제한하는 것으로 의도되지 않는다. 따라서, 본 교시들은 다른 타입들의 장치들에 용이하게 적용될 수 있으며, 많은 대안들, 수정들, 및 변형들이 당업자들에게 자명할 것이다.

Claims (30)

  1. 패키지로서,
    기판;
    통합 디바이스;
    제2 통합 디바이스;
    수동 디바이스; 및
    캡슐화 층을 포함하고,
    상기 기판은,
    (i) 제1 표면 및 제2 표면을 포함하는 코어 부분;
    (ⅱ) 상기 코어 부분의 제1 표면에 결합된 제1 기판 부분; 및
    (ⅲ) 상기 코어 부분의 제2 표면에 결합된 제2 기판 부분을 포함하고,
    상기 코어 부분은,
    코어 층; 및
    상기 코어 층 내에 로케이팅된 복수의 코어 인터커넥트(core interconnect)들을 더 포함하고,
    상기 제1 기판 부분은,
    상기 코어 층에 결합된 적어도 하나의 제1 유전체 층; 및
    상기 적어도 하나의 제1 유전체 층 내에 로케이팅된 제1 복수의 인터커넥트들을 포함하고, 상기 제1 복수의 인터커넥트들은 상기 복수의 코어 인터커넥트들에 결합되고,
    상기 제2 기판 부분은,
    상기 코어 층에 결합된 적어도 하나의 제2 유전체 층; 및
    상기 적어도 하나의 제2 유전체 층 내에 로케이팅된 제2 복수의 인터커넥트들을 포함하고, 상기 제2 복수의 인터커넥트들은 상기 복수의 코어 인터커넥트들에 결합되고,
    상기 코어 부분 및 상기 제2 기판 부분은 캐비티(cavity)를 포함하고,
    상기 통합 디바이스는, 상기 제2 기판 부분 및 상기 코어 부분의 캐비티를 통해 상기 제1 기판 부분에 결합되고,
    상기 제2 통합 디바이스는 상기 제1 기판 부분에 결합되고,
    상기 수동 디바이스는 적어도, 상기 제1 기판 부분 또는 상기 제2 기판 부분에 결합되고, 그리고
    상기 캡슐화 층은 상기 제1 기판 부분 및 상기 제2 기판 부분 위에 로케이팅되고, 상기 캡슐화 층은 상기 제2 통합 디바이스 및 상기 수동 디바이스를 캡슐화하는,
    패키지.
  2. 제1 항에 있어서,
    상기 코어 층은 유리, 석영 및/또는 강화 섬유(reinforced fiber)를 포함하는,
    패키지.
  3. 제1 항에 있어서,
    상기 제1 복수의 인터커넥트들과 상기 복수의 코어 인터커넥트들 사이의 결합(coupling)에는 솔더 인터커넥트(solder interconnect)가 없는,
    패키지.
  4. 제3 항에 있어서,
    상기 제2 복수의 인터커넥트들과 상기 복수의 코어 인터커넥트들 사이의 결합에는 솔더 인터커넥트가 없는,
    패키지.
  5. 제1 항에 있어서,
    상기 통합 디바이스는, 상기 코어 부분 및 상기 제2 기판 부분과 수직으로 중첩되지 않는 상기 제1 기판 부분의 영역에 결합되는,
    패키지.
  6. 제1 항에 있어서,
    상기 제1 기판 부분, 상기 제2 기판 부분 및 상기 코어 부분은 집합적으로 측면 프로파일 U자 형상(side profile U shape)을 포함하는,
    패키지.
  7. 제1 항에 있어서,
    상기 제1 기판 부분, 상기 제2 기판 부분 및 상기 코어 부분은 집합적으로 계단 형상(step shape)을 포함하는,
    패키지.
  8. 제1 항에 있어서,
    상기 제1 기판 부분의 부분은 상기 제2 기판 부분의 다른 부분과 수직으로 중첩되지 않는,
    패키지.
  9. 제1 항에 있어서,
    상기 제2 기판 부분에 결합된 제3 통합 디바이스를 더 포함하는,
    패키지.
  10. 제1 항에 있어서,
    상기 코어 부분은 상기 제1 기판 부분의 길이와 대략 동일한 길이를 갖고,
    상기 코어 부분의 길이는 상기 코어 부분의 캐비티의 길이를 포함하고,
    상기 코어 부분은 상기 제2 기판 부분의 길이보다 짧은 길이를 갖고, 그리고
    상기 제2 기판 부분의 길이는 상기 제2 기판 부분의 캐비티의 길이를 포함하는,
    패키지.
  11. 제1 항에 있어서,
    상기 패키지는, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰 디바이스, 스마트폰, PDA(personal digital assistant), 고정형 로케이션 단말 디바이스, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩톱 컴퓨터, 서버, IoT(Internet of things) 디바이스, 및 자동차 내의 디바이스로 구성된 그룹으로부터 선택된 디바이스에 포함되는,
    패키지.
  12. 패키지로서,
    기판;
    통합 디바이스;
    제2 통합 디바이스;
    수동 디바이스; 및
    캡슐화 층을 포함하고,
    상기 기판은,
    (i) 제1 표면 및 제2 표면을 포함하는 코어 부분;
    (ⅱ) 상기 코어 부분의 제1 표면에 결합된 제1 기판 부분; 및
    (ⅲ) 상기 코어 부분의 제2 표면에 결합된 제2 기판 부분을 포함하고,
    상기 코어 부분은,
    코어 층; 및
    상기 코어 층 내에 로케이팅된 복수의 코어 인터커넥트들을 더 포함하고,
    상기 제1 기판 부분은,
    상기 코어 층에 결합된 적어도 하나의 제1 유전체 층; 및
    상기 적어도 하나의 제1 유전체 층 내에 로케이팅된 제1 복수의 인터커넥트들을 포함하고, 상기 제1 복수의 인터커넥트들은 상기 복수의 코어 인터커넥트들에 결합되고,
    상기 제2 기판 부분은,
    상기 코어 층에 결합된 적어도 하나의 제2 유전체 층; 및
    상기 적어도 하나의 제2 유전체 층 내에 로케이팅된 제2 복수의 인터커넥트들을 포함하고, 상기 제2 복수의 인터커넥트들은 상기 복수의 코어 인터커넥트들에 결합되고,
    상기 코어 부분 및 상기 제2 기판 부분은 캐비티를 포함하고,
    상기 통합 디바이스는, 상기 제2 기판 부분 및 상기 코어 부분의 캐비티를 통해 상기 제1 기판 부분에 결합되고,
    상기 제2 통합 디바이스는 상기 제2 기판 부분에 결합되고,
    상기 수동 디바이스는 적어도, 상기 제2 기판 부분 또는 상기 제1 기판 부분에 결합되고, 그리고
    상기 캡슐화 층은 상기 제1 기판 부분 및 상기 제2 기판 부분 위에 로케이팅되고, 상기 캡슐화 층은 상기 제2 통합 디바이스 및 상기 수동 디바이스를 캡슐화하는,
    패키지.
  13. 패키지로서,
    기판;
    통합 디바이스;
    제2 통합 디바이스;
    수동 디바이스; 및
    캡슐화 층을 포함하고,
    상기 기판은,
    (i) 제1 기판 부분; 및
    (ii) 상기 제1 기판 부분에 결합된 제2 기판 부분을 포함하고,
    상기 제1 기판 부분은,
    적어도 하나의 제1 유전체 층; 및
    상기 적어도 하나의 제1 유전체 층 내에 로케이팅된 제1 복수의 인터커넥트들을 포함하고,
    상기 제2 기판 부분은,
    적어도 하나의 제2 유전체 층;
    상기 적어도 하나의 제2 유전체 층 내에 로케이팅된 제2 복수의 인터커넥트들 ― 상기 제2 복수의 인터커넥트들은 상기 제1 복수의 인터커넥트들에 결합됨 ―; 및
    상기 적어도 하나의 제2 유전체 층을 통해 연장되는 캐비티를 포함하고,
    상기 제1 기판 부분은 상기 제2 기판 부분의 길이보다 짧은 길이를 갖고,
    상기 제2 기판 부분의 길이는 상기 제2 기판 부분의 캐비티의 길이를 포함하고,
    상기 통합 디바이스는 상기 제2 기판 부분의 캐비티를 통해 상기 제1 기판 부분에 결합되고,
    상기 제2 통합 디바이스는 상기 제1 기판 부분에 결합되고,
    상기 수동 디바이스는 적어도, 상기 제1 기판 부분 또는 상기 제2 기판 부분에 결합되고, 그리고
    상기 캡슐화 층은 상기 제1 기판 부분 및 상기 제2 기판 부분 위에 로케이팅되고, 상기 캡슐화 층은 상기 제2 통합 디바이스 및 상기 수동 디바이스를 캡슐화하는,
    패키지.
  14. 제13 항에 있어서,
    상기 제2 기판 부분에 결합된 제3 통합 디바이스를 더 포함하고,
    상기 제3 통합 디바이스는 상기 통합 디바이스에 대해 적어도 부분적으로 측방향으로 로케이팅되는,
    패키지.
  15. 제14 항에 있어서,
    상기 통합 디바이스의 전면은 상기 제1 기판 부분을 향하고, 그리고
    상기 제3 통합 디바이스의 전면은 상기 제2 기판 부분을 향하는,
    패키지.
  16. 제13 항에 있어서,
    상기 제2 기판 부분에 결합된 제3 통합 디바이스를 더 포함하는,
    패키지.
  17. 제13 항에 있어서,
    상기 기판은 코어리스 기판인,
    패키지.
  18. 제13 항에 있어서,
    상기 제1 기판 부분의 제1 표면에 결합된 제3 통합 디바이스를 더 포함하고,
    상기 통합 디바이스는 상기 제1 기판 부분의 제2 표면에 결합되는,
    패키지.
  19. 패키지로서,
    기판;
    통합 디바이스;
    제2 통합 디바이스;
    수동 디바이스; 및
    캡슐화 층을 포함하고,
    상기 기판은,
    (i) 제1 기판 부분; 및
    (ii) 상기 제1 기판 부분에 결합된 제2 기판 부분을 포함하고,
    상기 제1 기판 부분은,
    적어도 하나의 제1 유전체 층; 및
    상기 적어도 하나의 제1 유전체 층 내에 로케이팅된 제1 복수의 인터커넥트들을 포함하고,
    상기 제2 기판 부분은,
    적어도 하나의 제2 유전체 층;
    상기 적어도 하나의 제2 유전체 층 내에 로케이팅된 제2 복수의 인터커넥트들 ― 상기 제2 복수의 인터커넥트들은 상기 제1 복수의 인터커넥트들에 결합됨 ―; 및
    상기 적어도 하나의 제2 유전체 층을 통해 연장되는 캐비티를 포함하고,
    상기 제1 기판 부분은 상기 제2 기판 부분의 길이보다 짧은 길이를 갖고,
    상기 제2 기판 부분의 길이는 상기 제2 기판 부분의 캐비티의 길이를 포함하고,
    상기 통합 디바이스는 상기 제2 기판 부분의 캐비티를 통해 상기 제1 기판 부분에 결합되고,
    상기 제2 통합 디바이스는 상기 제2 기판 부분에 결합되고,
    상기 수동 디바이스는 적어도, 상기 제2 기판 부분 또는 상기 제1 기판 부분에 결합되고, 그리고
    상기 캡슐화 층은 상기 제1 기판 부분 및 상기 제2 기판 부분 위에 로케이팅되고, 상기 캡슐화 층은 상기 제2 통합 디바이스 및 상기 수동 디바이스를 캡슐화하는,
    패키지.
  20. 제19 항에 있어서,
    상기 제2 통합 디바이스는 상기 제1 기판 부분에 대해 측방향으로 로케이팅되는,
    패키지.
  21. 패키지를 제작하기 위한 방법으로서,
    기판을 제공하는 단계 － 상기 기판은,
    (i) 제1 표면 및 제2 표면을 포함하는 코어 부분;
    (ⅱ) 상기 코어 부분의 제1 표면에 결합된 제1 기판 부분; 및
    (ⅲ) 상기 코어 부분의 제2 표면에 결합된 제2 기판 부분을 포함하고,
    상기 코어 부분은,
    코어 층; 및
    상기 코어 층 내에 로케이팅된 복수의 코어 인터커넥트들을 더 포함하고,
    상기 제1 기판 부분은,
    상기 코어 층에 결합된 적어도 하나의 제1 유전체 층; 및
    상기 적어도 하나의 제1 유전체 층 내에 로케이팅된 제1 복수의 인터커넥트들을 포함하고, 상기 제1 복수의 인터커넥트들은 상기 복수의 코어 인터커넥트들에 결합되고, 그리고
    상기 제2 기판 부분은,
    상기 코어 층에 결합된 적어도 하나의 제2 유전체 층; 및
    상기 적어도 하나의 제2 유전체 층 내에 로케이팅된 제2 복수의 인터커넥트들을 포함하고, 상기 제2 복수의 인터커넥트들은 상기 복수의 코어 인터커넥트들에 결합됨 －;
    상기 제1 기판 부분의 제1 표면에 제1 디바이스를 결합하는 단계;
    상기 제2 기판 부분의 제1 표면에 제2 디바이스를 결합하는 단계;
    상기 제2 기판 부분 및 상기 코어 부분에 캐비티를 형성하는 단계; 및
    상기 제2 기판 부분 및 상기 코어 부분의 캐비티를 통해 상기 제1 기판 부분에 통합 디바이스를 결합하는 단계를 포함하는,
    패키지를 제작하기 위한 방법.
  22. 제21 항에 있어서,
    상기 제1 기판 부분의 제1 표면 및 상기 제2 기판 부분의 제1 표면 위에 캡슐화부(encapsulation)를 형성하는 단계를 더 포함하는,
    패키지를 제작하기 위한 방법.
  23. 제21 항에 있어서,
    상기 통합 디바이스의 전면은 상기 제1 기판 부분의 제2 표면에 결합되는,
    패키지를 제작하기 위한 방법.
  24. 제21 항에 있어서,
    상기 통합 디바이스는, 상기 제2 기판 부분 및 상기 코어 부분의 캐비티 내에 적어도 부분적으로 로케이팅되는,
    패키지를 제작하기 위한 방법.
  25. 제21 항에 있어서,
    상기 제1 디바이스는 제1 통합 디바이스 또는 제1 수동 디바이스를 포함하고, 그리고
    상기 제2 디바이스는 제2 통합 디바이스 또는 제2 수동 디바이스를 포함하는,
    패키지를 제작하기 위한 방법.
  26. 패키지를 제작하기 위한 방법으로서,
    기판을 제공하는 단계 － 상기 기판은,
    (i) 제1 기판 부분; 및
    (ii) 상기 제1 기판 부분에 결합된 제2 기판 부분을 포함하고,
    상기 제1 기판 부분은,
    적어도 하나의 제1 유전체 층; 및
    상기 적어도 하나의 제1 유전체 층 내에 로케이팅된 제1 복수의 인터커넥트들을 포함하고, 그리고
    상기 제2 기판 부분은,
    적어도 하나의 제2 유전체 층; 및
    상기 적어도 하나의 제2 유전체 층 내에 로케이팅된 제2 복수의 인터커넥트들을 포함하고, 상기 제2 복수의 인터커넥트들은 상기 제1 복수의 인터커넥트들에 결합되고, 그리고
    상기 제1 기판 부분은 상기 제2 기판 부분의 길이보다 짧은 길이를 가짐 －;
    상기 제1 기판 부분의 제1 표면에 제1 디바이스를 결합하는 단계;
    상기 제2 기판 부분의 제1 표면에 제2 디바이스를 결합하는 단계;
    상기 제2 기판 부분에 캐비티를 형성하는 단계 － 상기 캐비티는 상기 적어도 하나의 제2 유전체 층을 통해 연장되고, 그리고 상기 제2 기판 부분의 길이는 상기 제2 기판 부분의 캐비티의 길이를 포함하고, 상기 캐비티는, 상기 제1 디바이스 및 상기 제2 디바이스가 상기 캐비티 외측에 로케이팅되도록, 상기 제2 기판에 형성됨 －; 및
    상기 제2 기판 부분의 캐비티를 통해 상기 제1 기판 부분에 통합 디바이스를 결합하는 단계를 포함하는,
    패키지를 제작하기 위한 방법.
  27. 제26 항에 있어서,
    상기 제1 기판 부분의 제1 표면 및 상기 제2 기판 부분의 제1 표면 위에 캡슐화부를 형성하는 단계를 더 포함하는,
    패키지를 제작하기 위한 방법.
  28. 제26 항에 있어서,
    상기 통합 디바이스의 전면은 상기 제1 기판 부분의 제2 표면에 결합되는,
    패키지를 제작하기 위한 방법.
  29. 제26 항에 있어서,
    상기 통합 디바이스는, 상기 제2 기판 부분의 캐비티 내에 적어도 부분적으로 로케이팅되는,
    패키지를 제작하기 위한 방법.
  30. 제26 항에 있어서,
    상기 제1 기판 부분 및 상기 제2 기판 부분은 집합적으로 측면 프로파일 U자 형상을 포함하는,
    패키지를 제작하기 위한 방법.
KR1020237007369A 2020-09-10 2021-08-10 캐비티를 통해 기판에 결합되는 통합 디바이스를 포함하는 패키지 및 이러한 패키지를 제작하기 위한 방법 KR102615682B1 (ko)

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