KR102607649B1 - 반도체 패키지들 - Google Patents

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압둘라 쎌리크
윈슬로우 라운드
산토쉬 쿠드타카르
유서프 아테살
투루산 콜쿠오글루
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    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/45001—Core members of the connector
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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Abstract

패키지가 개시된다. 패키지는 제 1 측면 상에 제 1 도전성 층을 및 제 1 측면의 반대편에 있는 제 2 측면 상에 제 2 도전성 층을 포함하는 캐리어를 포함한다. 제 1 도전성 층은 와이어 접합 패드들을 포함한다. 패키지는 또한 캐리어의 제 1 측면 상에 장착된 플립 칩인 반도체 다이를 포함한다.

Description

반도체 패키지들
관련 출원들에 대한 상호-참조
본 출원은 2018년 3월 23일에 출원된, "반도체 패키지들"이라는 제목의, 미국 가 출원 번호 제62/647,549호의 이익을 주장하며, 그 전체 개시는 여기에서 모든 목적들을 위해 참조로서 통합된다.
분야
본 분야는 반도체 패키지들에 관한 것이다.
최종 사용자에게 편리하지 않을 수 있는 값비싼 얼라인먼트 및 로봇 설비를 위해 플립-칩 접합 호출들에 의해 보드에 반도체 다이를 부착하는 것. 다른 한편으로, 와이어 접합 기술들은 특히 반도체 다이가 고 주파수 신호들을 프로세싱하는 라디오 주파수(RF) 애플리케이션들에 대해, 적절한 성능을 제공하지 않을 수 있다.
따라서, 개선된 반도체 패키지들에 대한 계속된 요구가 남아있다.
일 양상에서, 패키지가 개시된다. 상기 패키지는 제 1 측면 상에 제 1 도전성 층을 및 상기 제 1 측면의 반대편에 있는 제 2 측면 상에 제 2 도전성 층을 포함하는 캐리어를 포함한다. 상기 제 1 도전성 층은 와이어 접합 패드들을 가진다. 상기 패키지는 또한 상기 캐리어의 제 1 측면 상에 장착된 플립 칩인 반도체 다이를 포함한다.
일 실시예에서, 상기 캐리어는 제 1 측면으로부터 제 2 측면으로 비아들을 포함한다. 상기 비아들은 상기 제 2 도전성 층으로부터 전기적 접지를 수용할 수 있다.
일 실시예에서, 상기 제 1 도전성 층은 상기 반도체 다이 및 상기 와이어 접합 패드들을 전기적으로 연결하는 트레이스들을 포함한다.
일 실시예에서, 상기 반도체 다이는 고 주파수 라디오 주파수(RF) 다이이며 상기 제 1 도전성 층은 RF 신호들을 운반한다.
일 실시예에서, 상기 반도체 다이는 실리콘-온-절연체(SOI) 다이이다.
일 실시예에서, 상기 패키지는 상기 반도체 다이와 상기 캐리어 사이에 구리 필러들을 추가로 포함한다.
일 실시예에서, 상기 패키지는 상기 반도체 다이 주위에 배치된 몰딩 재료를 추가로 포함한다.
일 실시예에서, 상기 캐리어는 라미네이트 기판, 세라믹 기판, 또는 반도체 기판을 포함한다.
일 양상에서, 장치가 개시된다. 상기 장치는 유전체에 의해 분리되는 제 1 도전성 층 및 제 2 도전성 층을 포함하는 인쇄 회로 보드(PCB)를 포함한다. 상기 제 1 도전성 층은 PCB의 제 1 측면 상에 있다. 상기 PCB는 상기 제 1 측면 상에 있으며 상기 제 1 도전성 층 및 상기 유전체를 통해 제 2 도전성 층으로 연장된 리세스를 포함한다. 상기 장치는 또한 제 1 측면 상에 제 1 도전성 층을 및 제 2 측면 상에 제 2 도전성 층을 가진 캐리어를 포함한다. 상기 캐리어는 PCB의 리세스에 배치된다. 상기 캐리어의 제 2 도전성 층은 상기 리세스에서 PCB의 제 2 도전성 층에 전기적으로 연결된다. 상기 장치는 상기 캐리어의 제 1 측면에 부착된 플립-칩이며 상기 캐리어에 의해 PCB의 제 2 도전성 층으로부터 전기적 접지를 수용하도록 구성되는 반도체 다이를 추가로 포함한다.
일 실시예에서, 상기 장치는 상기 PCB의 제 1 도전성 층 상에서의 패드들 내지 상기 캐리어의 제 1 도전성 층 상에서의 대응하는 패드들 사이를 연결하는 와이어들을 추가로 포함한다. 상기 반도체 다이는 고 주파수 라디오 주파수(RF) 다이일 수 있으며 상기 와이어들은 RF 신호들을 운반할 수 있다.
일 실시예에서, 상기 반도체 다이는 실리콘-온-절연체(SOI) 다이이며 상기 캐리어는 열적 및 전기적 양쪽 모두로 도전성인 에폭시에 의해 PCB에 부착된다.
일 실시예에서, 상기 PCB의 제 2 도전성 층은 접지 평면을 포함한다.
일 실시예에서, 상기 캐리어는 라미네이트 기판, 세라믹 기판, 또는 반도체 기판을 포함한다. 상기 반도체 기판은 그것 상에 제작된 임의의 전자 구성요소들 또는 반도체 디바이스들을 포함하지 않을 수 있다. 상기 반도체 기판은 전자 구성요소들 및 반도체 디바이스 요소들을 포함할 수 있다.
일 실시예에서, 상기 제 1 도전성 층은 트레이스들 및 와이어 접합 패드들을 포함한다.
일 양상에서, 패키지가 개시된다. 상기 패키지는 플립 칩 장착에 의해 반도체 다이를 운반하기 위한 수단을 포함한다. 상기 운반 수단은 제 1 측면 상에 제 1 도전성 층을 및 상기 제 1 측면의 반대편에 있는 제 2 측면 상에 제 2 도전성 층을 포함한다. 상기 제 1 도전성 층은 와이어 접합 패드들을 포함한다.
일 실시예에서, 상기 운반 수단은 상기 제 1 측면으로부터 상기 제 2 측면으로 비아들을 포함하며, 상기 비아들은 제 2 도전성 층으로부터 전기적 접지를 수용하고, 상기 제 1 도전성 층은 반도체 다이 및 와이어 접합 패드들을 전기적으로 연결하는 트레이스들을 포함한다.
본 발명의 특정 구현예들이 이제 제한이 아닌, 예로서 제공되는, 다음의 도면들을 참조하여 설명된다.
도 1은 일 실시예에 따른, 패키징된 플립-칩 구성요소의 개략적인 측 단면도이다.
도 2는 일 실시예에 따른, 패키징된 장치의 개략적인 측 단면도이다.
도 3a는 몰드 재료를 가진 도 2의 반도체 패키지의 개략적인 측 단면도를 도시한다.
도 3b는 도 2 및 도 3a에 도시된 몰드 재료가 없는 반도체 패키지의 개략적인 측 단면도를 도시한다.
도 4는 다이가 필러들을 도시하기 위해 숨겨진 도 3b의 반도체 패키지의 상부 평면도이다.
도 5는 다양한 실시예들에 따라, 인쇄 회로 보드(PCB) 및 반도체 패키지 사이에서의 연결을 도시한 패키징된 장치의 일 부분의 상부 평면도이다.
도 6은 다양한 실시예들에 따라, 캐리어에 부착된 리본들을 가진 반도체 패키지의 개략적인 측 단면도이다.
도 7은 다이가 필러들을 예시하기 위해 은닉된 선들에 도시된 도 2의 패키징된 장치의 상부 투시도이다.
도 8은 도 7에 도시된 리세스를 포함하지 않은 패키지 장치의 상부 투시도이다.
여기에서 개시된 다양한 실시예들은 반도체 패키지들과 관련된다. 예를 들어, 여기에서 개시된 실시예들은 라디오 주파수(RF) 다이들 또는 칩들을 패키징하는데 특히 유리할 수 있다. 그러나, 여기에서 개시된 실시예들은 또한 임의의 다른 유형들의 반도체 다이들에 대해 유리하다는 것이 이해되어야 한다.
반도체 다이 또는 칩은 그것 상에 제작된, 트랜지스터들과 같은, 활성 반도체 구성요소들을 가질 수 있는 활성 측면을 포함한다. 상기 활성 측면은 또한 반도체 다이와 외부 회로부 및 구성요소들 사이에서의 인터페이스로서 작용할 수 있는 접합 패드들을 포함할 수 있다. 예를 들어, 접합 패드들은 신호들을 전송하고 및/또는 수신하기 위한 입력 및/또는 출력 패드들, 전력 공급 전압(들)을 수신하기 위한 전력 패드들, 및/또는 접지에 연결하기 위한 접지 패드들을 포함할 수 있다. 접합 패드들의 다양한 예들이 설명되었지만, 반도체 다이는 매우 다양한 기능들을 제공하기 위해 접합 패드들을 포함할 수 있다. 제작 후, 반도체 다이는 인쇄 회로 보드(PCB)와 같은, 더 큰 전자 시스템에 다이를 연결하도록 돕기 위해 패키징될 수 있다.
도 1은 반도체 다이(21), 패키지 캐리어(22)(예컨대, 라미네이트), 도전성(예컨대, 구리) 필러들(24a 내지 24c), 솔더 범프들(25a 내지 25c), 및 몰드 재료(예컨대, 캡슐화(27) 및 언더필(28))를 포함하는 패키징된 플립-칩 구성요소(20)의 개략적인 측 단면도이다. 패키지 캐리어(22)는 제 1 도전성 층(31), 제 2 도전성 층(32), 및 유전체(33)를 포함한다. 부가적으로, 배선 패턴들 및 패드들(26a 내지 26c)은 제 1 도전성 층(31)으로부터 형성될 수 있다. 도 1에 도시된 바와 같이, 라미네이트 비아들(34)은 제 2 도전성 층(32)의 부분들에 제 1 도전성 층(31)의 부분들을 연결한다. 예시된 실시예에서, 라미네이트 비아들(34)은 스루-캐리어 비아들을 포함한다. 다른 실시예들에서, 캐리어는 다수의 중간 배선 층들을 포함할 수 있다. 반도체 다이(21)는 디바이스들(예컨대, 트랜지스터들)을 포함한 활성 측면(37a) 및 금속화 및 후면(37b)을 포함한다.
패키징된 플립-칩 구성요소(20)는 PCB 상에서의 대응하는 패드들에 연결한 제 2 도전성 층(32) 상에서의 패드들을 갖고, 인쇄 회로 보드(PCB)(도 1에 도시되지 않음)와 같은, 보드에 부착될 수 있다.
도 2는 반도체 패키지(23) 및 시스템 보드(예컨대, 인쇄 회로 보드(PCB)(62))를 포함하는 패키징된 장치(80)의 개략도이다. 패키지(23)는 캐리어(42)에 부착되는 플립-칩 다이(21)를 포함한다. 사용 시, 예를 들어, 패키지(23)는 인쇄 회로 보드(62)의 리세스(65)에 배치되어, 도시된 바와 같이, 캐리어(42)의 상부 표면이 PCB(62)의 상부 표면과 대략 높이가 같게 한다. 다른 실시예들에서, 캐리어(42)의 상부 표면은 PCB(62)의 상부 표면에 대하여 리세싱될 수 있거나, 또는 PCB(62)의 상부 표면 위에 돌출될 수 있다. 도 2에 예시된 패키지(23)는 또한 플립-칩 다이(21) 주위에 몰드 재료(예컨대, 캡슐화(27) 및 언더필(28))를 포함한다. 몇몇 실시예들에서, 예를 들어, 캡슐화(27) 및 언더필(28)은 다-단계 프로세스에서 제공될 수 있다. 첫 번째로, 필러들(24) 및 솔더 범프들(25)을 가진 반도체 다이(21)는 캐리어로 리플로잉될 수 있다. 언더필(28)은 다이(21) 아래에 및/또는 그 주위에 배치될 수 있다. 그 후, 캡슐화(27)는 다이(21) 및 언더필(28) 위에 및/또는 그 주위에 배치될 수 있다.
PCB(62)는 제 1 도전성 층(71), 제 2 도전성 층(72), 유전체 층들(73, 74), 및 비아들(도 2에 도시되지 않음)을 포함한다. 예시된 실시예의 PCB(62)는 리세스(65)를 추가로 포함하며, 여기에서 캐리어(42)는 열적으로 및/또는 전기적으로 도전성 에폭시(63)를 사용하여 부착되었다. 몇몇 실시예들에서, 캐리어(42)는 부분적으로 또는 전체적으로 리세스(65)에 배치될 수 있다.
캐리어(42)는 제 1 도전성 층(51), 제 2 도전성 층(52), 유전체(53), 및 도전성 층들(51, 52)의 부분들 사이를 연결하기 위한 비아들(54)을 포함한다. 제 1 도전성 층(51)은 패드들(55)을 포함할 수 있다. 패드들(55)은 와이어 접합을 위한, 예컨대, PCB(62)의 대응하는 패드들로 와이어 접합하기 위한, 와이어를 수용하도록 구성될 수 있다. 몇몇 실시예들에서, 도전성 층(51)은 또한 캐리어(42) 내에서 금속성 층들을 상호 연결하도록 구성된 트레이스들(도시되지 않음)을 포함할 수 있다. 필러들(24) 및 트레이스들은 패드들(55)과 다이(21) 사이에서 전기적 연결들을 할 수 있다. 캐리어(42)는 에폭시(63)에 의해 PCB(62)의 접지 평면(72)에 전기적으로 및/또는 열적으로 연결된다. 비아들(54)은 다이(21)의 접지 패드들 및 PCB(62)의 접지 평면(72) 사이에서 비교적 낮은 저항/낮은 인덕턴스 연결을 제공하는데 유리할 수 있다.
PCB(62)의 제 1 도전성 층(71) 및 캐리어(42)의 패드들(55)은 RF 신호들, 예컨대, 10GHz 내지 20GHz의 범위에 있는 주파수들에서의 전자기 복사를 운반하기 위해 사용될 수 있다. 도 2에 도시된 바와 같이, PCB(62)의 제 1 도전성 층(71)은 캐리어(42)의 대응하는 트레이스들 및 패드들(55)에 와이어들(예를 들어, 와이어 접합들(67) 및/또는 와이어 리본들(68))을 연결하기 위해 사용된 트레이스들 및 패드들을 포함한다. 몇몇 실시예들에서, 더 짧은 연결 와이어들을 갖는 것은 더 긴 와이어들이 더 많은 잡음을 야기할 수 있으므로 유리할 수 있다. 리세스(65)는 패드들(55)이 제 1 도전성 층(71)에 더 가깝도록 허용할 수 있으며, 이것은 연결 와이어들을 리세스가 없는 것보다 짧게 만들 수 있다. 제 2 도전성 층(72)은 접지에 연결되며 임의의 신호 트레이스들을 포함할 필요가 없을 수 있다. 그러므로, 제 2 도전성 층(72)은 또한, 몇몇 실시예들에서, 접지 평면으로 불리울 수 있다.
몇몇 실시예들에서, 캐리어(42)는 반도체 다이(21)를 운반하기 위한 운반 수단을 포함할 수 있다. 몇몇 실시예들에서, 캐리어(42)는 라미네이트 기판을 포함할 수 있다. 몇몇 실시예들에서, 캐리어(42)는 세라믹 기판을 포함할 수 있다. 몇몇 실시예들에서, 캐리어(42)는 임의의 활성 구성요소들을 포함하지 않는, 예를 들어, 갈륨 비소(GaAs) 기판과 같은, 반도체 기판을 포함할 수 있다. 몇몇 실시예들에서, 캐리어(42)는, 제 1 도전성 층(52)과 동일한, 캐리어(42)의 측면 상에 형성된, 활성화 구성요소들(예컨대, 트랜지스터들)을 포함하는, GaAs 기판과 같은, 반도체 기판을 포함할 수 있다. 이러한 실시예들에서, 적층된 다이 어셈블리가 제공될 수 있다. 몇몇 실시예들에서, GaAs는 그것이 온도에서의 변화들에 걸쳐 필러들(24)로 비교적 낮은 기계적 응력들을 야기하는 것으로 발견되었기 때문에 유리할 수 있다.
다이(21)는 다양한 프로세스들에서 제작될 수 있다. 몇몇 실시예들에서, 다이(21)는 실리콘-온-절연체(SOI) 다이를 포함한다. 도 2의 실시예의 이점은 그것이 SOI 다이들로 하여금 고성능 RF 애플리케이션들(예컨대, 높은 RF 전력 및/또는 고 주파수)에서 사용되도록 허용한다는 것이다. 고 주파수의 범위는, 예를 들어, 10GHz 내지 20GHz일 수 있다. 예를 들어, 통상적인 SOI 제작 프로세스는 기판 비아들(TSV들)내내 부족하므로, 특정한 고성능 RF 애플리케이션들에서 SOI 다이들을 사용하는 것은 어려우며, 강력한 접지 연결은 쉽게 이용 가능하지 않다. 반대로, GaAs 다이들은 강력한 접지가 GaAs 제작 프로세스들에서 이용 가능한 TSV들에 의해 제공될 수 있기 때문에 SOI 다이들보다 쉽게 RF 애플리케이션들로 통합될 수 있다. 따라서, GaAs 및/또는 임의의 다른 유사한 프로세스들은 종래에 고성능 RF 애플리케이션들을 위해 사용되었다. SOI 다이들은 종래의 구성을 사용하여, 부착된 플립-칩일 수 있지만, 그것은 여전히 충분한 접지를 제공하지 않는다. 그러나, 도 2의 실시예는 SOI 다이로 강력한 접지 연결을 제공하는데 적절할 수 있으며, 따라서 SOI 다이들은 고성능 RF 애플리케이션들에서 사용되도록 허용한다.
도 3a는 다이(21) 주위에 배치된 몰드 재료(예컨대, 캡슐화(27) 및 언더필(28))를 가진 도 2의 반도체 패키지(23)의 측 단면도를 도시한다. 도 3b는 도 2 및 도 3a에 도시된 몰드 재료(27, 28)가 없는 반도체 패키지(23)의 측 단면도를 도시한다. 몇몇 실시예들에서, 유전체(53)는 도 3a에 도시된 바와 같이 라미네이트 기판 및/또는 도 3b에 도시된 바와 같이 세라믹 기판을 포함할 수 있다. 몰드 재료(27, 28)는 다이(21) 및 유전체(53)의 열 상수를 매칭시키기 위해 제공될 수 있다. 몰드 재료가 최소화되거나 또는 생략될 수 있도록 다이(21)와 유사한 열 팽창 계수(CTE)를 가진 유전체(53)를 위한 재료를 갖는 것이 유리할 수 있다. 몰드 재료가 없는 이러한 실시예들은 다이(21)의 후면(37b)(예컨대, 활성 측면)이 공기에 노출되도록 허용하며, 이것은 캡슐화(27)와 같은, 몰딩 재료를 갖는 것보다 낮은 유전 손실 인해 비교적 높은 RF 성능을 제공할 수 있기 때문에 유리할 수 있다. 또한, 패키지(23)의 전체 치수는 캡슐화(27)와 같은, 몰드 재료를 포함하는 실시예들보다 작을 수 있기 때문에 유리할 수 있다. 예를 들어, 도 3b의 실시예의 측방향 치수는 몇몇 실시예들에서, 몰드 재료를 가진 도 3a의 실시예보다 약 0.5mm(예컨대, 0.4mm 내지 0.6mm) 작을 수 있다. 몇몇 실시예들에서, 도 3b의 실시예들은 도 3a에 도시되는 언더필(28)의 적어도 일 부분을 포함할 수 있지만 캡슐화(27)를 생략할 수 있다. 몇몇 다른 실시예들에서, 반도체 패키지(23)는 언더필(28)의 적어도 일 부분 및/또는 캡슐화(27)의 적어도 일 부분을 포함할 수 있다.
도 4는 다이가 다이(21) 밑에 있는 요소들을 도시하기 위해 은닉되는 도 3b의 패키지(23)의 상부 평면도이다. 유전체(53) 상에서의 도전성 층(51)은 패드들(55)을 포함할 수 있다. 패드들(55)은 다이(21)의 활성 구성요소들로의 전기적 연결을 제공하기 위해 와이어(예컨대, 접합 와이어, 리본 와이어 등)와 전기적으로 연결하도록 구성될 수 있다. 도전성 층(51)은 또한 다이의 다양한 활성 구성요소들을 전기적으로 연결하는 상호 연결부들을 포함할 수 있는, 트레이스들(56)을 포함할 수 있다. 필러들(24) 및 트레이스들(56)은 패드들(55)과 다이(21) 사이에서 전기적 연결들을 이룰 수 있다. 패드들(55)은 몇몇 실시예들에서, RF 신호들을 운반하기 위해 사용될 수 있다. 몇몇 실시예들에서, 제 1 도전성 층(51)의 부분들(57)은 다이(21)로부터 유전체(53) 상에서의 더 넓은 면적으로 접지 연결들을 분산시킬 수 있다.
도 5는 다양한 실시예들에 따른 패키징된 장치(80)의 일 부분의 상부 평면도이다. 도 5에서의 패키지 장치(80)의 부분은 리본 와이어(68)에 의한 패드(55)와 PCB(62)의 제 1 도전성 층(71)의 일 부분(71a) 사이에서의 전기적 연결을 도시한다. 그러나, 몇몇 실시예들에서, 패드(55) 및 PCB(62)의 제 1 층의 부분은 임의의 적절한 접합 방법들에 의해(예컨대, 금 접합 와이어들과 같은, 더 얇은 접합 와이어들에 의해) 접합될 수 있다.
패키지 장치(80)는 반도체 패키지(23)와 PCB(62)의 제 1 유전체 층(73) 사이에 측방향 갭(a)을 가질 수 있다. 몇몇 실시예들에서, 갭(a)은 예를 들어, 2mm 내지 3mm의 범위에 있을 수 있다. 측방향 갭(a)은 PCB(62)에 형성된 리세스로 반도체 패키지(23)를 배치하는 것을 도울 수 있다. 몇몇 실시예들에서, 갭(a)은 반도체 패키지(23) 및 제 2 도전성 층(72)을 연결하는 과도한 양의 에폭시(63)(예를 들어, 도 2 참조)를 수신할 수 있으며, 이것은, 예를 들어, 에폭시(63)가 캐리어(42)의 상부 표면 및/또는 PCB(62)의 상부 표면에 도달하는 것을 방지할 수 있다.
몇몇 실시예들에서, 패드(55)는 도 5에 도시된 바와 같이, 직사각형 형태를 가질 수 있다. 그러나, 패드의 형태는 달라질 수 있다는 것이 이해되어야 한다. 도 5의 패드(55)는 패드(55)의 두 개의 측면들을 나타내는 치수들(b 및 c)을 가질 수 있다. 치수(b)는, 몇몇 실시예들에서, 약, 예를 들어 155㎛(예컨대, 145㎛ 내지 165㎛)일 수 있으며 치수(c)는 약, 예를 들어, 175㎛(예컨대, 165㎛ 내지 185㎛)일 수 있다.
트레이스(56)는 다이(21)의 에지로부터 패드(55)까지의 치수(d)를 포함할 수 있다. 치수(d)는 몇몇 실시예들에서, 약, 예를 들어 250㎛(예컨대, 240㎛ 내지 260㎛)일 수 있다. 치수(d)는 예를 들어, 캐리어(42)에 대한 다이(21)의 크기(예를 들어, 도 2 참조) 및/또는 패드(55)의 치수들(b 및 c)에 적어도 부분적으로 기초하여 달라질 수 있다는 것이 이해되어야 한다.
몇몇 실시예들에서, 캐리어(42)의 도전성 층(51)은 캐리어보다 측방향 치수에서 더 작아서 캐리어(42)의 에지들 주위에 유전체(53)의 커버되지 않은 부분을 남길 수 있다. 유전체(53)의 커버되지 않은 부분은 캐리어의 에지로부터 도전성 층(51)의 에지까지의 치수(e)를 가질 수 있다. 치수(e)는 약, 예를 들어, 50㎛(예컨대, 45㎛ 내지 55㎛)일 수 있다. 이러한 커버되지 않은 부분은 반도체 패키지(23)를 싱귤레이션할 때(예컨대, 소잉할 때) 유리할 수 있다. 몇몇 실시예들에서, 도전성 층(51)을 통해 소잉하는 것은, 예를 들어, 금속 잔여물들의 생성을 야기할 수 있으며, 이것은 결과적으로 전기적 단락을 발생시킬 수 있다. 그러므로, 커버되지 않은 부분은 반도체 패키지(23)를 싱귤레이션하기 위해 싱귤레이션 스트리트를 제공할 수 있다.
리본(68)은 길이(f) 및 폭(g)을 가질 수 있다. 리본(68)의 길이(f)는 예를 들어, 10mm 내지 12mm의 범위에 있을 수 있다. 리본(68)의 길이(f)는 예를 들어, 갭(a) 및 치수(e), 캐리어(42)의 두께, 및/또는 리세스(65)의 두께에 적어도 부분적으로 기초하여 달라질 수 있다는 것이 이해되어야 한다. 리본(68)의 폭(g)은 예를 들어, 2mm 내지 3mm의 범위에 있을 수 있다.
도 6은 캐리어(42)에 부착된 리본들(68)을 가진 반도체 패키지(23)의 측 단면도이다. 리본(68)은 제 1 및 제 2 단부들(75, 77)을 가진다. 도 6에 예시된 실시예는 리본(68)의 제 2 단부(77)(예를 들어, 도 2 참조)가 리본(68)의 제 1 단부(75)를 수용하는 패드(55)와 동일한 상대적 높이에 있는 PCB 상에서의 대응하는 패드에 연결된다고 가정한다. 리본(68)은 리본 두께(h)를 포함할 수 있다. 리본 두께는 예를 들어, 0.012mm 내지 0.051mm의 범위에 있을 수 있다. 리본은 캐리어(42)의 상부 표면으로부터 리본 아치의 최고 포인트까지 측정된 높이(j)를 가진다. 높이(j)는 예를 들어, 3mm 내지 5mm의 범위에 있을 수 있다.
캐리어(42)는 캐리어(42)의 하부 표면으로부터 캐리어(42)의 상부 표면까지 수직으로 측정된 캐리어 두께(k)를 가질 수 있다. 두께(k)는 예를 들어, 4mm 내지 5mm의 범위에 있을 수 있다.
필러(24)는 캐리어(42)의 상부 표면으로부터 다이(21)의 활성 측면(37a)까지 측정된 높이(l)를 가질 수 있다. 다이는 다이의 활성 측면(37a)으로부터 뒷면(37b)까지 수직으로 측정된 두께(m)를 가질 수 있다. 높이(l) 및 두께(m)의 합은, 예를 들어, 12mm 내지 13mm의 범위에 있을 수 있다.
도 7은 필러들(24)을 보다 양호하게 예시하기 위해 다이(21)가 은닉된 선들에 도시되는 도 2의 패키징된 장치(80)의 상부 투시도이다. 도 8은 도 7에 도시되는 리세스(765)를 포함하지 않은 패키지 장치(80)의 상부 투시도이다. 패키지(80)는 도 7에서 PCB(62)의 리세스(65)에 배치된 반도체 패키지(23)를 포함한다. 도 8에서, 도 7에 도시된 실시예들과 함께 사용된 리본들(68)보다 긴 리본들(68)은 리세스(65)의 부족에 의해 만들어진 높이 차를 보상하기 위해 사용된다. 패키지(23)의 패드들(55) 및 PCB(62)의 도전성 층(71)의 부분들은 리본들(68)에 의해 전기적으로 연결된다. 연결은 또한 와이어 접합 또는 임의의 다른 적절한 수단에 의해 제공될 수 있다는 것이 이해되어야 한다.
본 발명은 특정한 실시예들 및 예들의 맥락에서 개시되었지만, 본 발명은 구체적으로 개시된 실시예들을 넘어 다른 대안적인 실시예들 및/또는 본 발명의 사용 및 그것의 명백한 수정들 및 등가물들로 확대된다는 것이 이 기술분야의 숙련자들에 의해 이해될 것이다. 또한, 본 발명의 여러 변화들이 상세하게 도시되고 설명되었지만, 본 발명의 범위 내에 있는 다른 수정들이 본 개시에 기초하여 이 기술분야의 숙련자들에게 쉽게 명백할 것이다. 본 실시예들의 특정 특징들 및 양상들의 다양한 조합들 또는 서브-조합들이 이루어질 수 있으며 계속해서 본 발명의 범위 내에 있다는 것이 또한 고려된다. 개시된 실시예들의 다양한 특징들 및 양상들은 개시된 발명의 가변 모드들을 형성하기 위해 서로 조합되거나 또는 대체될 수 있다는 것이 이해되어야 한다. 따라서, 여기에서 개시된 본 발명의 범위는 상기 설명된 특정한 개시된 실시예들에 의해 제한되지 않아야 하며, 이어지는 청구항들의 타당한 판독에 의해서만 결정되어야 한다는 것이 의도된다.

Claims (20)

  1. 패키지에 있어서,
    제 1 측면 상에 제 1 도전성 층을 그리고 상기 제 1 측면의 반대편에 있는 제 2 측면 상에 제 2 도전성 층을 포함한 캐리어로서, 상기 캐리어는 세라믹 기판 또는 반도체 기판을 포함하고, 상기 제 1 도전성 층은 상기 패키지를 외부 기판 또는 디바이스와 전기적으로 연결하도록 구성된 와이어 접합 패드들을 가진 제 1 부분을 포함하는, 상기 캐리어;
    상기 캐리어의 제 1 측면 상에 플립 칩 장착된 반도체 다이; 및
    상기 반도체 다이와 상기 캐리어 사이의 도전성 필러 - 상기 도전성 필러의 제 1 부분은 상기 캐리어의 표면으로부터 연장되고, 상기 도전성 필러의 제 2 부분은 상기 반도체 다이의 표면으로부터 연장됨 -
    를 포함하고,
    상기 캐리어는 상기 반도체 다이와 상기 제 2 도전성 층을 전기적으로 연결하는 전기적 접지 비아를 포함하고, 상기 제 1 도전성 층은 접지 연결부를 상기 반도체 다이로부터 상기 반도체 다이의 영역보다 더 넓은 영역으로 분배하도록 구성되는, 상기 캐리어의 상기 제 1 측면 상의 제 2 부분을 포함하며, 상기 반도체 다이는 상기 제 1 도전성 층의 제 2 부분 위에 적어도 부분적으로 배치되는, 패키지.
  2. 청구항 1에 있어서,
    상기 캐리어는 단일 층 기판을 포함하고, 상기 전기적 접지 비아는 상기 제 1 측면으로부터 상기 제 2 측면까지 연장되며 상기 제 2 도전성 층으로부터 전기적 접지를 수용하는, 패키지.
  3. 청구항 1에 있어서,
    상기 제 1 도전성 층은 상기 반도체 다이와 상기 와이어 접합 패드들을 전기적으로 연결하는 트레이스들을 포함하는, 패키지.
  4. 청구항 1에 있어서,
    상기 반도체 다이는 고 주파수 라디오 주파수(RF) 다이이며 상기 제 1 도전성 층은 RF 신호들을 운반하는, 패키지.
  5. 청구항 1에 있어서,
    상기 반도체 다이는 실리콘-온-절연체(SOI) 다이인, 패키지.
  6. 청구항 1에 있어서,
    상기 반도체 다이와 상기 캐리어 사이에 구리 필러들을 더 포함하고, 상기 도전성 필러는 상기 구리 필러들 중 하나인 것인, 패키지.
  7. 청구항 1에 있어서,
    상기 반도체 다이 주위에 배치된 몰딩 재료를 더 포함하는, 패키지.
  8. 청구항 1에 있어서,
    상기 캐리어는 갈륨 비소(GaAs) 기판을 포함하는, 패키지.
  9. 장치에 있어서,
    유전체에 의해 분리된 제 1 도전성 층 및 제 2 도전성 층을 포함한 인쇄 회로 보드(PCB)로서, 상기 제 1 도전성 층은 상기 PCB의 제 1 측면 상에 있으며, 상기 PCB는, 상기 제 1 측면 상에 있고 상기 제 1 도전성 층 및 상기 유전체를 통해 상기 제 2 도전성 층까지 연장되는 리세스를 포함하는, 상기 인쇄 회로 보드(PCB);
    세라믹 기판 또는 반도체 기판을 포함하는 캐리어로서, 상기 캐리어는 제 1 측면 상에 제 1 도전성 층을 그리고 상기 제 1 측면의 반대편에 있는 제 2 측면 상에 제 2 도전성 층을 포함하고, 상기 제 1 도전성 층은 와이어 접합 패드들을 갖는 제 1 부분을 포함하며, 상기 캐리어는 상기 PCB의 리세스에 배치되고, 상기 캐리어의 제 2 도전성 층은 상기 리세스에서 상기 PCB의 제 2 도전성 층에 전기적으로 연결되는, 상기 캐리어;
    상기 캐리어의 제 1 측면에 플립 칩 부착되며, 상기 캐리어에 의해 상기 PCB의 제 2 도전성 층으로부터 전기적 접지를 수용하도록 구성된 반도체 다이; 및
    상기 반도체 다이와 상기 캐리어 사이의 도전성 필러 - 상기 도전성 필러의 제 1 부분은 상기 캐리어의 표면으로부터 연장되고, 상기 도전성 필러의 제 2 부분은 상기 반도체 다이의 표면으로부터 연장됨 -
    를 포함하고,
    상기 캐리어는 상기 반도체 다이와 상기 제 2 도전성 층을 전기적으로 연결하는 전기적 접지 비아를 포함하고, 상기 제 1 도전성 층은 접지 연결부를 상기 반도체 다이로부터 상기 반도체 다이의 영역보다 더 넓은 영역으로 분배하도록 구성된, 상기 캐리어의 상기 제 1 측면 상의 제 2 부분을 포함하며, 상기 반도체 다이는 상기 제 1 도전성 층의 제 2 부분 위에 적어도 부분적으로 배치되는, 장치.
  10. 청구항 9에 있어서,
    상기 PCB의 제 1 도전성 층 상에서의 패드들 내지 상기 캐리어의 제 1 도전성 층 상에서의 상기 와이어 접합 패드들의 대응하는 패드들 사이를 연결하는 와이어들을 더 포함하는, 장치.
  11. 청구항 10에 있어서,
    상기 반도체 다이는 고 주파수 라디오 주파수(RF) 다이이며 상기 와이어들은 RF 신호들을 운반하는, 장치.
  12. 청구항 9에 있어서,
    상기 반도체 다이는 실리콘-온-절연체(SOI) 다이이며, 상기 캐리어는 열적 및 전기적 양쪽 모두로 도전성인 에폭시에 의해 상기 PCB에 부착되는, 장치.
  13. 청구항 9에 있어서,
    상기 PCB의 제 2 도전성 층은 접지 평면을 포함하는, 장치.
  14. 청구항 9에 있어서,
    상기 캐리어는 갈륨 비소(GaAs) 기판을 포함하는, 장치.
  15. 청구항 9에 있어서,
    상기 제 1 도전성 층은 상기 반도체 다이와 상기 와이어 접합 패드들을 전기적으로 연결하는 트레이스들을 포함하는, 장치.
  16. 패키지에 있어서,
    외부 상면(top side) 및 상기 외부 상면의 반대편에 있는 외부 하면(bottom side)을 갖는 캐리어로서, 상기 캐리어는 상기 외부 상면 상에 제 1 도전성 층을 그리고 상기 외부 상면의 반대편에 있는 상기 외부 하면 상에 제 2 도전성 층을 포함하고, 상기 제 1 도전성 층은 와이어 접합 패드들 및 접지 분배 부분을 포함하며, 상기 제 2 도전성 층은 접착제에 의해 시스템 보드에 연결되도록 구성된 표면을 갖는 접지 평면을 포함하는, 상기 캐리어;
    상기 캐리어의 상면 상에 플립 칩 장착된 반도체 다이 - 상기 접지 분배 부분은 접지 연결부를 상기 반도체 다이로부터 상기 반도체 다이의 영역보다 더 넓은 영역으로 분배하도록 구성됨 - ;
    상기 캐리어를 통해 상기 상면으로부터 상기 하면까지 연장되는 전기적 접지 비아 - 상기 전기적 접지 비아는 상기 반도체 다이와 상기 접지 평면을 전기적으로 연결함 - ; 및
    상기 반도체 다이와 상기 캐리어 사이의 도전성 필러 - 상기 도전성 필러의 제 1 부분은 상기 캐리어의 표면으로부터 연장되고, 상기 도전성 필러의 제 2 부분은 상기 반도체 다이의 표면으로부터 연장됨 -
    를 포함하는, 패키지.
  17. 청구항 16에 있어서,
    상기 캐리어는 세라믹 기판 또는 반도체 기판을 포함하는, 패키지.
  18. 청구항 1에 있어서,
    상기 캐리어는 반도체 기판을 포함하고, 상기 반도체 기판은 상기 반도체 다이 외에는 그 위에 제작된 전자 구성요소 또는 반도체 디바이스를 포함하지 않는, 패키지.
  19. 청구항 1에 있어서,
    상기 캐리어는 반도체 기판을 포함하고, 상기 반도체 기판은 전자 구성요소들 또는 반도체 디바이스 엘리먼트들을 포함하는, 패키지.
  20. 청구항 16에 있어서,
    상기 도전성 필러는 구리 필러를 포함하는, 패키지.
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