KR102605701B1 - Semiconductor package and method for manufacturing the same - Google Patents

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김홍찬
배인섭
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Abstract

본 발명의 일 측면에 따르면, 하면에 하부홈이 형성되고 상면에 칩 수용홈과 상부홈이 형성된 금속 기판과, 상기 칩 수용홈에 배치되며 하면에 칩 단자부가 배치된 반도체 칩과, 상기 하부홈에 배치되는 제1 절연 수지부와, 상기 금속 기판의 하면에 배치되는 제1 회로 패턴부와, 상기 칩 수용홈과 상기 상부홈에 배치되는 제2 절연 수지부를 포함하며, 상기 제1 절연 수지부에는 상기 칩 수용홈의 바닥면보다 위로 돌출된 복수개의 돌출 부분이 존재하고, 상기 반도체 칩의 칩 단자부와 상기 금속 기판을 연결하는 범프 중 적어도 하나는, 상기 돌출 부분들 사이에 배치되는 반도체 패키지를 제공한다.According to one aspect of the present invention, a metal substrate having a lower groove formed on the lower surface and a chip receiving groove and an upper groove formed on the upper surface, a semiconductor chip disposed in the chip receiving groove and having a chip terminal portion disposed on the lower surface, and the lower groove a first insulating resin portion disposed on the metal substrate, a first circuit pattern portion disposed on a lower surface of the metal substrate, and a second insulating resin portion disposed in the chip receiving groove and the upper groove, wherein the first insulating resin portion includes: The branch has a plurality of protruding parts that protrude above the bottom surface of the chip receiving groove, and at least one of the bumps connecting the chip terminal part of the semiconductor chip and the metal substrate is a semiconductor package disposed between the protruding parts. to provide.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and method for manufacturing the same}Semiconductor package and method for manufacturing the same}

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same.

전자 제품의 소형, 경량화, 고속화 및 고용량화 추세가 진전됨에 따라 전자 제품에 사용되는 반도체 패키지의 발전 방향도 변화되고 있다. As electronic products become smaller, lighter, faster, and have higher capacity, the development direction of semiconductor packages used in electronic products is also changing.

반도체 패키지의 종류 중 임베디드 패키지(embedded package)는 기판에 반도체 칩 등의 전자 소자가 내장되는 기술로서, 그 기술 개발이 활발히 이루어지고 있다.Among the types of semiconductor packages, embedded package is a technology in which electronic devices such as semiconductor chips are embedded in a substrate, and the technology is being actively developed.

임베디드 패키지와 관련된 종래의 특허문헌의 일 예로는 등록특허 10-1905893호를 들 수 있다. 그 등록특허 10-1905893호에는 복수의 유전층을 포함하는 임베디드 패키지 및 제조 방법이 개시되어 있다.An example of a conventional patent document related to an embedded package is Registration Patent No. 10-1905893. Patent No. 10-1905893 discloses an embedded package including a plurality of dielectric layers and a manufacturing method.

본 발명의 일 측면에 따르면, 개선된 구조를 가지는 반도체 패키지 및 이의 제조 방법을 제공하는 것을 주된 과제로 한다.According to one aspect of the present invention, the main object is to provide a semiconductor package with an improved structure and a method of manufacturing the same.

본 발명의 일 측면에 따르면, 하면에 하부홈이 형성되고, 상면에 칩 수용홈과 상부홈이 형성된 금속 기판;과, 상기 칩 수용홈에 배치되며, 하면에 칩 단자부가 배치된 반도체 칩;과, 상기 하부홈에 배치되는 제1 절연 수지부;와, 상기 금속 기판의 하면에 배치되는 제1 회로 패턴부;와, 상기 칩 수용홈과 상기 상부홈에 배치되는 제2 절연 수지부를 포함하며, 상기 제1 절연 수지부에는 상기 칩 수용홈의 바닥면보다 위로 돌출된 복수개의 돌출 부분이 존재하고, 상기 반도체 칩의 칩 단자부와 상기 금속 기판을 연결하는 범프 중 적어도 하나는, 상기 돌출 부분들 사이에 배치되는 반도체 패키지를 제공한다.According to one aspect of the present invention, a metal substrate having a lower groove formed on the lower surface and a chip receiving groove and an upper groove formed on the upper surface; and a semiconductor chip disposed in the chip receiving groove and having a chip terminal portion disposed on the lower surface; and , a first insulating resin portion disposed in the lower groove; and, a first circuit pattern portion disposed on a lower surface of the metal substrate; and a second insulating resin portion disposed in the chip receiving groove and the upper groove; , the first insulating resin portion has a plurality of protruding portions that protrude above the bottom surface of the chip receiving groove, and at least one of the bumps connecting the chip terminal portion of the semiconductor chip and the metal substrate is between the protruding portions. Provides a semiconductor package placed in.

여기서, 상기 금속 기판은 리드 프레임 소재로 이루어질 수 있다.Here, the metal substrate may be made of a lead frame material.

여기서, 상기 반도체 패키지는 상기 금속 기판의 상면에 배치되는 제2 회로 패턴부를 더 포함할 수 있다.Here, the semiconductor package may further include a second circuit pattern portion disposed on the upper surface of the metal substrate.

본 발명의 다른 측면에 따르면, 금속 기판을 준비하는 단계;와, 상기 금속 기판의 하면에 하부홈을 형성하는 단계;와, 상기 하부홈에 제1 절연 수지부를 배치하는 단계;와, 상기 금속 기판의 상면에 칩 수용홈과 상부홈을 형성하되, 상기 배치된 제1 절연 수지부에는 상기 칩 수용홈의 바닥면보다 위로 돌출된 복수개의 돌출 부분이 존재하도록 상기 칩 수용홈을 형성하는 단계;와, 상기 칩 수용홈에 반도체 칩을 배치하되, 상기 반도체 칩의 칩 단자부와 상기 금속 기판을 연결하는 범프 중 적어도 하나는, 상기 돌출 부분들 사이에 배치되도록 하는 단계;와, 상기 칩 수용홈과 상기 상부홈에 제2 절연 수지부를 배치하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.According to another aspect of the present invention, preparing a metal substrate; forming a lower groove on a lower surface of the metal substrate; disposing a first insulating resin portion in the lower groove; and forming a lower groove on the lower surface of the metal substrate. Forming a chip receiving groove and an upper groove on the upper surface of the substrate, and forming the chip receiving groove such that the disposed first insulating resin portion has a plurality of protruding portions that protrude above the bottom surface of the chip receiving groove; , placing a semiconductor chip in the chip receiving groove, wherein at least one of the bumps connecting the chip terminal portion of the semiconductor chip and the metal substrate is disposed between the protruding portions; and, the chip receiving groove and the A method of manufacturing a semiconductor package is provided, including disposing a second insulating resin portion in an upper groove.

여기서, 상기 금속 기판은 리드 프레임 소재로 이루어질 수 있다.Here, the metal substrate may be made of a lead frame material.

여기서, 상기 금속 기판의 하면에 제1 회로 패턴부를 형성하는 단계를 더 포함할 수 있다.Here, the step of forming a first circuit pattern portion on the lower surface of the metal substrate may be further included.

여기서, 상기 금속 기판의 상면에 제2 회로 패턴부를 형성하는 단계를 더 포함할 수 있다.Here, the step of forming a second circuit pattern portion on the upper surface of the metal substrate may be further included.

본 발명의 일 측면에 따른 반도체 패키지는, 임베디드 구조를 가지고 있어 전체적으로 두께를 줄일 수 있다. 또한, 본 발명의 일 측면에 따르면, 반도체 칩과 금속 기판의 전기적 연결을 위한 범프가, 칩 수용홈의 바닥면보다 위로 돌출된 수지부 사이에 배치되므로, 본딩 진행 시 녹은 범프에 의한 솔더 브리딩 현상이 방지되어 단락 등의 문제가 방지될 수 있다. The semiconductor package according to one aspect of the present invention has an embedded structure, so the overall thickness can be reduced. In addition, according to one aspect of the present invention, the bump for electrical connection between the semiconductor chip and the metal substrate is disposed between the resin portion protruding above the bottom surface of the chip receiving groove, so that the solder bleeding phenomenon caused by the melted bump during bonding is prevented. This can prevent problems such as short circuits.

도 1은 본 발명의 일 실시예에 대한 반도체 패키지의 단면도이다.
도 2 내지 도 11은, 본 발명의 일 실시예에 대한 반도체 패키지의 제조 공정을 순차적으로 도시한 도면들이다.
도 12는 도 7의 A1 부분을 확대하여 도시한 개략적인 단면도이다.
도 13은 도 8의 A2 부분을 확대하여 도시한 개략적인 단면도이다.
도 14는 본 발명의 일 실시예에 대한 반도체 패키지의 제조 방법의 단계들을 도시한 개략적인 흐름도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
2 to 11 are diagrams sequentially showing the manufacturing process of a semiconductor package according to an embodiment of the present invention.
FIG. 12 is an enlarged schematic cross-sectional view of portion A1 of FIG. 7.
Figure 13 is a schematic cross-sectional view showing an enlarged portion of part A2 of Figure 8.
Figure 14 is a schematic flowchart showing steps in a method of manufacturing a semiconductor package according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성을 갖는 구성 요소에 대해서는, 동일한 부호를 사용함으로써 중복 설명을 생략하며, 도면에는 이해를 돕기 위해 크기, 길이의 비율 등에서 과장된 부분이 존재할 수 있다. Hereinafter, the present invention according to preferred embodiments will be described in detail with reference to the attached drawings. Additionally, in this specification and drawings, components having substantially the same configuration are given the same reference numerals, thereby omitting redundant description, and the drawings may contain exaggerated portions in terms of size, length ratio, etc. to aid understanding.

본 발명은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. The present invention will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various different forms. The present embodiments only serve to ensure that the disclosure of the present invention is complete and that common knowledge in the technical field to which the present invention pertains is not limited. It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims.

한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Meanwhile, the terms used in this specification are for describing embodiments and are not intended to limit the present invention. As used herein, singular forms also include plural forms, unless specifically stated otherwise in the context. As used herein, “comprises” and/or “comprising” refers to the presence of one or more other components, steps, operations and/or elements. or does not rule out addition. Terms such as first, second, etc. may be used to describe various components, but the components should not be limited by the terms. Terms are used only to distinguish one component from another.

도 1은 본 발명의 일 실시예에 대한 반도체 패키지의 단면도이고, 도 2 내지 도 11은, 본 발명의 일 실시예에 대한 반도체 패키지의 제조 공정을 순차적으로 도시한 도면들이다. 또한, 도 12는 도 7의 A1 부분을 확대하여 도시한 개략적인 단면도이고, 도 13은 도 8의 A2 부분을 확대하여 도시한 개략적인 단면도이다. 도 14는 본 발명의 일 실시예에 대한 반도체 패키지의 제조 방법의 단계들을 도시한 개략적인 흐름도이다.FIG. 1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, and FIGS. 2 to 11 are diagrams sequentially showing a manufacturing process of a semiconductor package according to an embodiment of the present invention. In addition, FIG. 12 is a schematic cross-sectional view showing an enlarged portion of part A1 of FIG. 7, and FIG. 13 is a schematic cross-sectional view showing an enlarged portion of part A2 of FIG. 8. Figure 14 is a schematic flowchart showing steps in a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 관한 반도체 패키지(100)는, 금속 기판(110), 반도체 칩(120), 제1 절연 수지부(130), 제2 절연 수지부(140), 제1 회로 패턴부(150), 제2 회로 패턴부(160)를 포함한다.As shown in FIG. 1, the semiconductor package 100 according to an embodiment of the present invention includes a metal substrate 110, a semiconductor chip 120, a first insulating resin portion 130, and a second insulating resin portion ( 140), a first circuit pattern portion 150, and a second circuit pattern portion 160.

금속 기판(110)은 전체적으로 판상의 형상을 가지고 있다. 금속 기판(110)은 반도체 칩(120)이 배치되는 곳으로서, 범프(B)에 의해 반도체 칩(120)의 칩 단자부(121)와 전기적으로 연결되어 있다. The metal substrate 110 has an overall plate-like shape. The metal substrate 110 is where the semiconductor chip 120 is placed, and is electrically connected to the chip terminal portion 121 of the semiconductor chip 120 by a bump B.

본 실시예에서는 금속 기판(110)은 구리를 포함한 리드 프레임 소재로 이루어진다. In this embodiment, the metal substrate 110 is made of a lead frame material containing copper.

본 실시예에 따른 금속 기판(110)은 구리를 포함한 리드 프레임 소재로 이루어지지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 금속 기판은 전기전도가 가능한 소재이면 제한 없이 사용될 수 있다. 예를 들면 본 발명에 따른 금속 기판은, 구리, 금, 은 등의 단일 금속, 금속 합금 등이 포함된 다양한 소재로 이루어질 수 있다.The metal substrate 110 according to this embodiment is made of a lead frame material containing copper, but the present invention is not limited thereto. That is, the metal substrate according to the present invention can be used without limitation as long as it is a material capable of conducting electricity. For example, the metal substrate according to the present invention may be made of various materials including single metals such as copper, gold, and silver, and metal alloys.

도 1에 도시된 바와 같이, 금속 기판(110)은 하면(111)에 하부홈(111a)이 형성되고, 상면(112)에 칩 수용홈(112a)과 상부홈(112b)이 형성되어 있다.As shown in FIG. 1, the metal substrate 110 has a lower groove 111a formed on the lower surface 111, and a chip receiving groove 112a and an upper groove 112b formed on the upper surface 112.

하부홈(111a), 칩 수용홈(112a), 상부홈(112b)은 홈의 형상을 가지고 있으며, 금속 기판(110)을 가공하여 형성할 수 있다.The lower groove 111a, the chip receiving groove 112a, and the upper groove 112b have the shape of a groove and can be formed by processing the metal substrate 110.

반도체칩(120)은 칩 수용홈(112a)에 배치되는데, 반도체 칩(120)의 하면(121)에는 전기적 연결을 위한 칩 단자부(121a)가 배치되어 있다.The semiconductor chip 120 is disposed in the chip receiving groove 112a, and a chip terminal portion 121a for electrical connection is disposed on the lower surface 121 of the semiconductor chip 120.

제1 절연 수지부(130)는 하부홈(111a)에 배치되어 있는데, 제1 절연 수지부(130)는 제2 절연 수지부(140)와 함께 금속 기판(110)의 부분들을 전기적으로 분리하여 자체 회로 패턴을 형성하는 기능을 수행한다.The first insulating resin portion 130 is disposed in the lower groove 111a. The first insulating resin portion 130 electrically separates parts of the metal substrate 110 together with the second insulating resin portion 140. It performs the function of forming its own circuit pattern.

제1 절연 수지부(130)는 에폭시 소재, 실리콘계 소재, 우레탄계 소재 등의 다양한 절연 물질을 포함하여 구성할 수 있다. The first insulating resin portion 130 may be made of various insulating materials such as epoxy materials, silicone-based materials, and urethane-based materials.

제1 절연 수지부(130)의 부분 중에는 칩 수용홈(112a)의 바닥면(112a_1)보다 위로 돌출된 복수개의 돌출 부분(131)이 존재하는데, 그 돌출 부분(131)들 사이에는 반도체 칩(120)의 칩 단자부(121a)와 금속 기판(110)을 연결하는 범프(B)가 배치된다.Among the portions of the first insulating resin portion 130, there are a plurality of protruding portions 131 that protrude above the bottom surface 112a_1 of the chip receiving groove 112a, and between the protruding portions 131, a semiconductor chip ( A bump B connecting the chip terminal portion 121a of 120 and the metal substrate 110 is disposed.

본 실시예에 따르면 모든 범프(B)가 돌출 부분(131)들 사이에 배치되지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면 일부 범프(B)는 돌출 부분(131)들 사이에 배치되지 않을 수도 있다.According to this embodiment, all bumps B are disposed between the protruding portions 131, but the present invention is not limited to this. That is, according to the present invention, some bumps B may not be disposed between the protruding portions 131.

본 실시예에 따르면, 범프(B)가 돌출 부분(131)들 사이에 배치됨으로써, 본딩 공정 시 범프(B)를 이루는 솔더가 녹아 흐르는 솔더 브리딩 현상이 방지된다. 즉, 본딩 공정 시 열을 받아 녹은 솔더가 이웃하는 범프 부분으로 이동하지 않도록 돌출 부분(131)이 막아줌으로써, 단락 등의 문제가 방지된다.According to this embodiment, the bump B is disposed between the protruding portions 131, thereby preventing the solder bleeding phenomenon in which the solder forming the bump B melts and flows during the bonding process. That is, the protruding portion 131 prevents the solder melted by heat during the bonding process from moving to the adjacent bump portion, thereby preventing problems such as short circuits.

한편, 제2 절연 수지부(140)는 칩 수용홈(112a)과 상부홈(112b)에 배치된다.Meanwhile, the second insulating resin portion 140 is disposed in the chip receiving groove 112a and the upper groove 112b.

제2 절연 수지부(140)는 에폭시 소재, 실리콘계 소재, 우레탄계 소재 등의 다양한 절연 물질을 포함하여 구성할 수 있다. The second insulating resin portion 140 may be made of various insulating materials such as epoxy materials, silicone-based materials, and urethane-based materials.

칩 수용홈(112a)에 배치되는 제2 절연 수지부(140)는 반도체 칩(120)의 적어도 일부를 둘러싸도록 배치된다.The second insulating resin portion 140 disposed in the chip receiving groove 112a is disposed to surround at least a portion of the semiconductor chip 120.

한편, 제1 회로 패턴부(150)는 재배선층의 기능을 수행하며, 금속 기판(110)의 하면(111)에 배치되어, 하부 방향으로 외부와의 전기적 연결을 담당하게 된다.Meanwhile, the first circuit pattern portion 150 functions as a redistribution layer and is disposed on the lower surface 111 of the metal substrate 110, and is responsible for electrical connection with the outside in the downward direction.

제1 회로 패턴부(150)는 전기 전도성의 소재로 이루어질 수 있는데, 구리, 금, 은 등 전기전도성이 우수한 소재로 이루어질 수 있다.The first circuit pattern portion 150 may be made of an electrically conductive material, such as copper, gold, or silver.

제2 회로 패턴부(160)는 재배선층의 기능을 수행하며, 금속 기판(110)의 상면(111)에 배치되어, 상부 방향으로 외부와의 전기적 연결을 담당하게 된다.The second circuit pattern portion 160 functions as a redistribution layer and is disposed on the upper surface 111 of the metal substrate 110 to provide electrical connection with the outside in the upward direction.

제2 회로 패턴부(160)는 전기 전도성의 소재로 이루어질 수 있는데, 구리, 금, 은 등 전기전도성이 우수한 소재로 이루어질 수 있다.The second circuit pattern portion 160 may be made of an electrically conductive material, such as copper, gold, or silver.

본 실시예에 따른 반도체 패키지(100)는 제2 회로 패턴부(160)를 포함하고 있지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 반도체 패키지(100)는 제2 회로 패턴부(160)를 포함하지 않을 수도 있고, 그 경우 제1 회로 패턴부(150)에 의해 외부와의 전기적 연결이 수행된다.Although the semiconductor package 100 according to this embodiment includes a second circuit pattern portion 160, the present invention is not limited thereto. That is, the semiconductor package 100 according to the present invention may not include the second circuit pattern portion 160, in which case electrical connection to the outside is performed by the first circuit pattern portion 150.

본 실시예에 따른 반도체 패키지(100)는 2개의 재배선층, 즉, 제1 회로 패턴부(150)와 제2 회로 패턴부(160)를 포함하고 있지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 반도체 패키지(100)는 제1 회로 패턴부(150)와 제2 회로 패턴부(160) 외에도 추가적인 재배선층을 적층하여 구성할 수 있다. The semiconductor package 100 according to this embodiment includes two redistribution layers, that is, the first circuit pattern portion 150 and the second circuit pattern portion 160, but the present invention is not limited thereto. That is, the semiconductor package 100 according to the present invention can be constructed by stacking an additional redistribution layer in addition to the first circuit pattern portion 150 and the second circuit pattern portion 160.

이상과 같이, 본 실시예에 따른 반도체 패키지(100)는, 금속 기판(110)의 상면(112)에 칩 수용홈(112a)이 형성되어 있고, 그 칩 수용홈(112a)에 반도체칩(120)이 실장된 임베디드 구조를 가지고 있으므로, 반도체 패키지(100)의 두께를 얇게 구현할 수 있다.As described above, the semiconductor package 100 according to this embodiment has a chip receiving groove 112a formed on the upper surface 112 of the metal substrate 110, and a semiconductor chip 120 is formed in the chip receiving groove 112a. ) has an embedded structure, so the thickness of the semiconductor package 100 can be reduced.

또한, 본 실시예에 따른 반도체 패키지(100)는 제1 절연 수지부(130)의 부분 중에는 칩 수용홈(112a)의 바닥면(112a_1)보다 위로 돌출된 돌출 부분(131)이 존재하고, 그 돌출 부분(131)들 사이에 범프(B)가 배치되는 구조를 가짐으로써, 본딩 공정 시 범프(B)의 솔더 브리딩 현상이 방지되어 단락 등의 문제를 방지할 수 있다.In addition, the semiconductor package 100 according to this embodiment has a protruding portion 131 that protrudes above the bottom surface 112a_1 of the chip receiving groove 112a among the portions of the first insulating resin portion 130, and By having a structure in which the bumps B are disposed between the protruding portions 131, solder bleeding of the bumps B is prevented during the bonding process, thereby preventing problems such as short circuits.

이하, 도 2 내지 도 14를 참조하여, 본 실시예에 대한 반도체 패키지(100)의 제조 방법에 대해 살펴보기로 한다.Hereinafter, with reference to FIGS. 2 to 14 , a method of manufacturing the semiconductor package 100 according to this embodiment will be described.

도 2에 도시된 바와 같이, 제조자는 판상의 금속 기판(110)을 준비한다(단계 S1). 여기서 금속 기판(110)은, 전술한 바와 같이, 구리를 포함한 리드 프레임 소재로 이루어질 수 있다.As shown in Figure 2, the manufacturer prepares a plate-shaped metal substrate 110 (step S1). Here, the metal substrate 110 may be made of a lead frame material containing copper, as described above.

그 다음, 도 3에 도시된 바와 같이, 금속 기판(110)의 하면(111)에 하부홈(111a)을 형성한다(단계 S2). 이 때 에칭액을 사용한 습식 식각을 이용할 수 있는데, 에칭액으로 염화동 또는 염화철 에칭액이 사용될 수 있으며, 에칭액의 도포는 스프레이 분사법을 적용할 수 있다.Next, as shown in FIG. 3, a lower groove 111a is formed on the lower surface 111 of the metal substrate 110 (step S2). At this time, wet etching using an etching solution can be used. The etching solution may be copper chloride or iron chloride etching solution, and the etching solution can be applied by spraying.

하부홈(111a)을 설계된 위치에 형성하기 위해서는 포토리소그래피 공정을 이용할 수 있다. 예를 들어, 드라이필름 라미네이팅, 노광, 현상 등으로 에칭 레지스트를 형성한 후, 에칭액을 도포하여 설계된 위치에 하부홈(111a)을 형성할 수 있다. A photolithography process can be used to form the lower groove 111a at the designed location. For example, after forming an etching resist through dry film laminating, exposure, development, etc., an etchant may be applied to form the lower groove 111a at the designed location.

본 실시예에 따르면 에칭액을 사용한 습식 식각의 방법으로 하부홈(111a)을 형성하지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면 에칭액을 사용하지 않고, 건식 에칭법, 레이저 가공 등으로 하부홈(111a)을 형성할 수 있다. According to this embodiment, the lower groove 111a is formed by wet etching using an etching liquid, but the present invention is not limited to this. That is, according to the present invention, the lower groove 111a can be formed by dry etching, laser processing, etc., without using an etchant.

그 다음, 금속 기판(110)의 하부홈(111a)에 제1 절연 수지부(130)를 배치한다(단계 S3). Next, the first insulating resin part 130 is placed in the lower groove 111a of the metal substrate 110 (step S3).

이를 위해 다음의 공정을 수행한다. 먼저 도 4에 도시된 바와 같이, 금속 기판(110)의 하부홈(111a)과 하면(111)에 제1 절연성 수지(130a)를 배치하여, 하부홈(111a)과 하면(111)에 제1 절연성 수지(130a)를 배치한다. 이 때, 금속 기판(110)과 제1 절연성 수지(130a)의 접착력을 증가시키기 위해 조도를 증대시키는 표면처리를 수행할 수 있다. 제1 절연성 수지(130a)를 배치한 후에는 열을 이용한 큐어 공정을 통해 제1 절연성 수지(130a)의 경화를 수행한다. For this purpose, perform the following process. First, as shown in FIG. 4, the first insulating resin 130a is disposed on the lower groove 111a and the lower surface 111 of the metal substrate 110, and the first insulating resin 130a is placed on the lower groove 111a and the lower surface 111. Place the insulating resin (130a). At this time, surface treatment to increase roughness may be performed to increase the adhesive strength between the metal substrate 110 and the first insulating resin 130a. After disposing the first insulating resin 130a, the first insulating resin 130a is cured through a cure process using heat.

그 다음, 금속 기판(110)의 하면(111)을 노출시키기 위해 하면(111)에 배치된 제1 절연성 수지(130a)를 제거한다. 이를 위해 레이저 가공 또는, 물리적 브러싱 등의 방식으로 제1 절연성 수지(130a)를 제거하여 금속 기판(110)의 하면(111)을 노출시켜, 도 5에 도시된 바와 같이 하부홈(111a)에 배치된 제1 절연 수지부(130)를 완성한다. Next, the first insulating resin 130a disposed on the lower surface 111 of the metal substrate 110 is removed to expose the lower surface 111. To this end, the first insulating resin 130a is removed by laser processing or physical brushing to expose the lower surface 111 of the metal substrate 110, and placed in the lower groove 111a as shown in FIG. 5. The first insulating resin part 130 is completed.

그 다음, 금속 기판(110)의 하면(111)에 제1 회로 패턴부(150)를 형성한다(단계 S4). Next, the first circuit pattern portion 150 is formed on the lower surface 111 of the metal substrate 110 (step S4).

이를 위해 다음의 공정을 수행한다. 먼저 노출된 금속 기판(110)의 하면(111)과 제1 절연 수지부(130)의 하면에 구리 스퍼터링으로 시드층을 형성하고, 이어 전해 도금을 수행하여 형성하여, 도 6에 도시된 바와 같이, 하면(111)에 제1 도전층(150a)을 형성한다.For this purpose, perform the following process. First, a seed layer is formed by copper sputtering on the exposed lower surface 111 of the metal substrate 110 and the lower surface of the first insulating resin portion 130, and then electrolytic plating is performed, as shown in FIG. 6. , a first conductive layer 150a is formed on the lower surface 111.

본 실시예에 따르면 제1 도전층(150a)을 형성하기 위해 시드층 형성 후 전해 도금을 수행하였지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면 제1 도전층(150a)을 형성하기 위해 무전해 도금을 수행할 수도 있다. According to this embodiment, electrolytic plating was performed after forming the seed layer to form the first conductive layer 150a, but the present invention is not limited to this. That is, according to the present invention, electroless plating may be performed to form the first conductive layer 150a.

그 다음, 제1 도전층(150a)을 포토리소그래피 공정 또는 레이저 가공 등으로 패터닝하여 제1 회로 패턴부(150)를 형성하게 된다(도 7 참조).Next, the first conductive layer 150a is patterned using a photolithography process or laser processing to form the first circuit pattern portion 150 (see FIG. 7).

본 실시예에 따르면 금속 기판(110)의 하부홈(111a)에 제1 절연 수지부(130)를 배치한 후에 제1 회로 패턴부(150)를 형성하지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면, 제1 회로 패턴부(150)의 형성은 후술하는 제2 회로 패턴부(160)를 형성할 때 함께 형성할 수도 있다. According to this embodiment, the first circuit pattern portion 150 is formed after the first insulating resin portion 130 is disposed in the lower groove 111a of the metal substrate 110, but the present invention is not limited to this. That is, according to the present invention, the first circuit pattern portion 150 may be formed together with forming the second circuit pattern portion 160, which will be described later.

이어, 도 7에 도시된 바와 같이, 금속 기판(110)의 상면(112)에 칩 수용홈(112a)과 상부홈(112b)을 형성한다(단계 S5). 이 때 에칭액을 사용한 습식 식각을 이용할 수 있는데, 에칭액으로 염화동 또는 염화철 에칭액이 사용될 수 있으며, 에칭액의 도포는 스프레이 분사법을 적용할 수 있다. 여기서, 식각의 정도는 칩 수용홈(112a)의 바닥면(112a_1)보다 위로 돌출된 돌출 부분(131)이 존재하도록 식각을 수행한다. 도 12에 도시된 바와 같이, 돌출 부분(131)은 제1 절연 수지부(130)의 일부로서, 식각에 의해 수용홈(112a)의 바닥면(112a_1)위로 돌출된 부분이다. 아울러 상부홈(112b)의 경우에도 바닥 위로 제1 절연 수지부(130)의 돌출 부분(131)이 존재하도록 식각을 수행한다.Next, as shown in FIG. 7, a chip receiving groove 112a and an upper groove 112b are formed on the upper surface 112 of the metal substrate 110 (step S5). At this time, wet etching using an etching solution can be used. The etching solution may be copper chloride or iron chloride etching solution, and the etching solution can be applied by spraying. Here, the degree of etching is such that the protruding portion 131 protrudes above the bottom surface 112a_1 of the chip receiving groove 112a. As shown in FIG. 12, the protruding portion 131 is a part of the first insulating resin portion 130 and protrudes above the bottom surface 112a_1 of the receiving groove 112a by etching. In addition, in the case of the upper groove 112b, etching is performed so that the protruding portion 131 of the first insulating resin portion 130 exists above the bottom.

칩 수용홈(112a)과 상부홈(112b)을 설계된 위치에 형성하기 위해서는 포토리소그래피 공정을 이용할 수 있다. 예를 들어, 드라이필름 라미네이팅, 노광, 현상 등으로 에칭 레지스트를 형성한 후, 에칭액을 도포하여 설계된 위치에 칩 수용홈(112a)과 상부홈(112b)을 형성할 수 있다. A photolithography process can be used to form the chip receiving groove 112a and the upper groove 112b at the designed position. For example, after forming an etching resist through dry film laminating, exposure, development, etc., an etching solution can be applied to form the chip receiving groove 112a and the upper groove 112b at the designed location.

본 실시예에 따르면 에칭액을 사용한 습식 식각의 방법으로 칩 수용홈(112a)과 상부홈(112b)을 형성하지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면 에칭액을 사용하지 않고, 건식 에칭법, 레이저 가공 등으로 칩 수용홈(112a)과 상부홈(112b)을 형성할 수 있다. According to this embodiment, the chip receiving groove 112a and the upper groove 112b are formed by wet etching using an etchant, but the present invention is not limited to this. That is, according to the present invention, the chip receiving groove 112a and the upper groove 112b can be formed by dry etching, laser processing, etc. without using an etchant.

한편, 제1 도전층(150a)을 패터닝하여 제1 회로 패턴부(150)를 형성하는 공정과 금속 기판(110)의 상면(112)에 칩 수용홈(112a)과 상부홈(112b)을 형성하는 공정은 함께 이루어질 수 있다. 그 경우 제1 도전층(150a)의 하면과 금속 기판(110)의 상면(112)에 에칭 레지스트를 배치하고, 에칭액을 양면에 함께 분사하여 동시에 식각할 수 있다.Meanwhile, a process of forming the first circuit pattern portion 150 by patterning the first conductive layer 150a and forming a chip receiving groove 112a and an upper groove 112b on the upper surface 112 of the metal substrate 110 The process can be done together. In this case, an etching resist can be placed on the lower surface of the first conductive layer 150a and the upper surface 112 of the metal substrate 110, and the etching solution can be sprayed on both sides to simultaneously etch.

그 다음, 도 8에 도시된 바와 같이, 칩 수용홈(112a)에 반도체칩(120)을 배치한다(단계 S6). 이 때 반도체칩(120)의 하면(121)에 배치된 칩 단자부(121a)와 금속 기판(110)사이에 범프(B)가 배치되고, 본딩 공정 시 가하는 열에 범프(B)가 녹은 후 경화되어 칩 단자부(121a)와 금속 기판(110)의 전기적 연결이 수행된다. 본딩 공정 시, 녹은 범프(B)는 돌출 부분(131)들에 의해 이동이 방지되기 때문에, 녹은 범프(B)는 이웃하는 범프(B) 영역으로 흐르지 못하고 경화된다. 즉, 본딩 공정 시 범프(B)에 의한 솔더 브리딩(Solder Bleeding)의 문제가 방지된다. 따라서 제1 절연 수지부(130)의 돌출 부분(131)들에 의해 이웃하는 단자들 사이의 단락이 방지되게 된다. Next, as shown in FIG. 8, the semiconductor chip 120 is placed in the chip receiving groove 112a (step S6). At this time, a bump (B) is disposed between the chip terminal portion 121a disposed on the lower surface 121 of the semiconductor chip 120 and the metal substrate 110, and the bump B is melted by the heat applied during the bonding process and then hardened. Electrical connection between the chip terminal portion 121a and the metal substrate 110 is performed. During the bonding process, since the molten bump B is prevented from moving by the protruding portions 131, the molten bump B cannot flow to the neighboring bump B area and is hardened. In other words, the problem of solder bleeding caused by the bump (B) during the bonding process is prevented. Accordingly, short circuit between neighboring terminals is prevented by the protruding portions 131 of the first insulating resin portion 130.

그 다음, 금속 기판(110)의 칩 수용홈(112a)과 상부홈(112b)에 제2 절연 수지부(140)를 배치한다(단계 S7). Next, the second insulating resin portion 140 is placed in the chip receiving groove 112a and the upper groove 112b of the metal substrate 110 (step S7).

이를 위해 다음의 공정을 수행한다. 먼저 도 9에 도시된 바와 같이, 금속 기판(110)의 칩 수용홈(112a), 상부홈(112b), 상면(112)에 제2 절연성 수지(140a)를 배치하여, 칩 수용홈(112a), 상부홈(112b), 상면(112)에 제2 절연성 수지(140a)를 배치한다. 이 때, 금속 기판(110)과 제2 절연성 수지(140a)의 접착력을 증가시키기 위해 조도를 증대시키는 표면처리를 수행할 수 있다. 제2 절연성 수지(140a)를 배치한 후에는 열을 이용한 큐어 공정을 통해 제2 절연성 수지(140a)의 경화를 수행한다.For this purpose, perform the following process. First, as shown in FIG. 9, the second insulating resin 140a is disposed on the chip receiving groove 112a, the upper groove 112b, and the upper surface 112 of the metal substrate 110 to form the chip receiving groove 112a. , the second insulating resin 140a is disposed on the upper groove 112b and the upper surface 112. At this time, surface treatment to increase roughness may be performed to increase the adhesive strength between the metal substrate 110 and the second insulating resin 140a. After disposing the second insulating resin 140a, the second insulating resin 140a is cured through a cure process using heat.

그 다음, 금속 기판(110)의 상면(112)을 노출시키기 위해 상면(112)에 배치된 제2 절연성 수지(140a)를 제거한다. 이를 위해 레이저 가공 또는, 물리적 브러싱 등의 방식으로 제2 절연성 수지(140a)를 제거하여 금속 기판(110)의 상면(112)을 노출시켜, 도 10에 도시된 바와 같이 칩 수용홈(112a)과 상부홈(112b)에 배치된 제2 절연 수지부(140)를 완성한다. Next, the second insulating resin 140a disposed on the upper surface 112 of the metal substrate 110 is removed to expose the upper surface 112. To this end, the second insulating resin 140a is removed by laser processing or physical brushing to expose the upper surface 112 of the metal substrate 110, and the chip receiving groove 112a and the chip receiving groove 112a are formed as shown in FIG. 10. The second insulating resin portion 140 disposed in the upper groove 112b is completed.

그 다음, 금속 기판(110)의 상면(112)에 제2 회로 패턴부(160)를 형성한다(단계 S8). Next, a second circuit pattern portion 160 is formed on the upper surface 112 of the metal substrate 110 (step S8).

이를 위해 다음의 공정을 수행한다. 먼저 노출된 금속 기판(110)의 상면(112)과 제2 절연 수지부(140)의 상면에 구리 스퍼터링으로 시드층을 형성하고, 이어 전해 도금을 수행하여 형성하여, 도 11에 도시된 바와 같이, 상면(112)에 제2 도전층(160a)을 형성한다.For this purpose, perform the following process. First, a seed layer is formed by copper sputtering on the exposed upper surface 112 of the metal substrate 110 and the upper surface of the second insulating resin portion 140, and then electrolytic plating is performed, as shown in FIG. 11. , a second conductive layer 160a is formed on the upper surface 112.

본 실시예에 따르면 제2 도전층(160a)을 형성하기 위해 시드층 형성 후 전해 도금을 수행하였지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면 제2 도전층(160a)을 형성하기 위해 무전해 도금을 수행할 수도 있다. According to this embodiment, electrolytic plating was performed after forming the seed layer to form the second conductive layer 160a, but the present invention is not limited to this. That is, according to the present invention, electroless plating may be performed to form the second conductive layer 160a.

그 다음, 제2 도전층(160a)을 포토리소그래피 공정 또는 레이저 가공 등으로 패터닝하여 제2 회로 패턴부(160)를 형성하게 된다. 도 1에는 제2 회로 패턴부(160)가 형성된 반도체 패키지(100)가 도시되어 있다.Next, the second conductive layer 160a is patterned using a photolithography process or laser processing to form the second circuit pattern portion 160. FIG. 1 shows a semiconductor package 100 on which a second circuit pattern portion 160 is formed.

본 실시예에 따르면 제2 회로 패턴부(160)를 형성하지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 반도체 패키지는 제2 회로 패턴부(160)를 포함하지 않을 수 있고, 그 경우에는 제2 회로 패턴부(160)를 형성하지 않을 수도 있다.According to this embodiment, the second circuit pattern portion 160 is formed, but the present invention is not limited to this. That is, the semiconductor package according to the present invention may not include the second circuit pattern portion 160, and in that case, the second circuit pattern portion 160 may not be formed.

이상과 같이, 본 실시예에 따른 반도체 패키지(100)의 제조 방법에 따르면, 제1 절연 수지부(130)의 부분 중에는 칩 수용홈(112a)의 바닥면(112a_1)보다 위로 돌출된 돌출 부분(131)이 존재하고, 그 돌출 부분(131)들 사이에 범프(B)가 배치되는 구조를 가짐으로써, 본딩 공정 시 범프(B)의 솔더 브리딩 현상이 방지되므로, 제품의 신뢰성이 향상될 뿐만 아니라, 제조 공정 속도를 증가시킬 수 있다.As described above, according to the method of manufacturing the semiconductor package 100 according to the present embodiment, among the parts of the first insulating resin portion 130, a protruding portion ( 131) is present and the bump B is disposed between the protruding portions 131, thereby preventing solder bleeding of the bump B during the bonding process, thereby improving the reliability of the product. , can increase the speed of the manufacturing process.

본 발명의 일 측면들은 첨부된 도면에 도시된 실시예들을 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다. One aspect of the present invention has been described with reference to the embodiments shown in the accompanying drawings, but these are merely illustrative, and various modifications and equivalent embodiments can be made by those skilled in the art. You will understand the point. Accordingly, the true scope of protection of the present invention should be determined only by the appended claims.

본 실시예에 따른 반도체 패키지 및 그 제조 방법은, 반도체 패키지를 제조하는 산업에 적용될 수 있다. The semiconductor package and its manufacturing method according to this embodiment can be applied to the industry that manufactures semiconductor packages.

100: 반도체 패키지 110: 금속 기판
120: 반도체 칩 130: 제1 절연 수지부
140: 제2 절연 수지부 150: 제1 회로 패턴부
160: 제2 회로 패턴부100: semiconductor package 110: metal substrate
120: semiconductor chip 130: first insulating resin portion
140: second insulating resin portion 150: first circuit pattern portion
160: second circuit pattern portion

Claims (7)

하면에 하부홈이 형성되고, 상면에 칩 수용홈과 상부홈이 형성된 금속 기판;
상기 칩 수용홈에 배치되며, 하면에 칩 단자부가 배치된 반도체 칩;
상기 하부홈에 배치되는 제1 절연 수지부;
상기 금속 기판의 하면에 배치되는 제1 회로 패턴부; 및
상기 칩 수용홈과 상기 상부홈에 배치되는 제2 절연 수지부를 포함하며,
상기 제1 절연 수지부에는 상기 칩 수용홈의 바닥면보다 위로 돌출된 복수개의 돌출 부분이 존재하고,
상기 반도체 칩의 칩 단자부와 상기 금속 기판을 연결하는 범프 중 적어도 하나는, 상기 돌출 부분들 사이에 배치되어 본딩 공정 시 상기 범프의 솔더 브리딩 현상이 방지되는, 반도체 패키지.A metal substrate having a lower groove formed on the lower surface and a chip receiving groove and an upper groove formed on the upper surface;
a semiconductor chip disposed in the chip receiving groove and having a chip terminal portion disposed on a lower surface;
a first insulating resin portion disposed in the lower groove;
a first circuit pattern portion disposed on a lower surface of the metal substrate; and
It includes a second insulating resin portion disposed in the chip receiving groove and the upper groove,
The first insulating resin portion has a plurality of protruding portions that protrude above the bottom surface of the chip receiving groove,
At least one of the bumps connecting the chip terminal portion of the semiconductor chip and the metal substrate is disposed between the protruding portions to prevent solder bleeding of the bump during a bonding process. 제1항에 있어서,
상기 금속 기판은 리드 프레임 소재로 이루어진, 반도체 패키지.According to paragraph 1,
A semiconductor package wherein the metal substrate is made of a lead frame material. 제1항에 있어서,
상기 금속 기판의 상면에 배치되는 제2 회로 패턴부를 포함하는, 반도체 패키지.According to paragraph 1,
A semiconductor package including a second circuit pattern portion disposed on the upper surface of the metal substrate. 금속 기판을 준비하는 단계;
상기 금속 기판의 하면에 하부홈을 형성하는 단계;
상기 하부홈에 제1 절연 수지부를 배치하는 단계;
상기 금속 기판의 상면에 칩 수용홈과 상부홈을 형성하되, 상기 배치된 제1 절연 수지부에는 상기 칩 수용홈의 바닥면보다 위로 돌출된 복수개의 돌출 부분이 존재하도록 상기 칩 수용홈을 형성하는 단계;
상기 칩 수용홈에 반도체 칩을 배치하되, 상기 반도체 칩의 칩 단자부와 상기 금속 기판을 연결하는 범프 중 적어도 하나는, 상기 돌출 부분들 사이에 배치되어 본딩 공정 시 상기 범프의 솔더 브리딩 현상이 방지되도록 하는 단계; 및
상기 칩 수용홈과 상기 상부홈에 제2 절연 수지부를 배치하는 단계를 포함하는, 반도체 패키지의 제조 방법.Preparing a metal substrate;
forming a lower groove on the lower surface of the metal substrate;
Placing a first insulating resin portion in the lower groove;
Forming a chip receiving groove and an upper groove on the upper surface of the metal substrate, and forming the chip receiving groove so that the disposed first insulating resin portion has a plurality of protruding portions that protrude above the bottom surface of the chip receiving groove. ;
A semiconductor chip is disposed in the chip receiving groove, and at least one of the bumps connecting the chip terminal portion of the semiconductor chip and the metal substrate is disposed between the protruding portions to prevent solder bleeding of the bump during the bonding process. steps; and
A method of manufacturing a semiconductor package, comprising disposing a second insulating resin portion in the chip receiving groove and the upper groove. 제4항에 있어서,
상기 금속 기판은 리드 프레임 소재로 이루어진, 반도체 패키지의 제조 방법.According to clause 4,
A method of manufacturing a semiconductor package, wherein the metal substrate is made of a lead frame material. 제4항에 있어서,
상기 금속 기판의 하면에 제1 회로 패턴부를 형성하는 단계를 더 포함하는, 반도체 패키지의 제조 방법.According to clause 4,
A method of manufacturing a semiconductor package, further comprising forming a first circuit pattern portion on a lower surface of the metal substrate. 제4항에 있어서,
상기 금속 기판의 상면에 제2 회로 패턴부를 형성하는 단계를 더 포함하는, 반도체 패키지의 제조 방법.According to clause 4,
A method of manufacturing a semiconductor package, further comprising forming a second circuit pattern portion on the upper surface of the metal substrate.
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JP2005167292A (en) * 2005-03-14 2005-06-23 Matsushita Electric Ind Co Ltd Lead frame and manufacturing method of the same and resin sealed semiconductor device and manufacturing method of the same
KR101686349B1 (en) * 2015-10-19 2016-12-13 앰코 테크놀로지 코리아 주식회사 Semiconductor package and fabricating method thereof
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