KR20220133636A - Method for manufacturing semiconductor package - Google Patents

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KR20220133636A KR1020210038982A KR20210038982A KR20220133636A KR 20220133636 A KR20220133636 A KR 20220133636A KR 1020210038982 A KR1020210038982 A KR 1020210038982A KR 20210038982 A KR20210038982 A KR 20210038982A KR 20220133636 A KR20220133636 A KR 20220133636A
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Abstract

The present invention provides a method for manufacturing a semiconductor package to increase manufacturing precision. According to one aspect of the present invention, the method for manufacturing a semiconductor package having a cavity formed therein to receive a first die comprises the steps of: preparing a base member having a first conductive layer formed on one surface and a second conductive layer formed on the other surface; patterning the first conductive layer to form a first circuit pattern; forming a first insulating layer and a barrier conductive layer to cover the first circuit pattern; patterning the barrier conductive layer to form a barrier pattern; forming a second insulating layer and a third conductive layer to cover the barrier pattern; patterning the third conductive layer to form a second circuit pattern; patterning the second insulating layer by using the barrier pattern; forming a cavity by removing the barrier pattern; electrically connecting the first circuit pattern and the first die and disposing the first die in the cavity; and electrically connecting the second circuit pattern and a second die to install the second die.

Description

반도체 패키지의 제조 방법{Method for manufacturing semiconductor package}Method for manufacturing semiconductor package

본 발명은 반도체 패키지의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor package.

전자 제품의 소형, 경량화, 고속화 및 고용량화 추세가 진전됨에 따라 전자 제품에 사용되는 반도체 패키지의 발전 방향도 변화되고 있다. 이러한 변화의 기본 방향은 전자 제품의 발전 방향에 부응하기 위한 것이며, 최근 개발이 활발하게 이루어지는 반도체 패키지는 플립 칩 패키지(flip chip package), 웨이퍼 레벨 패키지(wafer level package) 등이 있다. As the trend of miniaturization, weight reduction, high speed, and high capacity of electronic products progresses, the development direction of semiconductor packages used in electronic products is also changing. The basic direction of this change is to respond to the development direction of electronic products, and semiconductor packages that have been actively developed in recent years include flip chip packages, wafer level packages, and the like.

특히, 최근에는 하나의 패키지에 여러 개의 반도체 칩을 포함하고 있는 스택 패키지가 속속 개발되고 있다.In particular, in recent years, stack packages including a plurality of semiconductor chips in one package have been developed one after another.

스택 패키지와 관련된 종래의 특허문헌의 일 예로는 공개특허공보 2008-0029669호의 「BGA 타입 스택 패키지 및 이를 이용한 멀티 패키지」를 들 수 있다. 공개특허공보 2008-0029669호에는 2개의 센터 패드형 반도체 칩들을 여러 가지 형태로 적층시킨 BGA 타입 스택 패키지의 구조에 대한 기술이 개시되어 있다. As an example of a conventional patent document related to a stack package, "BGA-type stack package and multi-package using the same" of Korean Patent Application Laid-Open No. 2008-0029669 may be cited. Patent Laid-Open Publication No. 2008-0029669 discloses a technology for a structure of a BGA-type stack package in which two center pad-type semiconductor chips are stacked in various forms.

본 발명의 일 측면에 따르면, 개선된 방법으로 캐비티를 형성하는 반도체 패키지의 제조 방법을 제공하는 것을 주된 과제로 한다.According to one aspect of the present invention, it is a main object to provide a method of manufacturing a semiconductor package for forming a cavity in an improved method.

본 발명의 일 측면에 따르면, 내부에 제1 다이를 수용하는 캐비티가 형성된 반도체 패키지의 제조 방법에 있어서, 일면에 제1 도전층이 형성되고 타면에 제2 도전층이 형성된 베이스 부재를 준비하는 단계;와, 상기 제1 도전층을 패터닝하여 제1 회로 패턴을 형성하는 단계;와, 상기 제1 회로 패턴을 덮도록 제1 절연층과 장벽 도전층을 형성하는 단계;와, 상기 장벽 도전층을 패터닝하여 장벽 패턴을 형성하는 단계;와, 상기 장벽 패턴을 덮도록 제2 절연층과 제3 도전층을 형성하는 단계;와, 상기 제3 도전층을 패터닝하여 제2 회로 패턴을 형성하는 단계;와, 상기 장벽 패턴을 이용하여 상기 제2 절연층을 패터닝하는 단계;와, 상기 장벽 패턴을 제거하여 상기 캐비티를 형성하는 단계;와, 상기 제1 회로 패턴과 상기 제1 다이를 전기적으로 연결하며 상기 캐비티에 상기 제1 다이를 배치하는 단계;와, 상기 제2 회로 패턴과 제2 다이를 전기적으로 연결하여 상기 제2 다이를 배치하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.According to an aspect of the present invention, in a method of manufacturing a semiconductor package having a cavity for accommodating a first die therein, the method comprising: preparing a base member having a first conductive layer formed on one surface and a second conductive layer formed on the other surface forming a first circuit pattern by patterning the first conductive layer; and forming a first insulating layer and a barrier conductive layer to cover the first circuit pattern; and forming the barrier conductive layer forming a barrier pattern by patterning; forming a second insulating layer and a third conductive layer to cover the barrier pattern; and forming a second circuit pattern by patterning the third conductive layer; and patterning the second insulating layer using the barrier pattern; forming the cavity by removing the barrier pattern; and electrically connecting the first circuit pattern and the first die; There is provided a method of manufacturing a semiconductor package comprising: disposing the first die in the cavity; and disposing the second die by electrically connecting the second circuit pattern and the second die.

여기서, 상기 반도체 패키지의 제조 방법은, 상기 제2 도전층을 패터닝하여 제3 회로 패턴을 형성하는 단계를 더 포함할 수 있다. Here, the method of manufacturing the semiconductor package may further include forming a third circuit pattern by patterning the second conductive layer.

여기서, 상기 베이스 부재는 프리프레그를 포함할 수 있다.Here, the base member may include a prepreg.

여기서, 상기 제1 회로 패턴과 상기 제3 회로 패턴은 비아홀을 이용하여 전기적으로 연결될 수 있다.Here, the first circuit pattern and the third circuit pattern may be electrically connected using a via hole.

여기서, 상기 제1 절연층과 상기 장벽 도전층은 RCC를 사용하여 형성될 수 있다.Here, the first insulating layer and the barrier conductive layer may be formed using RCC.

여기서, 상기 제2 절연층과 상기 제3 도전층은, 프리프레그의 일면에 구리층이 형성된 소재를 이용하여 형성될 수 있다.Here, the second insulating layer and the third conductive layer may be formed using a material in which a copper layer is formed on one surface of the prepreg.

여기서, 상기 제1 회로 패턴과 상기 제2 회로 패턴은 비아홀을 이용하여 전기적으로 연결될 수 있다.Here, the first circuit pattern and the second circuit pattern may be electrically connected using a via hole.

여기서, 상기 장벽 패턴은 상기 제1 다이와 상기 캐비티 중 적어도 하나의 형상을 고려하여 설계될 수 있다.Here, the barrier pattern may be designed in consideration of the shape of at least one of the first die and the cavity.

여기서, 상기 제2 절연층은 에칭액을 사용하여 패터닝될 수 있다.Here, the second insulating layer may be patterned using an etchant.

본 발명의 일 측면에 따르면, 다이 실장을 위한 캐비티를 형성함에 있어 장벽 패턴을 이용하여 패터닝을 수행하므로, 장벽 패턴 아래의 절연층을 보호하고 캐피티의 형상을 용이하게 조절할 수 있다. 그렇게 되면, 반도체 패키지의 불량을 줄이고 제조 정밀도를 높일 수 있다.According to one aspect of the present invention, since patterning is performed using a barrier pattern in forming a cavity for mounting a die, an insulating layer under the barrier pattern can be protected and the shape of the cavity can be easily adjusted. In this way, defects in the semiconductor package can be reduced and manufacturing precision can be increased.

도 1은 본 발명의 일 실시예에 관한 반도체 패키지의 단면도이다.
도 2 내지 도 11은 본 실시예에 관한 반도체 패키지의 각 제조 공정들을 도시한 도면들이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
2 to 11 are views illustrating respective manufacturing processes of the semiconductor package according to the present embodiment.

이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성을 갖는 구성 요소에 대해서는, 동일한 부호를 사용함으로써 중복 설명을 생략하며, 도면에는 이해를 돕기 위해 크기, 길이의 비율 등에서 과장된 부분이 존재할 수 있다. Hereinafter, the present invention according to a preferred embodiment will be described in detail with reference to the accompanying drawings. In addition, in the present specification and drawings, redundant descriptions are omitted by using the same reference numerals for components having substantially the same configuration, and exaggerated portions in size, length ratio, etc. may be present in the drawings to help understanding.

본 발명은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. BRIEF DESCRIPTION OF THE DRAWINGS The present invention will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims.

한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Meanwhile, the terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, “comprises” and/or “comprising” refers to the presence of one or more other components, steps, operations and/or elements mentioned. or addition is not excluded. Terms such as first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

도 1은 본 발명의 일 실시예에 관한 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 대한 반도체 패키지(100)는, 베이스 부재(110), 제1 회로 패턴(120), 제1 절연층(130), 제2 절연층(140), 제2 회로 패턴(150), 제3 절연층(160), 제4 절연층(170), 제3 회로 패턴(180)을 포함한다.As shown in FIG. 1 , a semiconductor package 100 according to an embodiment of the present invention includes a base member 110 , a first circuit pattern 120 , a first insulating layer 130 , and a second insulating layer ( 140 , a second circuit pattern 150 , a third insulating layer 160 , a fourth insulating layer 170 , and a third circuit pattern 180 .

베이스 부재(110)는 프리프레그(PREPREG) 소재를 포함할 수 있다.The base member 110 may include a prepreg (PREPREG) material.

본 실시예에 따른 베이스 부재(110)는 프리프레그 소재를 포함할 수 있지만, 본 발명은 이에 한정하지 않는다. 즉 본 발명에 따른 베이스 부재는 전기 절연성의 소재로 이루어지기만 하면 그 소재에 특별한 제한이 없다. 예를 들어, 본 발명에 따른 베이스 부재는, 레진(resin)의 소재로 이루어질 수 있는데, 폴리 이미드(polyimide), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate) 등으로 이루어질 수 있다. The base member 110 according to the present embodiment may include a prepreg material, but the present invention is not limited thereto. That is, as long as the base member according to the present invention is made of an electrically insulating material, there is no particular limitation on the material. For example, the base member according to the present invention may be made of a resin material, and may be made of polyimide, polyethylene terephthalate (PET), or the like.

베이스 부재(110)의 상면에는 제1 회로 패턴(120)이 형성되어 있는데, 제1 회로 패턴(120)은 제1 도전층(111)(도 2 참조)을 패터닝하여 형성된다. 구체적으로, 베이스 부재(110)의 상면에 제1 도전층(111)을 형성한 후, 포토 리소그래피 방법, 건식 식각 방법, 레이저 패터닝 등의 방식으로 제1 도전층(111)을 패터닝하여 제1 회로 패턴(120)을 형성할 수 있다.A first circuit pattern 120 is formed on the upper surface of the base member 110 . The first circuit pattern 120 is formed by patterning the first conductive layer 111 (refer to FIG. 2 ). Specifically, after the first conductive layer 111 is formed on the upper surface of the base member 110 , the first conductive layer 111 is patterned by a photolithography method, a dry etching method, laser patterning, or the like to form a first circuit. A pattern 120 may be formed.

베이스 부재(110)의 하면에는 제3 회로 패턴(180)이 형성되어 있는데, 제3 회로 패턴(180)은 제2 도전층(112)(도 2 참조)을 패터닝하여 형성된다. 구체적으로, 베이스 부재(110)의 하면에 제2 도전층(112)을 형성한 후, 포토 리소그래피 방법, 건식 식각 방법, 레이저 패터닝 등의 방식으로 제2 도전층(112)을 패터닝하여 제3 회로 패턴(180)을 형성할 수 있다. A third circuit pattern 180 is formed on the lower surface of the base member 110 . The third circuit pattern 180 is formed by patterning the second conductive layer 112 (refer to FIG. 2 ). Specifically, after the second conductive layer 112 is formed on the lower surface of the base member 110 , the second conductive layer 112 is patterned by a photolithography method, a dry etching method, laser patterning, or the like to obtain a third circuit. A pattern 180 may be formed.

제1 회로 패턴(120)과 제3 회로 패턴(180)은 비아홀(V)을 이용하여 전기적으로 연결되는데, 비아홀(V)에는 도전부(M)가 형성되어 전기적 연결을 수행하게 된다.The first circuit pattern 120 and the third circuit pattern 180 are electrically connected using a via hole V, and a conductive part M is formed in the via hole V to perform electrical connection.

한편, 제1 절연층(130)은 제1 회로 패턴(120)을 덮도록 형성된다. Meanwhile, the first insulating layer 130 is formed to cover the first circuit pattern 120 .

제1 절연층(130)은 전기 절연성의 소재로 이루어지기만 하면 되고, 그 소재에 특별한 제한이 없다. 예를 들어, 본 발명에 따른 제1 절연층은, 솔더 레지스트, 레진 등의 소재로 이루어질 수 있는데, 폴리 이미드(polyimide), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate) 등으로 이루어질 수 있다.The first insulating layer 130 only needs to be made of an electrically insulating material, and there is no particular limitation on the material. For example, the first insulating layer according to the present invention may be made of a material such as solder resist or resin, and may be made of polyimide, polyethylene terephthalate (PET, polyethyeleneterepthalate), or the like.

제1 절연층(130)의 일부에는 범프(B)가 배치될 수 있도록 개구부(G)가 형성되어 있다. 개구부(G)에는 범프(B)가 배치되는데, 제1 회로 패턴(120)은 범프(B)를 통해 제1 다이(D1)와 전기적 연결이 이루어지게 된다.An opening G is formed in a portion of the first insulating layer 130 so that the bump B can be disposed. A bump B is disposed in the opening G, and the first circuit pattern 120 is electrically connected to the first die D1 through the bump B. As shown in FIG.

한편, 제2 절연층(140)은 제1 절연층(130) 위에 형성되는데, 제2 절연층(140)은 프리프레그(PREPREG) 소재로 이루어질 수 있다. Meanwhile, the second insulating layer 140 is formed on the first insulating layer 130 , and the second insulating layer 140 may be made of a prepreg (PREPREG) material.

본 실시예에 따른 제2 절연층(140)은 프리프레그 소재로 이루어지지만, 본 발명은 이에 한정하지 않는다. 즉 본 발명에 따른 제2 절연층은 전기 절연성의 소재로 이루어지기만 하면 되고, 그 소재에 특별한 제한이 없다. 예를 들어, 본 발명에 따른 제2 절연층은, 레진(resin)의 소재로 이루어질 수 있는데, 폴리 이미드(polyimide), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate) 등으로 이루어질 수 있다.The second insulating layer 140 according to the present embodiment is made of a prepreg material, but the present invention is not limited thereto. That is, the second insulating layer according to the present invention only needs to be made of an electrically insulating material, and there is no particular limitation on the material. For example, the second insulating layer according to the present invention may be made of a resin material, and may be made of polyimide, polyethylene terephthalate (PET, polyethyeleneterepthalate), or the like.

제2 절연층(140)의 상면에는 제2 회로 패턴(150)이 형성되는데, 제2 회로 패턴(150)은 제3 도전층(141)(도 6 참조)을 패터닝하여 형성된다. 구체적으로, 제2 절연층(140)의 상면에 위치한 제3 도전층(141)을, 포토 리소그래피 방법, 건식 식각 방법, 레이저 패터닝 등의 방식으로 패터닝하여 제2 회로 패턴(150)을 형성할 수 있다. A second circuit pattern 150 is formed on the upper surface of the second insulating layer 140 . The second circuit pattern 150 is formed by patterning the third conductive layer 141 (refer to FIG. 6 ). Specifically, the second circuit pattern 150 may be formed by patterning the third conductive layer 141 located on the upper surface of the second insulating layer 140 by a photolithography method, a dry etching method, laser patterning, or the like. have.

제2 회로 패턴(150)과 제1 회로 패턴(120)은 비아홀(V)을 이용하여 전기적으로 연결되는데, 비아홀(V)에는 도전부(M)가 형성되어 전기적 연결을 수행하게 된다.The second circuit pattern 150 and the first circuit pattern 120 are electrically connected using a via hole V, and a conductive part M is formed in the via hole V to perform electrical connection.

한편, 제2 절연층(140)의 안쪽에는 캐비티(C)가 형성되어 있다. 캐비티(C)에는 제1 다이(D1)가 배치된다.Meanwhile, a cavity C is formed inside the second insulating layer 140 . A first die D1 is disposed in the cavity C.

캐비티(C)는 장벽 패턴(K)(도 8 참조)을 이용하여 제2 절연층(140)을 식각하고, 이어 장벽 패턴(K)을 제거하여 형성하게 되는데, 이에 대한 자세한 사항은 후술한다.The cavity C is formed by etching the second insulating layer 140 using the barrier pattern K (refer to FIG. 8 ) and then removing the barrier pattern K, which will be described in detail later.

제3 절연층(160)은, 제2 회로 패턴(150)을 덮도록 배치된다.The third insulating layer 160 is disposed to cover the second circuit pattern 150 .

제3 절연층(160)은 전기 절연성의 소재로 이루어지기만 하면 되고, 그 소재에 특별한 제한이 없다. 예를 들어, 본 발명에 따른 제3 절연층은, 솔더 레지스트, 레진 등의 소재로 이루어질 수 있는데, 폴리 이미드(polyimide), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate) 등으로 이루어질 수 있다.The third insulating layer 160 only needs to be made of an electrically insulating material, and there is no particular limitation on the material. For example, the third insulating layer according to the present invention may be made of a material such as solder resist or resin, and may be made of polyimide, polyethylene terephthalate (PET, polyethyeleneterepthalate), or the like.

제3 절연층(160)에는 범프(B)가 배치될 수 있도록 개구부(G)가 형성되어 있다. 개구부(G)에는 범프(B)가 배치되는데, 제2 회로 패턴(150)은 범프(B)를 통해 제2 다이(D2)와 전기적 연결이 이루어지게 된다. An opening G is formed in the third insulating layer 160 to allow the bump B to be disposed. A bump B is disposed in the opening G, and the second circuit pattern 150 is electrically connected to the second die D2 through the bump B.

한편, 제4 절연층(170)은, 제3 회로 패턴(180)을 덮도록 배치된다. Meanwhile, the fourth insulating layer 170 is disposed to cover the third circuit pattern 180 .

제4 절연층(170)은 전기 절연성의 소재로 이루어지기만 하면 되고, 그 소재에 특별한 제한이 없다. 예를 들어, 본 발명에 따른 제3 절연층과 제4 절연층은, 솔더 레지스트, 레진(resin) 등의 소재로 이루어질 수 있는데, 폴리 이미드(polyimide), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate) 등으로 이루어질 수 있다. The fourth insulating layer 170 only needs to be made of an electrically insulating material, and there is no particular limitation on the material. For example, the third insulating layer and the fourth insulating layer according to the present invention may be made of a material such as solder resist or resin, polyimide, polyethylene terephthalate (PET, polyethyeleneterepthalate), etc. can be made with

제4 절연층(170)에는 범프(B)가 배치될 수 있도록 개구부(G)가 형성되어 있다. 개구부(G)에는 범프(B)가 배치되는데, 제3 회로 패턴(180)은 범프(B)를 통해 반도체 패키지(100)가 실장되는 기판(미도시)과 전기적 연결이 이루어지게 된다. An opening G is formed in the fourth insulating layer 170 to allow the bumps B to be disposed therein. A bump B is disposed in the opening G, and the third circuit pattern 180 is electrically connected to a substrate (not shown) on which the semiconductor package 100 is mounted through the bump B.

이하, 도 2 내지 도 11을 참조하여, 본 실시예에 관한 반도체 패키지(100)의 제조 방법에 대해 살펴보기로 한다.Hereinafter, a method of manufacturing the semiconductor package 100 according to the present embodiment will be described with reference to FIGS. 2 to 11 .

도 2 내지 도 11은 본 실시예에 관한 반도체 패키지의 각 제조 공정들을 도시한 도면들이다.2 to 11 are views illustrating respective manufacturing processes of the semiconductor package according to the present embodiment.

먼저, 도 2에 도시된 바와 같이, 상면에 제1 도전층(111)이 형성되고 하면에 제2 도전층(112)이 형성된 베이스 부재(110)를 준비한다. First, as shown in FIG. 2 , the base member 110 in which the first conductive layer 111 is formed on the upper surface and the second conductive layer 112 is formed on the lower surface is prepared.

전술한 바와 같이, 본 실시예에 따른 베이스 부재(110)는 프리프레그 소재로 이루어져 있고, 별개의 공정으로 도금, 코팅, 접착, 부착 등의 방식으로 미리 베이스 부재(110)의 양면에 각각 제1 도전층(111)과 제2 도전층(112)이 형성되어 있다. 제1 도전층(111)과 제2 도전층(112)의 소재는 도전성 소재이면 제한없이 적용될 수 있는데, 예를 들어 구리, 금, 은, 그래핀 등이 될 수 있다. As described above, the base member 110 according to the present embodiment is made of a prepreg material, and each of the first surfaces of the base member 110 in advance by plating, coating, bonding, attaching, etc. in a separate process. A conductive layer 111 and a second conductive layer 112 are formed. The material of the first conductive layer 111 and the second conductive layer 112 may be applied without limitation as long as it is a conductive material, and may be, for example, copper, gold, silver, graphene, or the like.

본 실시예에 따르면, 별개의 공정으로 미리 베이스 부재(110)의 양면에 각각 제1 도전층(111)과 제2 도전층(112)을 형성하지만, 본 발명은 이에 한정하지 않는다. 즉 본 발명에 따르면 반도체 패키지(100)의 제조 공정에서 직접 베이스 부재(110)의 양면에 제1 도전층(111)과 제2 도전층(112)을 형성할 수도 있다.According to the present embodiment, the first conductive layer 111 and the second conductive layer 112 are respectively formed on both surfaces of the base member 110 in advance in a separate process, but the present invention is not limited thereto. That is, according to the present invention, the first conductive layer 111 and the second conductive layer 112 may be directly formed on both surfaces of the base member 110 in the manufacturing process of the semiconductor package 100 .

그 다음, 도 3에 도시된 바와 같이, 제1 도전층(111)을 패터닝하여 제1 회로 패턴(120)을 형성한다. 제1 회로 패턴(120)은 주지의 포토 리소그래피 방법, 건식 식각 방법, 레이저 패터닝 방식 등으로 형성할 수 있다.Next, as shown in FIG. 3 , the first conductive layer 111 is patterned to form a first circuit pattern 120 . The first circuit pattern 120 may be formed by a known photolithography method, a dry etching method, a laser patterning method, or the like.

아울러, 제1 회로 패턴(120)의 상부에서 아래쪽으로 레이저 가공하여 비아홀(V)을 형성하고, 도금, 스크린 프린팅 등의 방법으로 도전 물질을 비아홀(V)에 배치하여 도전부(M)를 형성함으로써, 제1 회로 패턴(120)과 제2 도전층(112)의 전기적 연결을 수행한다.In addition, a via hole V is formed by laser processing from the top to the bottom of the first circuit pattern 120 , and a conductive material is disposed in the via hole V by a method such as plating or screen printing to form a conductive part M By doing so, electrical connection between the first circuit pattern 120 and the second conductive layer 112 is performed.

그 다음, 도 4에 도시된 바와 같이, 제1 회로 패턴(120)을 덮도록 제1 절연층(130)과 장벽 도전층(J)을 형성한다.Next, as shown in FIG. 4 , the first insulating layer 130 and the barrier conductive layer J are formed to cover the first circuit pattern 120 .

본 실시예 따르면 제1 절연층(130)과 장벽 도전층(J)은 공지의 RCC(Resin coted copper)를 사용하여 형성될 수 있다. According to the present embodiment, the first insulating layer 130 and the barrier conductive layer J may be formed using well-known resin coated copper (RCC).

즉, RCC는 레진층과 구리층이 함께 존재하므로, RCC의 레진층을 제1 회로 패턴(120)쪽에 배치시키고 열 및/또는 압력을 가하여 제1 절연층(130)과 장벽 도전층(J)을 한 번에 형성할 수 있다. 즉 그 경우 RCC의 레진층은 제1 절연층(130)이 되고, 구리층은 장벽 도전층(J)이 된다.That is, since the resin layer and the copper layer exist together in the RCC, the resin layer of the RCC is disposed on the first circuit pattern 120 side and heat and/or pressure is applied to the first insulating layer 130 and the barrier conductive layer (J). can be formed at once. That is, in that case, the resin layer of the RCC becomes the first insulating layer 130 , and the copper layer becomes the barrier conductive layer (J).

본 실시예에 따르면 제1 절연층(130)과 장벽 도전층(J)은 RCC를 사용하여 한 번에 형성될 수 있지만, 본 발명은 이에 한정하지 않는다. 즉 본 발명에 따르면 제1 회로 패턴(120)을 덮도록 제1 절연층(130)을 형성한 후, 제1 절연층(130) 위에 도금, 코팅 등의 방법으로 금속, 금속합금 등을 포함한 장벽 도전층(J)을 형성할 수 있다. According to the present embodiment, the first insulating layer 130 and the barrier conductive layer J may be formed at once using RCC, but the present invention is not limited thereto. That is, according to the present invention, after the first insulating layer 130 is formed to cover the first circuit pattern 120 , a barrier including a metal, a metal alloy, etc. is formed on the first insulating layer 130 by plating, coating, etc. A conductive layer (J) may be formed.

그 다음, 도 5에 도시된 바와 같이, 제1 다이(D1)와 캐비티(C) 중 적어도 하나의 형상을 고려하여 장벽 패턴(K)의 크기와 두께 등을 설계한 후, 장벽 도전층(J)을 패터닝하여 원하는 크기의 장벽 패턴(K)을 형성한다. 즉 상방에서 보았을 때 장벽 패턴(K)의 형상과 크기, 측방에서 보았을 때 장벽 패턴(K)의 두께 등은 캐비티(C)의 크기 및 형상을 고려하여 설계되는데, 캐비티(C)의 크기 및 형상은 캐비티(C)에 수용되는 제1 다이(D1)의 크기와 형상과 관련이 있을 수 있으므로, 장벽 패턴(K)의 설계 시 제1 다이(D1)와 캐비티(C) 중 적어도 하나의 형상을 고려할 수 있다. Next, as shown in FIG. 5 , after designing the size and thickness of the barrier pattern K in consideration of the shape of at least one of the first die D1 and the cavity C, the barrier conductive layer J ) to form a barrier pattern (K) of a desired size. That is, the shape and size of the barrier pattern K when viewed from above and the thickness of the barrier pattern K when viewed from the side are designed in consideration of the size and shape of the cavity C. The size and shape of the cavity C may be related to the size and shape of the first die D1 accommodated in the cavity C, so the shape of at least one of the first die D1 and the cavity C when designing the barrier pattern K can be considered

여기서, 장벽 도전층(J)의 패터닝은 주지의 포토 레지스트 방법, 건식 식각 방법, 레이저 패터닝 등의 방법을 이용하여 수행할 수 있다.Here, the patterning of the barrier conductive layer J may be performed using a known photoresist method, a dry etching method, laser patterning, or the like.

그 다음, 도 6에 도시된 바와 같이, 장벽 패턴(K)을 덮도록 제2 절연층(140)과 제3 도전층(141)을 형성한다.Next, as shown in FIG. 6 , the second insulating layer 140 and the third conductive layer 141 are formed to cover the barrier pattern K. Referring to FIG.

본 실시예 따르면 제2 절연층(140)과 제3 도전층(141)은 프리프레그의 일면에 구리층이 형성된 소재를 이용하여 형성될 수 있다.According to the present embodiment, the second insulating layer 140 and the third conductive layer 141 may be formed using a material in which a copper layer is formed on one surface of the prepreg.

즉, 별개의 공정으로 미리 구리층을 프리프레그의 일면에 배치한 후, 프리프레그를 장벽 패턴(K)쪽에 배치시키고 열 및/또는 압력을 가하여 제2 절연층(140)과 제3 도전층(141)을 형성한다. 즉 그 경우 프리프레그는 제2 절연층(140)이 되고, 구리층은 제3 도전층(141)이 된다.That is, after placing a copper layer on one surface of the prepreg in advance in a separate process, the prepreg is placed on the barrier pattern (K) side and heat and/or pressure is applied to the second insulating layer 140 and the third conductive layer ( 141) is formed. That is, in this case, the prepreg becomes the second insulating layer 140 , and the copper layer becomes the third conductive layer 141 .

제3 도전층(141)의 소재는 도전성 소재이면 제한없이 적용될 수 있는데, 예를 들어 구리, 금, 은, 그래핀 등이 될 수 있다.The material of the third conductive layer 141 may be applied without limitation as long as it is a conductive material, and may be, for example, copper, gold, silver, graphene, or the like.

본 실시예에 따르면 제2 절연층(140)과 제3 도전층(141)의 형성은, 프리프레그의 일면에 구리층이 형성된 부재를 미리 준비하여 형성될 수 있지만, 본 발명은 이에 한정하지 않는다. 즉 본 발명에 따르면 장벽 패턴(K)을 덮도록 제2 절연층(140)을 형성한 후, 제2 절연층(140) 위에 도금, 코팅 등의 방법으로 제3 도전층(141)을 형성할 수 있다.According to the present embodiment, the second insulating layer 140 and the third conductive layer 141 may be formed by preparing a member having a copper layer formed on one surface of the prepreg in advance, but the present invention is not limited thereto. . That is, according to the present invention, after the second insulating layer 140 is formed to cover the barrier pattern K, the third conductive layer 141 is formed on the second insulating layer 140 by plating, coating, or the like. can

아울러, 제2 도전층(112)을 패터닝하여 제3 회로 패턴(180)을 형성한다. 제3 회로 패턴(180)은 주지의 포토 리소그래피 방법, 건식 식각 방법, 레이저 패터닝 방식 등으로 형성할 수 있다.In addition, the third circuit pattern 180 is formed by patterning the second conductive layer 112 . The third circuit pattern 180 may be formed by a well-known photolithography method, a dry etching method, a laser patterning method, or the like.

그 다음, 도 7에 도시된 바와 같이, 제3 도전층(141)을 패터닝하여 제2 회로 패턴(150)을 형성한다. 제2 회로 패턴(150)은 주지의 포토 리소그래피 방법, 건식 식각 방법, 레이저 패터닝 방식 등으로 형성할 수 있다.Then, as shown in FIG. 7 , a second circuit pattern 150 is formed by patterning the third conductive layer 141 . The second circuit pattern 150 may be formed by a known photolithography method, a dry etching method, a laser patterning method, or the like.

그 다음, 도 8에 도시된 바와 같이, 장벽 패턴(K)을 이용하여 제2 절연층(140)을 패터닝한다. 즉 캐비티(C)를 형성할 위치에 에칭액을 제2 절연층(140)의 상면에 배치하여, 제2 절연층(140)을 식각하게 된다. 이 때 에칭 마스크를 이용할 수 있다. 식각 시 사용되는 에칭액은 불산 계열의 에칭액으로서 제2 절연층(140)을 제거하기 위한 것이므로, 장벽 패턴(K)은 그대로 잔존하게 된다. 이 경우 장벽 패턴(K) 아래에 위치한 제1 절연층(130)은, 장벽 패턴(K)이 에칭액을 막아주므로 손상을 받지 않게 된다. 즉, 이 공정에서는 장벽 패턴(K)에 의해 장벽 패턴(K) 아래에 위치한 제1 절연층(130)은 식각되지 않고, 장벽 패턴(K) 위에 위치한 제2 절연층(140)이 식각되게 된다.Next, as shown in FIG. 8 , the second insulating layer 140 is patterned using the barrier pattern K. That is, the second insulating layer 140 is etched by disposing an etchant on the upper surface of the second insulating layer 140 at a position where the cavity C is to be formed. In this case, an etching mask can be used. The etchant used during the etching is a hydrofluoric acid-based etchant for removing the second insulating layer 140 , so the barrier pattern K remains as it is. In this case, the first insulating layer 130 positioned under the barrier pattern K is not damaged because the barrier pattern K blocks the etching solution. That is, in this process, the first insulating layer 130 located under the barrier pattern K is not etched by the barrier pattern K, but the second insulating layer 140 located above the barrier pattern K is etched. .

본 실시예에 따르면 제2 절연층(140)을 패터닝하는 방식으로 에칭액을 사용한 습식 식각 방법을 개시하고 있는데, 본 발명에 따른 패터닝 방법에 특별한 제한이 없다. 즉, 제2 절연층(140)의 패터닝 공정 시 장벽 패턴(K)의 존재에 의해 제1 절연층(130)의 손상이 방지되기만 하면 되고, 구체적인 패터닝 방법에는 특별한 제한이 없다. 예를 들면 패터닝 방법으로 건식 식각 방법, 레이저 가공 등도 제한 없이 적용이 가능하다. According to the present embodiment, a wet etching method using an etchant as a method of patterning the second insulating layer 140 is disclosed, but the patterning method according to the present invention is not particularly limited. That is, during the patterning process of the second insulating layer 140 , damage to the first insulating layer 130 is only prevented by the presence of the barrier pattern K, and a specific patterning method is not particularly limited. For example, as a patterning method, a dry etching method, laser processing, etc. can be applied without limitation.

그 다음, 장벽 패턴(K)을 에칭으로 제거하여, 도 9에 도시된 바와 같이, 캐비티(C)를 형성한다. 이 때 사용되는 에칭액은 구리 소재의 장벽 패턴(K)을 식각하기 위한 조성을 가지고 있는데, 예를 들면 황산구리를 포함하는 에칭액을 이용할 수 있다. Then, the barrier pattern K is removed by etching to form a cavity C as shown in FIG. 9 . The etching solution used at this time has a composition for etching the barrier pattern (K) of the copper material, for example, an etching solution containing copper sulfate may be used.

본 실시예에 따르면 장벽 패턴(K)을 제거하는 방식으로 에칭액을 사용한 습식 식각 방법을 개시하고 있는데, 본 발명에 따른 장벽 패턴(K) 제거 방법에는 특별한 제한이 없다. 예를 들면 장벽 패턴(K)의 제거 방법으로 건식 식각 방법, 레이저 가공 등도 적용할 수 있다.According to the present embodiment, a wet etching method using an etchant is disclosed as a method of removing the barrier pattern K, but there is no particular limitation to the method for removing the barrier pattern K according to the present invention. For example, as a method of removing the barrier pattern K, a dry etching method, laser processing, or the like may also be applied.

본 실시예에 따르면 장벽 패턴(K)을 제거하여 캐비티(C)를 형성하므로, 설계자는 요구되는 캐비티(C)의 깊이에 따라 장벽 도전층(J)의 두께를 적절히 결정할 수 있다. 예를 들어, 장벽 도전층(J)의 두께를 크게 형성하면, 캐비티(C)의 깊이를 더 크게 형성할 수 있고, 장벽 도전층(J)의 두께를 작게 형성하면, 캐비티(C)의 깊이를 더 작게 형성할 수 있게 된다.According to the present embodiment, since the cavity C is formed by removing the barrier pattern K, the designer can appropriately determine the thickness of the barrier conductive layer J according to the required depth of the cavity C. For example, if the thickness of the barrier conductive layer J is formed to be large, the depth of the cavity C may be formed to be larger. If the thickness of the barrier conductive layer J is formed to be small, the depth of the cavity C may be formed. can be formed smaller.

아울러, 제2 회로 패턴(150)의 상부에서 아래쪽으로 레이저 가공하여 비아홀(V)을 형성하고, 도금, 스크린 프린팅 등의 방법으로 도전 물질을 비아홀(V)에 배치하여 도전부(M)를 형성함으로써, 제2 회로 패턴(150)과 제1 회로 패턴(120)의 전기적 연결을 수행한다.In addition, a via hole V is formed by laser processing from the top to the bottom of the second circuit pattern 150 , and a conductive material is disposed in the via hole V by a method such as plating or screen printing to form a conductive part M By doing so, electrical connection between the second circuit pattern 150 and the first circuit pattern 120 is performed.

또한, 제1 회로 패턴(120)의 적어도 일부를 상방으로 노출시키도록 제1 절연층(130)을 일부 제거하여 개구부(G)를 형성한다. 개구부(G)는 제1 절연층(130)의 상면에 레이저를 조사하거나 에칭 등을 수행함으로써 제1 절연층(130)을 제거하여 형성하되, 제1 회로 패턴(120)이 소정의 면적으로 노출될 때까지 레이저 가공이나 에칭 등을 수행하여 형성한다. In addition, the opening G is formed by partially removing the first insulating layer 130 to expose at least a portion of the first circuit pattern 120 upward. The opening G is formed by removing the first insulating layer 130 by irradiating a laser or performing etching on the upper surface of the first insulating layer 130 , but the first circuit pattern 120 is exposed in a predetermined area. It is formed by performing laser processing or etching, etc. until

그 다음, 도 10에 도시된 바와 같이, 포토 레지스트 방법, 스크린 프린팅 등의 방법으로 제2 회로 패턴(150)을 덮도록 제3 절연층(160)을 형성하고, 포토 레지스트 방법, 스크린 프린팅 등의 방법으로 제3 회로 패턴(180)을 덮도록 제4 절연층(170)을 형성한 후, 각각 제3 절연층(160)과 제4 절연층(170)의 일부를 제거하여 개구부(G)를 형성한다.Then, as shown in FIG. 10, a third insulating layer 160 is formed to cover the second circuit pattern 150 by a photoresist method, screen printing, etc., and a photoresist method, screen printing, etc. After forming the fourth insulating layer 170 so as to cover the third circuit pattern 180 by this method, portions of the third insulating layer 160 and the fourth insulating layer 170 are removed respectively to form the opening G. to form

개구부(G)는 제3 절연층(160)과 제4 절연층(170)의 표면에 레이저를 조사하거나 에칭 등을 수행함으로써 형성하되, 제2 회로 패턴(150)과 제3 회로 패턴(180)이 소정의 면적으로 노출될 때까지 레이저 가공이나 에칭 등을 수행하여 형성한다. The opening G is formed by irradiating a laser or etching to the surfaces of the third insulating layer 160 and the fourth insulating layer 170 , but the second circuit pattern 150 and the third circuit pattern 180 . It is formed by performing laser processing, etching, etc. until it is exposed to this predetermined area.

그 다음, 도 11에 도시된 바와 같이, 제1 회로 패턴(120)과 제1 다이(D1)를 범프(B)로 전기적으로 연결하여 캐비티(C)에 제1 다이(D1)를 배치하고, 이어 제2 회로 패턴(150)과 제2 다이(D2)를 범프(B)로 전기적으로 연결하여 제2 다이(D1)를 배치한다. 여기서 전기적인 연결은 개구부(G)에 범프(B)를 배치하여 수행하게 된다.Then, as shown in FIG. 11 , the first circuit pattern 120 and the first die D1 are electrically connected to the bump B to place the first die D1 in the cavity C, Then, the second die D1 is disposed by electrically connecting the second circuit pattern 150 and the second die D2 with the bump B. Here, the electrical connection is performed by disposing the bump (B) in the opening (G).

이어, 도 1에 도시된 바와 같이, 기판(미도시)과의 접속을 위해 제4 절연층(170)에 형성된 개구부(G)에 범프(B)를 배치하여, 반도체 패키지(100)를 제조한다.Next, as shown in FIG. 1 , a bump B is disposed in an opening G formed in the fourth insulating layer 170 for connection to a substrate (not shown), thereby manufacturing the semiconductor package 100 . .

본 실시예의 반도체 패키지(100)의 제조 방법은, 제1 회로 패턴(120)을 형성한 후에 제3 회로 패턴(180)을 형성하지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면, 제3 회로 패턴(180)의 형성은, 제1 회로 패턴(120)의 형성과 동시에 이루어질 수 있고, 제1 회로 패턴(120)의 형성보다 앞서 이루어질 수도 있다.In the method of manufacturing the semiconductor package 100 of the present embodiment, the third circuit pattern 180 is formed after the first circuit pattern 120 is formed, but the present invention is not limited thereto. That is, according to the present invention, the formation of the third circuit pattern 180 may be performed simultaneously with the formation of the first circuit pattern 120 , or may be performed prior to the formation of the first circuit pattern 120 .

본 실시예의 반도체 패키지(100)의 제조 방법에서는 제1 다이(D1)와 제2 다이(D2)를 몰드 수지로 둘러싸는 엔켑슐레이션에 대해 언급되지는 않았지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 반도체 패키지의 제조 방법은 제1 다이(D1)와 제2 다이(D2)를 몰드 수지로 둘러싸는 엔켑슐레이션이 적용될 수도 있다.In the method of manufacturing the semiconductor package 100 of the present embodiment, although encapsulation surrounding the first die D1 and the second die D2 with the mold resin is not mentioned, the present invention is not limited thereto. That is, in the method of manufacturing a semiconductor package according to the present invention, encapsulation surrounding the first die D1 and the second die D2 with a mold resin may be applied.

본 실시예에 따르면 비아홀(V)을 형성함에 있어서 레이저 드릴링의 방법을 사용하지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면, 비아홀(V)의 형성을 위하여 다양한 건식 식각 방법, 에칭액을 이용한 습식 식각 방법 등이 적용될 수 있다.According to the present embodiment, the method of laser drilling is used to form the via hole V, but the present invention is not limited thereto. That is, according to the present invention, various dry etching methods, wet etching methods using an etchant, and the like may be applied to form the via holes (V).

이상과 같이, 본 실시예에 따른 반도체 패키지(100)의 제조 방법은, 캐비티(C)를 형성하기 위해 제2 절연층(140)을 패터닝할 때 장벽 패턴(K)을 이용하므로 장벽 패턴(K) 아래의 제1 절연층(130)을 보호할 수 있다. 그렇게 되면 제1 절연층(130)의 손상에 의한 반도체 패키지(100)의 불량을 줄일 수 있다. As described above, in the method of manufacturing the semiconductor package 100 according to the present embodiment, since the barrier pattern K is used when the second insulating layer 140 is patterned to form the cavity C, the barrier pattern K ) below the first insulating layer 130 may be protected. In this case, it is possible to reduce defects in the semiconductor package 100 due to damage to the first insulating layer 130 .

또한, 본 실시예에 따른 반도체 패키지(100)의 제조 방법은, 캐비티(C)를 형성하기 위해, 장벽 패턴(K)을 이용하여 제2 절연층(140)의 패터닝을 수행하고, 이어 장벽 패턴(K)을 제거하므로, 장벽 패턴(K)의 크기, 두께 등을 조절하면 캐비티(C)의 형상(크기, 깊이 등)을 용이하게 조절할 수 있게 된다. 따라서 캐비티(C)의 설계 및 제조가 용이하게 된다.In addition, in the method of manufacturing the semiconductor package 100 according to the present embodiment, in order to form the cavity C, the second insulating layer 140 is patterned using the barrier pattern K, and then the barrier pattern is formed. Since (K) is removed, the shape (size, depth, etc.) of the cavity (C) can be easily adjusted by adjusting the size and thickness of the barrier pattern (K). Accordingly, the design and manufacture of the cavity C is facilitated.

본 발명의 일 측면들은 첨부된 도면에 도시된 실시예들을 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다. Aspects of the present invention have been described with reference to the embodiments shown in the accompanying drawings, which are merely exemplary, and that various modifications and equivalent other embodiments are possible therefrom by those of ordinary skill in the art. point can be understood. Accordingly, the true protection scope of the present invention should be defined only by the appended claims.

본 실시예에 따른 반도체 패키지 및 그 제조 방법은, 반도체 패키지를 제조하는 제조하는 산업에 적용될 수 있다. The semiconductor package and the method for manufacturing the same according to the present embodiment may be applied to an industry for manufacturing the semiconductor package.

100: 반도체 패키지 110: 베이스 부재
120: 제1 회로 패턴 130: 제1 절연층
140: 제2 절연층 150: 제2 회로 패턴
160: 제3 절연층 170: 제4 절연층
180: 제3 회로 패턴100: semiconductor package 110: base member
120: first circuit pattern 130: first insulating layer
140: second insulating layer 150: second circuit pattern
160: third insulating layer 170: fourth insulating layer
180: third circuit pattern

Claims (9)

내부에 제1 다이를 수용하는 캐비티가 형성된 반도체 패키지의 제조 방법에 있어서,
일면에 제1 도전층이 형성되고 타면에 제2 도전층이 형성된 베이스 부재를 준비하는 단계;
상기 제1 도전층을 패터닝하여 제1 회로 패턴을 형성하는 단계;
상기 제1 회로 패턴을 덮도록 제1 절연층과 장벽 도전층을 형성하는 단계;
상기 장벽 도전층을 패터닝하여 장벽 패턴을 형성하는 단계;
상기 장벽 패턴을 덮도록 제2 절연층과 제3 도전층을 형성하는 단계;
상기 제3 도전층을 패터닝하여 제2 회로 패턴을 형성하는 단계;
상기 장벽 패턴을 이용하여 상기 제2 절연층을 패터닝하는 단계;
상기 장벽 패턴을 제거하여 상기 캐비티를 형성하는 단계;
상기 제1 회로 패턴과 상기 제1 다이를 전기적으로 연결하며 상기 캐비티에 상기 제1 다이를 배치하는 단계; 및
상기 제2 회로 패턴과 제2 다이를 전기적으로 연결하여 상기 제2 다이를 배치하는 단계를 포함하는 반도체 패키지의 제조 방법.A method of manufacturing a semiconductor package having a cavity accommodating a first die therein, the method comprising:
preparing a base member having a first conductive layer formed on one surface and a second conductive layer formed on the other surface;
forming a first circuit pattern by patterning the first conductive layer;
forming a first insulating layer and a barrier conductive layer to cover the first circuit pattern;
forming a barrier pattern by patterning the barrier conductive layer;
forming a second insulating layer and a third conductive layer to cover the barrier pattern;
forming a second circuit pattern by patterning the third conductive layer;
patterning the second insulating layer using the barrier pattern;
forming the cavity by removing the barrier pattern;
electrically connecting the first circuit pattern and the first die and placing the first die in the cavity; and
and disposing the second die by electrically connecting the second circuit pattern and the second die. 제1항에 있어서,
상기 제2 도전층을 패터닝하여 제3 회로 패턴을 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.According to claim 1,
The method of manufacturing a semiconductor package further comprising the step of patterning the second conductive layer to form a third circuit pattern. 제1항에 있어서,
상기 베이스 부재는 프리프레그를 포함하는, 반도체 패키지의 제조 방법.According to claim 1,
The base member includes a prepreg, the method of manufacturing a semiconductor package. 제2항에 있어서,
상기 제1 회로 패턴과 상기 제3 회로 패턴은 비아홀을 이용하여 전기적으로 연결되는, 반도체 패키지의 제조 방법.3. The method of claim 2,
The method of claim 1, wherein the first circuit pattern and the third circuit pattern are electrically connected using a via hole. 제1항에 있어서,
상기 제1 절연층과 상기 장벽 도전층은 RCC를 사용하여 형성되는, 반도체 패키지의 제조 방법.According to claim 1,
The method of claim 1, wherein the first insulating layer and the barrier conductive layer are formed using RCC. 제1항에 있어서,
상기 제2 절연층과 상기 제3 도전층은, 프리프레그의 일면에 구리층이 형성된 소재를 이용하여 형성되는, 반도체 패키지의 제조 방법.According to claim 1,
The second insulating layer and the third conductive layer are formed using a material in which a copper layer is formed on one surface of the prepreg, the method of manufacturing a semiconductor package. 제1항에 있어서,
상기 제1 회로 패턴과 상기 제2 회로 패턴은 비아홀을 이용하여 전기적으로 연결되는, 반도체 패키지의 제조 방법.According to claim 1,
The method of manufacturing a semiconductor package, wherein the first circuit pattern and the second circuit pattern are electrically connected using a via hole. 제1항에 있어서,
상기 장벽 패턴은 상기 제1 다이와 상기 캐비티 중 적어도 하나의 형상을 고려하여 설계되는, 반도체 패키지의 제조 방법.According to claim 1,
The barrier pattern is designed in consideration of a shape of at least one of the first die and the cavity. 제1항에 있어서,
상기 제2 절연층은 에칭액을 사용하여 패터닝되는, 반도체 패키지의 제조 방법.According to claim 1,
The second insulating layer is patterned using an etchant, a method of manufacturing a semiconductor package.
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