KR102596757B1 - 스티프너를 갖는 반도체 패키지 - Google Patents

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Abstract

반도체 패키지는 상면 및 측면을 포함하는 기판, 상기 기판의 상면의 가장자리에 배치된 접착층; 및 상기 접착층 상에 배치되며 상기 기판의 외측으로 연장되는 수평부 및 상기 수평부와 연결되며 수직 아래로 연장되는 수직부를 포함하는 스티프너(stiffener)를 포함한다. 상기 수직부는 상기 기판의 측면과 수직 간극을 두고 위치하며, 상기 스티프너의 외부 폭은 40mm 이상이다.

Description

스티프너를 갖는 반도체 패키지{SEMICONDUCTOR PACKAGES HAVING STIFFENER}
본 개시의 기술적 사상은 갖는 스티프너를 갖는 반도체 패키지에 관한 것이다.
반도체 소자의 소형화 추세에 따라, 단일 패키지에 복수의 반도체 칩들 및 다양한 소자들을 실장될 수 있다. 반도체 패키지 내의 여러 구성 요소들간의 열팽창 계수의 차이로 인해 반도체 패키지의 휨이 발생할 수 있으며, 반도체 패키지의 휨을 제어하는 기술이 요구된다.
본 개시의 기술적 사상의 실시예들에 따른 과제는 스티프너를 갖는 반도체 패키지를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 패키지는 상면 및 측면을 포함하는 기판; 상기 기판의 상면의 가장자리에 배치된 접착층; 및 상기 접착층 상에 배치되며 상기 기판의 외측으로 연장되는 수평부 및 상기 수평부와 연결되며 수직 아래로 연장되는 수직부를 포함하는 스티프너(stiffener)를 포함할 수 있다. 상기 수직부는 상기 기판의 측면과 수직 간극을 두고 위치하며, 상기 스티프너의 외부 폭은 40mm 이상일 수 있다.
본 개시의 실시예들에 따른 반도체 패키지는 상면 및 측면을 포함하는 기판; 상기 기판의 상면의 가장자리에 배치된 제1 접착층; 상기 제1 접착층 상에 배치되는 제1 스티프너; 상기 제1 스티프너에 연결되며 상기 기판의 외측에 배치되고 수직 아래로 연장되는 제2 스티프너들; 및 상기 제1 스티프너와 상기 제2 스티프너들 사이의 제2 접착층들을 포함할 수 있다. 상기 제2 스티프너들의 일부는 상기 기판의 측면과 수직 간극을 두고 위치하며, 상기 제2 스티프너의 외부 폭은 40mm 이상일 수 있다.
본 개시의 실시예들에 따른 반도체 패키지는 상면 및 측면을 포함하는 기판; 종단면도에서, 상기 기판의 상면의 양측 가장자리에 배치된 접착층; 및 상기 접착층 상에 배치되며 상기 기판의 외측으로 연장되는 수평부 및 상기 수평부와 연결되며 수직 아래로 연장되는 수직부를 포함하는 스티프너; 상기 스티프너 상의 히트 스프레더; 및 상기 히트 스프레더 상의 히트 싱크를 포함할 수 있다. 상기 수직부는 상기 기판의 측면과 간격을 두고 위치하며, 상기 스티프너의 외부 폭은 40mm 이상일 수 있다.
본 개시의 실시예들에 따르면 반도체 패키지는 기판의 측면을 덮는 스티프너를 포함하여 반도체 패키지의 휨을 방지 또는 감소할 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1에 도시된 반도체 패키지의 평면도이다.
도 3 및 도 4는 도 1에 도시된 반도체 패키지의 일부 확대도이다.
도 5 및 도 6은 일 실시예에 따른 반도체 패키지의 일부 확대도이다.
도 7은 일 실시예에 따른 반도체 패키지의 단면도이다.
도 8은 도 7에 도시된 반도체 패키지의 평면도이다.
도 9는 도 7에 도시된 반도체 패키지의 일부 확대도이다.
도 10은 일 실시예에 따른 반도체 패키지의 일부 확대도이다.
도 11은 일 실시예에 따른 반도체 패키지의 단면도이다.
도 1은 본 개시의 실시예에 따른 반도체 패키지의 단면도이다. 도 2는 도 1에 도시된 반도체 패키지의 평면도이다. 도 3 및 도 4는 도 1에 도시된 반도체 패키지의 일부 확대도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(100)는 기판(110), 인터포저(120), 제1 반도체 칩(130), 제2 반도체 칩(140), 연결 부재(150), 접착층(160), 스티프너(170), 및 외부 연결 부재(180)를 포함할 수 있다.
기판(110)은 베이스(111), 상부 패드(112), 상부 보호층(113), 하부 패드(114), 하부 보호층(115), 상면(116), 측면(117)을 포함할 수 있다. 기판(110)의 베이스(111)는 에폭시 수지 및 유리 섬유를 포함할 수 있다.
상부 패드(112)는 기판(110)의 상면(116)에 배치되며 인터포저(120)와 전기적으로 연결될 수 있다. 상부 보호층(113)은 베이스(111)의 상면 및 상부 패드(112)의 측면을 덮을 수 있다. 하부 패드(114)는 기판(110)의 하면에 배치될 수 있으며, 하부 보호층(115)의 베이스(111)의 하면 및 하부 패드(114)의 측면을 덮을 수 있다.
상부 패드(112)와 하부 패드(114)는 Al, Ti, Cr, Fe, Co, Ni, Cu, Zn, Pd, Pt, Au 및 Ag와 같은 금속을 포함할 수 있다. 상부 보호층(113) 및 하부 보호층(115)은 광감성 솔더 레지스트막을 포함할 수 있다. 상기 광감성 솔더 레지스트는 감광성 고분자를 포함할 수 있다. 감광성 고분자는 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), 및 benzocyclobutene계 폴리머(BCB) 중에서 적어도 하나를 포함할 수 있다.
인터포저(120)는 기판(110)의 상면(116)에 배치될 수 있다. 인터포저(120)는 베이스(121), 하부 패드(122), 하부 보호층(123)을 포함할 수 있다. 하부 패드(122)는 베이스(121)의 하면에 배치될 수 있으며, 하부 보호층(123)은 베이스(121)의 하면 및 하부 패드(122)의 측면을 덮을 수 있다. 연결 부재(150)는 기판(110)과 인터포저(120) 사이에 배치되며, 상부 패드(112) 및 하부 패드(122)를 통해 기판(110)과 인터포저(120)를 전기적으로 연결시킬 수 있다. 언더필(125)은 연결 부재(150)를 덮을 수 있으며, 기판(110)과 인터포저(120) 사이를 채울 수 있다.
하부 패드(122) 및 하부 보호층(123)은 각각 하부 패드(114) 및 하부 보호층(115)과 동일한 물질을 포함할 수 있다. 연결 부재(150)는 주석 및 납 중 적어도 하나를 포함할 수 있다. 언더필(125)은 열경화성 수지 또는 광경화성 수지를 포함할 수 있다.
제1 반도체 칩(130) 및 제2 반도체 칩(140)은 인터포저(120) 상에 배치될 수 있다. 제1 반도체 칩(130) 및 제2 반도체 칩(140)은 연결 부재(150)를 통해 인터포저(120)에 연결될 수 있다. 언더필(135)은 연결 부재(150)를 덮을 수 있으며, 제1 반도체 칩(130)과 인터포저(120) 사이를 채울 수 있다. 언더필(145)은 연결 부재(150)를 덮을 수 있으며, 제2 반도체 칩(140)과 인터포저(120) 사이를 채울 수 있다.
제1 반도체 칩(130)은 DRAM, SRAM, PRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩을 포함할 수 있다. 제2 반도체 칩(140)은 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(application processor; AP) 칩, CPU, GPU, 모뎀, ASIC(application-specific IC) 및 FPGA(Field Programmable Gate Array) 등의 로직 칩을 포함할 수 있다.
접착층(160)은 기판(110)의 상면(116)에 배치될 수 있다. 일 실시예에서, 평면도에서 보았을 때, 접착층(160)은 기판(110)의 에지(edge)를 따라 배치될 수 있다. 접착층(160)의 외측면은 기판(110)의 측면(117)과 수직 방향으로 정렬될 수 있다. 접착층(160)은 스티프너(170)를 기판(110) 상에 고정시킬 수 있다. 접착층(160)은 폴리머, 레진, 또는 에폭시 및 충진제를 포함하는 열 계면 물질(thermal interface material; TIM)을 포함할 수 있다. 충진제는 알루미늄 산화물, 마그네슘 산화물, 알루미늄 질화물, 붕소 질화물, 및 다이아몬드 파우더와 같은 유전체 충진제를 포함할 수 있다. 충진제는 또한 은, 구리, 알루미늄 등과 같은 금속 충진제일 수 있다.
스티프너(170)는 접착층(160) 상에 배치될 수 있다. 평면도에서 보았을 때, 스티프너(170)는 기판(110)의 에지를 따라 배치되며, 프레임(frame) 형상을 가질 수 있다. 스티프너(170)의 외측면은 기판(110)의 측면(117)의 외측에 위치할 수 있다. 예를 들어, 스티프너(170)의 외측면은 기판(110)의 측면(117)을 둘러쌀 수 있다. 스티프너(170)는 패키지 형성 공정에서 기판(110)의 휨(warpage)을 방지 또는 감소시킬 수 있다.
외부 연결 부재(180)는 기판(110)의 하면에 배치될 수 있다. 외부 연결 부재(180)는 기판(110)을 통해 연결 부재(150)와 전기적으로 연결 될 수 있다.
일 실시예에서, 반도체 패키지(100)의 총 두께(T1)는 2mm 이상일 수 있다. 예를 들어, 외부 연결 부재(180)의 하단으로부터 스티프너(170)의 상면까지의 높이가 2mm일 수 있다. 일 실시예에서, 반도체 패키지(100)의 수평 폭(W1)은 40mm 이상일 수 있다. 예를 들어, 스티프너(170)의 제1 방향(D1)을 따른 외부 폭(outer width)이 40mm 이상일 수 있다. 또한, 일 실시예에서, 스티프너(170)의 제2 방향(D2)을 따른 외부 폭은 40mm이상일 수 있다.
도 3을 참조하면, 스티프너(170)는 수평부(172) 및 수직부(174)를 포함할 수 있다. 수평부(172)의 일부는 기판(110)의 상면(116) 및 접착층(160)과 수직 방향으로 오버랩될 수 있다. 수평부(172)는 기판(110)의 외측으로 연장될 수 있다.
수직부(174)는 수평부(172)에 연결될 수 있으며, 수직 아래로 연장될 수 있다. 예를 들어, 수직부(174)는 기판(110)의 외측으로 연장된 수평부(172)의 일부의 하면에 연결될 수 있다. 수직부(174)는 수평부(172)와 일체로 형성될 수 있으며, 수직부(174)의 외측면은 수평부(172)의 외측면과 공면을 이룰 수 있다. 수직부(174)는 기판(110)과 수평 방향으로 오버랩될 수 있으며, 기판(110)의 측면(117)과 접하지 않을 수 있다. 예를 들어, 수직부(174)는 기판(110)의 측면(117)과 수직 간극(G1)을 두고 위치할 수 있다. 수직 간극(G1)은 수평부(172)의 하면, 수직부(174)의 내측면, 및 기판(110)의 측면(117)에 의해 정의될 수 있다.
일 실시예에서, 수평부(172)의 수직 두께(T2)는 0.5mm ~ 2mm일 수 있다. 수직부(174)의 수평 두께(T3)는 0.5mm ~ 2mm일 수 있다. 접착층(160)의 두께(T4)는 0.05mm ~ 0.2mm일 수 있다. 수직 간극(G1)의 수평 폭(W2)은 0.05mm ~ 0.2mm일 수 있다. 수직부(174)의 하면은 기판(110)의 하면보다 높은 레벨에 위치할 수 있다. 예를 들어, 수직부(174)의 하면과 기판(110)의 하면의 높이 차(H1)는 1mm 이하일 수 있다. 그러나, 이에 제한되는 것은 아니다.
일 실시예에서, 스티프너(170)는 Cu와 같은 금속을 포함할 수 있다. 일 실시예에서, 스티프너(170)는 기판(110)과 동일한 물질, 예를 들어 유리 섬유를 포함할 수 있다.
도 3에 도시된 바와 같이, 스티프너(170)는 기판(110)의 상면(116)뿐만 아니라 기판(110)의 측면(117)을 덮도록 연장되므로, 기판(110)의 휨이 제어될 수 있다.
도 4는 기판(110)에 대해 상대적으로 휘어진 스티프너(170)를 도시한다. 예를 들어, 스티프너(170)는 휘어지더라도 기판(110)의 측면(117)에 직접적으로 닿지 않을 수 있으며, 기판(110)은 스티프너(170)의 휨에 영향받지 않을 수 있다. 도 4에 도시된 바와 같이, 반도체 패키지(100) 공정에서, 열에 의해 스티프너(170) 자체가 팽창, 수축 등으로 변형될 수 있다. 반도체 패키지(100)의 수직부(174)는 기판(110)의 측면(117)과 수직 간극(G1)을 두고 이격되므로, 스티프너(170)의 변형에 의한 기판(110)의 휨을 방지 및 감소시킬 수 있다.
도 5를 참조하면, 반도체 패키지(200)는 기판(110)의 상면(116)에 접합된 스티프너(170)를 포함할 수 있다. 스티프너(170)는 수평부(172) 및 수직부(274)를 포함할 수 있다. 수직부(274)는 기판(110) 보다 아래로 연장될 수 있다. 예를 들어, 수직부(274)의 하면은 기판(110)의 하면보다 낮은 레벨에 위치할 수 있다. 일 실시예에서, 수직부(274)의 하면과 기판(110)의 하면의 높이 차(H2)는 1mm 이하일 수 있다.
도 6을 참조하면, 반도체 패키지(300)는 기판(110)의 상면(116)과 스티프너(170) 사이의 접착층(360)을 포함할 수 있다. 일 실시예에서, 접착층(360)의 외측면은 기판(110)의 측면(117)의 내측에 위치할 수 있다. 예를 들어, 수평부(172)의 일부는 기판(110)의 상면(116)의 일부와 수평 간극(G2)을 두고 이격되어 위치할 수 있다. 수평 간극(G2)은 수평부(172)의 하면 및 기판(110)의 상면(116)에 의해 정의될 수 있다. 수평 간극(G2)은 수직 간극(G1)의 상단으로부터 수평 방향으로 연장될 수 있다.
도 7은 일 실시예에 따른 반도체 패키지의 단면도이다. 도 8은 도 7에 도시된 반도체 패키지의 평면도이다. 도 9는 도 7에 도시된 반도체 패키지의 일부 확대도이다.
도 7 및 도 8을 참조하면, 반도체 패키지(400)는 기판(110)의 상면(116)에 접합된 제1 스티프너(470) 및 제2 스티프너(472)를 포함할 수 있다. 제1 스티프너(470)는 제1 접착층(460) 상에 배치될 수 있다. 평면도에서 보았을 때, 제1 스티프너(470)는 기판(110)의 에지를 따라 배치될 수 있다. 제1 스티프너(470)의 외측면은 기판(110)의 측면(117)과 공면을 이룰 수 있다. 그러나, 이에 제한되지 않는다. 제2 스티프너(472)는 제1 스티프너(470)의 외측면에 접합될 수 있다. 제2 스티프너(472)는 제1 스티프너(470)의 외측에 부분적으로 배치될 수 있다. 예를 들어, 평면도에서 보았을 때, 제2 스티프너(472)는 기판(110)의 각 면에 하나씩 배치될 수 있다. 다른 실시예에서, 기판(110)의 한 면에 복수의 제2 스티프너(472)가 배치될 수 있다.
도 9를 참조하면, 제2 접착층(462)은 제1 스티프너(470)와 제2 스티프너(472) 사이에 배치될 수 있다. 제2 스티프너(472)는 수직 아래로 연장될 수 있으며, 수평 방향으로 기판(110)과 오버랩 될 수 있다. 예를 들어, 제2 스티프너(472)는 기판(110)의 측면(117)과 수직 간극(G1)을 두고 이격될 수 있다. 수직 간극(G1)의 상면은 제1 스티프너(470)의 하면에 의해 정의될 수 있으며, 수직 간극(G1)의 측면들은 제2 스티프너(472)의 내측면 및 기판(110)의 측면(117)에 의해 정의될 수 있다.
도 10는 일 실시예에 따른 반도체 패키지의 일부 확대도이다.
도 10을 참조하면, 반도체 패키지(500)는 기판(110)의 상면(116)과 제1 스티프너(470) 사이의 접착층(560)을 포함할 수 있다. 일 실시예에서, 접착층(560)의 외측면은 기판(110)의 측면(117)의 내측에 위치할 수 있다. 예를 들어, 제1 스티프너(470)는 기판(110)의 상면(116)과 수평 간극(G2)을 두고 이격되어 위치할 수 있다. 수평 간극(G2)의 상면은 제1 스티프너(470)의 하면에 의해 정의되며, 수평 간극(G2)의 하면은 기판(110)의 상면(116)에 의해 정의될 수 있다. 수평 간극(G2)은 수직 간극(G1)의 상단으로부터 수평 방향으로 연장될 수 있다.
도 11은 일 실시예에 따른 반도체 패키지의 단면도이다.
도 11을 참조하면, 반도체 패키지(600)는 스티프너(170), 열 전달 물질(660), 히트 스프레더(670), 열 전달 물질(672), 및 히트 싱크(674)를 포함할 수 있다.
열 전달 물질(660)은 스티프너(170), 제1 반도체 칩(130), 및 제2 반도체 칩(140) 상에 배치될 수 있다. 히트 스프레더(670)의 외측면은 기판(110)의 측면(117)의 외측에 배치될 수 있다. 열 전달 물질(660)은 스티프너(170), 제1 반도체 칩(130), 및 제2 반도체 칩(140)의 열을 히트 스프레더(670)에 전달할 수 있다. 히트 스프레더(670)는 열 전도성이 높은 물질을 포함할 수 있으며, 예를 들어 히트 스프레더(670)는 Ag, Cu, Ni, Au 또는 이들의 조합을 포함할 수 있다. 열 전달 물질(672)은 히트 스프레더(670) 상에 배치될 수 있으며, 히트 싱크(674)는 열 절단 물질(672) 상에 배치될 수 있다. 열 전단 물질(672)은 히트 스프레더(670)의 열을 히트 싱크(674)로 전달할 수 있다. 열 전달 물질(660) 및 열 전달 물질(672)은 접착층(160)과 동일한 물질을 포함할 수 있다. 히트 싱크(674)는 반도체 패키지(600) 내부의 열을 외부로 방출할 수 있다. 히트 싱크(674)는 금속계 소재, 세라믹계 소재, 탄소계 소재, 또는 고분자계 소재를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 패키지 110 : 기판
111 : 베이스 116 : 상면
117 : 측면 120 : 인터포저
114 : 언더필 120 : 제1 상부 반도체 칩
121 : 베이스 130 : 제1 반도체 칩
135 : 언더필 140 : 제2 반도체 칩
145 : 언더필 150 : 연결 부재
160 : 접착층 170 : 스티프너
172 : 수평부 174 : 수직부
180 : 외부 연결 부재 G1 : 수직 간극
G2 : 수평 간극 660 : 열 전달 물질
670 : 히트 스프레더 672 : 열 전달 물질
674 : 히트 싱크

Claims (10)

  1. 상면 및 측면을 포함하는 기판;
    상기 기판의 상면의 가장자리에 배치된 접착층; 및
    상기 접착층 상에 배치되며 상기 기판의 외측으로 연장되는 수평부 및 상기 수평부와 연결되며 수직 아래로 연장되는 수직부를 포함하는 스티프너(stiffener)를 포함하며,
    상기 수직부는 상기 기판의 측면과 수직 간극을 두고 위치하며,
    상기 수평부의 하면의 일부는 상기 기판의 상면의 일부와 수평 간극을 두고 위치하며,
    상기 접착층과 상기 스티프너의 상기 수직부 사이의 거리는 상기 기판의 측면과 상기 스티프너의 상기 수직부 사이의 거리보다 크며,
    상기 스티프너의 외부 폭은 40mm이상인 반도체 패키지.
  2. 제1항에 있어서,
    총 두께가 2mm 이상인 반도체 패키지.
  3. 제1항에 있어서,
    상기 접착층의 두께는 0.05mm ~ 0.2mm인 반도체 패키지.
  4. 제1항에 있어서,
    상기 수평부의 수직 두께는 0.5mm ~ 2mm인 반도체 패키지.
  5. 제1항에 있어서,
    상기 수직부의 수평 두께는 0.5mm ~ 2mm인 반도체 패키지.
  6. 제1항에 있어서,
    상기 수직부의 하면과 상기 기판의 하면과의 높이 차이는 1mm이하인 반도체 패키지.
  7. 제1항에 있어서,
    상기 수직 간극의 수평 폭은 0.05mm ~ 0.2mm인 반도체 패키지.
  8. 제1항에 있어서,
    상기 접착층의 측면은 상기 스티프너의 상기 수직부의 내측면과 이격되는 반도체 패키지.
  9. 상면 및 측면을 포함하는 기판;
    상기 기판의 상면의 가장자리에 배치된 제1 접착층;
    상기 제1 접착층 상에 배치되는 제1 스티프너;
    상기 제1 스티프너에 연결되며 상기 기판의 외측에 배치되고 수직 아래로 연장되는 제2 스티프너들; 및
    상기 제1 스티프너와 상기 제2 스티프너들 사이의 제2 접착층들을 포함하며,
    상기 제2 스티프너들의 일부는 상기 기판의 측면과 수직 간극을 두고 위치하며, 상기 제2 스티프너의 외부 폭은 40mm이상인 반도체 패키지.
  10. 상면 및 측면을 포함하는 기판;
    종단면도에서, 상기 기판의 상면의 양측 가장자리에 배치된 접착층; 및
    상기 접착층 상에 배치되며 상기 기판의 외측으로 연장되는 수평부 및 상기 수평부와 연결되며 수직 아래로 연장되는 수직부를 포함하는 스티프너;
    상기 스티프너 상의 히트 스프레더; 및
    상기 히트 스프레더 상의 히트 싱크를 포함하며,
    상기 수직부는 상기 기판의 측면과 수직 간극을 두고 위치하며,
    상기 수평부의 하면의 일부는 상기 기판의 상면의 일부와 수평 간극을 두고 위치하며,
    상기 접착층과 상기 스티프너의 상기 수직부 사이의 거리는 상기 기판의 측면과 상기 스티프너의 상기 수직부 사이의 거리보다 크며,
    상기 스티프너의 외부 폭은 40mm이상인 반도체 패키지.
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