KR102594206B1 - Semiconductor device - Google Patents

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Abstract

실시 예는 제1 도전형 반도체층의 두께를 조절함으로써 저전류 수율을 개선하고 동작 전압을 낮출 수 있는 반도체 소자를 개시한다.The embodiment discloses a semiconductor device that can improve low current yield and lower operating voltage by adjusting the thickness of the first conductivity type semiconductor layer.

Description

반도체 소자{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

실시 예는 반도체 소자에 관한 것이다.The embodiment relates to a semiconductor device.

GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Semiconductor devices containing compounds such as GaN and AlGaN have many advantages, such as having a wide and easily adjustable band gap energy, and can be used in a variety of ways, such as light emitting devices, light receiving devices, and various diodes.

특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. In particular, light-emitting devices such as light emitting diodes and laser diodes using group 3-5 or group 2-6 compound semiconductor materials have been developed into red, green, and green colors through the development of thin film growth technology and device materials. Various colors such as blue and ultraviolet rays can be realized, and efficient white light can also be realized by using fluorescent materials or combining colors. Compared to existing light sources such as fluorescent lights and incandescent lights, it has low power consumption, semi-permanent lifespan, and fast response speed. , has the advantages of safety and environmental friendliness.

뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when light-receiving devices such as photodetectors or solar cells are manufactured using group 3-5 or group 2-6 compound semiconductor materials, the development of device materials absorbs light in various wavelength ranges to generate photocurrent. By doing so, light of various wavelengths, from gamma rays to radio wavelengths, can be used. In addition, it has the advantages of fast response speed, safety, environmental friendliness, and easy control of device materials, so it can be easily used in power control, ultra-high frequency circuits, or communication modules.

따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Therefore, semiconductor devices can replace the transmission module of optical communication means, the light emitting diode backlight that replaces the cold cathode fluorescence lamp (CCFL) that constitutes the backlight of LCD (Liquid Crystal Display) display devices, and fluorescent or incandescent light bulbs. Applications are expanding to include white light-emitting diode lighting devices, automobile headlights and traffic lights, and sensors that detect gas or fire. Additionally, the applications of semiconductor devices can be expanded to high-frequency application circuits, other power control devices, and communication modules.

특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.In particular, light-emitting devices that emit light in the ultraviolet wavelength range have a curing or sterilizing effect and can be used for curing, medical purposes, and sterilization.

최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 수직형으로 구현하기 어려운 문제가 있으며, 오믹 특성을 위해 P 반도체층과 전극 사이에 GaN 박막을 형성하는 경우 광 출력이 저하되는 문제가 있다.Recently, research on ultraviolet light-emitting devices has been active, but there is still a problem in that ultraviolet light-emitting devices are difficult to implement vertically, and when a GaN thin film is formed between the P semiconductor layer and the electrode for ohmic properties, the light output is reduced. There is.

실시 예는 오믹 특성이 개선된 반도체 소자를 제공한다.An embodiment provides a semiconductor device with improved ohmic characteristics.

또한, 광 출력이 향상된 반도체 소자를 제공한다.Additionally, a semiconductor device with improved light output is provided.

또한, 수직형 자외선 발광소자를 제공한다.Additionally, a vertical ultraviolet light emitting device is provided.

실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.The problem to be solved in the embodiment is not limited to this, and it will also include means of solving the problem described below and purposes and effects that can be understood from the embodiment.

실시 예에 따른 반도체 소자는, Al을 포함하는 제1 도전형 반도체층; Al을 포함하는 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되고, Al 을 포함하는 활성층; 을 포함하고, 1차 이온이 상기 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층에 충돌 시, 상기 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층 각각에서 Al 이온이 방출되고, Al 이온 강도가 가장 작은 제1 지점, 상기 제1 지점에서 제1 방향으로 이격되어 배치되고, Al 이온 강도의 피크가 가장 큰 제2 지점, 상기 제2 지점에서 상기 제1 방향으로 이격된 영역에서 Al 이온 강도가 가장 작은 제3 지점, 상기 제2 지점과 상기 제3 지점 사이에서 가장 강한 Al 이온 강도의 피크를 갖는 제4 지점, 상기 제3 지점에서 상기 제1 방향으로 이격된 영역에서 Al 이온 강도가 가장 큰 제5 지점, 상기 제3 지점과 상기 제5 지점 사이에 배치되고, 상기 제3 지점의 Al 이온 강도보다 크고, 상기 제5 지점의 Al 이온 강도보다 작은 제6 지점을 포함하고, 상기 제1 방향은 상기 제2 도전형 반도체층에서 상기 활성층을 향하는 방향이고, 상기 제2 지점과 상기 제3 지점의 Al 이온 강도의 차이는 상기 제1 지점과 상기 제3 지점의 Al 이온 강도의 차이보다 크고, 상기 제2 도전형 반도체층은 상기 제1 지점과 상기 제2 지점 사이에 배치된 제1 영역을 포함하고, 상기 활성층은 상기 제2 지점과 상기 제4 지점 사이에 배치된 제2 영역을 포함하고, 상기 제1 도전형 반도체층은 상기 제4 지점과 상기 제5 지점 사이에 배치된 제3 영역을 포함하고, 상기 제3 영역은 상기 제3 지점의 Al 이온 강도와 대응되는 Al 이온 강도를 갖는 제3-1 영역, 및 상기 제6 지점의 Al 이온 강도와 대응되는 Al 이온 강도를 갖는 제3-2 영역을 포함하고, 상기 제3-1 영역의 제1 방향의 거리와 상기 제3-2 영역의 제1 방향의 거리의 비는 1:2 내지 1:4 이다.A semiconductor device according to an embodiment includes a first conductivity type semiconductor layer containing Al; a second conductive semiconductor layer containing Al; and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer and containing Al. It includes, and when primary ions collide with the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer, Al ions are generated from each of the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer. is released, at a first point where the Al ion intensity is the lowest, and arranged to be spaced apart from the first point in the first direction, and at a second point where the peak of the Al ion intensity is the highest, from the second point in the first direction. a third point in the spaced apart region having the lowest Al ion intensity, a fourth point having the strongest Al ion intensity peak between the second point and the third point, and spaced apart from the third point in the first direction. A fifth point in the region where the Al ion intensity is the greatest, and a sixth point disposed between the third point and the fifth point, which is greater than the Al ion strength of the third point and smaller than the Al ion strength of the fifth point. Includes, wherein the first direction is a direction from the second conductive semiconductor layer toward the active layer, and the difference in Al ion strength between the second point and the third point is the difference between the first point and the third point. greater than the difference in Al ion strength, the second conductive semiconductor layer includes a first region disposed between the first point and the second point, and the active layer includes a first region disposed between the second point and the fourth point. and a second region disposed, wherein the first conductive semiconductor layer includes a third region disposed between the fourth point and the fifth point, and the third region has an Al ion strength of the third point. and a 3-1 region having an Al ion intensity corresponding to that of the sixth point, and a 3-2 region having an Al ion strength corresponding to the Al ion strength of the sixth point, and a first direction of the 3-1 region. The ratio of the distance in the first direction of the 3-2 area is 1:2 to 1:4.

실시 예에 따르면, 오믹 특성이 개선되어 동작 전압을 낮출 수 있다.According to an embodiment, ohmic characteristics are improved and the operating voltage can be lowered.

또한, 반도체 소자 내에서 광 흡수를 억제하여 광 출력을 향상시킬 수 있다.Additionally, light output can be improved by suppressing light absorption within the semiconductor device.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various and beneficial advantages and effects of the present invention are not limited to the above-described content, and may be more easily understood through description of specific embodiments of the present invention.

도 1은 본 발명의 일 실시 예에 따른 반도체 구조물의 개념도이고,
도 2는 본 발명의 일 실시 예에 따른 반도체 구조물의 알루미늄(Al) 조성을 보여주는 그래프이고,
도 3은 본 발명의 일 실시 예에 따른 반도체 구조물의 심스 데이터이고,
도 4는 도 3의 A 부분 확대도이고,
도 5는 도 3의 B 부분 확대도이고,
도 6은 도 3의 제1 변형예이고,
도 7은 도 3의 제2 변형예이고,
도 8은 제1도펀트 이온 농도와 제2도펀트 이온 농도를 보여주는 도면이고,
도 9는 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이고,
도 10은 도 9의 A 부분 확대도이고,
도 11은 도 9의 B 부분 확대도이고,
도 12는 본 발명의 일 실시 예에 따른 반도체 소자의 평면도이고,
도 13은 도 12의 C 부분 확대도이고,
도 14는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 16은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 평면도이다.
1 is a conceptual diagram of a semiconductor structure according to an embodiment of the present invention,
Figure 2 is a graph showing the aluminum (Al) composition of a semiconductor structure according to an embodiment of the present invention;
3 is Sims data of a semiconductor structure according to an embodiment of the present invention,
Figure 4 is an enlarged view of part A of Figure 3,
Figure 5 is an enlarged view of part B of Figure 3,
Figure 6 is a first modified example of Figure 3,
Figure 7 is a second modification of Figure 3,
Figure 8 is a diagram showing the first dopant ion concentration and the second dopant ion concentration;
9 is a conceptual diagram of a semiconductor device according to an embodiment of the present invention,
Figure 10 is an enlarged view of part A of Figure 9;
Figure 11 is an enlarged view of part B of Figure 9,
12 is a plan view of a semiconductor device according to an embodiment of the present invention;
Figure 13 is an enlarged view of part C of Figure 12,
14 is a conceptual diagram of a semiconductor device package according to an embodiment of the present invention;
16 is a plan view of a semiconductor device package according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings.

다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.However, the technical idea of the present invention is not limited to some of the described embodiments, but may be implemented in various different forms, and as long as it is within the scope of the technical idea of the present invention, one or more of the components may be optionally used between the embodiments. It can be used by combining and replacing.

또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.In addition, terms (including technical and scientific terms) used in the embodiments of the present invention, unless specifically defined and described, are generally understood by those skilled in the art to which the present invention pertains. It can be interpreted as meaning, and the meaning of commonly used terms, such as terms defined in a dictionary, can be interpreted by considering the contextual meaning of the related technology.

또한, 본 발명의 실시 예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.Additionally, the terms used in the embodiments of the present invention are for describing the embodiments and are not intended to limit the present invention.

본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.In this specification, the singular may also include the plural unless specifically stated in the phrase, and when described as "at least one (or more than one) of A and B and C", it is combined with A, B, and C. It can contain one or more of all possible combinations.

또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.Additionally, when describing the components of an embodiment of the present invention, terms such as first, second, A, B, (a), and (b) may be used.

이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.These terms are only used to distinguish the component from other components, and are not limited to the essence, sequence, or order of the component.

그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.And, when a component is described as being 'connected', 'coupled' or 'connected' to another component, the component is not only directly connected, coupled or connected to that other component, but also is connected to that component. It can also include cases where other components are 'connected', 'combined', or 'connected' due to another component between them.

또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라, 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.Additionally, when described as being formed or disposed "above" or "below" each component, "above" or "below" refers not only to cases in which two components are in direct contact with each other; It also includes cases where one or more other components are formed or disposed between two components. In addition, when expressed as "top (above) or bottom (bottom)", it may include not only the upward direction but also the downward direction based on one component.

도 1은 본 발명의 제1 실시 예에 따른 반도체 구조물의 개념도이고, 도 2는 본 발명의 제1 실시 예에 따른 반도체 구조물의 알루미늄 조성을 보여주는 그래프이다.FIG. 1 is a conceptual diagram of a semiconductor structure according to a first embodiment of the present invention, and FIG. 2 is a graph showing the aluminum composition of a semiconductor structure according to a first embodiment of the present invention.

도 1 및 도 2를 참고하면, 실시 예에 따른 반도체 소자는 버퍼층(121), 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 및 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치되는 활성층(126)을 포함하는 반도체 구조물(120)을 포함할 수 있다.Referring to Figures 1 and 2, the semiconductor device according to the embodiment includes a buffer layer 121, a first conductivity type semiconductor layer 124, a second conductivity type semiconductor layer 127, and a first conductivity type semiconductor layer 124. ) and a semiconductor structure 120 including an active layer 126 disposed between the second conductive semiconductor layer 127.

본 발명의 실시 예에 따른 발광 구조물은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 발광 구조물은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 발광 구조물의 Al의 조성비에 의해 결정될 수 있다. 또한, 발광 구조물은 광의 세기가 서로 다른 다양한 파장의 광을 출력할 수 있고, 발광하는 광의 파장 중 다른 파장의 세기에 비해 상대적으로 가장 강한 세기를 갖는 광의 피크 파장이 근자외선, 원자외선, 또는 심자외선일 수 있다.The light emitting structure according to an embodiment of the present invention can output light in the ultraviolet wavelength range. For example, the light-emitting structure may output light in the near-ultraviolet wavelength range (UV-A), light in the far-ultraviolet wavelength range (UV-B), or light in the deep ultraviolet wavelength range (UV-C). Can be printed. The wavelength range can be determined by the Al composition ratio of the light emitting structure. In addition, the light emitting structure can output light of various wavelengths with different light intensities, and the peak wavelength of the light with the strongest intensity relative to the intensity of other wavelengths among the wavelengths of light emitted is near ultraviolet rays, far ultraviolet rays, or deep ultraviolet rays. It could be ultraviolet rays.

예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위에서 메인 피크를 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위에서 메인 피크를 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위에서 메인 피크를 가질 수 있다. 발광 구조물은 100nm 내지 420nm의 파장에서 최대 피크 파장을 갖는 자외선 광을 생성할 수 있다.For example, light in the near-ultraviolet wavelength range (UV-A) may have a main peak in the range of 320 nm to 420 nm, and light in the far-ultraviolet wavelength range (UV-B) may have a main peak in the range of 280 nm to 320 nm, Light in the deep ultraviolet wavelength range (UV-C) may have a main peak in the range of 100 nm to 280 nm. The light emitting structure can produce ultraviolet light with a maximum peak wavelength in the wavelength range of 100 nm to 420 nm.

제1 도전형 반도체층(124)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(124)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(124)은 n형 반도체층일 수 있다.The first conductive semiconductor layer 124 may be implemented as a compound semiconductor such as group III-V or group II-VI, and may be doped with a first dopant. The first conductive semiconductor layer 124 is a semiconductor material with a composition formula of In For example, it may be selected from AlGaN, AlN, InAlGaN, etc. And, the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te. When the first dopant is an n-type dopant, the first conductive semiconductor layer 124 doped with the first dopant may be an n-type semiconductor layer.

제1 도전형 반도체층(124)은 제1 서브 반도체층(124a), 제2 서브 반도체층(124b), 제3 서브 반도체층(124c), 및 제4 서브 반도체층(124d)을 포함할 수 있다.The first conductive semiconductor layer 124 may include a first sub-semiconductor layer 124a, a second sub-semiconductor layer 124b, a third sub-semiconductor layer 124c, and a fourth sub-semiconductor layer 124d. there is.

제4 서브 반도체층(124d)은 활성층(126)에 가장 가까이 배치될 수 있다. 제4 서브 반도체층(124d)의 알루미늄 조성은 제1 서브 반도체층(124a)과 동일하거나 낮을 수 있다. The fourth sub-semiconductor layer 124d may be disposed closest to the active layer 126. The aluminum composition of the fourth sub-semiconductor layer 124d may be the same as or lower than that of the first sub-semiconductor layer 124a.

반도체 구조물(120)이 심자외선 파장대의 광(UV-C)을 방출하는 경우, 제4 서브 반도체층(124d)의 알루미늄 조성은 40% 내지 70%이고, 제1 서브 반도체층(124a)의 알루미늄 조성은 50% 내지 80%일 수 있다. When the semiconductor structure 120 emits light (UV-C) in the deep ultraviolet wavelength range, the aluminum composition of the fourth sub-semiconductor layer 124d is 40% to 70%, and the aluminum composition of the first sub-semiconductor layer 124a is 40% to 70%. The composition may be 50% to 80%.

제4 서브 반도체층(124d)의 알루미늄 조성이 40% 이상일 때 활성층(126)에서 방출되는 심자외선 파장대의 광(UV-C)의 흡수율을 낮추어 광 추출 효율을 개선할 수 있다. 또한, 제4 서브 반도체층(124d)의 알루미늄 조성이 70% 이하일 때 활성층(126)으로의 전류 주입 특성 및 제4 서브 반도체층(124d) 내에서의 전류 확산 특성을 확보할 수 있다. When the aluminum composition of the fourth sub-semiconductor layer 124d is 40% or more, light extraction efficiency can be improved by lowering the absorption rate of light (UV-C) in the deep ultraviolet wavelength range emitted from the active layer 126. Additionally, when the aluminum composition of the fourth sub-semiconductor layer 124d is 70% or less, current injection characteristics into the active layer 126 and current diffusion characteristics within the fourth sub-semiconductor layer 124d can be secured.

또한, 제1 서브 반도체층(124a)의 알루미늄 조성이 50% 이상일 때 활성층(126)에서 방출되는 심자외선 파장대의 광(UV-C)의 흡수율을 낮추어 광추출효율을 개선할 수 있고, 80% 이하일 때 활성층(126)으로의 전류 주입 특성 및 제1 서브 반도체층(124a) 내에서의 전류 확산 특성을 확보할 수 있다.In addition, when the aluminum composition of the first sub-semiconductor layer 124a is 50% or more, the light extraction efficiency can be improved by lowering the absorption rate of light (UV-C) in the deep ultraviolet wavelength range emitted from the active layer 126, and the light extraction efficiency can be improved by 80%. When the ratio is below, the current injection characteristics into the active layer 126 and the current diffusion characteristics within the first sub-semiconductor layer 124a can be secured.

또한, 제4 서브 반도체층(124d)의 알루미늄 조성보다 제1 서브 반도체층(124a)의 알루미늄 조성이 높을 수도 있다. 이 경우 굴절률의 차이에 의해서 활성층(126)에서 반도체 구조물(120) 외부로 광이 추출되기 더 유리할 수 있어 반도체 구조물(120)의 광추출효율이 개선될 수 있다.Additionally, the aluminum composition of the first sub-semiconductor layer 124a may be higher than that of the fourth sub-semiconductor layer 124d. In this case, it may be more advantageous for light to be extracted from the active layer 126 to the outside of the semiconductor structure 120 due to the difference in refractive index, and thus the light extraction efficiency of the semiconductor structure 120 may be improved.

제4 서브 반도체층(124d)의 두께는 제1 서브 반도체층(124a)의 두께보다 얇을 수 있다. 제1 서브 반도체층(124a)은 제4 서브 반도체층(124d)의 두께의 130%이상일 수 있다. 이러한 구성에 의하면 알루미늄 조성이 높은 제1 서브 반도체층(124a)의 두께를 충분히 확보한 후에 제3 서브 반도체층(124c)이 배치되므로 전체 반도체 구조물(120)의 결정성이 향상될 수 있다.The thickness of the fourth sub-semiconductor layer 124d may be thinner than the thickness of the first sub-semiconductor layer 124a. The first sub-semiconductor layer 124a may be 130% or more of the thickness of the fourth sub-semiconductor layer 124d. According to this configuration, the third sub-semiconductor layer 124c is disposed after sufficiently securing the thickness of the first sub-semiconductor layer 124a, which has a high aluminum composition, and thus the crystallinity of the entire semiconductor structure 120 can be improved.

제3 서브 반도체층(124c)의 알루미늄 조성은 제1 도전형 반도체층(124) 및 제2 도전형 반도체층(127)의 알루미늄 조성보다 낮을 수 있다. 제3 서브 반도체층(124c)은 LLO(Laser Lift-off) 공정시 반도체 구조물(120)에 조사되는 레이저를 흡수하여 활성층(126)이 손상되는 것을 방지할 수 있다. 따라서, 반도체 소자의 광학적 특성 및 전기적 특성이 향상될 수 있다.The aluminum composition of the third sub-semiconductor layer 124c may be lower than that of the first conductivity-type semiconductor layer 124 and the second conductivity-type semiconductor layer 127. The third sub-semiconductor layer 124c can prevent the active layer 126 from being damaged by absorbing the laser irradiated to the semiconductor structure 120 during a laser lift-off (LLO) process. Accordingly, the optical and electrical properties of the semiconductor device can be improved.

제3 서브 반도체층(124c)의 두께와 알루미늄 조성은 LLO 공정 시 반도체 구조물(120)에 조사되는 레이저를 흡수하기 위해 적절히 조절될 수 있다. 따라서 제3 서브 반도체층(124c)의 알루미늄 조성은 LLO 공정시 사용하는 레이저 파장에 대응될 수 있으며 LLO용 레이저의 피크 파장이 200nm 내지 300nm인 경우 제3 서브 반도체층(124c)의 알루미늄 조성은 30% 내지 60%일 수 있다. The thickness and aluminum composition of the third sub-semiconductor layer 124c can be appropriately adjusted to absorb the laser irradiated to the semiconductor structure 120 during the LLO process. Therefore, the aluminum composition of the third sub-semiconductor layer 124c can correspond to the laser wavelength used during the LLO process. When the peak wavelength of the LLO laser is 200 nm to 300 nm, the aluminum composition of the third sub-semiconductor layer 124c is 30 nm. % to 60%.

제4 서브 반도체층(124d)과 활성층(126) 사이에는 제어층(124e)이 배치될 수 있다. 제어층(124e)은 제1 도전형 반도체층(124)에서 활성층(126) 방향으로 주입되는 제1 캐리어의 에너지를 저하시켜 활성층(126)에서 재결합하는 제1 및 제2 캐리어의 농도 또는 밀도의 균형을 맞출 수 있다. 따라서 발광 효율을 개선하여 반도체 소자의 광 출력 특성을 개선할 수 있다. 제어층(124e)의 알루미늄 조성은 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)보다 높을 수 있다. 예시적으로 제어층(124e)은 n+AlGaN층일 수 있다.A control layer 124e may be disposed between the fourth sub-semiconductor layer 124d and the active layer 126. The control layer 124e lowers the energy of the first carriers injected from the first conductive semiconductor layer 124 toward the active layer 126, thereby reducing the concentration or density of the first and second carriers recombined in the active layer 126. You can strike a balance. Therefore, the light output characteristics of the semiconductor device can be improved by improving the luminous efficiency. The aluminum composition of the control layer 124e may be higher than that of the first conductivity type semiconductor layer 124, the active layer 126, and the second conductivity type semiconductor layer 127. For example, the control layer 124e may be an n + AlGaN layer.

활성층(126)은 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치될 수 있다. 활성층(126)은 제1 도전형 반도체층(124)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(127)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(126)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.The active layer 126 may be disposed between the first conductive semiconductor layer 124 and the second conductive semiconductor layer 127. The active layer 126 is a layer where electrons (or holes) injected through the first conductive semiconductor layer 124 and holes (or electrons) injected through the second conductive semiconductor layer 127 meet. The active layer 126 transitions to a low energy level as electrons and holes recombine, and can generate light having an ultraviolet wavelength.

활성층(126)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있다.The active layer 126 may have any one of a single well structure, a multi-well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum wire structure.

활성층(126)은 복수 개의 우물층(126a)과 장벽층(126b)을 포함할 수 있다. 우물층(126a)과 장벽층(126b)은 Inx2Aly2Ga1 -x2- y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층(126a)은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.The active layer 126 may include a plurality of well layers 126a and a barrier layer 126b. The well layer 126a and the barrier layer 126b may have a composition formula of In x2 Al y2 Ga 1 -x2- y2 N (0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1) . The aluminum composition of the well layer 126a may vary depending on the wavelength at which it emits light.

제2 도전형 반도체층(127)은 활성층(126) 상에 배치되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(127)에 제2도펀트가 도핑될 수 있다.The second conductive semiconductor layer 127 is disposed on the active layer 126 and may be implemented with a compound semiconductor such as group III-V or group II-VI. The second conductive semiconductor layer 127 has a second Dopants may be doped.

제2 도전형 반도체층(127)은 Inx5Aly2Ga1 -x5- y2N(0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlGaN, AlInN, AlN, AlGaAs, AlGaInP 중 선택된 물질로 형성될 수 있다.The second conductive semiconductor layer 127 is a semiconductor material with a composition formula of In x5 Al y2 Ga 1 -x5- y2 N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1) or AlGaN. , AlInN, AlN, AlGaAs, and AlGaInP may be formed of a selected material.

제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(127)은 p형 반도체층일 수 있다.When the second dopant is a p-type dopant such as Mg, Zn, Ca, Sr, Ba, etc., the second conductive semiconductor layer 127 doped with the second dopant may be a p-type semiconductor layer.

차단층(129)은 활성층(126)과 제2 도전형 반도체층(127) 사이에 배치될 수 있다. 차단층(129)은 제1 도전형 반도체층(124)에서 공급된 캐리어가 제2 도전형 반도체층(127)으로 빠져나가는 흐름을 차단하여, 활성층(126) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다.The blocking layer 129 may be disposed between the active layer 126 and the second conductivity type semiconductor layer 127. The blocking layer 129 blocks the flow of carriers supplied from the first conductive semiconductor layer 124 to the second conductive semiconductor layer 127, thereby increasing the probability of electrons and holes recombining within the active layer 126. can increase.

차단층(129)의 에너지 밴드갭은 활성층(126) 및 제2 도전형 반도체층(127)의 에너지 밴드갭보다 클 수 있다. 차단층(129)은 제2 도펀트가 도핑되므로 제2 도전형 반도체층(127)의 일부 영역으로 정의될 수도 있다. 즉, 제2 도전형 반도체층(127)은 P형 반도체층과 차단층(129)을 포함하는 개념으로 정의할 수도 있다.The energy band gap of the blocking layer 129 may be larger than that of the active layer 126 and the second conductive semiconductor layer 127. Since the blocking layer 129 is doped with the second dopant, it may be defined as a partial area of the second conductivity type semiconductor layer 127. That is, the second conductive semiconductor layer 127 may be defined as including a P-type semiconductor layer and a blocking layer 129.

차단층(129)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다.The blocking layer 129 is made of a semiconductor material with a composition formula of In x1 Al y1 Ga 1 -x1- y1 N (0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1), for example, AlGaN, It may be selected from AlN, InAlGaN, etc., but is not limited thereto.

실시 예에 따르면, 제1 도전형 반도체층(124), 활성층(126), 차단층(129), 및 제2 도전형 반도체층(127)은 모두 알루미늄을 포함할 수 있다. 따라서, 제1 도전형 반도체층(124), 활성층(126), 차단층(129), 및 제2 도전형 반도체층(127)은 AlGaN, InAlGaN 또는 AlN 조성을 가질 수 있다.According to an embodiment, the first conductivity type semiconductor layer 124, the active layer 126, the blocking layer 129, and the second conductivity type semiconductor layer 127 may all include aluminum. Accordingly, the first conductivity type semiconductor layer 124, the active layer 126, the blocking layer 129, and the second conductivity type semiconductor layer 127 may have AlGaN, InAlGaN, or AlN compositions.

차단층(129)은 알루미늄 조성이 50% 내지 100%일 수 있다. 차단층(129)의 알루미늄 조성이 50% 이상인 경우 캐리어의 이동을 차단하기 위한 충분한 에너지 장벽을 가질 수 있고, 활성층(126)에서 방출하는 광을 흡수하지 않을 수 있다. The blocking layer 129 may have an aluminum composition of 50% to 100%. If the aluminum composition of the blocking layer 129 is 50% or more, it may have a sufficient energy barrier to block the movement of carriers and may not absorb light emitted from the active layer 126.

차단층(129)은 제1차단층(129a)과 제2차단층(129b)을 포함할 수 있다. 제1차단층(129a)은 제1 도전형 반도체층(124)에서 제2 도전형 반도체층(127)으로 향하는 방향으로 알루미늄 조성이 높아질 수 있다. The blocking layer 129 may include a first blocking layer 129a and a second blocking layer 129b. The aluminum composition of the first blocking layer 129a may increase in the direction from the first conductivity type semiconductor layer 124 to the second conductivity type semiconductor layer 127.

제1차단층(129a)의 알루미늄 조성은 80% 내지 100%일 수 있다. 따라서, 제1차단층(129a)은 반도체 구조물(120) 내에서 Al 조성이 가장 높은 부분일 수 있다. 제1차단층(129a)은 AlGaN일 수도 있고 AlN일 수도 있다. 또는 제1차단층(129a)은 AlGaN과 AlN이 교대로 배치되는 초격자층일 수도 있다.The aluminum composition of the first blocking layer 129a may be 80% to 100%. Accordingly, the first blocking layer 129a may be a portion with the highest Al composition within the semiconductor structure 120. The first blocking layer 129a may be AlGaN or AlN. Alternatively, the first blocking layer 129a may be a superlattice layer in which AlGaN and AlN are alternately arranged.

제1차단층(129a)의 두께는 약 0.1nm 내지 4nm일 수 있다. 캐리어(예: 전자)의 이동을 효율적으로 차단하기 위해서는 제1차단층(129a)의 두께는 0.1nm이상으로 배치할 수 있다. 또한, 제2 도전형 반도체층(127)에서 활성층(126)으로 캐리어(예: 정공)의 주입 효율을 확보하기 위해 제1차단층(129a)의 두께는 4nm이하로 배치할 수 있다. The thickness of the first blocking layer 129a may be about 0.1 nm to 4 nm. In order to effectively block the movement of carriers (eg, electrons), the first blocking layer 129a may be disposed to have a thickness of 0.1 nm or more. Additionally, in order to secure injection efficiency of carriers (e.g., holes) from the second conductive semiconductor layer 127 to the active layer 126, the thickness of the first blocking layer 129a may be 4 nm or less.

제1차단층(129a)과 제2차단층(129b) 사이에 배치된 제3차단층(129c)은 도펀트를 포함하지 않는 구간을 포함할 수 있다. 따라서, 제3차단층(129c)은 도펀트가 제2 도전형 반도체층(127)으로부터 활성층(126)으로 확산되는 것을 방지하는 역할을 수행할 수 있다.The third blocking layer 129c disposed between the first blocking layer 129a and the second blocking layer 129b may include a section that does not contain a dopant. Accordingly, the third blocking layer 129c may serve to prevent the dopant from diffusing from the second conductive semiconductor layer 127 to the active layer 126.

제2 도전형 반도체층(127)은 제5 서브 반도체층(127a), 제6 서브 반도체층(127b), 및 제7 서브 반도체층(127c)을 포함할 수 있다.The second conductive semiconductor layer 127 may include a fifth sub-semiconductor layer 127a, a sixth sub-semiconductor layer 127b, and a seventh sub-semiconductor layer 127c.

제5 서브 반도체층(127a)은 상대적으로 균일한 알루미늄 조성을 가져 반도체 구조물(120)의 정공 주입 효율을 향상시키거나 결정성을 개선할 수 있다. 제5 서브 반도체층(127a)의 두께는 20nm 내지 60nm일 수 있다. 제5 서브 반도체층(127a)의 알루미늄 조성은 40% 내지 80%일 수 있다. The fifth sub-semiconductor layer 127a has a relatively uniform aluminum composition and can improve hole injection efficiency or crystallinity of the semiconductor structure 120. The thickness of the fifth sub-semiconductor layer 127a may be 20 nm to 60 nm. The aluminum composition of the fifth sub-semiconductor layer 127a may be 40% to 80%.

제6 서브 반도체층(127b)의 두께는 10nm 보다 크고 50nm보다 작을 수 있다. 예시적으로 제6 서브 반도체층(127b)의 두께는 25nm일 수 있다. 제6 서브 반도체층(127b)의 두께가 10nm보다 두꺼운 경우 수평 방향으로 저항이 감소하여 전류 확산 효율이 향상될 수 있다. 또한, 제6 서브 반도체층(127b)의 두께가 50nm보다 작은 경우에는 활성층(126)에서 제6 서브 반도체층(127b)으로 입사된 광이 흡수되는 경로가 단축될 수 있고, 반도체 소자의 광 추출 효율이 향상될 수 있다.The thickness of the sixth sub-semiconductor layer 127b may be greater than 10 nm and less than 50 nm. For example, the thickness of the sixth sub-semiconductor layer 127b may be 25 nm. If the thickness of the sixth sub-semiconductor layer 127b is thicker than 10 nm, resistance in the horizontal direction may be reduced and current diffusion efficiency may be improved. In addition, when the thickness of the sixth sub-semiconductor layer 127b is less than 50 nm, the path through which light incident from the active layer 126 to the sixth sub-semiconductor layer 127b is absorbed may be shortened, and light extraction of the semiconductor device may be shortened. Efficiency can be improved.

제6 서브 반도체층(127b)의 알루미늄 조성은 우물층(126a)의 알루미늄 조성보다 높을 수 있다. 심자외선 또는 원자외선 광을 생성하기 위한 우물층(126a)의 알루미늄 조성은 약 20% 내지 60%일 수 있다. 따라서, 제6 서브 반도체층(127b)의 알루미늄 조성은 40%보다 크고 80%보다 작을 수 있다. 예시적으로, 우물층(126a)의 알루미늄 조성이 30%인 경우 제6 서브 반도체층(127b)의 알루미늄 조성은 40%일 수 있다.The aluminum composition of the sixth sub-semiconductor layer 127b may be higher than that of the well layer 126a. The aluminum composition of the well layer 126a for generating deep ultraviolet or far ultraviolet light may be about 20% to 60%. Accordingly, the aluminum composition of the sixth sub-semiconductor layer 127b may be greater than 40% and less than 80%. For example, if the aluminum composition of the well layer 126a is 30%, the aluminum composition of the sixth sub-semiconductor layer 127b may be 40%.

만약, 제6 서브 반도체층(127b)의 평균 알루미늄 조성이 우물층(126a)의 알루미늄 조성보다 낮은 경우 제6 서브 반도체층(127b)이 자외선 광을 흡수하는 확률이 높기 때문에 광 추출 효율이 떨어질 수 있다.If the average aluminum composition of the sixth sub-semiconductor layer 127b is lower than the aluminum composition of the well layer 126a, the light extraction efficiency may decrease because the sixth sub-semiconductor layer 127b has a high probability of absorbing ultraviolet light. there is.

제7 서브 반도체층(127c)은 제2 전극과 접하는 반도체 구조물(120)의 표면층일 수 있다. 제2 전극을 통해 제7 서브 반도체층(127c)으로 전류를 주입할 수 있고, 전류 주입 효율은 제7 서브 반도체층(127c)과 제2 전극 사이의 저항에 의해 제어될 수 있다. 제7 서브 반도체층(127c)과 제2 전극 사이의 저항은 오믹 컨택, 쇼트키 컨택, 또는 터널 효과 중 적어도 하나 이상의 작용에 의할 수 있으나, 반드시 이에 한정하는 것은 아니다.The seventh sub-semiconductor layer 127c may be a surface layer of the semiconductor structure 120 that is in contact with the second electrode. Current may be injected into the seventh sub-semiconductor layer 127c through the second electrode, and current injection efficiency may be controlled by the resistance between the seventh sub-semiconductor layer 127c and the second electrode. The resistance between the seventh sub-semiconductor layer 127c and the second electrode may be due to at least one of ohmic contact, Schottky contact, or tunnel effect, but is not necessarily limited thereto.

제7 서브 반도체층(127c)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제7 서브 반도체층(127c)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InAlGaN, AlN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 즉, 제7 서브 반도체층(127c)은 제1 도전형 반도체층(124)과 동일한 n형 반도체층일 수 있다.The seventh sub-semiconductor layer 127c may be implemented with a compound semiconductor such as group III-V or group II-VI, and may be doped with a first dopant. The seventh sub-semiconductor layer 127c is a semiconductor material with a composition formula of In x1 Al y1 Ga 1 -x1-y1 N (0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1), for example For example, it can be selected from AlGaN, InAlGaN, AlN, etc. And, the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te. That is, the seventh sub-semiconductor layer 127c may be the same n-type semiconductor layer as the first conductivity type semiconductor layer 124.

그러나, 제7 서브 반도체층(127c)은 제1 도펀트와 제2 도펀트를 모두 포함할 수 있다. 제1 도펀트는 의도적으로 도핑된 반면, 제2 도펀트는 제2 도전형 반도체층(127)에 도핑된 제2 도펀트가 확산된 것일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고, 캐리어의 활성화를 위해 제7 서브 반도체층(127c)에 의도적으로 제1 도펀트와 제2 도펀트를 함께 도핑할 수도 있다.However, the seventh sub-semiconductor layer 127c may include both the first dopant and the second dopant. While the first dopant may be intentionally doped, the second dopant may be a diffusion of the second dopant doped into the second conductivity type semiconductor layer 127. However, it is not necessarily limited to this, and the seventh sub-semiconductor layer 127c may be intentionally doped with the first and second dopants to activate carriers.

제7 서브 반도체층(127c)에 제1 도펀트만을 도핑하여도 메모리 효과(Memory Effect)에 의해 제2 도펀트의 도핑 농도가 제1 도펀트의 도핑 농도보다 높을 수 있다. Even if only the first dopant is doped into the seventh sub-semiconductor layer 127c, the doping concentration of the second dopant may be higher than that of the first dopant due to a memory effect.

이때, 제7 서브 반도체층(127c)에 도핑된 제1 도펀트와 제2 도펀트의 농도비는 0.01:1.0 내지 0.8:1.0일 수 있다. 농도비가 0.01:1.0 내지 0.8:1.0인 경우 터널 효과(Tunnel Effect)에 의해 오믹 저항이 낮아질 수 있다.At this time, the concentration ratio of the first dopant and the second dopant doped in the seventh sub-semiconductor layer 127c may be 0.01:1.0 to 0.8:1.0. When the concentration ratio is 0.01:1.0 to 0.8:1.0, ohmic resistance may be lowered due to the tunnel effect.

예시적으로 제7 서브 반도체층(127c)의 제1 도펀트 농도는 1×1018cm-3 내지 2×1020cm-3 일 수 있다. 또한, 제7 서브 반도체층(127c)의 제2 도펀트의 농도는 1×1019cm-3 내지 2×1021cm-3 일 수 있다.For example, the first dopant concentration of the seventh sub-semiconductor layer 127c may be 1×10 18 cm -3 to 2×10 20 cm -3 . Additionally, the concentration of the second dopant of the seventh sub-semiconductor layer 127c may be 1×10 19 cm -3 to 2×10 21 cm -3 .

이때, 제7 서브 반도체층(127c)의 제1 도펀트 농도는 제1 도전형 반도체층(124)의 제1 도펀트 농도 및 장벽층(126b)의 제1 도펀트 농도와 동일하거나 높을 수 있다.At this time, the first dopant concentration of the seventh sub-semiconductor layer 127c may be equal to or higher than the first dopant concentration of the first conductive semiconductor layer 124 and the first dopant concentration of the barrier layer 126b.

제7 서브 반도체층(127c)의 두께는 1nm 내지 10nm일 수 있다. 제7 서브 반도체층(127c)의 두께가 10nm보다 두꺼운 경우에는 캐리어 주입 효율이 떨어지는 문제가 있다. 따라서, 제7 서브 반도체층(127c)의 두께는 제1 도전형 반도체층(124) 및 제2 도전형 반도체층(127)보다 작을 수 있다.The thickness of the seventh sub-semiconductor layer 127c may be 1 nm to 10 nm. If the thickness of the seventh sub-semiconductor layer 127c is thicker than 10 nm, there is a problem in which carrier injection efficiency is reduced. Accordingly, the thickness of the seventh sub-semiconductor layer 127c may be smaller than that of the first conductive semiconductor layer 124 and the second conductive semiconductor layer 127.

제7 서브 반도체층(127c)의 알루미늄 조성은 20% 내지 70%일 수 있다. 알루미늄의 조성이 20% 이상인 경우 자외선을 발광하는 우물층(126a)과의 알루미늄 조성 차이가 줄어들어 광 흡수가 개선될 수 있다. 또한, 알루미늄의 조성이 70% 이하인 경우 동작 전압이 낮아지므로 광 출력이 개선될 수 있다.The aluminum composition of the seventh sub-semiconductor layer 127c may be 20% to 70%. When the aluminum composition is 20% or more, the difference in aluminum composition with the ultraviolet ray-emitting well layer 126a is reduced, thereby improving light absorption. Additionally, when the aluminum composition is 70% or less, the operating voltage is lowered, so light output can be improved.

제7 서브 반도체층(127c)은 표면에 가까워질수록 알루미늄 조성이 감소할 수 있다. 제6 서브 반도체층(127b)의 감소폭은 제7 서브 반도체층(127c)의 감소폭과 상이할 수도 있고 동일할 수도 있다. The aluminum composition of the seventh sub-semiconductor layer 127c may decrease as it approaches the surface. The reduction width of the sixth sub-semiconductor layer 127b may be different from or the same as that of the seventh sub-semiconductor layer 127c.

실시 예에 따르면, 제7 서브 반도체층(127c)의 알루미늄 조성(Q3)은 우물층(126a)의 알루미늄 조성(Q10) 및 제3 서브 반도체층(124c)의 알루미늄 조성(Q4) 보다 낮을 수 있다. 이 경우 제2 전극과의 저항을 효과적으로 낮출 수 있다. According to an embodiment, the aluminum composition (Q3) of the seventh sub-semiconductor layer 127c may be lower than the aluminum composition (Q10) of the well layer 126a and the aluminum composition (Q4) of the third sub-semiconductor layer 124c. . In this case, the resistance with the second electrode can be effectively lowered.

그러나 반드시 이에 한정하는 것은 아니고, 제7 서브 반도체층(127c)은 터널 효과에 의해 정공의 주입 효율이 개선되므로 알루미늄 조성을 우물층(126a)과 동일하게 또는 우물층(126a)보다 높게 제어할 수도 있다.However, it is not necessarily limited to this, and since the hole injection efficiency of the seventh sub-semiconductor layer 127c is improved by the tunnel effect, the aluminum composition may be controlled to be the same as that of the well layer 126a or to be higher than that of the well layer 126a. .

도 3은 본 발명의 일 실시 예에 따른 반도체 구조물의 심스 데이터이고, 도 4는 도 3의 A 부분 확대도이고, 도 5는 도 3의 B 부분 확대도이고, 도 6은 도 3의 제1 변형예이고, 도 7은 도 3의 제2 변형예이고, 도 8은 제1도펀트 이온 농도와 제2도펀트 이온 농도를 보여주는 도면이다.FIG. 3 is sims data of a semiconductor structure according to an embodiment of the present invention, FIG. 4 is an enlarged view of portion A of FIG. 3, FIG. 5 is an enlarged view of portion B of FIG. 3, and FIG. 6 is the first portion of FIG. 3. This is a modified example, Figure 7 is a second modified example of Figure 3, and Figure 8 is a diagram showing the first dopant ion concentration and the second dopant ion concentration.

도 3 및 도 4를 참조하면, 반도체 구조물(120)은 제1 도전형 반도체층(124)에서 제2 도전형 반도체층(127)으로 갈수록 알루미늄(Al), 갈륨(Ga), 제1 도펀트, 제2 도펀트의 스펙트럼이 변화할 수 있다. 제1 도펀트는 실리콘(Si)일 수 있고 제2 도펀트는 마그네슘(Mg)일 수 있으나 반드시 이에 한정하지 않는다. Referring to Figures 3 and 4, the semiconductor structure 120 contains aluminum (Al), gallium (Ga), a first dopant, The spectrum of the second dopant may change. The first dopant may be silicon (Si) and the second dopant may be magnesium (Mg), but are not necessarily limited thereto.

심스 (SIMS) 데이터는 비행 시간형 2차 이온 질량 분석법(TOF-SIMS, Time-of-Flight Secondary Ion Mass Spectrometry)에 의한 분석 데이터일 수 있다.SIMS data may be analysis data by Time-of-Flight Secondary Ion Mass Spectrometry (TOF-SIMS).

심스 (SIMS) 데이터는 1차 이온을 타켓의 표면에 조사하여 방출되는 2차 이온의 개수를 카운팅하여 분석할 수 있다. 이때, 1차 이온은 O2 +, Cs+ Bi+등에서 선택될 수 있고, 가속 전압은 20 내지 30 keV 내에서 조절될 수 있고, 조사 전류는 0.1 pA 내지 5.0pA에서 조절될 수 있고, 조사 면적은 20nm×20nm일 수 있다. SIMS data can be analyzed by irradiating primary ions to the surface of a target and counting the number of secondary ions released. At this time, the primary ion may be selected from O 2 + , Cs + Bi + , etc., the acceleration voltage may be adjusted within 20 to 30 keV, the irradiation current may be adjusted within 0.1 pA to 5.0 pA, and the irradiation area may be 20nm×20nm.

심스 (SIMS) 데이터는 제2 도전형 반도체층(127)의 표면(E0, 깊이가 0인 지점)에서 제1 도전형 반도체층(124) 방향으로 점차 식각하면서 2차 이온 질량 스펙트럼을 수집할 수 있다. 2차 이온은 반도체층을 이루는 구성원소일 수 있다. 예시적으로 2차 이온은 알루미늄, 갈륨, 제1도펀트, 및 제2도펀트일 수 있으나 반드시 이에 한정하지 않는다.SIMS data can collect secondary ion mass spectra while gradually etching from the surface (E0, point where depth is 0) of the second conductive semiconductor layer 127 toward the first conductive semiconductor layer 124. there is. Secondary ions may be constituent elements of the semiconductor layer. By way of example, the secondary ion may be aluminum, gallium, a first dopant, and a second dopant, but is not necessarily limited thereto.

심스 분석에 의한 결과는 2차 이온의 강도 또는 2차 이온의 도핑 농도에 대한 스펙트럼으로 해석할 수 있는데, 2차 이온 강도 또는 도핑 농도의 해석에 있어서 5% 이내, 즉 해당 도핑 농도의 0.95배 내지 1.05배의 크기를 갖는 노이즈를 포함할 수 있다. 따라서, "같다/대응된다" 라는 기재는 하나의 특정 2차 이온 강도 또는 도핑 농도의 0.95배 이상 내지 1.05배 이하의 노이즈를 포함하는 의미일 수 있다.The results of Sims analysis can be interpreted as a spectrum for the intensity of secondary ions or the doping concentration of secondary ions. In the interpretation of secondary ion intensity or doping concentration, it is within 5%, that is, 0.95 times the corresponding doping concentration. It may contain noise with a size of 1.05 times. Accordingly, the description “equal to/corresponds to” may mean including noise of 0.95 times or more to 1.05 times or less of a specific secondary ion strength or doping concentration.

예시적으로 제1지점에 인접한 피크가 있으나 제1지점의 0.95배 내지 1.05배의 크기를 갖는 경우, 주변의 피크는 제1지점의 알루미늄 강도와 동일한 강도를 갖는 것으로 이해될 수 있다. For example, if there is a peak adjacent to the first point but has a size 0.95 to 1.05 times the size of the first point, the surrounding peak may be understood to have the same intensity as the aluminum intensity of the first point.

실시 예에 따른 이온 강도는 측정 조건에 따라 증감될 수 있다. 그러나, 1차 이온의 강도가 증가하면 2차 이온(알루미늄 이온)의 강도 그래프도 전체적으로 증가하고, 1차 이온의 강도가 감소하면 2차 이온(알루미늄 이온)의 강도 그래프도 전체적으로 감소할 수 있다. 따라서, 두께 방향으로 이온 강도의 변화는 측정 조건을 변경하여도 유사할 수 있다.Ion strength according to embodiments may increase or decrease depending on measurement conditions. However, as the intensity of the primary ion increases, the intensity graph of the secondary ion (aluminum ion) may also overall increase, and as the intensity of the primary ion decreases, the intensity graph of the secondary ion (aluminum ion) may also overall decrease. Therefore, the change in ionic strength in the thickness direction may be similar even if the measurement conditions are changed.

1차 이온 조사시 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)은 각각 알루미늄 이온을 방출할 수 있다. 따라서, 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)에서 방출된 알루미늄 이온 스펙트럼은 연속적일 수 있다.When irradiated with primary ions, the first conductive semiconductor layer 124, the active layer 126, and the second conductive semiconductor layer 127 may each emit aluminum ions. Accordingly, the aluminum ion spectrum emitted from the first conductivity type semiconductor layer 124, the active layer 126, and the second conductivity type semiconductor layer 127 may be continuous.

알루미늄 이온 강도는 강도 레벨에 따라 제1 지점(P1) 내지 제6 지점(P6)을 포함할 수 있다.The aluminum ion intensity may include a first point (P1) to a sixth point (P6) depending on the intensity level.

도 3 및 도 4를 참조하면, 제1 지점(P1)은 반도체 구조물(120)에서 알루미늄 이온 강도가 가장 낮은 지점일 수 있다. 제1 지점(P1)은 반도체 구조물(120)의 표면일 수 있다. 실시 예에 따르면, 활성층(126)에서 출사되는 광의 흡수를 줄이기 위해 제2 도전형 반도체층(127)의 표면은 알루미늄을 포함할 수 있다. 또한, 제2 도전형 반도체층(127)의 표면에 직접 제2 전극이 접촉하여 오믹을 형성할 수 있다.Referring to FIGS. 3 and 4 , the first point P1 may be a point in the semiconductor structure 120 where the aluminum ion intensity is lowest. The first point P1 may be the surface of the semiconductor structure 120. According to an embodiment, the surface of the second conductive semiconductor layer 127 may include aluminum to reduce absorption of light emitted from the active layer 126. Additionally, the second electrode may directly contact the surface of the second conductive semiconductor layer 127 to form ohmic.

제2 지점(P2)은 제1 지점(P1)에서 제1 방향(D2)으로 이격되어 배치되고 알루미늄 이온 강도의 피크가 가장 큰 지점일 수 있다. 제1 방향(D2)은 제2 도전형 반도체층(127)에서 제1 도전형 반도체층(124)을 향하는 방향일 수 있다. 여기서 피크는 극대점(Local maximum point)을 갖는 지점으로 정의할 수 있다. The second point (P2) may be arranged to be spaced apart from the first point (P1) in the first direction (D2) and may be a point where the peak of the aluminum ion intensity is the highest. The first direction D2 may be a direction from the second conductivity type semiconductor layer 127 to the first conductivity type semiconductor layer 124. Here, the peak can be defined as a point having a local maximum point.

제2 지점(P2)의 이온 강도는 제2 도전형 반도체층(127) 내에서 가장 높을 수 있다. 따라서, 제1 캐리어가 제2 도전형 반도체층(127)에서 제2 캐리어와 비발광성 재결합하는 것을 방지할 수 있다. 따라서, 반도체 소자의 광 출력을 개선할 수 있다. 제2 지점(P2)의 이온 강도는 제1차단층(129a)의 이온 강도일 수 있으나, 반드시 이에 한정하지는 않는다.The ionic strength at the second point P2 may be the highest within the second conductive semiconductor layer 127. Accordingly, non-luminescent recombination of the first carrier with the second carrier in the second conductive semiconductor layer 127 can be prevented. Therefore, the light output of the semiconductor device can be improved. The ionic strength of the second point P2 may be the ionic strength of the first blocking layer 129a, but is not necessarily limited thereto.

제3 지점(P5)은 제2 지점(P2)에서 제1 방향으로 이격된 영역에서 알루미늄 이온 강도가 가장 작을 수 있다. 제3 지점(P5)은 제1 지점(P1)의 이온 강도보다는 크나, 제1 도전형 반도체층(124) 내에서는 이온 강도가 가장 낮을 수 있다. The third point P5 may have the lowest aluminum ion intensity in a region spaced apart from the second point P2 in the first direction. Although the ionic strength of the third point P5 is greater than that of the first point P1, the ionic strength may be the lowest within the first conductivity type semiconductor layer 124.

제3 지점(P5)의 이온 강도는 제3 서브 반도체층(124c)의 이온 강도일 수 있다. 제3 지점(P5)의 이온 강도가 충분히 낮으므로 제1 전극과의 저항이 낮아져 반도체 구조물(120)로 주입하는 전류의 주입 효율을 개선할 수 있다. 이러한 이유로 제3 지점(P5)의 이온 강도는 제2 지점(P2)에서 제1 방향으로 가장 낮게 배치될 수 있다.The ionic strength of the third point P5 may be the ionic strength of the third sub-semiconductor layer 124c. Since the ionic strength of the third point P5 is sufficiently low, the resistance with the first electrode is lowered, thereby improving the injection efficiency of the current injected into the semiconductor structure 120. For this reason, the ionic strength at the third point P5 may be placed at the lowest in the first direction from the second point P2.

제4 지점(P3)은 제2 지점(P2)과 제3 지점(P5) 사이에서 가장 강한 알루미늄 이온 강도의 피크를 가질 수 있다. 여기서 피크는 극대점(Local maximum point)을 갖는 지점으로 정의할 수 있다. 제4 지점(P3)의 이온 강도는 제1 도전형 반도체층(124) 내에서 가장 높을 수 있으나, 반드시 이에 한정하는 것은 아니다.The fourth point P3 may have the strongest aluminum ion intensity peak between the second point P2 and the third point P5. Here, the peak can be defined as a point having a local maximum point. The ionic strength at the fourth point P3 may be the highest in the first conductive semiconductor layer 124, but is not necessarily limited thereto.

제4 지점(P3)의 이온 강도는 제어층(124e)의 이온 강도일 수 있다. 제어층(124e)의 알루미늄 이온 강도가 높으므로 제1 도전형 반도체층(124)에서 활성층(126) 방향으로 주입되는 제1 캐리어 에너지가 저하되어 활성층(126)에서 재결합하는 제1 및 제2 캐리어의 농도 또는 밀도의 균형을 맞출 수 있다. 따라서 발광 효율을 개선하여 반도체 소자의 광출력 특성을 개선할 수 있다.The ionic strength of the fourth point P3 may be the ionic strength of the control layer 124e. Since the aluminum ion strength of the control layer 124e is high, the first carrier energy injected from the first conductive semiconductor layer 124 toward the active layer 126 decreases, and the first and second carriers recombine in the active layer 126. The concentration or density can be balanced. Therefore, the light output characteristics of the semiconductor device can be improved by improving the light emission efficiency.

제5 지점(P7)은 제3 지점(P5)에서 제1 방향으로 이격된 영역에서 알루미늄 이온 강도가 가장 클 수 있다. 제5 지점(P7)의 이온 강도는 제1 서브 반도체층(124a)의 이온 강도일 수 있다. 제1 서브 반도체층(124a)의 두께에 해당하는 영역은 상대적으로 균일한 가질 수 있다. The fifth point P7 may have the highest aluminum ion intensity in a region spaced apart from the third point P5 in the first direction. The ionic strength of the fifth point P7 may be the ionic strength of the first sub-semiconductor layer 124a. The area corresponding to the thickness of the first sub-semiconductor layer 124a may be relatively uniform.

제6 지점(P6)의 이온 강도는 제3 지점(P5)의 이온 강도보다 크고 제5 지점(P7)의 Al 이온 강도보다 작을 수 있다. 제6 지점(P6)의 이온 강도는 제2 서브 반도체층(124b)의 이온 강도일 수 있다. 제2 서브 반도체층(124b)의 두께에 해당하는 영역은 상대적으로 균일한 강도를 가질 수 있다. The ionic strength of the sixth point (P6) may be greater than the ionic strength of the third point (P5) and less than the Al ion strength of the fifth point (P7). The ionic strength of the sixth point P6 may be the ionic strength of the second sub-semiconductor layer 124b. The area corresponding to the thickness of the second sub-semiconductor layer 124b may have relatively uniform intensity.

실시 예에 따르면, 제6 지점(P6)에 의해 순차적으로 이온 강도는 낮춤으로써 반도체 구조물(120)의 결정성이 향상될 수 있다. 만약 제5 지점(P7)의 이온 강도에서 제3 지점(P5)의 이온 강도로 급격히 이온 강도가 줄어드는 경우 반도체 구조물(120)의 결정성이 악화될 수 있다.According to an embodiment, the crystallinity of the semiconductor structure 120 may be improved by sequentially lowering the ionic strength at the sixth point P6. If the ionic strength suddenly decreases from the ionic strength at the fifth point P7 to the ionic strength at the third point P5, the crystallinity of the semiconductor structure 120 may deteriorate.

실시 예에 따르면, 제2 도전형 반도체층(127)의 표면에서 AlGaN 조성을 가지므로 제1 지점(P1)의 알루미늄 이온 강도가 큰 특징이 있다. 또한, 제3 지점(P5)의 알루미늄 이온 강도는 제1 전극과의 저항을 낮추기 위해 상대적으로 작은 특징이 있다. 따라서, 제2 지점(P2)과 제3 지점(P5)의 알루미늄 이온 강도의 차이는 제1 지점(P1)과 제3 지점(P5)의 알루미늄 이온 강도의 차이보다 클 수 있다. 그러나, 반드시 이에 한정하는 것은 아니다.According to the embodiment, since the surface of the second conductive semiconductor layer 127 has an AlGaN composition, the aluminum ion intensity at the first point P1 is high. In addition, the aluminum ion strength at the third point P5 is relatively small in order to lower the resistance with the first electrode. Accordingly, the difference in aluminum ion intensity between the second point (P2) and the third point (P5) may be greater than the difference in aluminum ion intensity between the first point (P1) and the third point (P5). However, it is not necessarily limited to this.

제2 도전형 반도체층(127)은 제1 지점(P1)과 제2 지점(P2) 사이에 배치된 제1 영역을 포함하고, 활성층(126)은 제2 지점(P2)과 제4 지점(P3) 사이에 배치된 제2 영역을 포함하고, 제1 도전형 반도체층(124)은 제4 지점(P3)과 제5 지점(P7) 사이에 배치된 제3 영역을 포함할 수 있다. 제1 영역은 Mg을 포함하고, 제3 영역은 Si을 포함할 수 있다.The second conductive semiconductor layer 127 includes a first region disposed between the first point (P1) and the second point (P2), and the active layer 126 includes the second point (P2) and the fourth point (P2). P3), and the first conductive semiconductor layer 124 may include a third region disposed between the fourth point P3 and the fifth point P7. The first region may include Mg, and the third region may include Si.

활성층(126)은 복수 개의 피크(P61)와 밸리(P62)를 포함할 수 있다. 피크(P61)의 이온 강도는 밸리(P62)의 이온 강도보다 클 수 있다. 피크(P61)는 장벽층(126b)의 이온 강도일 수 있고, 밸리(P62)는 우물층(126a)의 이온 강도일 수 있다. 복수의 밸리(P62)에서 방출되는 광의 파장 중 세기가 가장 큰 광의 파장은 100nm 내지 320nm일 수 있다.The active layer 126 may include a plurality of peaks P61 and valleys P62. The ionic intensity of the peak (P61) may be greater than the ionic intensity of the valley (P62). The peak P61 may be the ionic intensity of the barrier layer 126b, and the valley P62 may be the ionic intensity of the well layer 126a. Among the wavelengths of light emitted from the plurality of valleys P62, the wavelength of light with the greatest intensity may be 100 nm to 320 nm.

제3 영역은 제3 지점(P5)의 알루미늄 이온 강도와 대응되는 강도를 갖는 제3-1 영역(L1), 및 제6 지점(P6)의 알루미늄 이온 강도와 대응되는 강도를 갖는 제3-2 영역(L2)을 포함할 수 있다. The third region is a 3-1 region (L1) having an intensity corresponding to the aluminum ion intensity at the third point (P5), and a 3-2 region (L1) having an intensity corresponding to the aluminum ion intensity at the sixth point (P6). It may include a region (L2).

제2 지점(P2)과 제5 지점(P5)의 제1 알루미늄 강도차(D1)는 제2 지점(P2)과 제1 지점(P1)의 제2 알루미늄 강도차(D2) 보다 작을 수 있다. 이 경우 제1 지점(P1)의 알루미늄 강도가 낮아 제2 전극과의 접촉 저항을 낮출 수 있다. 그러나, 제1 지점(P1)의 알루미늄 강도가 더 높아지면 제2 알루미늄 강도차(D2)는 줄어들 수 있다. 따라서, 제1 알루미늄 강도차(D1)는 제2 알루미늄 강도차(D2)보다 클 수 있다. 또는 제1 알루미늄 강도차(D1)는 제2 알루미늄 강도차(D2)와 동일할 수도 있다.The first aluminum strength difference D1 between the second point P2 and the fifth point P5 may be smaller than the second aluminum strength difference D2 between the second point P2 and the first point P1. In this case, the aluminum strength at the first point P1 is low, so the contact resistance with the second electrode can be lowered. However, if the aluminum intensity at the first point (P1) increases, the second aluminum intensity difference (D2) may decrease. Accordingly, the first aluminum intensity difference (D1) may be greater than the second aluminum intensity difference (D2). Alternatively, the first aluminum intensity difference (D1) may be the same as the second aluminum intensity difference (D2).

예시적으로 제1 알루미늄 강도차(D1)와 제2 알루미늄 강도차(D2)의 비(D1:D2)는 1:0.2 내지 1:2일 수 있다. 강도차가 1:0.2 이상인 경우 제2 알루미늄 강도차(D2)를 충분히 확보할 수 있기 때문에, 제2 도전형 반도체층과 제2전극 사이의 접촉 저항을 개선할 수 있다. 강도차가 1:2 이하인 경우 제2 알루미늄 강도차(D2)가 상대적으로 커지는 것을 방지하여 제2-1 도전형 반도체층(127a)의 두께에 대한 알루미늄 강도 변화율이 너무 커지지 않도록 조절할 수 있다. 따라서, 반도체 구조물의 결정성을 개선할 수 있고, 활성층(126)에서 발광하는 광에 대한 제2-1 도전형 반도체층(127a)의 투과율을 개선하여 반도체 소자의 광학적 특성을 향상시킬 수 있다.For example, the ratio (D1:D2) between the first aluminum intensity difference (D1) and the second aluminum intensity difference (D2) may be 1:0.2 to 1:2. When the intensity difference is 1:0.2 or more, the second aluminum intensity difference (D2) can be sufficiently secured, and thus the contact resistance between the second conductive semiconductor layer and the second electrode can be improved. When the intensity difference is 1:2 or less, the second aluminum intensity difference D2 can be prevented from becoming relatively large, and the aluminum intensity change rate with respect to the thickness of the 2-1 conductive type semiconductor layer 127a can be adjusted so that it does not become too large. Accordingly, the crystallinity of the semiconductor structure can be improved, and the optical properties of the semiconductor device can be improved by improving the transmittance of the 2-1 conductivity type semiconductor layer 127a with respect to light emitted from the active layer 126.

도 5를 참조하면, 제3-1 영역(L1)은 제3 지점(P5)의 강도와 대응되는 강도를 갖는 영역으로 정의할 수 있다. 제3-1 영역(L1)은 제3 지점(P5) 강도의 95% 내지 105% 범위 내의 강도를 가질 수 있다. 즉, 제3-1 영역(L1) 내에서 가장 강한 강도(P52)와 가장 약한 강도(51)는 모두 노이즈 범위 내에 있을 수 있다.Referring to FIG. 5, the 3-1 area L1 can be defined as an area having an intensity corresponding to the intensity of the third point P5. The 3-1st region L1 may have an intensity ranging from 95% to 105% of the intensity of the third point P5. That is, both the strongest intensity (P52) and the weakest intensity (51) within the 3-1 area (L1) may be within the noise range.

제3-2 영역(L2)은 제6 지점(P6)의 강도와 대응되는 강도를 갖는 영역으로 정의할 수 있다. 제3-2 영역(L2)은 제6 지점(P6) 강도의 95% 내지 105% 범위 내의 강도를 가질 수 있다.The 3-2 area L2 can be defined as an area having an intensity corresponding to the intensity of the sixth point P6. The 3-2 region L2 may have an intensity ranging from 95% to 105% of the intensity of the sixth point P6.

예시적으로 제3-1 영역(L1)의 제1 방향의 거리는 300nm 내지 500nm일 수 있고, 제3-2 영역(L2)의 제1 방향의 거리는 1000nm 내지 1400nm일 수 있으나 반드시 이에 한정하지 않는다.For example, the distance in the first direction of the 3-1 region L1 may be 300 nm to 500 nm, and the distance in the first direction of the 3-2 region L2 may be 1000 nm to 1400 nm, but are not necessarily limited thereto.

제3-1 영역(L1)의 제1 방향의 거리와 제3-2 영역(L2)의 제1 방향의 거리의 비는 1:2 내지 1:4 일 수 있다. 거리의 비가 1:2 보다 커지는 경우 제1 도전형 반도체층(124)의 두께가 증가하여 LLO 시 발광 구조물이 뜯기는 문제를 해결할 수 있다. 또한, 요철을 형성할 수 있는 충분한 제1 도전형 반도체층의 두께를 확보할 수 있다. 요철은 제1 도전형 반도체층의 표면(도 3의 124a-1)에 형성될 수 있다. 즉, 제3-2 영역(L2)의 두께가 충분히 확보되므로 제1 도전형 반도체층(124)의 표면에 요철을 형성하여도 전류 분산 효율이 저하되지 않아 저전류 수율이 개선되고, 구동전압이 낮아질 수 있다. The ratio of the distance in the first direction of the 3-1 area L1 and the distance in the first direction of the 3-2 area L2 may be 1:2 to 1:4. When the distance ratio is greater than 1:2, the thickness of the first conductive semiconductor layer 124 increases, thereby solving the problem of the light emitting structure being torn off during LLO. Additionally, it is possible to secure a sufficient thickness of the first conductivity type semiconductor layer to form irregularities. Irregularities may be formed on the surface of the first conductivity type semiconductor layer (124a-1 in FIG. 3). That is, since the thickness of the 3-2 region L2 is sufficiently secured, the current dispersion efficiency is not reduced even if irregularities are formed on the surface of the first conductive semiconductor layer 124, and the low current yield is improved, and the driving voltage is lowered. It can be lowered.

요철은 식각 용액을 통해 발광 구조물을 습식 식각하여 제1 도전형 반도체층의 표면(124a-1)에 형성할 수 있다. 따라서, 발광 구조물의 결함(예를 들어 Threading Dislocation 등)에 의해 식각 용액이 발광 구조물 내부로 침투할 수 있게 되어 반도체 소자의 신뢰성이 저하될 수 있다. 또한, 식각 용액이 제3-1 영역(L1)으로 침투하는 경우, 제1 전극과 제3-1 영역(L1) 간의 접합 영역이 손상되어 반도체 소자의 신뢰성이 저하될 수 있다.Irregularities may be formed on the surface 124a-1 of the first conductivity type semiconductor layer by wet etching the light emitting structure using an etching solution. Therefore, defects in the light emitting structure (for example, threading dislocation, etc.) may cause the etching solution to penetrate into the light emitting structure, which may reduce the reliability of the semiconductor device. Additionally, when the etching solution penetrates into the 3-1 region L1, the bonding area between the first electrode and the 3-1 region L1 may be damaged, thereby reducing the reliability of the semiconductor device.

따라서, 제3-1 영역(L1)의 제1 방향의 거리와 제3-2 영역(L2)의 제1 방향의 거리 비를 상술한 1:2 이상으로 배치하여 반도체 소자의 신뢰성을 개선할 수 있다. 또한, 성장 기판 상에 발광 구조물을 성장하는 공정을 이용하는 경우 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층 순서로 성장할 수 있다. 따라서, 발광 구조물의 결함들은 제1 도전형 반도체층에서 대부분 억제될 수 있는데 이때, 제1 도전형 반도체층이 너무 두꺼워질 경우 스트레스 등으로 인해 활성층, 제2 도전형 반도체층으로 결함이 연장될 수 있고, 이렇게 연장된 결함이 많아질 경우 반도체 소자의 신뢰성이 저하될 수 있다. 또한, 결함에 의해 활성층에서 발광하는 광이 흡수되거나 제3-2 영역(L2) 에서 광이 흡수되는 경우, 반도체 소자의 광추출 효율이 저하될 수 있다. 따라서, 제3-1 영역(L1)의 제1 방향의 거리와 제3-2 영역(L2)의 제1 방향의 거리 비가 1:4 이하로 배치함으로써 반도체 소자의 신뢰성을 개선할 수 있고, 또한 광 추출 효율도 개선할 수 있다. Therefore, the reliability of the semiconductor device can be improved by arranging the ratio of the distance in the first direction of the 3-1 region (L1) to the distance in the first direction of the 3-2 region (L2) at the above-mentioned 1:2 or more. there is. Additionally, when using a process for growing a light emitting structure on a growth substrate, the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer may be grown in that order. Therefore, most defects in the light emitting structure can be suppressed in the first conductivity type semiconductor layer. At this time, if the first conductivity type semiconductor layer becomes too thick, defects may extend to the active layer and the second conductivity type semiconductor layer due to stress, etc. And if the number of such extended defects increases, the reliability of the semiconductor device may decrease. Additionally, if light emitted from the active layer is absorbed due to a defect or light is absorbed in the 3-2 region L2, the light extraction efficiency of the semiconductor device may be reduced. Therefore, the reliability of the semiconductor device can be improved by arranging the ratio of the distance in the first direction of the 3-1 region L1 to the distance in the first direction of the 3-2 region L2 at 1:4 or less. Light extraction efficiency can also be improved.

거리의 비가 1:4 보다 작아지는 경우에는 제1 도전형 반도체층(124)의 두께가 감소하므로 광도를 개선할 수 있다. 자외선 발광소자의 경우 TM 모드로 광이 출사되므로 제1 도전형 반도체층(124)이 너무 두꺼워지면 광도가 감소하는 문제가 있다.When the distance ratio is less than 1:4, the thickness of the first conductivity type semiconductor layer 124 decreases, so the luminance can be improved. In the case of an ultraviolet light emitting device, light is emitted in TM mode, so if the first conductive semiconductor layer 124 becomes too thick, there is a problem that the luminous intensity decreases.

하기 표 1의 실시 예 1은 기존의 제1 도전형 반도체층의 두께를 0.7um 더 증가시켜 실험하였고, 실시 예 2는 기존의 제1 도전형 반도체층의 두께를 1.1um 더 증가시켜 실험하였다.Example 1 of Table 1 below was tested by increasing the thickness of the existing first conductive semiconductor layer by 0.7 μm, and Example 2 was tested by increasing the thickness of the existing first conductive semiconductor layer by 1.1 μm.

Leakage 전류 수율Leakage current yield 구동전압(V)Driving voltage (V) Po(mW)Po(mW) RefRef 100%100% 100%100% 100%100% 실시예 1Example 1 144%144% 95%95% 98.3%98.3% 실시예 2Example 2 167%167% 92%92% 95%95%

상기 표 1을 참조하면, 제1 도전형 반도체층(124)의 두께가 증가할수록 저전류 수율이 개선되고, 구동전압이 작아지는 것을 알 수 있다. 다만, 제1 도전형 반도체층(124)의 두께가 증가할수록 광도가 작아지는 것을 알 수 있다. 따라서, 전술한 바와 같이 제3-1 영역(L1)의 두께와 제3-2 영역(L2)의 두께의 비를 1:2 내지 1:4로 제어하는 경우 광도의 저하를 최소화하면서 저전류 수율을 개선하고 구동전압을 낮출 수 있다.제3 지점(P5)의 알루미늄 이온 강도는 제5 지점(P7)의 알루미늄 이온 강도보다 클 수 있다. 제3 지점(P5)의 알루미늄 이온 강도가 높으면 제1 도전형 반도체층(124)에서 활성층(126) 방향으로 주입되는 제1 캐리어 에너지가 저하되어 활성층(126)에서 재결합하는 제1 및 제2 캐리어의 농도 또는 밀도의 균형을 맞출 수 있다. 따라서 발광 효율을 개선하여 반도체 소자의 광출력 특성을 개선할 수 있다.Referring to Table 1, it can be seen that as the thickness of the first conductive semiconductor layer 124 increases, the low current yield improves and the driving voltage decreases. However, it can be seen that as the thickness of the first conductive semiconductor layer 124 increases, the luminous intensity decreases. Therefore, as described above, when the ratio of the thickness of the 3-1 region (L1) and the thickness of the 3-2 region (L2) is controlled to 1:2 to 1:4, the decrease in luminous intensity is minimized and low current yield is achieved. can be improved and the driving voltage can be lowered. The aluminum ion intensity at the third point (P5) may be greater than the aluminum ion intensity at the fifth point (P7). When the aluminum ion intensity at the third point P5 is high, the first carrier energy injected from the first conductive semiconductor layer 124 toward the active layer 126 decreases, and the first and second carriers recombine in the active layer 126. The concentration or density can be balanced. Therefore, the light output characteristics of the semiconductor device can be improved by improving the light emission efficiency.

그러나, 반드시 이에 한정하는 것은 아니고 도 6과 같이 제5 지점(P7)의 알루미늄 이온 강도가 제3 지점(P5)의 알루미늄 이온 강도보다 클 수 있다. 이 경우 제1 도전형 반도체층(124)의 알루미늄 조성이 높아져 결정성이 향상될 수 있다. 또한, 도 7과 같이 제3 지점(P5)의 알루미늄 이온 강도는 제5 지점(P7)의 알루미늄 이온 강도와 동일할 수도 있다.However, it is not necessarily limited to this, and as shown in FIG. 6, the aluminum ion intensity at the fifth point P7 may be greater than the aluminum ion intensity at the third point P5. In this case, the aluminum composition of the first conductive semiconductor layer 124 may be increased, thereby improving crystallinity. Additionally, as shown in FIG. 7, the aluminum ion intensity at the third point P5 may be the same as the aluminum ion intensity at the fifth point P7.

도 8을 참조하면, 제1 도펀트(예: Si)의 도핑 농도는 제1 도전형 반도체층(124)에서 제1 도핑 농도(S1)를 가질 수 있다. 이때, 제1 도전형 반도체층(124)은 일부 영역에서 제1 도핑 농도(S1)보다 낮은 도핑 농도(S2)를 가질 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 도전형 반도체층(124)은 전영역에서 도핑 농도가 균일할 수도 있다.Referring to FIG. 8, the doping concentration of the first dopant (eg, Si) may have a first doping concentration (S1) in the first conductivity type semiconductor layer 124. At this time, the first conductive semiconductor layer 124 may have a doping concentration (S2) lower than the first doping concentration (S1) in some regions. However, it is not necessarily limited to this, and the doping concentration of the first conductive semiconductor layer 124 may be uniform throughout the entire area.

제2 도핑 농도(S4)는 활성층(126)의 장벽층(126b) 및/또는 제4 서브 반도체층(124d)의 도핑 농도일 수 있다. 따라서, 활성층(126)으로 주입하는 제1 캐리어의 주입 효율이 개선될 수 있고, 활성층(126)에서 제1 캐리어와 제2 캐리어가 발광성 재결합하는 효율이 개선될 수 있다. 또한, 동작 전압(Vf)를 낮출 수 있다. 제2 도핑 농도(S4)는 복수 개의 피크와 밸리를 가질 수 있다.The second doping concentration S4 may be the doping concentration of the barrier layer 126b of the active layer 126 and/or the fourth sub-semiconductor layer 124d. Accordingly, the injection efficiency of the first carrier injected into the active layer 126 can be improved, and the efficiency of luminescent recombination of the first carrier and the second carrier in the active layer 126 can be improved. Additionally, the operating voltage (Vf) can be lowered. The second doping concentration (S4) may have a plurality of peaks and valleys.

제3 도핑 농도(S6)는 반도체 구조물(120)의 표면(E0)에서의 도핑 농도일 수 있다. 제3 도핑 농도(S6)는 제1 도핑 농도(S1) 및 제2 도핑농도(S4)보다 높을 수 있다. 따라서, 따라서, 실시 예에 따른 반도체 구조물(120)은 제2 전극이 배치되는 표면층이 알루미늄과 제1도펀트를 포함하고 있음을 확인할 수 있다.The third doping concentration S6 may be the doping concentration on the surface E0 of the semiconductor structure 120. The third doping concentration (S6) may be higher than the first doping concentration (S1) and the second doping concentration (S4). Accordingly, it can be confirmed that the surface layer of the semiconductor structure 120 according to the embodiment where the second electrode is disposed includes aluminum and the first dopant.

제4 도핑 농도(S3)는 제1 도전형 반도체층(124)과 활성층(126)과 사이에 배치될 수 있다. 제4 도핑 농도(S3)를 갖는 반도체층은 상대적으로 저항이 높아져 전류를 분산시키는 역할을 수행할 수 있다.The fourth doping concentration S3 may be disposed between the first conductive semiconductor layer 124 and the active layer 126. The semiconductor layer having the fourth doping concentration (S3) has a relatively high resistance and can serve to disperse current.

제5 도핑 농도(S5)는 활성층(126)과 제2 도전형 반도체층(127) 사이에 배치될 수 있다. 제5 도핑 농도(S5)는 제2 도펀트의 도핑을 위해 제1 도펀트를 억제하는 과정에서 형성될 수 있다. 제4 도핑 농도(S3)과 제5 도핑 농도(S5)는 제1 내지 제3 도핑 농도(S1, S4, S6)보다 작을 수 있다.The fifth doping concentration S5 may be disposed between the active layer 126 and the second conductivity type semiconductor layer 127. The fifth doping concentration S5 may be formed in the process of suppressing the first dopant for doping of the second dopant. The fourth doping concentration (S3) and the fifth doping concentration (S5) may be smaller than the first to third doping concentrations (S1, S4, and S6).

도 5를 참조하면, 제2 도펀트(예: Mg)의 도핑 농도는 표면(E0)에서 가장 높고, 표면에서 멀어질수록 점차 감소할 수 있다. 반도체 구조물(120)의 표면(E0)에서 제2 도펀트(예: Mg)의 도핑 농도(M1)는 제1 도펀트(예: Si)의 도핑 농도(S6)보다 더 높은 것을 확인할 수 있다. 이는 반도체 구조물(120)의 표면에서 제2 도펀트를 도핑하지 않았음에도 불구하고 메모리 효과에 의해 제2 도펀트의 도핑 농도가 높아지기 때문일 수 있다.Referring to FIG. 5, the doping concentration of the second dopant (eg, Mg) is highest at the surface E0 and may gradually decrease as the distance from the surface increases. It can be seen that the doping concentration (M1) of the second dopant (eg, Mg) on the surface (E0) of the semiconductor structure 120 is higher than the doping concentration (S6) of the first dopant (eg, Si). This may be because the doping concentration of the second dopant increases due to the memory effect even though the surface of the semiconductor structure 120 is not doped with the second dopant.

제2 도펀트는 표면에서 가까워질수록 도핑 농도가 증가하나, 일정 구간에서는 표면에 가까워질수록 도핑 농도가 감소하는 구간(M2과 M3 사이 구간)을 포함할 수 있다. 이러한 역전 구간에 의하면 제2 도펀트의 농도가 줄어들어 저항이 높아지므로 정공의 분산 효율을 개선할 수 있다.The second dopant has a doping concentration that increases as it gets closer to the surface, but may include a certain section (a section between M2 and M3) in which the doping concentration decreases as it gets closer to the surface. According to this reversal section, the concentration of the second dopant is reduced and the resistance is increased, thereby improving the hole dispersion efficiency.

제2 도펀트는 제2 도전형 반도체층(127)의 모든 영역 및 활성층(126)의 일부 영역에 존재할 수 있으나 반드시 이에 한정하지 않는다. 제2 도펀트는 제2 도전형 반도체층(127) 내에만 배치할 수 있으나, 활성층(126)까지 확산될 수 있다. 따라서, 활성층(126)으로 주입되는 제2 도펀트의 주입 효율이 개선될 수 있다. 하지만 제2 도펀트가 제1 도전형 반도체층(124)까지 확산될 경우 반도체 소자의 누설 전류 및/또는 제1 및 제2 캐리어의 비발광 재결합이 발생하여 반도체 소자의 신뢰성 및/또는 발광효율이 저하될 수 있다.The second dopant may be present in all areas of the second conductive semiconductor layer 127 and some areas of the active layer 126, but is not necessarily limited thereto. The second dopant can be placed only within the second conductive semiconductor layer 127, but can diffuse into the active layer 126. Accordingly, the injection efficiency of the second dopant injected into the active layer 126 can be improved. However, when the second dopant diffuses to the first conductivity type semiconductor layer 124, leakage current of the semiconductor device and/or non-luminous recombination of the first and second carriers occur, reducing the reliability and/or luminous efficiency of the semiconductor device. It can be.

도 9은 제1 실시예에 따른 반도체 소자의 개념도이고, 도 10는 도 9의 A부분 확대도이고, 도 11은 도 9의 B부분 확대도이다.FIG. 9 is a conceptual diagram of a semiconductor device according to the first embodiment, FIG. 10 is an enlarged view of portion A of FIG. 9, and FIG. 11 is an enlarged view of portion B of FIG. 9.

도 9 및 도 10를 참조하면, 실시 예에 따른 반도체 소자(10)는 도전성 기판(170), 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 및 활성층(126)을 포함하는 발광 구조물(120), 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 전극(142), 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2 전극(146)을 포함할 수 있다.9 and 10, the semiconductor device 10 according to the embodiment includes a conductive substrate 170, a first conductivity type semiconductor layer 124, a second conductivity type semiconductor layer 127, and an active layer 126. A light emitting structure 120 including, a first electrode 142 electrically connected to the first conductive semiconductor layer 124, and a second electrode 146 electrically connected to the second conductive semiconductor layer 127. may include.

발광 구조물(120)은 제2 도전형 반도체층(127) 및 활성층(126)을 관통하고 제1 도전형 반도체층(124)의 일부 영역까지 배치되는 제2 리세스(128) 및 복수 개의 제1 리세스(129)를 포함할 수 있다.The light emitting structure 120 includes a second recess 128 that penetrates the second conductive semiconductor layer 127 and the active layer 126 and is disposed up to a partial area of the first conductive semiconductor layer 124 and a plurality of first It may include a recess (129).

제2 리세스(128)는 발광 구조물(120)의 측면을 따라 연속적으로 연장될 수 있다. 제2 리세스(128)는 발광 구조물(120)의 외측면을 따라 연장되어 폐루프를 이루는 단일의 리세스일 수 있으나 반드시 이에 한정되는 것은 아니고 복수 개의 리세스로 분할될 수도 있다.The second recess 128 may extend continuously along the side of the light emitting structure 120. The second recess 128 may be a single recess that extends along the outer surface of the light emitting structure 120 to form a closed loop, but is not necessarily limited thereto and may be divided into a plurality of recesses.

제2 리세스(128)에 의해 활성층(126)은 제2 리세스(128)의 외측에 배치되는 비활성 영역(OA1) 및 제2 리세스(128)의 내측에 배치되는 활성 영역(IA1)으로 분리될 수 있다.By the second recess 128, the active layer 126 is divided into an inactive area OA1 disposed outside the second recess 128 and an active area IA1 disposed inside the second recess 128. can be separated.

복수 개의 제1 리세스(129)는 제2 리세스(128)의 내측에 배치될 수 있다. 제1 리세스(129)는 내부에 제1 전극(142)이 배치되어 제1 도전형 반도체층(124)에 전류를 주입하는 통로 역할을 수행할 수 있다.A plurality of first recesses 129 may be disposed inside the second recess 128. The first recess 129 may have a first electrode 142 disposed therein and may serve as a path for injecting current into the first conductive semiconductor layer 124.

비활성 영역(OA1)은 전자와 정공 결합이 일어나지 않는 비발광 영역이며, 활성 영역(IA1)은 전류가 분산되어 발광하는 영역일 수 있다. The inactive area OA1 may be a non-emission area where electrons and holes do not combine, and the active area IA1 may be an area where current is distributed and emit light.

제2 리세스(128)의 내측에서 배치되는 활성 영역(IA1)의 면적은 제2 리세스(128)의 외측에 배치되는 비활성 영역(OA1)의 면적보다 넓을 수 있다.The area of the active area IA1 disposed inside the second recess 128 may be larger than the area of the inactive area OA1 disposed outside the second recess 128 .

발광 구조물(120)의 최대 면적과 복수 개의 제1 리세스(129) 최대의 면적의 비는 The ratio of the maximum area of the light emitting structure 120 and the maximum area of the plurality of first recesses 129 is

발광 구조물(120)의 최대 면적과 제2 리세스(128) 최대의 면적의 비는 1:0.01 내지 1:0.03일 수 있다. 발광 구조물(120)의 최대 면적과 제2 리세스(128) 최대 면적의 비가 1:0.01보다 작은 경우, 오염 물질로부터 활성층(126)의 산화를 방지하기 어려울 수 있다. 또한, 발광 구조물(120)의 최대 면적과 제2 리세스(128) 최대 면적의 비가 1:0.03보다 큰 경우, 광 효율이 저하될 수 있다.The ratio of the maximum area of the light emitting structure 120 and the maximum area of the second recess 128 may be 1:0.01 to 1:0.03. If the ratio between the maximum area of the light emitting structure 120 and the maximum area of the second recess 128 is less than 1:0.01, it may be difficult to prevent oxidation of the active layer 126 from contaminants. Additionally, if the ratio between the maximum area of the light emitting structure 120 and the maximum area of the second recess 128 is greater than 1:0.03, light efficiency may be reduced.

발광 구조물(120)의 측면, 상면을 감싸는 패시베이션층(180)은 반도체 소자의 동작에 의한 발열, 외부의 고온, 고습, 및 발광 구조물(120)과의 열팽창 계수 차이 등에 의해 발광 구조물(120)과 박리가 발생할 수 있다. 또는 패시베이션층(180)에 크랙 등이 발생할 수 있다. The passivation layer 180 surrounding the side and top surfaces of the light emitting structure 120 is connected to the light emitting structure 120 due to heat generation due to the operation of the semiconductor device, external high temperature and high humidity, and a difference in thermal expansion coefficient between the light emitting structure 120 and the like. Delamination may occur. Alternatively, cracks, etc. may occur in the passivation layer 180.

패시베이션층(180)에 박리, 크랙 등이 발생할 경우, 외부에서 발광 구조물(120)로 침투하는 외부의 수분이나 오염 물질 등에 의해 발광 구조물(120)이 산화될 수 있다. When peeling, cracks, etc. occur in the passivation layer 180, the light emitting structure 120 may be oxidized by external moisture or contaminants penetrating into the light emitting structure 120 from the outside.

자외선 발광소자의 경우 활성층(126)의 Al 조성이 상대적으로 높으므로 산화에 더욱 취약할 수 있다. 따라서, 발광 구조물(120)의 측벽이 크랙 등에 의해 노출된 경우 활성층(126)은 급격히 산화되어 광 출력이 저하될 수 있다.In the case of ultraviolet light-emitting devices, the Al composition of the active layer 126 is relatively high, so it may be more vulnerable to oxidation. Accordingly, when the sidewall of the light emitting structure 120 is exposed due to a crack or the like, the active layer 126 may be rapidly oxidized and the light output may decrease.

실시예에 따르면 제2 리세스(128)는 비활성 영역(OA1)과 활성 영역(IA1) 사이에 배치되어 배리어(barrier) 역할을 수행할 수 있다. 또한, 제2 리세스(128)에 의해 비활성 영역(OA1)과 활성 영역(IA1) 사이의 이격 거리가 증가할 수 있다. 따라서, 활성층(126)의 비활성 영역(OA1)이 산화되더라도 활성층(126)의 활성 영역(IA1)은 제2 리세스(128)에 의해 산화가 방지될 수 있다.According to an embodiment, the second recess 128 may be disposed between the inactive area OA1 and the active area IA1 to serve as a barrier. Additionally, the separation distance between the inactive area OA1 and the active area IA1 may be increased by the second recess 128 . Accordingly, even if the inactive area OA1 of the active layer 126 is oxidized, the active area IA1 of the active layer 126 can be prevented from being oxidized by the second recess 128 .

도 10를 참조하면, 제1 절연층(131)은 발광 구조물(120)의 하부에 배치되어, 제1 전극(142)을 활성층(126) 및 제2 도전형 반도체층(127)과 전기적으로 절연시킬 수 있다. Referring to FIG. 10, the first insulating layer 131 is disposed below the light emitting structure 120 to electrically insulate the first electrode 142 from the active layer 126 and the second conductive semiconductor layer 127. You can do it.

제1 절연층(131)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제1 절연층(131)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1 절연층(131)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1 절연층(131)은 다양한 반사 구조를 포함할 수 있다.The first insulating layer 131 may be formed by selecting at least one from the group consisting of SiO 2 , SixOy, Si 3 N 4 , SixNy, SiOxNy, Al 2 O 3 , TiO 2 , AlN, etc., but is not limited thereto. . The first insulating layer 131 may be formed as a single layer or multiple layers. For example, the first insulating layer 131 may be a distributed Bragg reflector (DBR) with a multilayer structure including Si oxide or Ti compound. However, the first insulating layer 131 is not necessarily limited to this and may include various reflective structures.

제1 절연층(131)은 제2 리세스(128)의 내부에 배치되는 제2 절연부(131b) 및 제1 리세스(129)의 내부에 배치되는 제1 절연부(131a)를 포함할 수 있다. 제2 절연부(131b)와 제1 절연부(131a)는 제2 도전형 반도체층(127)의 하부면에서 서로 연결될 수 있다.The first insulating layer 131 may include a second insulating portion 131b disposed inside the second recess 128 and a first insulating portion 131a disposed inside the first recess 129. You can. The second insulating part 131b and the first insulating part 131a may be connected to each other at the lower surface of the second conductive semiconductor layer 127.

제1 절연부(131a)는 제1 리세스(129)의 내부에 배치되고, 관통홀(TH1)이 형성될 수 있다. 제1 전극(142)은 제1 절연부(131a)의 관통홀(TH1) 내에 배치되어 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다.The first insulating portion 131a may be disposed inside the first recess 129, and a through hole TH1 may be formed. The first electrode 142 may be disposed in the through hole TH1 of the first insulating portion 131a and electrically connected to the first conductive semiconductor layer 124.

제2 절연부(131b)는 제2 리세스(128)의 내부에 전체적으로 배치되어 제1 도전층(165) 및 제2 도전층(150)과 제1 도전형 반도체층(124)을 전기적으로 절연시킬 수 있다. 따라서 제2 리세스(128)의 외측에 배치되는 활성층(126)에는 전류가 거의 분산되지 않을 수 있다. 또한, 제2 리세스(128)의 내부에 제2 절연부(131b)가 배치되므로 활성층(126)의 측면이 산화되는 것을 더욱 효과적으로 방지할 수 있다.The second insulating portion 131b is disposed entirely inside the second recess 128 to electrically insulate the first conductive layer 165, the second conductive layer 150, and the first conductive semiconductor layer 124. You can do it. Accordingly, little current may be distributed in the active layer 126 disposed outside the second recess 128. Additionally, since the second insulating portion 131b is disposed inside the second recess 128, oxidation of the side surfaces of the active layer 126 can be more effectively prevented.

제1 리세스(129)의 높이(h1)는 제2 리세스(128)의 높이(h1)와 동일할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 리세스(129)의 높이(h1)는 제2 리세스(128)의 높이(h1)와 상이할 수도 있다. 예시적으로, 제1 리세스(129)의 높이(h1)는 제2 리세스(128)의 높이(h1)보다 높을 수 있다. 예시적으로 제1 리세스(129)는 제1 도전형 반도체층(124) 중에서 제1 전극(142)과 접촉 저항이 낮은 영역까지 형성되어야 하는 반면, 제2 리세스(128)는 활성층(126)을 분리시킬 수 있는 높이이면 충분할 수도 있다. 이와 반대로 제2 리세스(128)의 높이(h1)는 제1 리세스(129)의 높이(h1) 보다 높을 수도 있다. 이 경우 발광 구조물(120)의 측면에서 수분 침투 경로가 길어져 신뢰성이 개선될 수도 있다.The height h1 of the first recess 129 may be the same as the height h1 of the second recess 128. However, it is not necessarily limited to this, and the height h1 of the first recess 129 may be different from the height h1 of the second recess 128. In exemplary embodiments, the height h1 of the first recess 129 may be higher than the height h1 of the second recess 128 . For example, the first recess 129 should be formed in an area of the first conductive semiconductor layer 124 with low contact resistance with the first electrode 142, while the second recess 128 should be formed in the active layer 126. ), any height that can separate them may be sufficient. Conversely, the height h1 of the second recess 128 may be higher than the height h1 of the first recess 129. In this case, the moisture penetration path on the side of the light emitting structure 120 may be longer, thereby improving reliability.

제1 리세스(129)의 경사각도(θ1)는 제2 리세스(128)의 경사각도(θ2)와 동일할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 제2 리세스(128)와 제1 리세스(129)의 경사 각도는 상이할 수도 있다. 예시적으로 제2 리세스(128)의 경사 각도는 제1 리세스(129)의 경사 각도보다 클 수 있다. 이 경우 제2 리세스(128)의 폭을 줄여 활성 영역(IA1)의 면적을 증가시킬 수 있다. 또는 제2 리세스(128)의 경사 각도는 제1 리세스(129)의 경사 각도보다 작을 수 있다. 이 경우 활성층(126)의 활성 영역(IA1)과 비활성 영역(OA1)의 이격 거리를 증가시켜 신뢰성을 개선할 수 있다.The inclination angle θ 1 of the first recess 129 may be the same as the inclination angle θ 2 of the second recess 128 . However, it is not necessarily limited to this, and the inclination angles of the second recess 128 and the first recess 129 may be different. For example, the inclination angle of the second recess 128 may be greater than the inclination angle of the first recess 129 . In this case, the width of the second recess 128 may be reduced to increase the area of the active area IA1. Alternatively, the inclination angle of the second recess 128 may be smaller than the inclination angle of the first recess 129 . In this case, reliability can be improved by increasing the separation distance between the active area (IA1) and the inactive area (OA1) of the active layer 126.

제1 전극(142)은 제1 리세스(129)의 내부에 배치되어 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 또한, 제2 전극(146)의 제2 도전형 반도체층(127)의 하부면에 배치되어 전기적으로 연결될 수 있다.The first electrode 142 may be disposed inside the first recess 129 and electrically connected to the first conductive semiconductor layer 124. Additionally, the second electrode 146 may be disposed on the lower surface of the second conductive semiconductor layer 127 and electrically connected to it.

제1 전극(142)과 제2 전극(146)은 오믹전극일 수 있다. 제1 전극(142)과 제2 전극(146)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 전극(142)은 복수의 금속층(예: Cr/Al/Ni)을 갖고, 제2 전극(146)은 ITO일 수 있다.The first electrode 142 and the second electrode 146 may be ohmic electrodes. The first electrode 142 and the second electrode 146 are made of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), and indium gallium zinc oxide (IGZO). ), IGTO (indium gallium tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IZON (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, or Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, It may be formed including at least one of Ru, Mg, Zn, Pt, Au, and Hf, but is not limited to these materials. By way of example, the first electrode 142 may have a plurality of metal layers (eg, Cr/Al/Ni), and the second electrode 146 may be ITO.

복수 개의 제1 전극(142)이 제1 도전형 반도체층(124)에 접촉하는 면적과 제2 전극(146)이 제2 도전형 반도체층(127)에 접촉하는 면적의 비(제1전극의 면적: 제2전극의 면적)는 1:3 내지 1:9일 수 있다.The ratio of the area where the plurality of first electrodes 142 are in contact with the first conductive semiconductor layer 124 and the area where the second electrode 146 is in contact with the second conductive semiconductor layer 127 (of the first electrode Area: area of the second electrode) may be 1:3 to 1:9.

면적비가 1:9보다 커지는 경우에는 제1전극의 면적이 상대적으로 작아져 전류 분산 특성이 악화될 수 있다. 또한, 면적비가 1:3보다 작아지는 경우 상대적으로 제2전극의 면적이 작아져 전류 분산 특성이 악화될 수 있다.If the area ratio is greater than 1:9, the area of the first electrode becomes relatively small and the current dispersion characteristics may deteriorate. Additionally, when the area ratio is less than 1:3, the area of the second electrode becomes relatively small, which may deteriorate the current dispersion characteristics.

제1 도전층(165)은 제1 리세스(129) 및 제2 절연층(132)을 관통하여 복수 개의 제1 전극(142)과 전기적으로 연결되는 복수 개의 돌출 전극(165a)을 포함할 수 있다. 따라서, 제1 도전층(165)과 복수 개의 제1 전극(142)은 제1 채널 전극으로 정의할 수 있다.The first conductive layer 165 may include a plurality of protruding electrodes 165a that penetrate the first recess 129 and the second insulating layer 132 and are electrically connected to the plurality of first electrodes 142. there is. Accordingly, the first conductive layer 165 and the plurality of first electrodes 142 can be defined as first channel electrodes.

제1 도전층(165)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로 제1 도전층(165)은 Ti, Ni, Al 등의 금속을 포함할 수 있다. 예시적으로 제1 도전층(165)이 알루미늄을 포함하는 경우 활성층(126)에서 출사된 자외선 광을 상부로 반사시킬 수 있다.The first conductive layer 165 may be made of a material with excellent reflectivity. Exemplarily, the first conductive layer 165 may include metal such as Ti, Ni, or Al. For example, when the first conductive layer 165 includes aluminum, ultraviolet light emitted from the active layer 126 may be reflected upward.

제2 도전층(150)은 제2 전극(146) 및 본딩패드(166)와 전기적으로 연결될 수 있다. 따라서, 본딩패드(166)와, 제2 도전층(150), 및 제2 전극(146)은 하나의 전기적 채널을 형성할 수 있다. 따라서, 제2 전극(146)과 제2 도전층(150)을 제2 채널 전극으로 정의할 수도 있다. The second conductive layer 150 may be electrically connected to the second electrode 146 and the bonding pad 166. Accordingly, the bonding pad 166, the second conductive layer 150, and the second electrode 146 may form one electrical channel. Accordingly, the second electrode 146 and the second conductive layer 150 may be defined as a second channel electrode.

제2 도전층(150)은 제2 전극(146)의 하부, 제1 절연층(131)의 하부, 제2 리세스(128)의 하부, 발광 구조물(120)의 하부, 및 본딩패드(166)의 하부에 배치될 수 있다. 또한, 제2 도전층(150)은 제2 전극(146)과 제1 절연층(131) 사이의 이격 공간(D1)으로 연장되어 제1 도전형 반도체층(124)과 쇼트키 접합될 수 있다. 따라서, 전류 분산 효율이 개선될 수 있다.The second conductive layer 150 is located below the second electrode 146, the bottom of the first insulating layer 131, the bottom of the second recess 128, the bottom of the light emitting structure 120, and the bonding pad 166. ) can be placed at the bottom of the. Additionally, the second conductive layer 150 may extend into the space D1 between the second electrode 146 and the first insulating layer 131 and be Schottky bonded to the first conductive semiconductor layer 124. . Accordingly, current dispersion efficiency can be improved.

제2 도전층(150)은 제1 절연층(131)과 접착력이 좋은 물질로 이루어지며, Cr, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.The second conductive layer 150 is made of a material with good adhesion to the first insulating layer 131, and is made of at least one material selected from the group consisting of materials such as Cr, Ti, Ni, and Au, and alloys thereof. It can be made of a single layer or multiple layers.

제2 도전층(150)은 제1 절연층(131)과 제2 절연층(132) 사이에 배치될 수 있다. 이에 따라, 제2 도전층(150)은 외부 습기 또는 오염 물질의 침투로부터 제1 절연층(131) 및 제2 절연층(132)에 의해 보호될 수 있다. 또한, 제2 도전층(150)은 반도체 소자의 내부에 배치되며, 반도체 소자의 최외측에서 노출되지 않도록 끝단이 제1 절연층(131) 및 제2 절연층(132)에 의해 감싸질 수 있다.The second conductive layer 150 may be disposed between the first insulating layer 131 and the second insulating layer 132. Accordingly, the second conductive layer 150 can be protected from penetration of external moisture or contaminants by the first insulating layer 131 and the second insulating layer 132. In addition, the second conductive layer 150 is disposed inside the semiconductor device, and its ends may be wrapped by the first and second insulating layers 131 and 132 so as not to be exposed on the outermost side of the semiconductor device. .

제2 도전층(150)은 제1 도전영역(150-1), 제2 도전영역(150-2), 및 단차부(150-3)을 포함할 수 있다. 제1 도전영역(150-1)은 제2 리세스(128)을 기준으로 내측에 배치되고, 제2 도전영역(150-2)은 제2 리세스(128)를 기준으로 외측에 배치될 수 있다. 즉, 제1 도전영역(150-1)은 활성 영역(IA1)에 배치되고, 제2 도전영역(150-2)은 비활성 영역(OA1)에 배치될 수 있다.The second conductive layer 150 may include a first conductive region 150-1, a second conductive region 150-2, and a step portion 150-3. The first conductive area 150-1 may be disposed on the inside based on the second recess 128, and the second conductive area 150-2 may be placed on the outside based on the second recess 128. there is. That is, the first conductive area 150-1 may be placed in the active area IA1, and the second conductive area 150-2 may be placed in the inactive area OA1.

단차부(150-3)는 제2 리세스(128)의 내부에 배치되어 발광 구조물(120)의 수직 방향으로 제2 리세스(128) 및 제2 절연부(131b)와 중첩될 수 있다. 단차부(150-3)는 제2 리세스(128)의 내부 형상과 대응되는 형상을 가질 수 있다. 예시적으로 단차부(150-3)는 서로 마주보는 경사부를 포함할 수 있다. 따라서, 단차부(150-3)는 제2 리세스(128) 내부 경사면을 따라 복수 회 절곡될 수 있다.The step portion 150-3 may be disposed inside the second recess 128 and overlap the second recess 128 and the second insulating portion 131b in the vertical direction of the light emitting structure 120. The step portion 150-3 may have a shape corresponding to the inner shape of the second recess 128. Exemplarily, the step portion 150-3 may include inclined portions facing each other. Accordingly, the step portion 150-3 may be bent multiple times along the inner inclined surface of the second recess 128.

실시 예에 따르면, 제2 도전층(150)은 단차부(150-3)에 의해 절곡되므로 상대적으로 면적이 증가하여 방열 성능이 개선될 수 있다. 또한, 접착력이 증가하여 제2 도전층(150)이 발광 구조물(120)에서 박리되는 문제를 개선할 수 있다.According to an embodiment, the second conductive layer 150 is bent by the step portion 150-3, so the area is relatively increased, and heat dissipation performance can be improved. In addition, the adhesive strength increases, thereby improving the problem of the second conductive layer 150 being peeled off from the light emitting structure 120.

제2 절연층(132)은 제1 도전층(165)과 제2 도전층(150)을 전기적으로 절연시킬 수 있다. 제1 절연층(131)과 제2 절연층(132)은 서로 동일한 물질로 이루어질 수 있고, 서로 다른 물질로 이루어질 수 있다. The second insulating layer 132 may electrically insulate the first conductive layer 165 and the second conductive layer 150. The first insulating layer 131 and the second insulating layer 132 may be made of the same material or may be made of different materials.

제2 절연층(132)은 제2 리세스(128)와 제1 리세스(129)에 각각 배치될 수 있다. 따라서, 제2 리세스(128)와 제1 리세스(129)의 내부에는 제1 절연층(131)과 제2 절연층(132)이 모두 배치될 수 있다. 따라서, 제1 절연층(131) 또는 제2 절연층(132) 중 어느 하나에 결함이 발생한 경우에도 나머지 절연층이 외부의 습기 및/또는 기타 오염 물질의 침투를 방지할 수 있다. The second insulating layer 132 may be disposed in the second recess 128 and the first recess 129, respectively. Accordingly, both the first insulating layer 131 and the second insulating layer 132 may be disposed inside the second recess 128 and the first recess 129. Therefore, even if a defect occurs in either the first insulating layer 131 or the second insulating layer 132, the remaining insulating layer can prevent external moisture and/or other contaminants from penetrating.

예시적으로, 제1 절연층(131)과 제2 절연층(132)이 하나의 층으로 구성된 경우, 크랙과 같은 결함이 두께 방향으로 쉽게 전파될 수 있다. 따라서, 외부로 노출된 결함을 통해 외부의 습기나 오염 물질이 발광 구조물(120)로 침투할 수 있다.For example, when the first insulating layer 131 and the second insulating layer 132 are composed of one layer, defects such as cracks may easily propagate in the thickness direction. Accordingly, external moisture or contaminants may penetrate into the light emitting structure 120 through defects exposed to the outside.

그러나, 실시 예에 따르면, 제1 절연층(131) 상에 별도의 제2 절연층(132)이 배치되므로 제1 절연층(131)에 형성된 결함이 제2 절연층(132)으로 전파되기 어려울 수 있다. 즉, 제1 절연층(131)과 제2 절연층(132) 사이의 계면이 결함의 전파를 차폐하는 역할을 수행할 수 있다.However, according to the embodiment, since a separate second insulating layer 132 is disposed on the first insulating layer 131, it is difficult for defects formed in the first insulating layer 131 to propagate to the second insulating layer 132. You can. That is, the interface between the first insulating layer 131 and the second insulating layer 132 may serve to shield the propagation of defects.

접합층(160)은 발광 구조물(120)의 하부면과 제1 리세스(129)의 형상을 따라 배치될 수 있다. 접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.The bonding layer 160 may be disposed along the shape of the lower surface of the light emitting structure 120 and the first recess 129. The bonding layer 160 may include a conductive material. Exemplarily, the bonding layer 160 may include a material selected from the group consisting of gold, tin, indium, aluminum, silicon, silver, nickel, and copper, or an alloy thereof.

도전성 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 도전성 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 도전성 기판(170)을 통해 제1 전극(142)은 외부에서 전류를 공급받을 수 있다.The conductive substrate 170 may include a metal or semiconductor material. The conductive substrate 170 may be a metal with excellent electrical conductivity and/or thermal conductivity. In this case, the heat generated during the operation of the semiconductor device can be quickly released to the outside. Additionally, the first electrode 142 can receive current from the outside through the conductive substrate 170.

도전성 기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.The conductive substrate 170 may include a material selected from the group consisting of silicon, molybdenum, silicon, tungsten, copper, and aluminum, or an alloy thereof.

발광 구조물(120)의 상면과 측면에는 패시베이션층(180)이 배치될 수 있다. 패시베이션층(180)의 두께는 200㎚ 이상 내지 500㎚ 이하일 수 있다. 200㎚이상일 경우, 소자를 외부의 수분이나 이물질로부터 보호하여 소자의 전기적, 광학적 신뢰성을 개선할 수 있고, 500㎚ 이하일 경우 반도체 소자에 인가되는 스트레스를 줄일 수 있고, 상기 반도체 소자의 광학적, 전기적 신뢰성이 저하되거나 반도체 소자의 공정 시간이 길어짐에 따라 반도체 소자의 단가가 높아지는 문제점을 개선할 수 있다.A passivation layer 180 may be disposed on the top and side surfaces of the light emitting structure 120. The thickness of the passivation layer 180 may be 200 nm or more and 500 nm or less. If it is 200 nm or more, the electrical and optical reliability of the device can be improved by protecting the device from external moisture or foreign substances. If it is less than 500 nm, the stress applied to the semiconductor device can be reduced, and the optical and electrical reliability of the semiconductor device can be improved. As this decreases or the process time for the semiconductor device increases, the problem that the unit cost of the semiconductor device increases can be improved.

발광 구조물(120)의 상면에는 요철이 형성될 수 있다. 이러한 요철은 발광 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300㎚ 내지 800㎚ 정도의 높이를 갖고, 평균 500㎚ 내지 600㎚ 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.Irregularities may be formed on the upper surface of the light emitting structure 120. These irregularities can improve the extraction efficiency of light emitted from the light emitting structure 120. The average height of the unevenness may vary depending on the wavelength of ultraviolet rays. In the case of UV-C, it has a height of about 300 nm to 800 nm, and light extraction efficiency can be improved when it has an average height of about 500 nm to 600 nm.

도 11을 참조하면, 제2 리세스(128)에서 최하면(132a)으로부터 제1 도전층(165)의 최대 높이(h3)는 0.4㎛ 내지 0.6㎛일 수 있다. 또한, 제2 리세스(128)에서 수직 방향(Z 방향)으로 최하면(132a)으로부터 제2 절연층(132)의 최대 높이(h5)는 1.7㎛ 내지 2.1㎛일 수 있다. 또한, 제2 리세스(128)에서 수직 방향으로 최하면(132a)으로부터 제1 절연층(131)의 최대 높이(h6)는 2.4㎛ 내지 2.6㎛일 수 있다. 또한, 제2 리세스(128)의 상면은 수평방향 최소 폭(W5)은 2㎛ 내지 8㎛일 수 있다.Referring to FIG. 11, the maximum height (h3) of the first conductive layer 165 from the lowermost surface 132a in the second recess 128 may be 0.4 μm to 0.6 μm. Additionally, the maximum height (h5) of the second insulating layer 132 from the lowermost surface 132a in the vertical direction (Z direction) in the second recess 128 may be 1.7 μm to 2.1 μm. Additionally, the maximum height (h6) of the first insulating layer 131 from the lowermost surface 132a in the vertical direction in the second recess 128 may be 2.4 μm to 2.6 μm. Additionally, the minimum horizontal width W5 of the upper surface of the second recess 128 may be 2 μm to 8 μm.

제2 리세스(128) 내에는 제1 절연층(131), 제2 도전층(150), 제2 절연층(132) 및 제1 도전층(165)이 배치될 수 있다. 따라서, 외부에서 수분이 침투하여 비활성 영역(OA1)이 산화된 경우에도 활성 영역(IA1)이 산화되는 것을 차단할 수 있다.A first insulating layer 131, a second conductive layer 150, a second insulating layer 132, and a first conductive layer 165 may be disposed in the second recess 128. Therefore, even when the inactive area (OA1) is oxidized due to moisture infiltrating from the outside, the active area (IA1) can be prevented from being oxidized.

그러나, 반드시 이에 한정하는 것은 아니고 제2 리세스(128)의 일부 영역 내에는 제2 도전층(150)이 배치되지 않을 수도 있다. 이 경우 제1 절연층(131)과 제2 절연층(132)이 하나의 절연층 역할을 수행할 수도 있다.However, it is not necessarily limited to this, and the second conductive layer 150 may not be disposed in some areas of the second recess 128. In this case, the first insulating layer 131 and the second insulating layer 132 may function as one insulating layer.

예시적으로 본딩패드(166)와 마주보는 제2 리세스에는 제2 도전층(150)이 배치될 수 있다. 제2 도전층(150)이 발광 구조물(120)의 외측으로 연장되어 본딩패드(166)와 전기적으로 연결되어야 하기 때문이다. 그러나, 본딩패드와 마주보지 않는 제2 리세스(128)에는 제2 도전층(150)이 형성되지 않을 수도 있다. 이러한 구조에 의하면 제2 도전층(150)이 제2 리세스(128)의 일부 영역에 배치되지 않으므로, 비활성 영역이 산화되고 제1절연층이 파손된 경우에도 제2 도전층(150)의 산화를 방지할 수 있다.For example, the second conductive layer 150 may be disposed in the second recess facing the bonding pad 166. This is because the second conductive layer 150 must extend to the outside of the light emitting structure 120 and be electrically connected to the bonding pad 166. However, the second conductive layer 150 may not be formed in the second recess 128 that does not face the bonding pad. According to this structure, the second conductive layer 150 is not disposed in some areas of the second recess 128, so even when the inactive area is oxidized and the first insulating layer is damaged, the second conductive layer 150 is not oxidized. can be prevented.

제2 리세스(128)는 발광 구조물(120)의 외측면과 최대 이격 거리가 3㎛ 내지 5㎛일 수 있다. 이는 반도체 소자나 발광 구조물(120)의 크기에 따라 변형될 수 있다.The second recess 128 may have a maximum separation distance from the outer surface of the light emitting structure 120 of 3 μm to 5 μm. This may vary depending on the size of the semiconductor device or light emitting structure 120.

도 12는 본 발명의 제1 실시 예에 따른 반도체 소자의 평면도이고, 도 13는 도 12의 C 부분 확대도이다.FIG. 12 is a plan view of a semiconductor device according to the first embodiment of the present invention, and FIG. 13 is an enlarged view of portion C of FIG. 12.

도 12 및 도 13를 참고하면, 제2 리세스(128)는 발광 구조물(120)의 외측면을 따라 배치되어 평면상으로 폐루프(closed-loop)를 이룰 수 있다. 따라서, 발광 구조물(120)의 활성층은 제2 리세스(128)에 의해 비활성 영역(OA1)과 활성 영역(IA1)으로 구획될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제2 리세스(128)는 발광 구조물(120)의 가장자리를 따라 복수 개가 이격 배치될 수도 있다.Referring to FIGS. 12 and 13 , the second recess 128 may be disposed along the outer surface of the light emitting structure 120 to form a closed-loop in a plan view. Accordingly, the active layer of the light emitting structure 120 may be divided into an inactive area OA1 and an active area IA1 by the second recess 128 . However, it is not necessarily limited to this, and a plurality of second recesses 128 may be spaced apart from each other along the edge of the light emitting structure 120.

비활성 영역(OA1)은 제2 리세스(128)의 외측 영역일 수 있고, 활성 영역(IA1)은 제2 리세스(128)의 내측 영역일 수 있다. The inactive area OA1 may be an outer area of the second recess 128 , and the active area IA1 may be an inner area of the second recess 128 .

활성 영역(IA1)은 제1 도전형 반도체층(124) 및 제2 도전형 반도체층(127)을 통해 전자와 정공이 주입되어 자외선 파장대에서 최대 강도를 갖는 광을 생성할 수 있다.The active area IA1 may generate light with maximum intensity in the ultraviolet wavelength range by injecting electrons and holes through the first conductivity type semiconductor layer 124 and the second conductivity type semiconductor layer 127.

비활성 영역(OA1)은 전자와 정공 결합이 일어나지 않는 영역일 수 있다. 비활성 영역(OA1)은 활성 영역 또는 외부에서 조사되는 빛을 흡수하여 여기된 전자가 재결합을 통해 발광할 수 있다. 그러나 비활성 영역(OA1)의 발광 강도는 활성영역의 발광강도에 비해 매우 약할 수 있다. 또는 비활성 영역(OA1)은 전혀 발광하지 않을 수도 있다. 따라서, 비활성 영역(OA1)의 발광 강도는 활성 영역(IA1)의 발광 강도보다 낮을 수 있다.The inactive area (OA1) may be an area where electron and hole bonding does not occur. The inactive area (OA1) absorbs light irradiated from the active area or the outside, and the excited electrons may emit light through recombination. However, the light emission intensity of the inactive area OA1 may be very weak compared to the light emission intensity of the active area. Alternatively, the inactive area OA1 may not emit light at all. Accordingly, the light emission intensity of the inactive area OA1 may be lower than that of the active area IA1.

발광 구조물(120)은 외부에서 발광 구조물(120)로 침투하는 외부의 수분이나 오염 물질 등에 의해 산화될 수 있다. 자외선 발광소자의 활성층은 Al의 조성이 높으므로 산화에 더 취약할 수 있다. 제2 리세스(128)는 비활성 영역(OA1)이 산화된 경우 활성 영역(IA1)으로 산화가 전파되는 것을 차단할 수 있다. The light emitting structure 120 may be oxidized by external moisture or contaminants penetrating into the light emitting structure 120 from the outside. The active layer of an ultraviolet light-emitting device has a high Al composition, so it may be more vulnerable to oxidation. The second recess 128 may block oxidation from propagating to the active area IA1 when the inactive area OA1 is oxidized.

발광 구조물(120)은 자외선 광을 생성하는 경우, 높은 밴드갭 에너지를 갖기 때문에 발광 구조물(120)의 전류 분산 특성이 떨어질 수 있고, 유효 발광 영역(P2)이 적을 수 있다. 따라서, 실질적인 전류 분산은 활성 영역(IA1) 내에서 이루어질 수 있다. 따라서, 반도체 소자는 제2 리세스(128)를 가지더라도 충분한 광 출력을 유지할 수 있다. When the light-emitting structure 120 generates ultraviolet light, the current dispersion characteristics of the light-emitting structure 120 may be reduced because it has a high bandgap energy, and the effective light-emitting area P2 may be small. Accordingly, substantial current distribution can be achieved within the active area IA1. Accordingly, the semiconductor device can maintain sufficient light output even though it has the second recess 128.

제2 도전층(150)은 활성 영역(IA1)에 전체적으로 배치될 수 있다. 또한, 제2 도전층(150)은 제2 리세스(128) 및 비활성 영역(OA1)에 전체적으로 배치될 수도 있고, 본딩패드(166)와 마주보는 영역(R1)의 제2 리세스(128) 및 비활성 영역(OA1)에만 배치될 수도 있다.The second conductive layer 150 may be entirely disposed in the active area IA1. Additionally, the second conductive layer 150 may be disposed entirely in the second recess 128 and the inactive area OA1, and may be disposed entirely in the second recess 128 in the area R1 facing the bonding pad 166. And may be placed only in the inactive area (OA1).

뿐만 아니라, 제2 리세스(128)는 활성층(126)에서 수분 등에 의해 산화가 이루어지는 영역을 비활성 영역(OA1)으로 제한하여, 유효 발광 영역(P2)이 위치한 활성 영역(IA1)을 보호함으로써 광 출력을 유지할 수 있다.In addition, the second recess 128 limits the area in the active layer 126 where oxidation occurs due to moisture, etc. to the inactive area OA1, thereby protecting the active area IA1 where the effective light emitting area P2 is located, thereby reducing the amount of light. Output can be maintained.

유효 발광 영역(P2)은 전류 밀도가 가장 높은 제1 전극(142)에서의 전류 밀도를 기준으로 전류 밀도가 40%이하인 경계지점까지의 영역으로 정의할 수 있다. 또한, 제1 전극(142)의 직경의 2배 내지 5배인 영역으로 정의할 수도 있다. 예를 들어, 내측 리세스(129a)의 중심으로부터 5㎛ 내지 40㎛ 떨어진 거리를 경계지점으로 정의할 수 있다. 그러나, 유효 발광 영역(P2)은 주입 전류의 레벨, Al의 조성에 따라 가변적일 수 있다.The effective light emitting area (P2) can be defined as an area up to a boundary point where the current density is 40% or less based on the current density at the first electrode 142 with the highest current density. Additionally, it may be defined as an area that is 2 to 5 times the diameter of the first electrode 142. For example, a distance of 5 μm to 40 μm from the center of the inner recess 129a may be defined as a boundary point. However, the effective light emitting area P2 may vary depending on the level of injection current and the composition of Al.

유효 발광 영역(P2)의 외측인 저전류밀도영역(P3)은 전류밀도가 낮아서 발광에 거의 기여하지 못할 수 있다. 따라서, 자외선 반도체 소자는 전류밀도가 낮은 저전류밀도영역(P3)에 제1 전극(142)을 더 많이 배치하여 광 출력을 향상시킬 수 있다.The low current density area (P3) outside the effective light emitting area (P2) may hardly contribute to light emission due to its low current density. Accordingly, the ultraviolet semiconductor device can improve light output by disposing more first electrodes 142 in the low current density region P3 where the current density is low.

도 15는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이다.15 is a conceptual diagram of a semiconductor device package according to an embodiment of the present invention.

도 15를 참고하면, 반도체 소자 패키지는 홈(3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(1), 및 몸체(2)에 배치되어 반도체 소자(1)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(1)는 전술한 구성을 모두 포함할 수 있다.Referring to FIG. 15, the semiconductor device package includes a body 2 in which a groove 3 is formed, a semiconductor device 1 disposed in the body 2, and a semiconductor device 1 disposed in the body 2 and electrically connected to the semiconductor device 1. It may include a pair of lead frames 5a and 5b that are connected. The semiconductor device 1 may include all of the above-described configurations.

몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d, 2e)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d, 2e)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다.The body 2 may include a material or coating layer that reflects ultraviolet light. The body 2 can be formed by stacking a plurality of layers 2a, 2b, 2c, 2d, and 2e. The plurality of layers 2a, 2b, 2c, 2d, and 2e may be made of the same material or may include different materials.

홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.The groove 3 becomes wider as it moves away from the semiconductor device, and a step 3a may be formed on the inclined surface.

도 16을 참조하면, 반도체 소자(10)는 제1 리드프레임(5a)상에 배치되고, 제2 리드프레임(5b)과 와이어에 의해 연결될 수 있다. 이때, 제1 리드프레임(5a)과 제2 리드프레임(5b)은 반도체 소자(10)의 측면을 둘러싸도록 배치될 수 있다.Referring to FIG. 16, the semiconductor device 10 may be placed on the first lead frame 5a and connected to the second lead frame 5b by a wire. At this time, the first lead frame 5a and the second lead frame 5b may be arranged to surround the side surface of the semiconductor device 10.

투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.The light-transmitting layer 4 may cover the groove 3. The light transmitting layer 4 may be made of glass, but is not necessarily limited thereto. The light transmitting layer 4 is not particularly limited as long as it is made of a material that can effectively transmit ultraviolet light. The interior of the groove 3 may be empty space.

반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.Semiconductor devices can be applied to various types of light source devices. For example, the light source device may include a sterilizing device, a curing device, a lighting device, a display device, and a vehicle lamp. In other words, the semiconductor device can be applied to various electronic devices that are placed in a case and provide light.

살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.The sterilizing device is equipped with a semiconductor device according to the embodiment and can sterilize a desired area. The sterilizing device may be applied to household appliances such as water purifiers, air conditioners, and refrigerators, but is not necessarily limited thereto. In other words, the sterilization device can be applied to a variety of products that require sterilization (e.g., medical devices).

예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.Exemplarily, a water purifier may be equipped with a sterilizing device according to an embodiment to sterilize circulating water. The sterilizing device may be placed at a nozzle or outlet through which water circulates and irradiate ultraviolet rays. At this time, the sterilizing device may include a waterproof structure.

경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.The curing device is equipped with a semiconductor device according to the embodiment and can cure various types of liquids. Liquid can be a concept that includes all various substances that harden when irradiated with ultraviolet rays. For example, the curing device can cure various types of resin. Alternatively, the curing device may be applied to harden beauty products such as nail polish.

조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다. The lighting device may include a light source module including a substrate and the semiconductor device of the embodiment, a heat dissipation unit that dissipates heat from the light source module, and a power supply unit that processes or converts an electrical signal provided from the outside and provides the light source module to the light source module. Additionally, the lighting device may include a lamp, head lamp, or street lamp.

표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.The display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter. The bottom cover, reflector, light emitting module, light guide plate, and optical sheet may constitute a backlight unit.

반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.The reflector is disposed on the bottom cover, and the light emitting module can emit light. The light guide plate is disposed in front of the reflector and guides the light emitted from the light emitting module to the front, and the optical sheet includes a prism sheet, etc. and may be disposed in front of the light guide plate. A display panel may be disposed in front of the optical sheet, an image signal output circuit may supply an image signal to the display panel, and a color filter may be disposed in front of the display panel.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above description focuses on the examples, this is only an example and does not limit the present invention, and those skilled in the art will be able to You will see that various variations and applications are possible. For example, each component specifically shown in the examples can be modified and implemented. And these variations and differences in application should be construed as being included in the scope of the present invention as defined in the appended claims.

Claims (20)

Al을 포함하는 제1 도전형 반도체층;
Al을 포함하는 제2 도전형 반도체층; 및
상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되고, Al 을 포함하는 활성층; 을 포함하고,
1차 이온이 상기 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층에 충돌 시, 상기 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층 각각에서 Al 이온이 방출되고,
Al 이온 강도가 가장 작은 제1 지점,
상기 제1 지점에서 제1 방향으로 이격되어 배치되고, Al 이온 강도의 피크가 가장 큰 제2 지점,
상기 제2 지점에서 상기 제1 방향으로 이격된 영역에서 Al 이온 강도가 가장 작은 제3 지점,
상기 제2 지점과 상기 제3 지점 사이에서 가장 강한 Al 이온 강도의 피크를 갖는 제4 지점,
상기 제3 지점에서 상기 제1 방향으로 이격된 영역에서 Al 이온 강도가 가장 큰 제5 지점,
상기 제3 지점과 상기 제5 지점 사이에 배치되고, 상기 제3 지점의 Al 이온 강도보다 크고, 상기 제5 지점의 Al 이온 강도보다 작은 제6 지점을 포함하고,
상기 제1 방향은 상기 제2 도전형 반도체층에서 상기 활성층을 향하는 방향이고,
상기 제2 지점과 상기 제3 지점의 Al 이온 강도의 차이는 상기 제1 지점과 상기 제3 지점의 Al 이온 강도의 차이보다 크고,
상기 제2 도전형 반도체층은 상기 제1 지점과 상기 제2 지점 사이에 배치된 제1 영역을 포함하고,
상기 활성층은 상기 제2 지점과 상기 제4 지점 사이에 배치된 제2 영역을 포함하고,
상기 제1 도전형 반도체층은 상기 제4 지점과 상기 제5 지점 사이에 배치된 제3 영역을 포함하고,
상기 제3 영역은 제3-1 영역과 제3-2 영역을 포함하고,
상기 제3-1 영역은 상기 제3 지점의 Al 이온 강도와 동일한 Al 이온 강도를 갖는 적어도 일 지점을 갖고,
상기 제3-2 영역은 상기 제6 지점의 Al 이온 강도와 동일한 Al 이온 강도를 갖는 적어도 일 지점을 갖고,
상기 제3-1 영역의 제1 방향의 폭과 상기 제3-2 영역의 제1 방향의 폭의 비는 1:2 내지 1:4 인 반도체 소자.
A first conductive semiconductor layer containing Al;
a second conductive semiconductor layer containing Al; and
an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer and containing Al; Including,
When primary ions collide with the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer, Al ions are released from each of the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer,
The first point where the Al ion intensity is lowest,
A second point disposed to be spaced apart from the first point in the first direction and having the highest peak of Al ion intensity,
A third point having the lowest Al ion intensity in a region spaced apart from the second point in the first direction,
A fourth point having the strongest Al ion intensity peak between the second point and the third point,
A fifth point where Al ion intensity is the greatest in a region spaced apart from the third point in the first direction,
It is disposed between the third point and the fifth point, and includes a sixth point that is greater than the Al ion strength of the third point and smaller than the Al ion strength of the fifth point,
The first direction is a direction from the second conductive semiconductor layer to the active layer,
The difference between the Al ion strengths of the second point and the third point is greater than the difference between the Al ion strengths of the first point and the third point,
The second conductive semiconductor layer includes a first region disposed between the first point and the second point,
The active layer includes a second region disposed between the second point and the fourth point,
The first conductive semiconductor layer includes a third region disposed between the fourth point and the fifth point,
The third area includes a 3-1 area and a 3-2 area,
The 3-1 region has at least one point having an Al ion strength equal to the Al ion strength of the third point,
The 3-2 region has at least one point having the same Al ion strength as the Al ion strength of the 6th point,
A ratio of the width of the 3-1 region in the first direction to the width of the 3-2 region in the first direction is 1:2 to 1:4.
제1항에 있어서,
상기 Al 이온 강도는 상기 제1 방향을 따라 증가하는 영역과 감소하는 영역 사이에 위치하는 복수 개의 피크를 갖고,
상기 복수 개의 피크는 Al 이온의 극대점(Local maximum point)인 반도체 소자.
According to paragraph 1,
The Al ion intensity has a plurality of peaks located between an increasing region and a decreasing region along the first direction,
A semiconductor device wherein the plurality of peaks are local maximum points of Al ions.
제2항에 있어서,
상기 제1 지점 내지 제6 지점은 TOF-SIMS에 의해 측정된 Al 이온 강도의 스펙트럼에서 나타나는 지점이고,
상기 제1 방향은 1차 이온 강도의 조사 방향인 반도체 소자.
According to paragraph 2,
The first to sixth points are points that appear in the spectrum of Al ion intensity measured by TOF-SIMS,
The first direction is a semiconductor device in which the primary ion intensity is irradiated.
제3항에 있어서,
상기 1차 이온은 O2+, Cs+, Bi+ 를 포함하고,
상기 TOF-SIMS의 측정 조건은 20 내지 30 keV 의 가속 전압, 및 0.1 pA 내지 5.0pA의 조사 전류를 포함하는 반도체 소자.
According to paragraph 3,
The primary ions include O 2+ , Cs + , Bi + ,
The TOF-SIMS measurement conditions include an acceleration voltage of 20 to 30 keV and an irradiation current of 0.1 pA to 5.0 pA for a semiconductor device.
제4항에 있어서,
상기 제3-1 영역의 Al 이온 강도는 상기 제3 지점의 Al 이온 강도의 98% 내지 102%인 반도체 소자.
According to paragraph 4,
A semiconductor device wherein the Al ion intensity of the 3-1 region is 98% to 102% of the Al ion intensity of the third point.
제1항에 있어서,
상기 제5 지점의 Al 이온 강도와 동일한 Al 이온 강도를 갖는 광추출영역을 포함하고,
상기 광추출영역은 표면에 요철을 갖는 반도체 소자.
According to paragraph 1,
It includes a light extraction area having an Al ion intensity equal to the Al ion intensity of the fifth point,
The light extraction area is a semiconductor device having irregularities on the surface.
제1항 또는 제6항에 있어서,
상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극, 및
상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고,
상기 제1 전극은 상기 제3 지점과 전기적으로 연결되고,
상기 제2 전극은 상기 제1 지점과 전기적으로 연결되는 반도체 소자.
According to claim 1 or 6,
A first electrode electrically connected to the first conductive semiconductor layer, and
It includes a second electrode electrically connected to the second conductive semiconductor layer,
The first electrode is electrically connected to the third point,
The second electrode is a semiconductor device electrically connected to the first point.
제1항 또는 제6항에 있어서,
상기 제5 지점의 Al 이온 강도와 상기 제2 지점의 Al 이온 강도는 동일한 반도체 소자.
According to claim 1 or 6,
A semiconductor device wherein the Al ion strength at the fifth point and the Al ion strength at the second point are the same.
제1항 또는 제6항에 있어서,
상기 제5 지점의 Al 이온 강도와 상기 제2 지점의 Al 이온 강도는 서로 다른 반도체 소자.
According to claim 1 or 6,
A semiconductor device wherein the Al ion strength at the fifth point and the Al ion strength at the second point are different from each other.
제9항에 있어서,
상기 제5 지점의 Al 이온 강도는 상기 제2 지점의 Al 이온 강도보다 큰 반도체 소자.
According to clause 9,
A semiconductor device wherein the Al ion strength at the fifth point is greater than the Al ion strength at the second point.
제9항에 있어서,
상기 제5 지점의 Al 이온 강도는 상기 제2 지점의 Al 이온 강도보다 작은 반도체 소자.
According to clause 9,
A semiconductor device wherein the Al ion strength at the fifth point is smaller than the Al ion strength at the second point.
제4항에 있어서,
상기 제2 영역은 복수의 피크 및 상기 복수의 피크 사이에 각각 배치된 복수의 밸리를 포함하고,
상기 복수의 밸리에서 방출되는 광의 파장 중 세기가 가장 큰 광의 파장은 100nm 내지 320nm인 반도체 소자.
According to paragraph 4,
The second region includes a plurality of peaks and a plurality of valleys respectively disposed between the plurality of peaks,
A semiconductor device in which the wavelength of light with the highest intensity among the wavelengths of light emitted from the plurality of valleys is 100 nm to 320 nm.
제4항에 있어서,
상기 제1 영역은 Mg을 포함하고, 상기 제3 영역은 Si을 포함하는 반도체 소자.
According to paragraph 4,
The first region includes Mg, and the third region includes Si.
제7항에 있어서,
상기 제2 도전형 반도체층, 상기 활성층, 및 상기 제1 도전형 반도체층의 일부 영역까지 관통하는 복수의 리세스를 포함하고,
상기 복수의 리세스는 상기 제1 영역, 제2 영역 및 제3-1 영역까지 배치되고,
상기 제1 전극은 상기 복수의 리세스 내에 배치되는 반도체 소자.
In clause 7,
A plurality of recesses penetrating through a portion of the second conductivity type semiconductor layer, the active layer, and the first conductivity type semiconductor layer,
The plurality of recesses are disposed in the first area, the second area, and the 3-1 area,
The first electrode is a semiconductor device disposed within the plurality of recesses.
제14항에 있어서,
상기 제2 도전형 반도체층의 하부면의 면적과 상기 복수의 리세스의 면적의 비는 1:0.1 내지 1:0.3인 반도체 소자.
According to clause 14,
The ratio of the area of the lower surface of the second conductive semiconductor layer and the area of the plurality of recesses is 1:0.1 to 1:0.3.
제15항에 있어서,
상기 제2 전극은 상기 제2 도전형 반도체층과 접촉하고,
상기 제2 전극의 상면의 면적과 상기 제2 도전형 반도체층의 하부면의 면적의 비는 1:2 내지 1:3인 반도체 소자.
According to clause 15,
The second electrode is in contact with the second conductive semiconductor layer,
A semiconductor device wherein the ratio of the area of the upper surface of the second electrode to the area of the lower surface of the second conductive semiconductor layer is 1:2 to 1:3.
제16항에 있어서,
상기 제1 전극의 상면의 면적과 상기 제2 전극의 상면의 면적의 비는 1:3 내지 1:9 인 반도체 소자.
According to clause 16,
A semiconductor device wherein the ratio of the area of the top surface of the first electrode to the area of the top surface of the second electrode is 1:3 to 1:9.
제17항에 있어서,
전도성 기판; 및
상기 제1 내지 제3 영역과 이격되어 상기 전도성 기판 상에 배치되는 본딩패드를 포함하고,
상기 제1 내지 제3 영역은 상기 전도성 기판 상에 배치되고,
상기 본딩패드는 상기 제2 전극과 전기적으로 연결되고,
상기 전도성 기판은 상기 제1 전극과 전기적으로 연결되는 반도체 소자.
According to clause 17,
conductive substrate; and
and a bonding pad disposed on the conductive substrate and spaced apart from the first to third regions,
The first to third regions are disposed on the conductive substrate,
The bonding pad is electrically connected to the second electrode,
The conductive substrate is a semiconductor device electrically connected to the first electrode.
제18항에 있어서,
상기 복수의 리세스는 상기 제1 전극이 배치되는 복수의 제1 리세스, 상기 복수의 제1 리세스를 둘러싸는 제2 리세스를 포함하고,
상기 제2 리세스의 상면을 구성하는 제1 도전형 반도체층 전면은 절연층이 접촉되는 반도체 소자.
According to clause 18,
The plurality of recesses include a plurality of first recesses in which the first electrode is disposed, and a second recess surrounding the plurality of first recesses,
A semiconductor device in which an insulating layer is in contact with the front surface of the first conductive semiconductor layer constituting the upper surface of the second recess.
제19항에 있어서,
상기 활성층은 상기 제2 리세스에 의해 활성 영역과 비활성 영역으로 분리되고, 상기 비활성 영역은 상기 제2 전극 및 상기 제1 전극과 전기적으로 절연되는 반도체 소자.
According to clause 19,
The semiconductor device wherein the active layer is separated into an active area and a non-active area by the second recess, and the non-active area is electrically insulated from the second electrode and the first electrode.
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