KR20210030718A - Semiconductor device - Google Patents

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KR20210030718A KR1020190112213A KR20190112213A KR20210030718A KR 20210030718 A KR20210030718 A KR 20210030718A KR 1020190112213 A KR1020190112213 A KR 1020190112213A KR 20190112213 A KR20190112213 A KR 20190112213A KR 20210030718 A KR20210030718 A KR 20210030718A
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김태준
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Abstract

An embodiment of the present invention provides a semiconductor device with improved crystallinity. The semiconductor device comprises: a substrate area; and a semiconductor structure disposed on the substrate area and including a first conductivity type semiconductor area including aluminum, an active area including aluminum, and a second conductivity type semiconductor area including aluminum.

Description

반도체 소자{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

실시예는 반도체 소자에 관한 것이다.The embodiment relates to a semiconductor device.

GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.A semiconductor device including a compound such as GaN or AlGaN has many advantages, such as having a wide and easy-to-adjust band gap energy, and thus can be variously used as a light emitting device, a light receiving device, and various diodes.

특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. In particular, light emitting devices such as light emitting diodes and laser diodes using a group 3-5 or group 2-6 compound semiconductor material of semiconductors are red, green, and red by the development of thin film growth technology and device materials. Various colors such as blue and ultraviolet light can be implemented, and efficient white light can be realized by using fluorescent materials or by combining colors. Low power consumption, semi-permanent life, and fast response speed compared to conventional light sources such as fluorescent lamps and incandescent lamps. , Has the advantages of safety and environmental friendliness.

뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when photo-receiving devices such as photodetectors and solar cells are also manufactured using compound semiconductor materials of groups 3-5 or 2-6 of semiconductors, the development of device materials generates photocurrent by absorbing light in various wavelength ranges. By doing so, light in various wavelength ranges from gamma rays to radio wavelength ranges can be used. In addition, it has the advantages of fast response speed, safety, environmental friendliness, and easy adjustment of device materials, so it can be easily used for power control or ultra-high frequency circuits or communication modules.

따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Therefore, the semiconductor device can replace the transmission module of the optical communication means, the light emitting diode backlight that replaces the Cold Cathode Fluorescence Lamp (CCFL) that constitutes the backlight of the LCD (Liquid Crystal Display) display device, and the fluorescent lamp or incandescent light bulb. Applications are expanding to white light emitting diode lighting devices, automobile headlights, traffic lights, and sensors that detect gas or fire. In addition, the application of the semiconductor device can be extended to high-frequency application circuits, other power control devices, and communication modules.

특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.In particular, a light emitting device that emits light in the ultraviolet wavelength range can be used for curing, medical, and sterilization by performing a curing or sterilizing action.

최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 플립칩으로 구현하기 어려운 문제가 있으며, 결정성이 저하되는 문제가 있다.Although research on ultraviolet light emitting devices is active in recent years, there is a problem that it is difficult to implement the ultraviolet light emitting device as a flip chip, and crystallinity is deteriorated.

실시예는 결정성이 개선된 반도체 소자를 제공한다.The embodiment provides a semiconductor device with improved crystallinity.

또한, 플립칩 자외선 반도체 소자를 제공한다.In addition, it provides a flip-chip ultraviolet semiconductor device.

또한, 오믹 특성이 개선된 반도체 소자를 제공한다.In addition, a semiconductor device with improved ohmic characteristics is provided.

또한, 광 추출 효율이 우수한 반도체 소자를 제공한다.In addition, it provides a semiconductor device having excellent light extraction efficiency.

실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.The problems to be solved in the examples are not limited thereto, and the objectives and effects that can be grasped from the solutions or embodiments of the problems described below are also included.

본 발명의 실시예에 따른 반도체 소자는 기판 영역; 및 상기 기판 영역 상에 배치되고, 알루미늄을 포함하는 제1 도전형 반도체 영역, 알루미늄을 포함하는 활성 영역, 및 알루미늄을 포함하는 제2 도전형 반도체 영역을 포함하는 반도체 구조물;을 포함하고, 상기 반도체 구조물은 1차 이온 충돌시 알루미늄 2차 이온, 갈륨 2차 이온, 탄소 2차 이온, 제1 도펀트 2차 이온 및 제2 도펀트 2차 이온을 포함하는 2차 이온을 방출하고, 상기 알루미늄 2차 이온의 강도는, 상기 반도체 구조물에서 이온 강도가 가장 큰 제1 지점; 상기 제1 지점과 이격된 영역 내에서 가장 큰 제2 지점; 상기 제2 지점과 상기 제1 지점 사이에 위치한 영역에서 이온 강도가 가장 큰 제3 지점; 상기 제1 지점과 상기 제3 지점 사이에 위치한 영역에서 상기 제3 지점과 동일한 이온 강도를 갖는 제4 지점; 및 상기 제1 지점에서 상기 제2 지점을 향한 방향인 제1 방향으로 제4 지점에서 이격된 영역에서 이온 강도가 가장 낮은 제5 지점;으로 이루어지고, 상기 갈륨 2차 이온의 강도는, 상기 제4 지점에서 상기 제2 지점에서 상기 제1 지점을 향한 방향인 제2 방향으로 이격된 영역에서 이온 강도가 가장 높은 제6 지점;으로 이루어지고, 상기 제1 도전형 반도체 영역은 상기 제1 방향으로 상기 제4 지점과 상기 제3 지점 사이의 제1 영역을 포함하고, 상기 제2 도전형 반도체 영역은 상기 제1 방향으로 상기 제2 지점과 상기 제5 지점 사이의 제2 영역을 포함하고, 상기 활성 영역은 상기 제2 지점과 상기 제3 지점 사이의 제3 영역을 포함하고, 상기 기판 영역은 상기 제6 지점에서 상기 제4 지점 사이의 알루미늄 돌기 영역을 포함하고, 상기 탄소 2차 이온의 농도는, 상기 제2 방향으로 상기 제5 지점에서 이격된 영역에서 농도가 가장 높은 제1 농도 지점으로 이루어지고, 상기 제1 농도 지점은 상기 알루미늄 돌기 영역에 위치할 수 있다.A semiconductor device according to an embodiment of the present invention includes a substrate region; And a semiconductor structure disposed on the substrate region and including a first conductivity type semiconductor region including aluminum, an active region including aluminum, and a second conductivity type semiconductor region including aluminum. The structure emits secondary ions including aluminum secondary ions, gallium secondary ions, carbon secondary ions, first dopant secondary ions, and second dopant secondary ions upon primary ion collision, and the aluminum secondary ions The intensity of the first point in the semiconductor structure is the largest ionic strength; A second largest point in an area spaced apart from the first point; A third point having the greatest ionic strength in a region located between the second point and the first point; A fourth point having the same ionic strength as the third point in a region located between the first point and the third point; And a fifth point having the lowest ionic strength in a region spaced apart from a fourth point in a first direction, which is a direction from the first point toward the second point, wherein the strength of the gallium secondary ion is Consisting of a sixth point having the highest ionic strength in a region spaced from the fourth point in a second direction, which is a direction from the second point to the first point; and the first conductivity type semiconductor region is in the first direction. A first region between the fourth point and the third point, the second conductivity type semiconductor region including a second region between the second point and the fifth point in the first direction, the The active region includes a third region between the second point and the third point, and the substrate region includes an aluminum protrusion region between the sixth point and the fourth point, and the concentration of the carbon secondary ions Is, a first concentration point having a highest concentration in a region spaced apart from the fifth point in the second direction, and the first concentration point may be located in the aluminum protrusion region.

상기 갈륨 2차 이온의 강도는 상기 제6 지점에서 상기 제1 방향으로 이온 강도가 가장 높은 제7 지점;을 포함하고, 상기 제1 농도 지점, 상기 제1 지점 및 상기 제4 지점은 상기 제7 지점에서 상기 제2 방향으로 이격된 영역에 위치할 수 있다.The intensity of the gallium secondary ion includes a seventh point having the highest ionic strength in the first direction from the sixth point, wherein the first concentration point, the first point, and the fourth point are the seventh It may be located in an area spaced apart from the point in the second direction.

상기 알루미늄 2차 이온의 강도는, 상기 제1 지점과 상기 제2 지점 사이에 위치한 영역에서 이온 강도가 가장 낮은 제8 지점; 및 상기 제3 지점과 상기 제4 지점 사이에 위치한 영역 에서 이온 강도가 가장 큰 제9 지점;을 더 이루어지고 상기 제2 지점은 상기 제3 지점, 상기 제4 지점 및 상기 제9 지점보다 높고, 상기 제3 지점은 상기 제8 지점보다 높고, 상기 제8 지점은 상기 제5 지점보다 높을 수 있다.The intensity of the aluminum secondary ions may include an eighth point having the lowest ionic strength in a region located between the first point and the second point; And a ninth point having the greatest ionic strength in a region located between the third point and the fourth point, wherein the second point is higher than the third point, the fourth point, and the ninth point, The third point may be higher than the eighth point, and the eighth point may be higher than the fifth point.

상기 제1 지점은 상기 제4 지점과 상기 제6 지점 사이에 위치할 수 있다.The first point may be located between the fourth point and the sixth point.

상기 활성 영역에서 방출된 알루미늄 2차 이온 강도는 복수 개의 피크 및 복수 개의 밸리를 포함하고, 상기 복수 개의 피크는 이온강도가 상기 제1 지점 및 상기 제2 지점보다 낮을 수 있다.The secondary ionic strength of aluminum emitted from the active region includes a plurality of peaks and a plurality of valleys, and the ionic strength of the plurality of peaks may be lower than the first point and the second point.

상기 2차 이온은 제1 도펀트의 2차 이온을 더 포함하고, 상기 제1 도펀트는 실리콘을 포함하고, 상기 제1 도펀트의 2차 이온의 도핑 농도는, 상기 제1 도전형 반도체 영역에서 방출되고 농도가 가장 높은 제1 도핑 농도; 상기 제1 도전형 반도체 영역에서 방출되고 상기 제1 도핑 농도보다 낮은 제2 도핑 농도; 상기 제1 도핑 농도에서 상기 제1 방향으로 이격된 영역에서 농도가 가장 높은 제3 도핑 농도; 상기 제3 도핑 농도와 상기 제1 도핑 농도 사이의 영역에서 농도가 가장 낮은 제4 도핑 농도; 상기 제4 도핑 농도와 상기 제1 방향으로 이격된 영역에서 농도가 가장 낮은 제5 도핑 농도; 및 상기 제4 도핑 농도와 상기 제5 도핑 농도 사이의 영역에서 농도가 가장 높은 제6 도핑 농도;으로 이루어질 수 있다.The secondary ions further include secondary ions of the first dopant, the first dopant includes silicon, and the doping concentration of the secondary ions of the first dopant is emitted from the first conductivity type semiconductor region. The first doping concentration having the highest concentration; A second doping concentration emitted from the first conductivity type semiconductor region and lower than the first doping concentration; A third doping concentration having the highest concentration in a region spaced apart from the first doping concentration in the first direction; A fourth doping concentration having the lowest concentration in a region between the third doping concentration and the first doping concentration; A fifth doping concentration having the lowest concentration in a region spaced apart from the fourth doping concentration in the first direction; And a sixth doping concentration having the highest concentration in a region between the fourth doping concentration and the fifth doping concentration.

상기 제2 도핑 농도는 상기 제1 도핑 농도, 상기 제3 도핑 농도 및 상기 제6 도핑 농도보다 낮을 수 있다.The second doping concentration may be lower than the first doping concentration, the third doping concentration, and the sixth doping concentration.

상기 제4 도핑 농도는 상기 활성 영역에서 방출되고, 상기 제6 도핑 농도는 상기 제2 도전형 반도체 영역에서 방출될 수 있다.The fourth doping concentration may be emitted from the active region, and the sixth doping concentration may be emitted from the second conductivity type semiconductor region.

상기 활성 영역은, 우물 영역; 및 장벽 영역을 포함하고, 상기 제3 지점은 상기 제2 방향으로 최외측에 위치한 장벽 영역으로부터 방출될 수 있다.The active area may include a well area; And a barrier region, and the third point may be emitted from the barrier region located at the outermost side in the second direction.

상기 제1 지점과 상기 제5 지점의 비는 1:0.3 내지 1:0.45일 수 있다.A ratio of the first point and the fifth point may be 1:0.3 to 1:0.45.

상기 제2 지점과 상기 제5 지점의 비는 1:0.42 내지 1:0.85일 수 있다.A ratio of the second point and the fifth point may be 1:0.42 to 1:0.85.

상기 제2 지점과 상기 제1 지점의 비는 1:1.1 내지 1:1.9일 수 있다.A ratio of the second point and the first point may be in the range of 1:1.1 to 1:1.9.

상기 1차 이온은 O2+, Cs+ 및 Bi+ 중 어느 하나를 포함할 수 있다.The primary ion may include any one of O2+, Cs+, and Bi+.

상기 반도체 구조물은 알루미늄을 포함하는 기판 영역을 더 포함하고, 상기 기판 영역은 상기 제1 지점과 상기 제4 지점 사이의 영역을 포함할 수 있다.The semiconductor structure may further include a substrate region including aluminum, and the substrate region may include a region between the first point and the fourth point.

상기 제1 농도 지점은 상기 제3 지점과 상기 제1 지점 사이에 위치할 수 있다.The first concentration point may be located between the third point and the first point.

실시예에 따르면, 결정성이 개선된 반도체 소자를 구현할 수 있다.According to the embodiment, a semiconductor device with improved crystallinity may be implemented.

또한, 오믹 특성이 개선되어 동작 전압을 낮출 수 있다.In addition, the ohmic characteristics are improved to lower the operating voltage.

또한, 광 추출 효율이 우수한 반도체 소자를 제작할 수 있다.In addition, a semiconductor device having excellent light extraction efficiency can be manufactured.

또한, 크랙 발생을 방지하는 반도체 소자를 제작할 수 있다.In addition, it is possible to manufacture a semiconductor device that prevents the occurrence of cracks.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various and beneficial advantages and effects of the present invention are not limited to the above description, and will be more easily understood in the course of describing specific embodiments of the present invention.

도 1은 본 발명의 실시예에 따른 반도체 소자의 구조도이고,
도 2는 본 발명의 실시예에 따른 반도체 소자의 알루미늄 조성을 보여주는 그래프이고,
도 3은 본 발명의 실시예에 따른 반도체 구조물의 심스 데이터이고,
도 4는 알루미늄의 이온 강도 및 제1 도펀트의 도핑 농도를 보여주는 도면이고,
도 5는 알루미늄의 이온 강도를 보여주는 도면이고,
도 6은 도 5에서 A부분의 확대도이고,
도 7은 도 5에서 B부분의 확대도이고,
도 8는 알루미늄의 이온 농도, 제1 도펀트의 도핑 농도 및 제2 도펀트의 도핑 농도를 보여주는 도면이고,
도 9a 및 도 9b은 본 발명의 실시예에 따른 반도체 소자의 개념도이고,
도 10은 본 발명의 실시예에 따른 반도체 소자 패키지의 개념도이다.
1 is a structural diagram of a semiconductor device according to an embodiment of the present invention,
2 is a graph showing the aluminum composition of a semiconductor device according to an embodiment of the present invention,
3 is SIMS data of a semiconductor structure according to an embodiment of the present invention,
4 is a diagram showing the ionic strength of aluminum and the doping concentration of the first dopant,
5 is a view showing the ionic strength of aluminum,
6 is an enlarged view of part A in FIG. 5,
7 is an enlarged view of part B in FIG. 5,
8 is a diagram showing an ion concentration of aluminum, a doping concentration of a first dopant, and a doping concentration of a second dopant,
9A and 9B are conceptual diagrams of a semiconductor device according to an embodiment of the present invention,
10 is a conceptual diagram of a semiconductor device package according to an embodiment of the present invention.

본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시예로 한정되는 것은 아니다. These embodiments may be modified in different forms or may be combined with each other, and the scope of the present invention is not limited to each of the embodiments described below.

특정 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다. Even if a matter described in a specific embodiment is not described in another embodiment, it may be understood as a description related to another embodiment unless there is a description contradicting or contradicting the matter in another embodiment.

예를 들어, 특정 실시예에서 구성 A에 대한 특징을 설명하고 다른 실시예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.For example, if a feature for component A is described in a specific embodiment and a feature for component B is described in another embodiment, the description in which the embodiment in which the component A and the component B are combined is not explicitly described, but is contradictory or contradictory. Unless otherwise, it should be understood as belonging to the scope of the present invention.

실시예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment, in the case where one element is described as being formed "on or under" of another element, the above (top) or bottom (bottom) (on or under) includes both elements in direct contact with each other or in which one or more other elements are indirectly formed between the two elements. In addition, when expressed as "on or under", the meaning of not only an upward direction but also a downward direction based on one element may be included.

이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art may easily implement the present invention.

도 1은 본 발명의 실시예에 따른 반도체 소자의 구조도이고, 도 2는 본 발명의 실시예에 따른 반도체 소자의 알루미늄 조성을 보여주는 그래프이다.1 is a structural diagram of a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a graph showing an aluminum composition of a semiconductor device according to an embodiment of the present invention.

도 1 및 도 2를 참조하면, 실시예에 따른 반도체 소자는 버퍼층(121), 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 및 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치되는 활성층(126)을 포함하는 반도체 구조물(120)을 포함할 수 있다. 1 and 2, the semiconductor device according to the embodiment includes a buffer layer 121, a first conductivity type semiconductor layer 124, a second conductivity type semiconductor layer 127, and a first conductivity type semiconductor layer 124. ) And the second conductivity type semiconductor layer 127 may include a semiconductor structure 120 including an active layer 126.

또한, 추가적으로, 반도체 소자는 버퍼층(121) 하부에 배치되는 기판(110)을 더 포함할 수 있다.In addition, in addition, the semiconductor device may further include a substrate 110 disposed under the buffer layer 121.

먼저, 본 발명의 실시예에 따른 반도체 구조물(120)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 알루미늄 조성비에 의해 결정될 수 있다.First, the semiconductor structure 120 according to an embodiment of the present invention may output light in an ultraviolet wavelength band. For example, the semiconductor structure 120 may output light (UV-A) in the near ultraviolet wavelength band, may output light (UV-B) in the far ultraviolet wavelength band, and may output light in the deep ultraviolet wavelength band (UV-C). ) Can be printed. The wavelength range may be determined by the aluminum composition ratio of the semiconductor structure 120.

예시적으로, 근자외선 파장대의 광(UV-A)은 320nm 내지 420nm 범위에서 피크 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위에서 피크 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위에서 피크 파장을 가질 수 있다.Exemplarily, light in the near ultraviolet wavelength band (UV-A) may have a peak wavelength in the range of 320 nm to 420 nm, and light in the far ultraviolet wavelength band (UV-B) may have a peak wavelength in the range of 280 nm to 320 nm, Light in the deep ultraviolet wavelength band (UV-C) may have a peak wavelength in the range of 100 nm to 280 nm.

기판(110)은 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, 또는 Ge 중 적어도 하나로 형성될 수 있으며, 이러한 종류에 한정되지 않는다.The substrate 110 may be formed of, for example, at least one of sapphire (Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, or Ge, and is not limited to this type.

또한, 기판(110)은 레이저 리프트 오프(Laser Lift Off, LLO) 공정에 의해 제거될 수 있으나, 이에 한정되지 않으며, 광이 투과될 수 있다.Further, the substrate 110 may be removed by a laser lift off (LLO) process, but is not limited thereto, and light may be transmitted.

반도체 구조물(120)이 자외선 파장대의 광을 발광할 때, 반도체 구조물(120)의 각 반도체층은 알루미늄을 포함하는 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1) 물질을 포함할 수 있다. 여기서, Al의 조성은 In 원자량과 Ga 원자량 및 Al 원자량을 포함하는 전체 원자량과 Al 원자량의 비율로 나타낼 수 있다. 예를 들어, Al 조성이 40%인 경우 Ga의 조성은 60%일 수 있고, 이러한 조성비는 Al40Ga60N으로 표현할 수 있다. When the semiconductor structure 120 emits light in the ultraviolet wavelength band, each semiconductor layer of the semiconductor structure 120 includes aluminum Inx1Aly1Ga1-x1-y1N (0≤x1≤1, 0<y1≤1, 0≤x1) +y1≤1) may contain a material. Here, the composition of Al can be represented by the ratio of the total atomic weight including the atomic weight of In, the atomic weight of Ga, and the atomic weight of Al and the atomic weight of Al. For example, when the Al composition is 40%, the composition of Ga may be 60%, and this composition ratio can be expressed as Al 40 Ga 60 N.

또한 실시예의 설명에 있어서 조성이 낮거나 높다는 의미는 각 반도체층의 조성 %의 차이(% 포인트)로 이해될 수 있다. 예를 들면, 제1 반도체층의 알루미늄 조성이 30%이고 제2 반도체층의 알루미늄 조성이 60%인 경우, 제2 반도체층의 알루미늄 조성은 제1 반도체층의 알루미늄 조성보다 30%가 더 높다라고 표현할 수 있다.In addition, in the description of the embodiment, the meaning of the composition being low or high may be understood as a difference (% points) in the composition% of each semiconductor layer. For example, if the aluminum composition of the first semiconductor layer is 30% and the aluminum composition of the second semiconductor layer is 60%, the aluminum composition of the second semiconductor layer is 30% higher than the aluminum composition of the first semiconductor layer. I can express it.

구체적으로, 버퍼층(121)은 AlN을 포함할 수 있다. 이러한 구성에 의하여, 상부의 제1 도전형 반도체층과 격자 상수의 차이를 최소화하고 광 흡수를 방지하기 ŸYSpecifically, the buffer layer 121 may include AlN. By this configuration, the difference between the lattice constant and the first conductivity type semiconductor layer on the top is minimized and light absorption is prevented.

버퍼층(121)은 결정성을 향상시키거나 격자 부정합을 완화할 수 있다. 버퍼층(121)은 도펀트가 도핑되지 않을 수 있으나, 일부 영역에서는 의도적 또는 비의도적으로 도펀트가 도핑될 수도 있다.The buffer layer 121 may improve crystallinity or alleviate lattice mismatch. The buffer layer 121 may not be doped with a dopant, but a dopant may be intentionally or unintentionally doped in some regions.

버퍼층(121)은 반도체 소자에서 알루미늄 조성이 가장 높을 수 있다. 예시적으로 제1 버퍼층(121a)은 AlN일 수 있으나 반드시 이에 한정되는 것은 아니고 알루미늄 조성이 높은 AlGaN일 수도 있다. The buffer layer 121 may have the highest aluminum composition in a semiconductor device. For example, the first buffer layer 121a may be AlN, but is not limited thereto, and may be AlGaN having a high aluminum composition.

제1 도전형 반도체층(124)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(124)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(124)은 n형 반도체층일 수 있다. 본 명세서에서는 제1 도펀트는 Si으로 설명한다.The first conductivity type semiconductor layer 124 may be implemented as a compound semiconductor such as Group III-V or Group II-VI, and may be doped with a first dopant. The first conductivity type semiconductor layer 124 is a semiconductor material having a composition formula of Inx1Aly1Ga1-x1-y1N (0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1), for example, AlGaN, AlN, It can be selected from InAlGaN and the like. In addition, the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, and Te. When the first dopant is an n-type dopant, the first conductivity-type semiconductor layer 124 doped with the first dopant may be an n-type semiconductor layer. In this specification, the first dopant is described as Si.

제1 도전형 반도체층(124)은 제1 서브 반도체층(124a), 제2 서브 반도체층(124b) 및 제3 서브 반도체층(124c)을 포함할 수 있다.The first conductivity-type semiconductor layer 124 may include a first sub-semiconductor layer 124a, a second sub-semiconductor layer 124b, and a third sub-semiconductor layer 124c.

반도체 구조물(120)이 심자외선 파장대의 광(UV-C)을 방출하는 경우, 제1 서브 반도체층(124a)의 알루미늄 조성은 50% 내지 80%일 수 있다. When the semiconductor structure 120 emits light (UV-C) in the deep ultraviolet wavelength band, the aluminum composition of the first sub-semiconductor layer 124a may be 50% to 80%.

또한, 제1 서브 반도체층(124a)의 알루미늄 조성이 50% 이상일 때 활성층(126)에서 방출되는 심자외선 파장대의 광(UV-C)의 흡수율을 낮추어 광 추출 효율을 개선할 수 있고, 80% 이하일 때 활성층(126)으로의 전류 주입 특성 및 제1 서브 반도체층(124a) 내에서의 전류 확산 특성을 확보할 수 있다.In addition, when the aluminum composition of the first sub-semiconductor layer 124a is 50% or more, it is possible to improve light extraction efficiency by lowering the absorption rate of light (UV-C) in the deep ultraviolet wavelength band emitted from the active layer 126, and 80%. In the following cases, a current injection characteristic into the active layer 126 and a current diffusion characteristic in the first sub-semiconductor layer 124a can be secured.

또한, 제1 서브 반도체층(124a)은 버퍼층(121)에 가장 인접하게 배치될 수 있다.Also, the first sub-semiconductor layer 124a may be disposed closest to the buffer layer 121.

제2 서브 반도체층(124b)은 제1 서브 반도체층(124a) 상에 배위치하며, 알루미늄 조성이 제1 서브 반도체층(124a)의 알루미늄 조성보다 작을 수 있다. 이 경우 굴절률의 차이에 의해서 활성층(126)에서 반도체 구조물(120) 외부로 광이 추출되기 더 유리할 수 있어 반도체 구조물(120)의 광 추출 효율이 개선될 수 있다.The second sub-semiconductor layer 124b is disposed on the first sub-semiconductor layer 124a, and the aluminum composition may be smaller than that of the first sub-semiconductor layer 124a. In this case, it may be more advantageous to extract light from the active layer 126 to the outside of the semiconductor structure 120 due to a difference in refractive index, so that the light extraction efficiency of the semiconductor structure 120 may be improved.

실시예로, 제2 서브 반도체층(124b)의 알루미늄 조성은 40% 내지 70%일 수 있다. 제2 서브 반도체층(124b)의 알루미늄 조성이 40% 이상일 때 활성층(126)에서 방출되는 심자외선 파장대의 광(UV-C)의 흡수율을 낮추어 광 추출 효율을 개선할 수 있다. 또한, 제2 서브 반도체층(124b)의 알루미늄 조성이 70% 이하일 때 활성층(126)으로의 전류 주입 특성 및 제2 서브 반도체층(124b) 내에서의 전류 확산 특성을 확보할 수 있다. In an embodiment, the aluminum composition of the second sub-semiconductor layer 124b may be 40% to 70%. When the aluminum composition of the second sub-semiconductor layer 124b is 40% or more, the absorption rate of light (UV-C) in the deep ultraviolet wavelength band emitted from the active layer 126 may be lowered, thereby improving light extraction efficiency. In addition, when the aluminum composition of the second sub-semiconductor layer 124b is 70% or less, a current injection characteristic into the active layer 126 and a current diffusion characteristic in the second sub-semiconductor layer 124b can be secured.

제2 서브 반도체층(124b)의 두께는 제1 서브 반도체층(124a)의 두께보다 얇을 수 있다. 제1 서브 반도체층(124a)은 제2 서브 반도체층(124b)의 두께의 130%이상일 수 있다. 이러한 구성에 의하면 알루미늄 조성이 높은 제1 서브 반도체층(124a)의 두께를 충분히 확보한 후에 제2 서브 반도체층(124c)이 배치되므로 전체 반도체 구조물(120)의 결정성이 향상될 수 있다.The thickness of the second sub-semiconductor layer 124b may be thinner than that of the first sub-semiconductor layer 124a. The first sub-semiconductor layer 124a may be 130% or more of the thickness of the second sub-semiconductor layer 124b. According to this configuration, since the second sub-semiconductor layer 124c is disposed after sufficiently securing the thickness of the first sub-semiconductor layer 124a having a high aluminum composition, crystallinity of the entire semiconductor structure 120 may be improved.

제3 서브 반도체층(124c)은 제1 도전형 반도체층(124)에서 활성층(126) 방향으로 주입되는 제1 캐리어의 에너지를 저하시켜 활성층(126)에서 재결합하는 제1 및 제2 캐리어의 농도 또는 밀도의 균형을 맞출 수 있다. 따라서 발광 효율을 개선하여 반도체 소자의 광 출력 특성을 개선할 수 있다. 제3 서브 반도체층(124c)의 알루미늄 조성은 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)보다 높을 수 있다. The third sub-semiconductor layer 124c reduces the energy of the first carriers injected from the first conductivity-type semiconductor layer 124 toward the active layer 126 to recombine in the active layer 126. Or you can balance the density. Therefore, it is possible to improve the light output characteristics of the semiconductor device by improving the luminous efficiency. The aluminum composition of the third sub semiconductor layer 124c may be higher than that of the first conductivity type semiconductor layer 124, the active layer 126, and the second conductivity type semiconductor layer 127.

활성층(126)은 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치될 수 있다. 활성층(126)은 제1 도전형 반도체층(124)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(127)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(126)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.The active layer 126 may be disposed between the first conductivity type semiconductor layer 124 and the second conductivity type semiconductor layer 127. The active layer 126 is a layer where electrons (or holes) injected through the first conductivity type semiconductor layer 124 and holes (or electrons) injected through the second conductivity type semiconductor layer 127 meet. The active layer 126 transitions to a low energy level as electrons and holes recombine, and may generate light having an ultraviolet wavelength.

활성층(126)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있다.The active layer 126 may have any one of a single well structure, a multiple well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum wire structure.

활성층(126)은 복수 개의 우물층(126a)과 장벽층(126b)을 포함할 수 있다. 우물층(126a)과 장벽층(126b)은 Inx2Aly2Ga1-x2-y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층(126a)은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.The active layer 126 may include a plurality of well layers 126a and a barrier layer 126b. The well layer 126a and the barrier layer 126b may have a composition formula of Inx2Aly2Ga1-x2-y2N (0≦x2≦1, 0<y2≦1, 0≦x2+y2≦1). The aluminum composition of the well layer 126a may vary depending on the wavelength at which it emits light.

제2 도전형 반도체층(127)은 활성층(126) 상에 배치되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(127)에 제2 도펀트가 도핑될 수 있다.The second conductivity type semiconductor layer 127 is disposed on the active layer 126 and may be implemented as a compound semiconductor such as group III-V or group II-VI. Dopants can be doped.

제2 도전형 반도체층(127)은 Inx5Aly2Ga1-x5-y2N(0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlGaN, AlInN, AlN, AlGaAs, AlGaInP 중 선택된 물질로 형성될 수 있다.The second conductivity type semiconductor layer 127 is a semiconductor material having a composition formula of Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1), or AlGaN, AlInN, AlN, AlGaAs , AlGaInP may be formed of a selected material.

제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(127)은 p형 반도체층일 수 있다.When the second dopant is a p-type dopant such as Mg, Zn, Ca, Sr, Ba, or the like, the second conductivity-type semiconductor layer 127 doped with the second dopant may be a p-type semiconductor layer.

차단층(129)은 활성층(126)과 제2 도전형 반도체층(127) 사이에 배치될 수 있다. 차단층(129)은 제1 도전형 반도체층(124)에서 공급된 캐리어가 제2 도전형 반도체층(127)으로 빠져나가는 흐름을 차단하여, 활성층(126) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다.The blocking layer 129 may be disposed between the active layer 126 and the second conductivity type semiconductor layer 127. The blocking layer 129 blocks the flow of carriers supplied from the first conductivity-type semiconductor layer 124 exiting the second conductivity-type semiconductor layer 127, and the probability that electrons and holes recombine in the active layer 126 Can increase.

차단층(129)의 에너지 밴드갭은 활성층(126) 및 제2 도전형 반도체층(127)의 에너지 밴드갭보다 클 수 있다. 차단층(129)은 제2 도펀트가 도핑되므로 제2 도전형 반도체층(127)의 일부 영역으로 정의될 수도 있다. 즉, 제2 도전형 반도체층(127)은 P형 반도체층과 차단층(129)을 포함하는 개념으로 정의할 수도 있다.The energy band gap of the blocking layer 129 may be larger than the energy band gap of the active layer 126 and the second conductivity type semiconductor layer 127. Since the blocking layer 129 is doped with a second dopant, it may be defined as a partial region of the second conductivity type semiconductor layer 127. That is, the second conductivity-type semiconductor layer 127 may be defined as a concept including a P-type semiconductor layer and a blocking layer 129.

차단층(129)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다.The blocking layer 129 may be selected from a semiconductor material having a composition formula of Inx1Aly1Ga1-x1-y1N (0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1), for example, AlGaN, AlN, InAlGaN, etc. However, it is not limited thereto.

실시예에 따르면, 버퍼층(121), 제1 도전형 반도체층(124), 활성층(126), 차단층(129), 및 제2 도전형 반도체층(127)은 모두 알루미늄을 포함할 수 있다. 따라서, 제1 도전형 반도체층(124), 활성층(126), 차단층(129), 및 제2 도전형 반도체층(127)은 AlGaN, InAlGaN 또는 AlN 조성을 가질 수 있다.According to an embodiment, the buffer layer 121, the first conductivity type semiconductor layer 124, the active layer 126, the blocking layer 129, and the second conductivity type semiconductor layer 127 may all include aluminum. Accordingly, the first conductivity type semiconductor layer 124, the active layer 126, the blocking layer 129, and the second conductivity type semiconductor layer 127 may have a composition of AlGaN, InAlGaN, or AlN.

차단층(129)은 알루미늄 조성이 50% 내지 100%일 수 있다. 차단층(129)의 알루미늄 조성이 50% 이상인 경우 캐리어의 이동을 차단하기 위한 충분한 에너지 장벽을 가질 수 있고, 활성층(126)에서 방출하는 광을 흡수하지 않을 수 있다. The blocking layer 129 may have an aluminum composition of 50% to 100%. When the aluminum composition of the blocking layer 129 is 50% or more, it may have a sufficient energy barrier to block the movement of carriers, and may not absorb light emitted from the active layer 126.

차단층(129)은 제1 차단층(129a)과 제2 차단층(129b)을 포함할 수 있다. 제1 차단층(129a)은 제1 도전형 반도체층(124)에서 제2 도전형 반도체층(127)으로 향하는 방향으로 알루미늄 조성이 높아질 수 있다. The blocking layer 129 may include a first blocking layer 129a and a second blocking layer 129b. The aluminum composition of the first blocking layer 129a may increase in a direction from the first conductivity type semiconductor layer 124 to the second conductivity type semiconductor layer 127.

제1 차단층(129a)의 알루미늄 조성은 80% 내지 100%일 수 있다. 따라서, 제1 차단층(129a)은 반도체 구조물(120) 내에서 Al 조성이 가장 높은 부분일 수 있다. 제1 차단층(129a)은 AlGaN일 수도 있고 AlN일 수도 있다. 또는 제1 차단층(129a)은 AlGaN과 AlN이 교대로 배치되는 초격자층일 수도 있다.The aluminum composition of the first blocking layer 129a may be 80% to 100%. Accordingly, the first blocking layer 129a may be a portion having the highest Al composition in the semiconductor structure 120. The first blocking layer 129a may be AlGaN or AlN. Alternatively, the first blocking layer 129a may be a super lattice layer in which AlGaN and AlN are alternately disposed.

제1 차단층(129a)의 두께는 약 0.1nm 내지 4nm일 수 있다. 캐리어(예: 전자)의 이동을 효율적으로 차단하기 위해서는 제1 차단층(129a)의 두께가 0.1nm이상일 수 있다. 또한, 제2 도전형 반도체층(127)에서 활성층(126)으로 캐리어(예: 정공)의 주입 효율을 확보하기 위해 제1 차단층(129a)의 두께는 4nm이하일 수 있다.The thickness of the first blocking layer 129a may be about 0.1 nm to 4 nm. In order to efficiently block the movement of carriers (eg, electrons), the thickness of the first blocking layer 129a may be 0.1 nm or more. In addition, in order to secure the injection efficiency of carriers (eg, holes) from the second conductivity type semiconductor layer 127 to the active layer 126, the thickness of the first blocking layer 129a may be 4 nm or less.

그리고 제1 차단층(129a)과 제2 차단층(129b) 사이에 배치된 제3 차단층(129c)은 도펀트를 포함하지 않는 구간을 포함할 수 있다. 따라서, 제3 차단층(129c)은 도펀트가 제2 도전형 반도체층(127)으로부터 활성층(126)으로 확산되는 것을 방지하는 역할을 수행할 수 있다.In addition, the third blocking layer 129c disposed between the first blocking layer 129a and the second blocking layer 129b may include a section that does not include a dopant. Accordingly, the third blocking layer 129c may serve to prevent diffusion of the dopant from the second conductivity type semiconductor layer 127 to the active layer 126.

제2 도전형 반도체층(127)은 제4 서브 반도체층(127a), 제5 서브 반도체층(127b), 및 제6 서브 반도체층(127c)을 포함할 수 있다.The second conductivity-type semiconductor layer 127 may include a fourth sub-semiconductor layer 127a, a fifth sub-semiconductor layer 127b, and a sixth sub-semiconductor layer 127c.

제4 서브 반도체층(127a)은 상대적으로 균일한 알루미늄 조성을 가져 반도체 구조물(120)의 정공 주입 효율을 향상시키거나 결정성을 개선할 수 있다. 제4 서브 반도체층(127a)의 두께는 20nm 내지 60nm일 수 있다. 제4 서브 반도체층(127a)의 알루미늄 조성은 40% 내지 80%일 수 있다. The fourth sub-semiconductor layer 127a has a relatively uniform aluminum composition, so that the hole injection efficiency of the semiconductor structure 120 may be improved or crystallinity may be improved. The thickness of the fourth sub-semiconductor layer 127a may be 20 nm to 60 nm. The aluminum composition of the fourth sub-semiconductor layer 127a may be 40% to 80%.

제5 서브 반도체층(127b)의 두께는 10nm 보다 크고 50nm보다 작을 수 있다. 예시적으로, 제5 서브 반도체층(127b)의 두께는 25nm일 수 있다. 제5 서브 반도체층(127b)의 두께가 10nm보다 두꺼운 경우 수평 방향으로 저항이 감소하여 전류 확산 효율이 향상될 수 있다. 또한, 제5 서브 반도체층(127b)의 두께가 50nm보다 작은 경우에는 활성층(126)에서 제5 서브 반도체층(127b)으로 입사된 광이 흡수되는 경로가 단축될 수 있고, 반도체 소자의 광 추출 효율이 향상될 수 있다.The thickness of the fifth sub semiconductor layer 127b may be greater than 10 nm and less than 50 nm. For example, the thickness of the fifth sub-semiconductor layer 127b may be 25 nm. When the thickness of the fifth sub-semiconductor layer 127b is thicker than 10 nm, resistance decreases in the horizontal direction, so that current diffusion efficiency may be improved. In addition, when the thickness of the fifth sub-semiconductor layer 127b is less than 50 nm, the path through which light incident from the active layer 126 to the fifth sub-semiconductor layer 127b is absorbed may be shortened, and light extraction from the semiconductor device Efficiency can be improved.

제5 서브 반도체층(127b)의 알루미늄 조성은 우물층(126a)의 알루미늄 조성보다 높을 수 있다. 심자외선 또는 원자외선 광을 생성하기 위한 우물층(126a)의 알루미늄 조성은 약 20% 내지 60%일 수 있다. 따라서, 제5 서브 반도체층(127b)의 알루미늄 조성은 40%보다 크고 80%보다 작을 수 있다. 예시적으로, 우물층(126a)의 알루미늄 조성이 30%인 경우 제5 서브 반도체층(127b)의 알루미늄 조성은 40%일 수 있다.The aluminum composition of the fifth sub-semiconductor layer 127b may be higher than that of the well layer 126a. The aluminum composition of the well layer 126a for generating deep ultraviolet or far ultraviolet light may be about 20% to 60%. Accordingly, the aluminum composition of the fifth sub-semiconductor layer 127b may be greater than 40% and less than 80%. For example, when the aluminum composition of the well layer 126a is 30%, the aluminum composition of the fifth sub-semiconductor layer 127b may be 40%.

만약, 제5 서브 반도체층(127b)의 평균 알루미늄 조성이 우물층(126a)의 알루미늄 조성보다 낮은 경우 제5 서브 반도체층(127b)이 자외선 광을 흡수하는 확률이 높기 때문에 광 추출 효율이 떨어질 수 있다.If the average aluminum composition of the fifth sub-semiconductor layer 127b is lower than that of the well layer 126a, the light extraction efficiency may decrease because the fifth sub-semiconductor layer 127b has a high probability of absorbing ultraviolet light. have.

제6 서브 반도체층(127c)은 제2 전극과 접하는 반도체 구조물(120)의 표면층일 수 있다. 제2 전극을 통해 제6 서브 반도체층(127c)으로 전류를 주입할 수 있고, 전류 주입 효율은 제6 서브 반도체층(127c)과 제2 전극 사이의 저항에 의해 제어될 수 있다. 제6 서브 반도체층(127c)과 제2 전극 사이의 저항은 오믹 컨택, 쇼트키 컨택, 또는 터널 효과 중 적어도 하나 이상의 작용에 의할 수 있으나, 반드시 이에 한정하는 것은 아니다.The sixth sub-semiconductor layer 127c may be a surface layer of the semiconductor structure 120 in contact with the second electrode. Current can be injected into the sixth sub-semiconductor layer 127c through the second electrode, and current injection efficiency can be controlled by the resistance between the sixth sub-semiconductor layer 127c and the second electrode. The resistance between the sixth sub-semiconductor layer 127c and the second electrode may be due to at least one of an ohmic contact, a Schottky contact, and a tunnel effect, but is not limited thereto.

제6 서브 반도체층(127c)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제6 서브 반도체층(127c)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InAlGaN, AlN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 즉, 제6 서브 반도체층(127c)은 제1 도전형 반도체층(124)과 동일한 n형 반도체층일 수 있다.The sixth sub-semiconductor layer 127c may be implemented as a compound semiconductor such as Group III-V or Group II-VI, and may be doped with a first dopant. The sixth sub-semiconductor layer 127c is a semiconductor material having a composition formula of Inx1Aly1Ga1-x1-y1N (0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1), for example AlGaN, InAlGaN, AlN. Can be selected from, etc. In addition, the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, and Te. That is, the sixth sub-semiconductor layer 127c may be the same n-type semiconductor layer as the first conductivity-type semiconductor layer 124.

그러나, 제6 서브 반도체층(127c)은 제1 도펀트와 제2 도펀트를 모두 포함할 수 있다. 제1 도펀트는 의도적으로 도핑된 반면, 제2 도펀트는 제2 도전형 반도체층(127)에 도핑된 제2 도펀트가 확산된 것일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고, 캐리어의 활성화를 위해 제6 서브 반도체층(127c)에 의도적으로 제1 도펀트와 제2 도펀트를 함께 도핑할 수도 있다.However, the sixth sub-semiconductor layer 127c may include both a first dopant and a second dopant. The first dopant may be intentionally doped, while the second dopant may be a diffusion of the second dopant doped into the second conductivity type semiconductor layer 127. However, the present invention is not limited thereto, and the sixth sub-semiconductor layer 127c may be intentionally doped with the first dopant and the second dopant in order to activate the carrier.

제6 서브 반도체층(127c)에 제1 도펀트만을 도핑하여도 메모리 효과(Memory Effect)에 의해 제2 도펀트의 도핑 농도가 제1 도펀트의 도핑 농도보다 높을 수 있다. Even if only the first dopant is doped into the sixth sub-semiconductor layer 127c, the doping concentration of the second dopant may be higher than that of the first dopant due to a memory effect.

이때, 제6 서브 반도체층(127c)에 도핑된 제1 도펀트와 제2 도펀트의 농도 비는 0.01:1.0 내지 0.8:1.0일 수 있다. 농도비가 0.01:1.0 내지 0.8:1.0인 경우 터널 효과(Tunnel Effect)에 의해 오믹 저항이 낮아질 수 있다.In this case, a concentration ratio of the first dopant and the second dopant doped in the sixth sub-semiconductor layer 127c may be 0.01:1.0 to 0.8:1.0. When the concentration ratio is 0.01:1.0 to 0.8:1.0, ohmic resistance may be lowered due to a tunnel effect.

예시적으로 제6 서브 반도체층(127c)의 제1 도펀트 농도는 1×1018cm-3 내지 2×1020cm-3 일 수 있다. 또한, 제6 서브 반도체층(127c)의 제2 도펀트의 농도는 1×1019cm-3 내지 2×1021cm-3 일 수 있다.For example, the first dopant concentration of the sixth sub-semiconductor layer 127c may be 1×10 18 cm -3 to 2×10 20 cm -3 . In addition, the concentration of the second dopant in the sixth sub-semiconductor layer 127c may be 1×10 19 cm -3 to 2×10 21 cm -3 .

이때, 제6 서브 반도체층(127c)의 제1 도펀트 농도는 제1 도전형 반도체층(124)의 제1 도펀트 농도 및 장벽층(126b)의 제1 도펀트 농도와 동일하거나 높을 수 있다.In this case, the first dopant concentration of the sixth sub-semiconductor layer 127c may be equal to or higher than the first dopant concentration of the first conductivity type semiconductor layer 124 and the first dopant concentration of the barrier layer 126b.

제6 서브 반도체층(127c)의 두께는 1nm 내지 10nm일 수 있다. 제6 서브 반도체층(127c)의 두께가 10nm보다 두꺼운 경우에는 캐리어 주입 효율이 떨어지는 문제가 있다. 따라서, 제6 서브 반도체층(127c)의 두께는 제1 도전형 반도체층(124) 및 제2 도전형 반도체층(127)보다 작을 수 있다.The thickness of the sixth sub-semiconductor layer 127c may be 1 nm to 10 nm. When the thickness of the sixth sub-semiconductor layer 127c is thicker than 10 nm, there is a problem that carrier injection efficiency is deteriorated. Accordingly, the thickness of the sixth sub-semiconductor layer 127c may be smaller than that of the first conductivity-type semiconductor layer 124 and the second conductivity-type semiconductor layer 127.

제6 서브 반도체층(127c)의 알루미늄 조성은 20% 내지 70%일 수 있다. 알루미늄의 조성이 20% 이상인 경우 자외선을 발광하는 우물층(126a)과의 알루미늄 조성 차이가 줄어들어 광 흡수가 개선될 수 있다. 또한, 알루미늄의 조성이 70% 이하인 경우 동작 전압이 낮아지므로 광 출력이 개선될 수 있다.The aluminum composition of the sixth sub-semiconductor layer 127c may be 20% to 70%. When the composition of aluminum is 20% or more, the difference in aluminum composition from the well layer 126a emitting ultraviolet rays may be reduced, so that light absorption may be improved. In addition, when the composition of aluminum is 70% or less, since the operating voltage is lowered, the light output may be improved.

제6 서브 반도체층(127c)은 표면에 가까워질수록 알루미늄 조성이 감소할 수 있다. 제5 서브 반도체층(127b)의 감소폭은 제6 서브 반도체층(127c)의 감소폭과 상이할 수도 있고 동일할 수도 있다. The aluminum composition of the sixth sub-semiconductor layer 127c may decrease as it approaches the surface. The reduction width of the fifth sub-semiconductor layer 127b may be different or the same as the reduction width of the sixth sub-semiconductor layer 127c.

실시예에 따르면, 제6 서브 반도체층(127c)의 알루미늄 조성(Q3)은 우물층(126a)의 알루미늄 조성(Q10) 및 제3 서브 반도체층(124c)의 알루미늄 조성(Q4) 보다 작을 수 있다. 이 경우 제2 전극과의 저항을 효과적으로 낮출 수 있다. According to an embodiment, the aluminum composition Q3 of the sixth sub-semiconductor layer 127c may be smaller than the aluminum composition Q10 of the well layer 126a and the aluminum composition Q4 of the third sub-semiconductor layer 124c. . In this case, the resistance with the second electrode can be effectively reduced.

그러나 반드시 이에 한정하는 것은 아니고, 제6 서브 반도체층(127c)은 터널 효과에 의해 정공의 주입 효율이 개선되므로 알루미늄 조성을 우물층(126a)과 동일하게 또는 우물층(126a)보다 높게 제어할 수도 있다.However, the present invention is not limited thereto, and since the hole injection efficiency is improved in the sixth sub-semiconductor layer 127c due to the tunnel effect, the aluminum composition may be controlled to be the same as the well layer 126a or higher than the well layer 126a. .

도 3은 본 발명의 실시예에 따른 반도체 구조물의 심스 데이터이고, 도 4는 알루미늄의 이온 강도 및 제1 도펀트의 도핑 농도를 보여주는 도면이고, 도 5는 알루미늄의 이온 강도를 보여주는 도면이고, 도 6은 도 5에서 A부분의 확대도이고, 도 7은 도 5에서 B부분의 확대도이고, 도 8는 알루미늄의 이온 농도, 제1 도펀트의 도핑 농도 및 제2 도펀트의 도핑 농도를 보여주는 도면이고,3 is a SIMS data of a semiconductor structure according to an embodiment of the present invention, FIG. 4 is a view showing the ionic strength of aluminum and the doping concentration of the first dopant, FIG. 5 is a view showing the ionic strength of aluminum, and FIG. 6 Is an enlarged view of part A in FIG. 5, FIG. 7 is an enlarged view of part B in FIG. 5, and FIG. 8 is a view showing an ion concentration of aluminum, a doping concentration of a first dopant, and a doping concentration of a second dopant,

도 3을 참조하면, 반도체 구조물(120)은 제1 도전형 반도체층(124)에서 제2 도전형 반도체층(127)으로 갈수록 알루미늄(Al), 갈륨(Ga), 제1 도펀트, 제2 도펀트, 탄소(C)의 스펙트럼이 변화할 수 있다. 제1 도펀트는 실리콘(Si)일 수 있고 제2 도펀트는 마그네슘(Mg)일 수 있으나 반드시 이에 한정하지 않는다. Referring to FIG. 3, the semiconductor structure 120 has aluminum (Al), gallium (Ga), a first dopant, and a second dopant from the first conductivity-type semiconductor layer 124 to the second conductivity-type semiconductor layer 127. , The spectrum of carbon (C) may change. The first dopant may be silicon (Si) and the second dopant may be magnesium (Mg), but the present invention is not limited thereto.

심스 (SIMS) 데이터는 비행 시간형 2차 이온 질량 분석법(TOF-SIMS, Time-of-Flight Secondary Ion Mass Spectrometry)에 의한 분석 데이터일 수 있다.The SIMS data may be analysis data by Time-of-Flight Secondary Ion Mass Spectrometry (TOF-SIMS).

심스 (SIMS) 데이터는 1차 이온을 타켓의 표면에 조사하여 방출되는 2차 이온의 개수를 카운팅하여 분석할 수 있다. 이때, 1차 이온은 O2+, Cs+ Bi+등에서 선택될 수 있고, 가속 전압은 20 내지 30 keV 내에서 조절될 수 있고, 조사 전류는 0.1 pA 내지 5.0pA에서 조절될 수 있다. The SIMS (SIMS) data can be analyzed by counting the number of secondary ions emitted by irradiating primary ions on the surface of the target. At this time, the primary ions may be selected from O2+, Cs+ Bi+, etc., the acceleration voltage may be adjusted within 20 to 30 keV, and the irradiation current may be adjusted within 0.1 pA to 5.0 pA.

심스 (SIMS) 데이터는 제2 도전형 반도체층(127)의 표면(E0, 깊이가 0인 지점)에서 제1 도전형 반도체층(124) 방향으로 점차 식각하면서 2차 이온 질량 스펙트럼을 수집할 수 있다. 2차 이온은 반도체층을 이루는 구성원소일 수 있다. 예시적으로 2차 이온은 알루미늄, 갈륨, 탄소, 제1 도펀트, 및 제2 도펀트일 수 있으나 반드시 이에 한정하지 않는다.The SIMS (SIMS) data is gradually etched from the surface of the second conductivity-type semiconductor layer 127 (E0, a point where the depth is 0) toward the first conductivity-type semiconductor layer 124 to collect secondary ion mass spectra. have. The secondary ions may be constituent elements constituting the semiconductor layer. Exemplarily, the secondary ion may be aluminum, gallium, carbon, a first dopant, and a second dopant, but is not limited thereto.

심스 분석에 의한 결과는 2차 이온의 강도(이하 ‘이온 강도’ 또는 ‘이온의 강도’로 설명함) 또는 2차 이온의 도핑 농도에 대한 스펙트럼으로 해석할 수 있는데, 2차 이온의 강도 또는 도핑 농도의 해석에 있어서 5% 이내, 즉 해당 이온 강도 또는 도핑 농도의 0.95배 내지 1.05배의 크기를 갖는 노이즈를 포함할 수 있다. 따라서, "같다/동일하다" 라는 기재는 하나의 특정 2차 이온 강도 또는 도핑 농도의 0.95배 이상 내지 1.05배 이하의 노이즈를 포함하는 의미일 수 있다.The result of SIMS analysis can be interpreted as a spectrum for the intensity of secondary ions (hereinafter referred to as'ion strength' or'intensity of ions') or doping concentration of secondary ions. In the analysis of the concentration, noise having a magnitude of within 5%, that is, 0.95 to 1.05 times the ionic strength or the doping concentration may be included. Accordingly, the description of “is equal to/is the same” may mean including noise of 0.95 times or more and 1.05 times or less of one specific secondary ionic strength or doping concentration.

예시적으로 특정 지점에 인접한 피크가 있으나 상기 특정 지점의 0.95배 내지 1.05배의 크기를 갖는 경우, 주변의 피크는 제1 지점의 알루미늄 강도와 동일한 강도를 갖는 것으로 이해될 수 있다. 이때 일정 구간의 도핑 농도, 이온 강도, 및 피크는 가장 높은 지점을 의미할 수 있다.For example, when there is a peak adjacent to a specific point, but has a size of 0.95 to 1.05 times that of the specific point, it can be understood that the surrounding peak has the same strength as the aluminum strength of the first point. In this case, the doping concentration, ionic strength, and peak in a certain section may mean the highest point.

그리고 심스 (SIMS) 데이터상에서 알루미늄(Al), 갈륨(Ga)은 이온 강도에 대한 스펙트럼 데이터이고, 제1 도펀트(Si), 제2 도펀트(Mg) 및 탄소(C)는 도핑 농도에 대한 스펙트럼 데이터로 산출될 수 있다. 즉, 제1 도펀트, 제2 도펀트 및 탄소는 농도(Atoms/cm3) 단위를 의미할 수 있고, 알루미늄 및 갈륨은 이차 이온 강도(Counts/sec.) 단위를 의미할 수 있다.In the SIMS data, aluminum (Al) and gallium (Ga) are spectral data for ionic strength, and the first dopant (Si), second dopant (Mg), and carbon (C) are spectral data for doping concentration. Can be calculated as That is, the first dopant, the second dopant, and carbon may mean a unit of concentration (Atoms/cm3), and aluminum and gallium may mean a unit of secondary ionic strength (Counts/sec.).

실시예에 따른 이온 강도는 측정 조건에 따라 증감될 수 있다. 그러나, 1차 이온의 강도가 증가하면 2차 이온(알루미늄 이온)의 강도 그래프도 전체적으로 증가하고, 1차 이온의 강도가 감소하면 2차 이온(알루미늄 이온)의 강도 그래프도 전체적으로 감소할 수 있다. 따라서, 두께 방향으로 이온 강도의 변화는 측정 조건을 변경하여도 유사할 수 있다.The ionic strength according to the embodiment may be increased or decreased depending on the measurement conditions. However, when the intensity of the primary ions increases, the intensity graph of the secondary ions (aluminum ions) also increases as a whole, and when the intensity of the primary ions decreases, the intensity graph of the secondary ions (aluminum ions) may decrease as a whole. Therefore, the change in the ionic strength in the thickness direction may be similar even if the measurement conditions are changed.

도 3 및 도 4를 참조하면, 반도체 구조물(120) 내에서 알루미늄 2차 이온 강도가 가장 높은 제1 지점(P1)과 가장 낮은 이온 강도를 갖는 제5 지점(P5)을 기준으로 각 지점들을 정의할 수 있다.3 and 4, each point is defined based on a first point P1 having the highest aluminum secondary ionic strength and a fifth point P5 having the lowest ionic strength in the semiconductor structure 120 can do.

제1 지점(P1)은 반도체 구조물의 표면(E0)에서 가장 멀게 배치될 수 있다. 또한, 기판 영역에서 방출되는 알루미늄의 2차 이온이 제1 지점(P1) 포함하는 경우, 기판 영역은 AlN 물질로 구성될 수 있고, 에어 보이드를 포함할 수 있다. 이때, 활성 영역에서 방출되는 광이 에어 보이드에서 산란되어 광 추출 효율이 개선될 수 있다. The first point P1 may be disposed farthest from the surface E0 of the semiconductor structure. In addition, when secondary ions of aluminum emitted from the substrate region include the first point P1, the substrate region may be made of an AlN material and may include air voids. In this case, light emitted from the active region may be scattered in the air voids, thereby improving light extraction efficiency.

그리고 본 명세서에서 기재된 기판 영역은 상술한 버퍼층 및 기판을 포함할 수 있고, 제1 도전형 반도체 영역은 제1 도전형 반도체층일 수 있으며, 제2 도전형 반도체 영역은 제2 도전형 반도체층일 수 있고, 활성 영역은 활성층일 수 있으며, 각 서브 반도체 영역은 각 서브 반도체층일 수 있다. 또한, 제어 영역은 제어 층일 수 있고, 우물 영역은 우물층, 장벽 영역은 장벽층일 수 있다. 또한, 표면 영역은 표면층일 수 있다. 이외 상기 도 1을 바탕으로 설명한 각 층이 후술하는 각 영역에 대응할 수 있다. 다시 말해, SIMS 데이터에서 언급하는 각 영역은 반도체 구조물에서 각 층을 ‘영역’으로 지칭할 수 있다.In addition, the substrate region described herein may include the buffer layer and the substrate described above, the first conductivity type semiconductor region may be a first conductivity type semiconductor layer, and the second conductivity type semiconductor region may be a second conductivity type semiconductor layer, , The active region may be an active layer, and each sub-semiconductor region may be a sub-semiconductor layer. Also, the control region may be a control layer, the well region may be a well layer, and the barrier region may be a barrier layer. Also, the surface area may be a surface layer. In addition, each layer described based on FIG. 1 may correspond to each region to be described later. In other words, each region referred to in the SIMS data may refer to each layer as a “region” in the semiconductor structure.

또한, 본 명세서에서는 알루미늄 2차 이온 강도의 지점을 설명한 이후에 갈륨의 2차 이온 강도의 지점을 설명한다.In addition, in the present specification, after the point of the secondary ionic strength of aluminum is described, the point of the secondary ionic strength of gallium is described.

제2 지점(P2)은 후술하는 제5 지점(P5)과 제1 지점(P1) 사이의 영역에서 방출되는 알루미늄 2차 이온 강도 중 가장 높은 알루미늄 2차 이온 강도일 수 있다. 제1 지점(P1)과 제2 지점(P2)은 서로 이격되어 배치될 수 있다. 다시 말해, 제2 지점(P2)은 서로 이격된 제5 지점(P5)과 제1 지점(P1) 사이의 영역에서 알루미늄 2차 이온 강도가 가장 높은 피크일 수 있다. 제2 지점(P2)과 제5 지점(P5) 사이의 거리는 제2 지점(P2)과 제1 지점(P1) 사이의 거리보다 작을 수 있다. The second point P2 may be the highest aluminum secondary ionic strength among aluminum secondary ionic strengths emitted from a region between the fifth point P5 and the first point P1 to be described later. The first point P1 and the second point P2 may be disposed to be spaced apart from each other. In other words, the second point P2 may be a peak having the highest aluminum secondary ionic strength in a region between the fifth point P5 and the first point P1 spaced apart from each other. The distance between the second point P2 and the fifth point P5 may be smaller than the distance between the second point P2 and the first point P1.

이러한 제2 지점(P2)은 제2 도전형 반도체 영역 내에서 가장 높을 수 있다. 따라서, 제1 캐리어가 제2 도전형 반도체 영역으로 주입되는 것을 방지하여, 제2 캐리어와의 비발광성 재결합을 억제할 수 있다. 따라서, 반도체 소자의 광 출력을 개선할 수 있다. 제2 지점(P2)은 제1 차단 영역의 이온 강도일 수 있으나, 반드시 이에 한정하지는 않는다. This second point P2 may be the highest in the second conductivity type semiconductor region. Accordingly, the injection of the first carrier into the second conductivity type semiconductor region can be prevented, and non-luminescent recombination with the second carrier can be suppressed. Accordingly, it is possible to improve the light output of the semiconductor device. The second point P2 may be the ionic strength of the first blocking region, but is not limited thereto.

또한, 제5 지점(P5)은 반도체 구조물에서 방출되는 알루미늄 2차 이온 강도의 세기가 가장 낮기 때문에, 제5 지점(P5)과 제2 지점(P2) 사이에 위치한 영역에서 광의 흡수가 발생할 수 있다. 따라서, 제2 지점(P2)과 제5 지점(P5) 사이의 거리를 제2 지점(P2)과 제1 지점(P1) 사이의 거리보다 작게 배치함으로써 광 흡수를 최소화하여 광추출 효율을 개선할 수 있다.In addition, since the fifth point P5 has the lowest intensity of the secondary ionic strength of aluminum emitted from the semiconductor structure, light absorption may occur in a region located between the fifth point P5 and the second point P2. . Therefore, by arranging the distance between the second point P2 and the fifth point P5 less than the distance between the second point P2 and the first point P1, light absorption is minimized to improve light extraction efficiency. I can.

제3 지점(P3)은 제2 지점(P2)과 제1 지점(P1) 사이에 위치할 수 있다. 그리고 제3 지점(P3)은 제2 지점(P2)과 제1 지점 사이에 위치한 영역에서 알루미늄 2차 이온 강도 중 가장 큰 지점일 수 있다. 따라서, 제2 지점(P2)과 제5 지점(P5) 사이의 영역으로 넘어가는 캐리어의 에너지를 줄임으로써, 캐리어 간 비발광 재결합률 낮춤으로써 반도체 소자의 발광 효율을 개선할 수 있다.The third point P3 may be located between the second point P2 and the first point P1. In addition, the third point P3 may be the largest point among the secondary ionic strengths of aluminum in a region located between the second point P2 and the first point. Accordingly, by reducing the energy of the carriers passing to the region between the second point P2 and the fifth point P5, the non-emission recombination rate between carriers can be reduced, thereby improving the luminous efficiency of the semiconductor device.

툭히, 제3 지점(P3)은 후술하는 활성 영역의 피크(상술한 장벽층에 대응) 중 제1 도전형 반도체 영역에 최인접한 피크의 알루미늄 2차 이온의 강도일 수 있다. 즉, 제3 지점(P3)은 활성 영역의 이온 강도일 수 있다. 제3 지점(P3)은 제1 도전형 반도체 영역에 가장 인접한 피크일 수 있다. Specifically, the third point P3 may be an intensity of an aluminum secondary ion having a peak closest to the first conductivity type semiconductor region among peaks of the active region (corresponding to the barrier layer described above) to be described later. That is, the third point P3 may be the ionic strength of the active region. The third point P3 may be a peak closest to the first conductivity type semiconductor region.

그리고 제3 지점(P3)은 후술하는 제8 지점(P8)보다 제2 지점(P2)에 더 가까이 배치될 수 있다. 따라서 제2 지점(P2)과 제5 지점(P5) 사이에 위치한 영역으로 넘어가려는 캐리어의 에너지를 낮추는 지점의 위치를 제2 지점(P2)에 가까이 배치함으로써 더 효율적으로 캐리어 간 비발광성 재결합률을 낮추어 반도체 소자의 발광 효율을 개선할 수 있다. 따라서 제3 지점(P3)은 캐리어 간의 이동의 조절하므로 발광 효율을 개선하여 반도체 소자의 광출력 특성을 개선할 수 있다. 또한, 본 명세서에서 제1 캐리어는 전자/정공, 그리고 제2 캐리어는 정공/전자일 수 있다.In addition, the third point P3 may be disposed closer to the second point P2 than the eighth point P8 to be described later. Therefore, by placing the position of the point where the energy of the carrier to pass to the area between the second point (P2) and the fifth point (P5) is lowered closer to the second point (P2), the non-luminescent recombination rate between carriers is more efficiently reduced. By lowering it, the luminous efficiency of the semiconductor device can be improved. Therefore, since the third point P3 controls the movement between carriers, it is possible to improve luminous efficiency and improve light output characteristics of the semiconductor device. In addition, in the present specification, the first carrier may be an electron/hole, and the second carrier may be a hole/electron.

또한, 활성 영역은 제2 지점(P2)과 제3 지점(P3) 사이 영역을 포함할 수 있다. 구체적으로, 활성 영역은 복수 개의 피크(P81, 도 6 참조)와 밸리(P82, 도 6 참조)를 포함할 수 있다. 피크(P81)의 이온 강도는 밸리(P82)의 이온 강도보다 높을 수 있다. 활성 영역으로 주입된 캐리어는 밸리(P82)에서 재결합할 수 있다. 따라서, 밸리(P82)의 알루미늄 2차 이온 강도의 세기에 따라 발광하는 광의 파장이 결정될 수 있고, 예시적으로 100 nm 내지 280 nm 이내의 광을 방출할 수 있다.Also, the active region may include a region between the second point P2 and the third point P3. Specifically, the active region may include a plurality of peaks P81 (see FIG. 6) and valleys P82 (see FIG. 6). The ionic strength of the peak P81 may be higher than the ionic strength of the valley P82. Carriers injected into the active region may recombine in the valley P82. Accordingly, the wavelength of light to emit may be determined according to the intensity of the aluminum secondary ion intensity of the valley P82, and for example, light within 100 nm to 280 nm may be emitted.

또한, 피크(P81)의 이온 강도는 제2 지점(P2) 및 제3 지점(P3)보다 작을 수 있다. 따라서, 제3 지점(P3)에서 제1 방향(D1)으로 활성 영역에 주입되는 캐리어의 에너지를 낮추고, 제2 지점(P2)에서 제1 방향(D1) 방향으로 넘어가는 것을 방지하여 발광 효율을 개선할 수 있다. 그리고 제1 방향(D1)은 반도체 구조물 내에서 알루미늄의 이온 강도가 가장 높은 지점(제1 지점(P1))에서 알루미늄의 이온 강도가 가장 낮은 지점(P6)을 향한 방향일 수 있다. 그리고 제2 방향(D2)은 제1 방향(D1)에 반대 방향일 수 있다.In addition, the ionic strength of the peak P81 may be smaller than the second point P2 and the third point P3. Therefore, the energy of the carrier injected into the active region from the third point P3 in the first direction D1 is lowered, and the luminous efficiency is improved by preventing the carrier from passing from the second point P2 to the first direction D1. It can be improved. In addition, the first direction D1 may be a direction from a point (first point P1) where the ionic strength of aluminum is highest in the semiconductor structure to a point P6 where the ionic strength of aluminum is lowest. In addition, the second direction D2 may be a direction opposite to the first direction D1.

제4 지점(P4)은 제1 지점(P1)과 제3 지점(P3) 사이에 위차한 영역에서 제3 지점(P3)과 동일한 알루미늄 이온 강도를 갖는 지점일 수 있다. 보다 구체적으로, 제4 지점(P4)은 후술하는 제9 지점(P9)과 제1 지점(P1) 사이의 영역에 위치할 수 있다. The fourth point P4 may be a point having the same aluminum ionic strength as the third point P3 in a region displaced between the first point P1 and the third point P3. More specifically, the fourth point P4 may be located in an area between the ninth point P9 and the first point P1 to be described later.

그리고 제4 지점(P4)은 알루미늄 2차 이온 강도가 후술하는 제8 지점(P3), 제9 지점(P9) 및 제5 지점(P5)보다 높을 수 있다.In addition, the fourth point P4 may have an aluminum secondary ionic strength higher than the eighth point P3, the ninth point P9, and the fifth point P5, which will be described later.

그리고 기판 영역에서 방출한 이온 강도는 제1 지점(P1) 및 제4 지점(P5)을 가질 수 있다. 이때, 상술한 바와 같이 제1 지점(P1)은 반도체 소자 내에서 최대 이온 강도일 수 있고, 제4 지점(P5)은 제3 지점(P3)과 이온 강도가 동일할 수 있다.In addition, the ionic strength emitted from the substrate region may have a first point P1 and a fourth point P5. In this case, as described above, the first point P1 may have the maximum ionic strength in the semiconductor device, and the fourth point P5 may have the same ionic strength as the third point P3.

또한, 제1 지점(P1), 제9 지점(P9), 제8 지점(P8)은 제1 방향(D1)으로 순차로 이온 강도가 낮아질 수 있다. 이러한 구성에 의하여, 급격하게 이온 강도가 감소하는 것을 차단하여 반도체 구조물(120)의 결정성을 개선할 수 있다.In addition, the ionic strength of the first point P1, the ninth point P9, and the eighth point P8 may be sequentially decreased in the first direction D1. With this configuration, it is possible to improve the crystallinity of the semiconductor structure 120 by blocking a sudden decrease in ionic strength.

또한, 구체적으로 제1 도전형 반도체 영역은 제3 지점(P3)과 제1 지점(P1) 사이의 제1 영역을 포함할 수 있고, 제2 도전형 반도체 영역은 제2 지점(P2)과 제5 지점(P5) 사이의 제2 영역을 포함할 수 있고, 활성 영역은 제2 지점(P2)과 제3 지점(P3) 사이의 제3 영역을 포함할 수 있다. In addition, specifically, the first conductivity type semiconductor region may include a first region between the third point P3 and the first point P1, and the second conductivity type semiconductor region includes the second point P2 and the second point P2. A second area between the five points P5 may be included, and the active area may include a third area between the second point P2 and the third point P3.

제5 지점(P5)은 반도체 구조물(120) 내에서 이온 강도가 가장 작을 수 있다. 제5 지점(P5)은 반도체 구조물(120)이 전극과 접촉하는 지점에서의 이온 강도일 수 있다. 여기서, 전극은 후술하는 제2 전극에 대응할 수 있다. The fifth point P5 may have the lowest ionic strength in the semiconductor structure 120. The fifth point P5 may be an ionic strength at a point where the semiconductor structure 120 contacts the electrode. Here, the electrode may correspond to a second electrode to be described later.

실시예에 따르면, 반도체 구조물(120)의 표면에서 AlGaN 조성을 가지므로 자외선 광의 흡수율이 줄어들어 광 추출 효율이 개선될 수 있고, 제2 전극과 제5 지점(P5) 사이의 저항이 낮아질 수 있어 발광 소자의 광학적 특성과 전기적인 특성을 개선할 수 있다. 제2 지점(P2)은 제2 도전형 반도체 영역의 최대 이온 강도일 수 있고, 제5 지점(P5)은 제2 도전형 반도체 영역의 최소 이온 강도일 수 있다. According to the embodiment, since the semiconductor structure 120 has an AlGaN composition on the surface of the semiconductor structure 120, the absorption rate of ultraviolet light may be reduced to improve light extraction efficiency, and the resistance between the second electrode and the fifth point P5 may be lowered. It is possible to improve the optical and electrical properties of. The second point P2 may be the maximum ionic strength of the second conductivity type semiconductor region, and the fifth point P5 may be the minimum ionic strength of the second conductivity type semiconductor region.

제8 지점(P8)은 제2 지점(P2)과 제1 지점(P1) 사이에 위치한 영역 내에서 알루미늄 2차 이온 강도의 세기가 가장 낮은 지점일 수 있다. 즉, 제8 지점(P8)은 반도체 구조물의 결정질이 저하되지 않는 범위 내에서 알루미늄 2차 이온 강도의 세기가 낮게 제어됨으로써, 제8 지점(P8)을 통한 전류 주입 효율을 개선할 수 있다. 다시 말해, 오믹 접촉을 개선할 수 있다. 뿐만 아니라, 제8 지점(P8)은 알루미늄 2차 이온의 강도가 낮게 제어되어 후술하는 피크(P81)보다 알루미늄이 적은 밸리(P82) 간의 응력을 완화할 수 있다. The eighth point P8 may be a point in which the intensity of the secondary ionic strength of aluminum is the lowest within the region located between the second point P2 and the first point P1. That is, at the eighth point P8, the intensity of the secondary ionic strength of aluminum is controlled to be low within a range in which the crystallinity of the semiconductor structure is not deteriorated, so that the current injection efficiency through the eighth point P8 may be improved. In other words, ohmic contact can be improved. In addition, at the eighth point P8, the intensity of the aluminum secondary ions is controlled to be low, so that the stress between the valleys P82 having less aluminum than the peak P81, which will be described later, can be relaxed.

또한, 제8 지점(P8)이 충분히 낮으므로 제1 전극과의 저항이 낮아져 반도체 구조물(120)로 주입하는 전류의 주입 효율을 개선할 수 있다. 이러한 이유로 제8 지점(P8)은 제3 지점(P3)에서 제2 방향(D2)으로 가장 낮게 배치될 수 있다.In addition, since the eighth point P8 is sufficiently low, resistance with the first electrode is lowered, so that the injection efficiency of the current injected into the semiconductor structure 120 can be improved. For this reason, the eighth point P8 may be disposed lowest in the second direction D2 from the third point P3.

또한, 제8 지점(P8)은 제3 지점(P3)과 제9 지점(P9) 사이의 영역에서 균일한 이온 강도를 가질 수 있다. 따라서, 활성 영역으로 주입되는 전류의 밀도가 균일해질 수 있다. In addition, the eighth point P8 may have a uniform ionic strength in a region between the third point P3 and the ninth point P9. Accordingly, the density of the current injected into the active region can be uniform.

제9 지점(P9)은 제1 지점(P1)과 제8 지점(P3) 사이의 영역에서 알루미늄 2차 이온 강도가 가장 높을 수 있다. 그리고 제9 지점(P9)은 알루미늄 2차 이온 강도가 제1 지점(P1), 제2 지점(P2) 및 제3 지점(P3)보다 작을 수 있다. 또한, 제9 지점(P9)은 알루미늄 2차 이온 강도가 제8 지점(P8) 및 제5 지점(P5)보다 높을 수 있다.The ninth point P9 may have the highest aluminum secondary ionic strength in a region between the first point P1 and the eighth point P3. In addition, the ninth point P9 may have an aluminum secondary ionic strength smaller than the first point P1, the second point P2, and the third point P3. In addition, the ninth point P9 may have an aluminum secondary ionic strength higher than the eighth point P8 and the fifth point P5.

또한, 제1 지점(P1)과 제8 지점(P8) 사이의 영역은 상대적으로 균일하게 제9 지점(P9)을 가질 수 있다. 이에 따라, 제1 지점(P1)과 제8 지점(P8) 사이의 영역에서 활성 영역으로 주입되기 위한 캐리어의 스프레딩 효과를 개선할 수 있다.Also, a region between the first point P1 and the eighth point P8 may have the ninth point P9 relatively uniformly. Accordingly, it is possible to improve the spreading effect of the carrier for injection into the active region in the region between the first point P1 and the eighth point P8.

제1 도전형 반도체 영역에서 방출하는 알루미늄 2차 이온 강도는 제3, 제9 이온 강도(P3, P9)를 가질 수 있다. 이때, 제8 지점(P8)은 제1 도전형 반도체 영역의 최소 이온 강도(제2 최소강도)일 수 있다. 또한, 제8 지점(P8)은 제3 지점(P3)에서 제2 방향(D2)으로 알루미늄의 이온 강도가 가장 낮은 지점일 수 있다. 제2 방향(D2)은 상술한 바와 같이 제1 방향(D1)의 반대 방향으로 반도체 구조물(120)의 표면(E0)에서 멀어지는 방향일 수 있다.The aluminum secondary ionic strength emitted from the first conductivity type semiconductor region may have third and ninth ionic strengths P3 and P9. In this case, the eighth point P8 may be the minimum ionic strength (second minimum strength) of the first conductivity type semiconductor region. Also, the eighth point P8 may be a point in which the ionic strength of aluminum is lowest in the second direction D2 from the third point P3. The second direction D2 may be a direction away from the surface E0 of the semiconductor structure 120 in a direction opposite to the first direction D1 as described above.

그리고 반도체 구조물(120) 내에서 갈륨 2차 이온 강도는 가장 낮은 제6 지점(G0)과 갈륨 2차 이온 강도가 가장 높은 제7 지점(G1)을 기준으로 각 지점들을 정의할 수 있다. 이 때, 제12 지점(G0)은 제7 지점(G1)에서 제2 방향(D2)으로 이격 배치될 수 있다. 또한, 제12 지점(G0)은 상술한 노이즈 영역을 제외한 지점으로 제7 지점(G1)에서의 이온 강도의 1/10배 내지 1/100배인 지점일 수 있다. 제7 지점(G1)은 표면에 인접하게 위치할 수 있다. 그리고 이러한 갈륨 2차 이온 강도는 알루미늄 이온 강도와 상보적으로 대응될 수 있다. In addition, each point in the semiconductor structure 120 may be defined based on a sixth point G0 having the lowest secondary ion strength of gallium and a seventh point G1 having the highest secondary ion strength of gallium. In this case, the twelfth point G0 may be spaced apart from the seventh point G1 in the second direction D2. In addition, the twelfth point G0 is a point excluding the above-described noise region, and may be a point that is 1/10 times to 1/100 times the ionic strength at the seventh point G1. The seventh point G1 may be located adjacent to the surface. In addition, the gallium secondary ionic strength may complementarily correspond to the aluminum ionic strength.

제6 지점(G4)은 제4 지점(P4)에서 제2 방향(D2)으로 이격된 영역에서 가장 높은 갈륨 이온 강도를 갖는 지점일 수 있다. 또한, 제6 지점(G4)은 제11 지점(G3)에서 제2 방향(D2)으로 이격된 영역에서 가장 높은 이온 강도를 가질 수 있다. 이러한 제6 지점(G4)은 갈륨의 이온 강도가 유효값을 갖는 지점일 수 있다. 즉, 제6 지점(G4)은 기판 영역에 위치할 수 있다. 나아가, 제6 지점(G4)은 제9 지점(P9)에서 제2 방향(D2)으로 이격된 영역에서 이온 강도가 가장 높을 수 있다. The sixth point G4 may be a point having the highest gallium ion strength in a region separated from the fourth point P4 in the second direction D2. In addition, the sixth point G4 may have the highest ionic strength in a region separated from the eleventh point G3 in the second direction D2. The sixth point G4 may be a point in which the ionic strength of gallium has an effective value. That is, the sixth point G4 may be located in the substrate area. Further, the sixth point G4 may have the highest ionic strength in a region separated from the ninth point P9 in the second direction D2.

즉, 제6 지점(G4)에서 갈륨의 이온 강도와 제6 지점(G4)과 동일한 깊이(depth)에서 알루미늄의 이온 강도는 해당 지점에서 제2 방향(D2)으로의 영역 내에서 가장 높을 수 있다. 다시 말해, 노이즈를 감안할 때, 제6 지점(G4)에서 제2 방향(D2)으로 이격된 영역에서는 알루미늄의 이온 강도와 Ga의 이온 강도 감소하는 영역을 가질 수 있다.That is, the ionic strength of gallium at the sixth point G4 and the ionic strength of aluminum at the same depth as the sixth point G4 may be highest within a region from the point to the second direction D2. . In other words, in consideration of noise, a region separated from the sixth point G4 in the second direction D2 may have a region in which the ionic strength of aluminum and the ionic strength of Ga decrease.

이 때, 기판 영역은 제1 도펀트가 유효값을 갖는 지점(H1)을 기준으로 제1 도전형 반도체 영역과 구분될 수 있다. 또한, 제1 도펀트가 유효값을 갖는 지점(H1)을 기준으로 제1 지점(P1)까지 알루미늄 이온 강도는 증가할 수 있다. 이에, 제1 지점(P1)에서 제1 도펀트가 유효값을 갖는 지점(H1)까지 제1 방향(D1)으로 알루미늄 이온 강도가 증가하지 않아 반도체 구조물에서 결정질이 개선될 수 있다. 또한, 기판 영역은 AlN으로 이루어질 수 있다. 따라서, 반도체 소자에서 AlN 버퍼층에서 알루미늄 이온 강도가 가장 높게 검출될 수 있다. In this case, the substrate region may be distinguished from the first conductivity type semiconductor region based on the point H1 at which the first dopant has an effective value. In addition, the aluminum ion strength may increase from the point H1 where the first dopant has an effective value to the first point P1. Accordingly, since the aluminum ion strength does not increase in the first direction D1 from the first point P1 to the point H1 where the first dopant has an effective value, crystallinity in the semiconductor structure may be improved. In addition, the substrate region may be made of AlN. Therefore, in the semiconductor device, the aluminum ion strength can be detected highest in the AlN buffer layer.

그리고 기판 영역은 알루미늄 돌기 영역(APR)을 포함할 수 있다. 알루미늄 돌기 영역(APR)은 제6 지점(G4)과 제4 지점(P4) 사이에 위치할 수 있다. 또한, 실시예에 따른 반도체 소자에서 탄소 이온의 농도는 제8 지점(P8)에서 제2 방향(D2)으로 이격된 영역에서 농도가 가장 큰 제1 농도 지점(C1)을 가질 수 있다. 보다 구체적으로, 제1 농도 지점(C1)은 알루미늄 돌기 영역(APR)에 위치할 수 있다. 즉, 제1 농도 지점(C1)은 제4 지점(P4)과 제6 지점(G4)의 사이에 위치하는 영역 상에 위치할 수 있다. 이에, 제1 농도 지점(C1)은 상술한 제1 도펀트가 유효값을 갖는 지점(H1)에서 제2 방향(D2)에 위치할 수 있다. In addition, the substrate region may include an aluminum protrusion region APR. The aluminum protrusion area APR may be located between the sixth point G4 and the fourth point P4. In addition, in the semiconductor device according to the embodiment, the concentration of carbon ions may have a first concentration point C1 having the highest concentration in a region spaced from the eighth point P8 in the second direction D2. More specifically, the first concentration point C1 may be located in the aluminum protrusion area APR. That is, the first concentration point C1 may be located on an area located between the fourth point P4 and the sixth point G4. Accordingly, the first concentration point C1 may be located in the second direction D2 from the point H1 in which the above-described first dopant has an effective value.

이러한 구성에 의하여, 기판 영역은 반도체 구조물의 하부에 위치하는 영역으로 응력 등의 물리적인 스트레스(stress)를 완화하기 위해 에어 보이드(air void)를 가질 수 있다. 그리고 에어 보이드(air void)가 기판 영역 내에서 밀도를 증가함에 따라 에어 보이드 내에 위치하는 탄소의 농도도 증가할 수 있다. 이에 따라, 기판 영역은 제1 농도 지점(C1)과 같이 제1 도전형 반도체 영역 하부에서 높은 농도를 가짐으로써 기판 영역의 모폴로지(morphology)를 변화하여 크랙(crack)을 줄이며, 에어 보이드 등에 의한 광 반사로 광 추출효율도 개선할 수 있다. With this configuration, the substrate region is a region located under the semiconductor structure and may have air voids to relieve physical stress such as stress. In addition, as the density of air voids increases in the substrate region, the concentration of carbon located in the air voids may also increase. Accordingly, the substrate region has a high concentration below the first conductivity type semiconductor region, such as the first concentration point C1, thereby reducing cracks by changing the morphology of the substrate region, and reducing light due to air voids. The light extraction efficiency can also be improved by reflection.

나아가, 제1 농도 지점(C1)은 기판 영역에 위치하는 제12 지점(G0)과 제4 지점(P4) 사이의 영역에 위치할 수 있다. 또한, 제1 농도 지점(C1)은 제4 지점(P5)과 제6 지점(G4) 사이의 영역에 위치할 수 있다. 다시 말해, 기판 영역은 제1 농도 지점(C1)을 포함할 수 있다.Furthermore, the first concentration point C1 may be positioned in a region between the twelfth point G0 and the fourth point P4 positioned in the substrate region. Also, the first concentration point C1 may be located in a region between the fourth point P5 and the sixth point G4. In other words, the substrate region may include the first concentration point C1.

제10 지점(G2)은 제7 지점(G1)에서 제2 방향(D2)으로 이격된 영역에서 가장 높은 이온 강도를 가질 수 있다. 제10 지점(G2)은 제1 도전형 반도체 영역의 일부 영역에 위치할 수 있다. 제13 지점(G13)과 제7 지점(G1) 사이의 거리를 제10 지점(G2)과 제12 지점(G5) 사이의 거리보다 작게 배치함으로써 광 흡수를 최소화하여 광추출 효율을 개선할 수 있다. 또한, 제10 지점(G2)은 제7 지점(G1)에서 제2 방향(D2)으로 이격된 영역에서 가장 높은 이온 강도를 가짐으로써, 전극과 접촉시 저항을 감소하여 전류 스프레딩을 개선할 수 있다.The tenth point G2 may have the highest ionic strength in a region separated from the seventh point G1 in the second direction D2. The tenth point G2 may be located in a partial region of the first conductivity type semiconductor region. By arranging the distance between the thirteenth point G13 and the seventh point G1 smaller than the distance between the tenth point G2 and the twelfth point G5, light absorption can be minimized and light extraction efficiency can be improved. . In addition, since the tenth point G2 has the highest ionic strength in a region separated from the seventh point G1 in the second direction D2, it is possible to improve current spreading by reducing resistance when contacting the electrode. have.

제11 지점(G3)은 제10 지점(G2)에서 제2 방향(D2)으로 이격된 영역에서 가장 높은 이온 강도를 가질 수 있다. 제10 지점(G2)은 제1 도전형 반도체 영역의 일부 영역에 위치할 수 있다. The eleventh point G3 may have the highest ionic strength in a region separated from the tenth point G2 in the second direction D2. The tenth point G2 may be located in a partial region of the first conductivity type semiconductor region.

그리고 제11 지점(G3)은 제10 지점(G2)보다 낮을 수 있다. 이에 따라, 제10 지점(G2)과 활성 영역간의 격자 상수 차이를 줄여 스트레인을 완화할 수 있다. In addition, the eleventh point G3 may be lower than the tenth point G2. Accordingly, a difference in lattice constant between the tenth point G2 and the active region can be reduced to relieve strain.

제13 지점(G5)은 제11 지점(G3)과 제6 지점(G4) 사이의 영역에서 가장 낮은 이온 강도를 가질 수 있다. 제13 지점(G5)은 제6 지점(G4)에서 제1 방향(D1)으로 이격된 영역에서 갈륨의 이온 강도가 가장 낮은 지점일 수 있다. 이에 따라, 제13 지점(G5)은 광 투과를 개선할 수 있다.The thirteenth point G5 may have the lowest ionic strength in a region between the eleventh point G3 and the sixth point G4. The thirteenth point G5 may be a point having the lowest ionic strength of gallium in a region spaced apart from the sixth point G4 in the first direction D1. Accordingly, the thirteenth point G5 may improve light transmission.

제14 지점(G6)은 제7 지점(G1)과 제10 지점(G2) 사이의 영역에서 갈륨의 이온 강도가 가장 낮은 지점일 수 있다. 제14 지점(G6)은 제16 지점(G8), 제10 지점(G2), 제6 지점(G8) 및 제11 지점(G3)보다 낮을 수 있다. 그리고 제14 지점(G6)은 제11 지점(G5)보다 높을 수 있다.The fourteenth point G6 may be a point in which the ionic strength of gallium is lowest in the region between the seventh point G1 and the tenth point G2. The fourteenth point G6 may be lower than the sixteenth point G8, the tenth point G2, the sixth point G8, and the eleventh point G3. In addition, the fourteenth point G6 may be higher than the eleventh point G5.

제15 지점(G7)은 제14 지점(G6)과 제10 지점(G2) 사이의 영역에서 갈륨의 이온 강도가 가장 높은 지점일 수 있다. The fifteenth point G7 may be a point in which the ionic strength of gallium is highest in the region between the fourteenth point G6 and the tenth point G2.

제16 지점(G8)은 제15 지점(G7)과 제10 지점(G2) 사이의 영역에서 갈륨의 이온 강도가 가장 낮은 지점일 수 있다. 제16 지점(G8)은 활성 영역에 위치할 수 있으며, 제10 지점(G2)보다 낮을 수 있다. 다만, 제16 지점(G8)은 제10 지점(G2) 간의 이온 강도 차가 제11 지점(G3) 간의 이온 강도 차이보다 작을 수 있다. 이에, 제1 도전형 반도체 영역과 활성 영역 간의 스트레인에 의한 스트레스를 감소할 수 있다.The sixteenth point G8 may be a point in which the ionic strength of gallium is lowest in the region between the fifteenth point G7 and the tenth point G2. The sixteenth point G8 may be located in the active area and may be lower than the tenth point G2. However, at the sixteenth point G8, the difference in ionic strength between the tenth points G2 may be smaller than the difference in ionic strength between the eleventh points G3. Accordingly, stress due to strain between the first conductivity type semiconductor region and the active region may be reduced.

그리고 제1 도펀트(예: Si)의 도핑 농도는 제1 도전형 반도체 영역에서 제1 도핑 농도(S1)를 가질 수 있다. 이 때, 제1 도핑 농도(S1)는 반도체 소자 내에서 표면 영역의 도핑 농도(후술하는 제3 도핑 농도)를 제외하고 도핑 농도가 가장 높은 지점일 수 있다.In addition, the doping concentration of the first dopant (eg, Si) may have a first doping concentration S1 in the first conductivity type semiconductor region. In this case, the first doping concentration S1 may be a point where the doping concentration is the highest in the semiconductor device except for the doping concentration of the surface region (a third doping concentration to be described later).

이때, 제1 도전형 반도체 영역은 일부 영역에서 제1 도핑 농도(S1)보다 낮은 도핑 농도(S2)를 가질 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 도전형 반도체 영역은 전영역에서 도핑 농도가 균일할 수도 있다.In this case, the first conductivity type semiconductor region may have a doping concentration S2 lower than the first doping concentration S1 in some regions. However, the present invention is not limited thereto, and the doping concentration may be uniform in the entire region of the first conductivity type semiconductor region.

제2 도핑 농도(S2)는 제1 도전형 반도체 영역의 일부 영역의 도핑 농도일 수 있다. 제2 도핑 농도(S2)는 제2 서브 반도체 영역의 도핑 농도일 수 있다. 이에, 활성 영역으로 주입하는 제1 캐리어의 주입 효율이 개선될 수 있고, 활성 영역에서 제1 캐리어와 제2 캐리어가 발광성 재결합하는 효율이 개선될 수 있다. 또한, 동작 전압(Vf)을 낮출 수 있다. The second doping concentration S2 may be a doping concentration of a partial region of the first conductivity type semiconductor region. The second doping concentration S2 may be a doping concentration of the second sub-semiconductor region. Accordingly, the injection efficiency of the first carrier injected into the active region may be improved, and the efficiency in which the first carrier and the second carrier are recombined in light emission in the active region may be improved. In addition, it is possible to lower the operating voltage Vf.

제3 도핑 농도(S6)는 반도체 구조물(120)의 표면(E0)에서의 도핑 농도일 수 있다. 제3 도핑 농도(S6)는 제1 도핑 농도(S1) 및 제2 도핑 농도(S4)보다 높을 수 있다. 따라서, 실시예에 따른 반도체 구조물(120)은 제2 전극이 배치되는 표면 영역이 알루미늄과 제1 도펀트를 포함하고 있음을 확인할 수 있다.The third doping concentration S6 may be a doping concentration in the surface E0 of the semiconductor structure 120. The third doping concentration S6 may be higher than the first doping concentration S1 and the second doping concentration S4. Accordingly, in the semiconductor structure 120 according to the exemplary embodiment, it can be confirmed that the surface area on which the second electrode is disposed includes aluminum and the first dopant.

제4 도핑 농도(S3)는 제1 도전형 반도체 영역에서 활성 영역에 가장 인접하게 배치될 수 있다. 제4 도핑 농도(S3)는 제2 도핑 농도(S2)보다 작을 수 있다. 이에 따라, 제4 도핑 농도(S3)를 갖는 반도체 영역은 상대적으로 저항이 높아져 전류를 분산시키는 역할을 수행할 수 있다. 또한, 제4 도핑 농도(S3)를 갖는 반도체 영역은 제1 도전형 반도체 영역에서 활성 영역에 인접하므로, 활성 영역 간의 결정질을 개선하여 광추출 효유을 향상시킬 수 있다. 또한, 활성 영역을 제1 도전형 반도체 영역 상에 성장함에 따른 변화에 성장 조건의 변화에 따른 결과일 수 있다. The fourth doping concentration S3 may be disposed closest to the active region in the first conductivity type semiconductor region. The fourth doping concentration S3 may be smaller than the second doping concentration S2. Accordingly, the semiconductor region having the fourth doping concentration S3 may have a relatively high resistance, thereby distributing current. In addition, since the semiconductor region having the fourth doping concentration S3 is adjacent to the active region in the first conductivity type semiconductor region, it is possible to improve light extraction efficiency by improving crystallinity between the active regions. In addition, it may be a result of a change in growth conditions to a change as the active region is grown on the first conductivity type semiconductor region.

제5 도핑 농도(S5)는 제4 도핑 농도(S3)에서 제1 방향(D1)으로 이격된 영역에서 도핑 농도가 가장 낮을 수 있다. 그리고 제5 도핑 농도(S5)는 활성 영역과 제2 도전형 반도체 영역 사이에 배치될 수 있다. 즉, 제5 도핑 농도(S5)는 제2 도펀트의 도핑을 위해 제1 도펀트를 억제하는 과정에서 형성될 수 있다. 제4 도핑 농도(S3)와 제5 도핑 농도(S5)는 제1 도핑 농도(S1), 제2 도핑 농도(S2) 및 제3 도핑 농도보다 작을 수 있다.The fifth doping concentration S5 may have the lowest doping concentration in a region separated from the fourth doping concentration S3 in the first direction D1. In addition, the fifth doping concentration S5 may be disposed between the active region and the second conductivity type semiconductor region. That is, the fifth doping concentration S5 may be formed in the process of suppressing the first dopant for doping with the second dopant. The fourth doping concentration S3 and the fifth doping concentration S5 may be smaller than the first doping concentration S1, the second doping concentration S2, and the third doping concentration.

제6 도핑 농도(S4)는 제5 도핑 농도(S5)와 제4 도핑 농도(S3) 사이에서 도핑 농도가 가장 높을 수 있다. 제6 도핑 농도(S4)는 활성 영역의 일부 영역에 배치될 수 있다. 그리고 제6 도핑 농도(S4)는 결정성을 유지할 수 있도록 제2 도핑 농도(S2)보다 높을 수 있다. 이에, 활성 영역에서 제1 도전형 반도체 영역과 인접한 영역에는 제1 도펀트의 도핑 농도가 급격히 증가할 수 있다.The sixth doping concentration S4 may have the highest doping concentration between the fifth doping concentration S5 and the fourth doping concentration S3. The sixth doping concentration S4 may be disposed in a partial region of the active region. In addition, the sixth doping concentration S4 may be higher than the second doping concentration S2 to maintain crystallinity. Accordingly, the doping concentration of the first dopant may rapidly increase in a region adjacent to the first conductivity type semiconductor region in the active region.

도 5 내지 도 7을 참조하면, 제1 지점(P1)과 제5 지점(P5)의 비(L1)는 1:0.3 내지 1:0.5일 수 있다. 상기 비가 1:0.3 이상인 경우에는 제5 지점(P5)의 알루미늄 강도가 높아져 광을 흡수하는 문제를 개선할 수 있다. 또한, 비가 1:0.5보다 낮은 경우에는 제2 전극과의 접촉저항을 낮출 수 있다.5 to 7, a ratio L1 between the first point P1 and the fifth point P5 may be 1:0.3 to 1:0.5. When the ratio is greater than or equal to 1:0.3, the intensity of aluminum at the fifth point P5 is increased, so that the problem of absorbing light may be improved. In addition, when the ratio is lower than 1:0.5, the contact resistance with the second electrode may be lowered.

제2 지점(P2)과 제5 지점(P5)의 비(L2)는 1:0.42 내지 1:0.85일 수 있다. 제5 지점(P5)과 제2 지점(P2)의 상기 비가 1:0.42 이상인 경우에는 제5 지점(P5)의 알루미늄 강도가 높아질 수 있다. 따라서, 표면 영역에서 광을 흡수하는 문제를 개선할 수 있다. 또한, 비가 1:0.85보다 낮은 경우에는 제5 지점(P5)의 강도가 충분히 낮아져 제2 전극과의 접촉저항을 낮출 수 있다.The ratio L2 of the second point P2 and the fifth point P5 may be 1:0.42 to 1:0.85. When the ratio between the fifth point P5 and the second point P2 is 1:0.42 or more, the aluminum strength of the fifth point P5 may be increased. Therefore, it is possible to improve the problem of absorbing light in the surface area. In addition, when the ratio is lower than 1:0.85, the strength of the fifth point P5 is sufficiently lowered, so that the contact resistance with the second electrode may be lowered.

제2 지점(P2)과 제1 지점(P1)의 비(L3)는 1:1.1 내지 1:1.9일 수 있다. 제2 지점(P2)과 제1 지점(P1)의 상기 비가 1:1.1 이상인 경우에는 캐리어의 이동을 차단하기 위해 용이하며, 제2 지점(P2)과 제1 지점(P1)의 비가 1:1.9 이하인 경우에는 스트레인을 감소하여 스트레스를 줄이고 결정질을 개선함과 동시에 캐리어의 이동도(예컨대, 정공의 이동도)를 개선할 수 있다.The ratio L3 of the second point P2 and the first point P1 may be 1:1.1 to 1:1.9. When the ratio between the second point P2 and the first point P1 is 1:1.1 or higher, it is easy to block the movement of the carrier, and the ratio between the second point P2 and the first point P1 is 1:1.9 In the following cases, the strain may be reduced to reduce stress, improve crystallinity, and improve carrier mobility (eg, hole mobility).

제8 지점(P8)과 제3 지점(P3)의 비(L4)는 1:1.2 내지 1:2.5일 수 있다. 제8 지점(P8)과 제3 지점(P3)의 상기 비가 1:1.2 이상인 경우에는 제8 지점(P8)과 제1 전극 사이의 저항을 낮출 수 있다. 또한, 제8 지점(P8)과 제3 지점(P3)의 상기 비가 1:2.5이하인 경우에는 제8 지점(P8)이 상승하여 자외선 파장대 광의 흡수율을 줄일 수 있다.The ratio L4 of the eighth point P8 and the third point P3 may be 1:1.2 to 1:2.5. When the ratio between the eighth point P8 and the third point P3 is 1:1.2 or higher, the resistance between the eighth point P8 and the first electrode may be lowered. In addition, when the ratio between the eighth point P8 and the third point P3 is 1:2.5 or less, the eighth point P8 rises to reduce the absorption rate of light in the ultraviolet wavelength band.

제3 지점(P3)과 제2 지점(P2)의 비(L5)는 1:1.1 내지 1:2일 수 있다. 제3 지점(P3)과 제2 지점(P2)의 상기 비가 1:1.1 이상인 경우에는 제2 지점(P2)이 높아져 제1 캐리어가 활성 영역을 통과하는 것을 효과적으로 차단할 수 있다. 또한, 제3 지점(P3)과 제2 지점(P2)의 상기 비가 1:2이하인 경우에는 활성 영역 내로 주입되어 발광성 재결합을 하는 제1 캐리어의 농도와 제2 캐리어의 농도의 균형을 이룰 수 있기 때문에 반도체 소자가 발광하는 광량을 향상시킬 수 있다.The ratio L5 of the third point P3 and the second point P2 may be 1:1.1 to 1:2. When the ratio between the third point P3 and the second point P2 is 1:1.1 or higher, the second point P2 is increased to effectively block the first carrier from passing through the active area. In addition, when the ratio between the third point P3 and the second point P2 is 1:2 or less, it is possible to achieve a balance between the concentration of the first carrier and the concentration of the second carrier that are injected into the active region and undergo luminescent recombination. Therefore, the amount of light emitted by the semiconductor device can be improved.

제9 지점(P9)과 제1 지점(P1)의 비(L6)는 1:1.2 내지 1:1.8일 수 있다. 제9 지점(P9)과 제1 지점(P1)의 상기 비가 1:1.2 이상인 경우 제1 도전형 반도체 영역 내에서 결정질 개선을 위해 활성 영역으로 알루미늄 조성이 단계적으로 감소하여 결정성이 개선될 수 있다. 또한, 제9 지점(P9)과 제1 지점(P1)의 상기 비가 1:1.8 이하인 경우에는 제8 지점(P8)과 제9 지점(P9) 간의 알루미늄 이온 강도의 차이가 감소하여 지점 사이의 스트레인을 감소할 수 있다.The ratio L6 between the ninth point P9 and the first point P1 may be 1:1.2 to 1:1.8. When the ratio between the ninth point P9 and the first point P1 is 1:1.2 or more, the aluminum composition is gradually reduced to the active region to improve crystallinity in the first conductivity type semiconductor region, thereby improving crystallinity. . In addition, when the ratio between the ninth point (P9) and the first point (P1) is 1:1.8 or less, the difference in the aluminum ionic strength between the eighth point (P8) and the ninth point (P9) decreases, resulting in a strain between the points. Can be reduced.

제5 지점(P5)과 제8 지점(P8)의 비(L7)는 1:1.1 내지 1:1.8일 수 있다. 제5 지점(P5)과 제8 지점(P8)의 상기 비가 1:1.1 내지 1:1.8인 경우에는 제1 전극 및 제2 전극과 반도체 구조물 간의 접촉 저항을 낮추어 캐리어 주입 효율을 확보면서도 충분한 이온 강도를 확보하여 자외선 파장대의 광 흡수율을 줄일 수 있다.The ratio L7 of the fifth point P5 and the eighth point P8 may be 1:1.1 to 1:1.8. When the ratio between the fifth point P5 and the eighth point P8 is 1:1.1 to 1:1.8, the contact resistance between the first electrode and the second electrode and the semiconductor structure is lowered to ensure carrier implantation efficiency while securing sufficient ionic strength. By securing, it is possible to reduce the light absorption rate in the ultraviolet wavelength band.

그리고 제8 지점(P8)과 제5 지점(P5) 사이의 이온 강도의 차이는 제1 지점(P1)과 제8 지점(P8) 사이의 이온 강도의 차이보다 작을 수 있다. 여기서, 이온 강도의 차이는 해당 지점의 이온 강도 간의 차이값을 의미한다. 예컨대, 제8 지점(P8)과 제5 지점(P5) 사이의 이온 강도의 차이는 제8 지점(P8)에서 제5 지점(P5)을 감한(뺀) 이온 강도의 크기를 의미한다. 이러한 구성에 의하여, 제8 지점(P8)에 의해 반도체 구조물의 결정질 저하가 이루어지지 않으면서 제1 전극과의 저항이 낮아져 반도 전류 주입 효율이 개선될 수 있다. In addition, a difference in ionic strength between the eighth point P8 and the fifth point P5 may be smaller than a difference in ionic strength between the first point P1 and the eighth point P8. Here, the difference in ionic strength means a difference value between the ionic strengths at the corresponding points. For example, the difference in ionic strength between the eighth point P8 and the fifth point P5 means the magnitude of the ionic strength obtained by subtracting (subtracting) the fifth point P5 from the eighth point P8. With this configuration, the semiconductor structure is not deteriorated in crystalline quality due to the eighth point P8, and resistance with the first electrode is lowered, so that the semiconductor current injection efficiency can be improved.

도 8를 참조하면, 제2 도펀트(예: Mg)의 도핑 농도는 표면(E0)에서 가장 높고, 표면에서 멀어질수록 점차 감소할 수 있다. 반도체 구조물(120)의 표면(E0)에서 제2 도펀트(예: Mg)의 도핑 농도(M1)는 제1 도펀트(예: Si)의 제3 도핑 농도(S6)보다 더 높은 것을 확인할 수 있다. 이는 반도체 구조물(120)의 표면에서 제2 도펀트를 도핑하지 않았음에도 불구하고 메모리 효과에 의해 제2 도펀트의 도핑 농도가 높아지기 때문일 수 있다.Referring to FIG. 8, the doping concentration of the second dopant (eg, Mg) is highest at the surface E0, and may gradually decrease as the distance from the surface increases. It can be seen that the doping concentration M1 of the second dopant (eg, Mg) on the surface E0 of the semiconductor structure 120 is higher than the third doping concentration S6 of the first dopant (eg, Si). This may be because the doping concentration of the second dopant increases due to the memory effect even though the surface of the semiconductor structure 120 is not doped with the second dopant.

제2 도펀트는 표면에서 가까워질수록 도핑 농도가 증가하나, 일정 구간에서는 표면에 가까워질수록 도핑 농도가 감소하는 영역(M2와 M3 사이 영역)을 포함할 수 있다. 이러한 역전 구간에 의하면 제2 도펀트의 농도가 줄어들어 저항이 높아지므로 정공의 분산 효율을 개선할 수 있다.The second dopant may include a region (a region between M2 and M3) in which a doping concentration decreases as the second dopant is closer to the surface, but in a certain section, the doping concentration decreases as the second dopant is closer to the surface. According to this reversal section, since the concentration of the second dopant decreases and the resistance increases, the dispersion efficiency of holes can be improved.

제2 도펀트는 제2 도전형 반도체 영역의 모든 영역 및 활성 영역의 일부 영역에 존재할 수 있으나 반드시 이에 한정하지 않는다. 제2 도펀트는 제2 도전형 반도체 영역 내에만 배치할 수 있으나, 활성 영역까지 확산될 수 있다. 따라서, 활성 영역으로 주입되는 제2 도펀트의 주입 효율이 개선될 수 있다. 하지만 제2 도펀트가 제1 도전형 반도체 영역까지 확산될 경우 반도체 소자의 누설 전류 및/또는 제1 및 제2 캐리어의 비발광 재결합이 발생하여 반도체 소자의 신뢰성 및/또는 발광효율이 저하될 수 있다.The second dopant may be present in all regions of the second conductivity type semiconductor region and part of the active region, but is not limited thereto. The second dopant may be disposed only in the second conductivity type semiconductor region, but may diffuse to the active region. Accordingly, the injection efficiency of the second dopant injected into the active region may be improved. However, when the second dopant is diffused to the first conductivity type semiconductor region, leakage current of the semiconductor device and/or non-emission recombination of the first and second carriers may occur, thereby reducing the reliability and/or luminous efficiency of the semiconductor device. .

도 9a 및 도 9b는 본 발명의 실시예에 따른 반도체 소자의 개념도이다..9A and 9B are conceptual diagrams of a semiconductor device according to an embodiment of the present invention.

도 9a 및 도 9b을 참조하면, 실시예에 따른 반도체 소자는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 활성층(126)을 포함하는 반도체 구조물(120)과, 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 전극패드(191), 및 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2 전극패드(192)를 포함할 수 있다. 추가적으로, 반도체 소자는 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 오믹전극(141), 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2 오믹전극(142), 제1 오믹전극(141)과 전기적으로 연결되는 제1 전극(151) 및 제2 오믹전극(142)과 전기적으로 연결되는 제2 전극(152)을 더 포함할 수 있다. 9A and 9B, a semiconductor device according to an embodiment includes a semiconductor structure 120 including a first conductivity type semiconductor layer 124, a second conductivity type semiconductor layer 127, and an active layer 126, A first electrode pad 191 electrically connected to the first conductivity type semiconductor layer 124 and a second electrode pad 192 electrically connected to the second conductivity type semiconductor layer 127 may be included. Additionally, the semiconductor device includes a first ohmic electrode 141 electrically connected to the first conductivity type semiconductor layer 124, a second ohmic electrode 142 electrically connected to the second conductivity type semiconductor layer 127, and A first electrode 151 electrically connected to the first ohmic electrode 141 and a second electrode 152 electrically connected to the second ohmic electrode 142 may be further included.

기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. The substrate 110 may be formed of a material selected from among sapphire (Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, and Ge, but is not limited thereto.

반도체 구조물(120)은 제2 도전형 반도체층(127) 및 활성층(126)을 관통하여 제1 도전형 반도체층(124)의 일부 영역까지 배치된 리세스(128)를 포함할 수 있다. 뿐만 아니라, 반도체 구조물(120)은 상술한 제1 실시예에 따른 반도체 구조물, 제2 실시예에 따른 반도체구조물 및 제3 실시예에 따른 반도체 구조물을 모두 포함할 수 있으며, 이 중 어느 하나가 적용될 수 있다.The semiconductor structure 120 may include a second conductivity type semiconductor layer 127 and a recess 128 disposed through the active layer 126 to a partial region of the first conductivity type semiconductor layer 124. In addition, the semiconductor structure 120 may include all of the semiconductor structure according to the first embodiment, the semiconductor structure according to the second embodiment, and the semiconductor structure according to the third embodiment, and any one of them may be applied. I can.

그리고 제1 절연층(131) 및 제2 절연층(132)은 반도체 구조물(120)의 측면 및 리세스(128) 상에 형성될 수 있다. 이때, 제1 절연층(131)은 제2 도전형 반도체층(127)의 일부를 노출할 수 있다. 또한, 제2 절연층(132)도 일부 노출될 수 있다. 이러한 제1 절연층(132) 및 제2 절연층(132)은 홀을 포함하고, 홀 내에는 각각 제1 오믹전극(또는 제1 전극) 및 제2 오믹전극(또는 제2 전극)이 배치될 수 있다.In addition, the first insulating layer 131 and the second insulating layer 132 may be formed on the side surface of the semiconductor structure 120 and on the recess 128. In this case, the first insulating layer 131 may expose a part of the second conductivity type semiconductor layer 127. Also, the second insulating layer 132 may be partially exposed. The first insulating layer 132 and the second insulating layer 132 include a hole, and a first ohmic electrode (or first electrode) and a second ohmic electrode (or second electrode) are disposed in the holes, respectively. I can.

제1 절연층(132) 및 제2 절연층(132)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 절연층(131)은 은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다. 그러나, 반드시 이에 한정하지 않고 절연층(131)은 다양한 반사 구조를 포함할 수 있다.The first insulating layer 132 and the second insulating layer 132 may be formed by selecting at least one from the group consisting of SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN, etc., but is not limited thereto. . The insulating layer 131 may be a distributed Bragg reflector (DBR) having a multilayer structure including a silver Si oxide or a Ti compound. However, the present invention is not limited thereto, and the insulating layer 131 may include various reflective structures.

제1 절연층(131) 및 제2 절연층(132)이 반사기능을 수행하는 경우, 활성층(126)에서 측면을 향해 방출되는 광을 상향 반사시켜 광 추출 효율을 향상시킬 수 있다. 이 경우 리세스의 개수가 많아질수록 광 추출 효율은 더 효과적일 수 있다.When the first insulating layer 131 and the second insulating layer 132 perform a reflective function, light emitted from the active layer 126 toward the side is reflected upward to improve light extraction efficiency. In this case, as the number of recesses increases, the light extraction efficiency may be more effective.

제1 오믹전극(141)은 제1 도전형 반도체층(124) 상에 배치되고, 제2 오믹전극(142)은 제2 도전형 반도체층(127)상에 배치될 수 있다.The first ohmic electrode 141 may be disposed on the first conductivity type semiconductor layer 124, and the second ohmic electrode 142 may be disposed on the second conductivity type semiconductor layer 127.

제1 오믹전극(141)과 제2 오믹전극(142)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 오믹전극(141)은 복수의 금속층(예: Cr/Al/Ni)을 갖고, 제2 오믹전극(142)은 ITO일 수 있다.The first ohmic electrode 141 and the second ohmic electrode 142 are ITO (indium tin oxide), IZO (indium zinc oxide), IZTO (indium zinc tin oxide), IAZO (indium aluminum zinc oxide), IGZO (indium gallium). zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In -Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, or Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, It may be formed by including at least one of In, Ru, Mg, Zn, Pt, Au, and Hf, but is not limited to these materials. For example, the first ohmic electrode 141 may have a plurality of metal layers (eg, Cr/Al/Ni), and the second ohmic electrode 142 may be ITO.

제1 전극(151)은 제1 오믹전극(141) 상부에 배치되어 제1 오믹전극(141)을 덮을 수 있다. 즉, 제1 전극(151)은 제1 오믹전극(141)의 측면을 커버할 수 있으나, 이러한 구성에 한정되는 것은 아니다.The first electrode 151 may be disposed on the first ohmic electrode 141 to cover the first ohmic electrode 141. That is, the first electrode 151 may cover the side surface of the first ohmic electrode 141, but is not limited to this configuration.

또한, 제1 전극(151)은 제1 홀을 통해 제1 오믹전극(141)과 전기적으로 연결되어 제1 도전형 반도체층(124)과 전기적 채널을 이룰 수 있다. 그리고 제1 전극(151)은 제1 절연층(171)의 상부로 연장될 수 있다. 이에, 제1 전극(151)은 일부 제1 절연층(171) 상에 위치할 수 있다. 이러한 구성에 의하여, 제1 전극(151)의 전체 면적이 증가하므로 실시예에 따른 반도체 소자의 동작 전압이 낮아질 수 있다.In addition, the first electrode 151 may be electrically connected to the first ohmic electrode 141 through a first hole to form an electrical channel with the first conductivity type semiconductor layer 124. In addition, the first electrode 151 may extend above the first insulating layer 171. Accordingly, the first electrode 151 may be positioned on a portion of the first insulating layer 171. Due to this configuration, since the total area of the first electrode 151 is increased, the operating voltage of the semiconductor device according to the embodiment may be lowered.

제2 전극(152)은 제2 오믹전극(142)상에 배치되어 제2 오믹전극(142)을 덮을 수 있다. 또한, 제2 전극(152)은 제2 오믹전극(142)의 측면까지 커버할 수 있으나 반드시 이에 한정하지 않는다. The second electrode 152 may be disposed on the second ohmic electrode 142 to cover the second ohmic electrode 142. In addition, the second electrode 152 may cover a side surface of the second ohmic electrode 142, but is not limited thereto.

그리고 제2 전극(152)은 제2 홀을 통해 제2 전극(152)과 전기적으로 연결될 수 있다. 이에, 제2 전극(152)은 제2 오믹전극(142)과 전기적으로 제2 도전형 반도체층(127)과 전기적 채널을 이룰 수 있다. 그리고 예시적으로 제2 전극(152)은 제2 오믹전극(142)의 상부에만 배치될 수도 있다.In addition, the second electrode 152 may be electrically connected to the second electrode 152 through the second hole. Accordingly, the second electrode 152 may form an electrical channel with the second ohmic electrode 142 and the second conductivity type semiconductor layer 127 electrically. And, for example, the second electrode 152 may be disposed only on the second ohmic electrode 142.

제1 전극(151)과 제2 전극(152)은 Ni/Al/Au, 또는 Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나 특별히 한정하지 않는다. 다만, 제1 전극(151)과 제2 전극(152)은 외부로 노출되는 최외곽층이 금(Au)을 포함할 수 있다. 금(Au)은 전극의 부식을 방지하며 전기 전도성을 향상시켜 패드와의 전기적 연결을 원활하게 할 수 있다.The first electrode 151 and the second electrode 152 are Ni/Al/Au, or Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg , Zn, Pt, Au, and may be formed to include at least one of Hf, but is not particularly limited. However, in the first electrode 151 and the second electrode 152, the outermost layer exposed to the outside may include gold (Au). Gold (Au) prevents corrosion of the electrode and improves electrical conductivity to facilitate electrical connection with the pad.

제1 전극패드(191)는 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 구체적으로 제1 전극패드(191)는 리세스(128)를 통해 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 도시되지는 않았으나 제1 전극패드(191)와 제1 도전형 반도체층(124) 사이에는 제1 전극이 배치될 수 있다.The first electrode pad 191 may be electrically connected to the first conductivity type semiconductor layer 124. Specifically, the first electrode pad 191 may be electrically connected to the first conductivity type semiconductor layer 124 through the recess 128. Although not shown, a first electrode may be disposed between the first electrode pad 191 and the first conductivity type semiconductor layer 124.

제2 전극패드(192)는 제2 도전형 반도체층(127)과 전기적으로 연결될 수 있다. 구체적으로 제2 전극패드(192)는 절연층(131)을 관통하여 제2 전극(152)과 전기적으로 연결될 수 있다. The second electrode pad 192 may be electrically connected to the second conductivity type semiconductor layer 127. Specifically, the second electrode pad 192 may pass through the insulating layer 131 and be electrically connected to the second electrode 152.

또한, 제1 전극패드(191) 및 제2 전극패드(192)는 반도체 구조물(120) 상에서 서로 마주보도록 배치될 수 있다. 실시예로, 제1 전극패드(191) 및 제2 전극패드(192)는 평면상에서 일 방향으로 이격 배치될 수 있다. Also, the first electrode pad 191 and the second electrode pad 192 may be disposed to face each other on the semiconductor structure 120. In an embodiment, the first electrode pad 191 and the second electrode pad 192 may be spaced apart from each other in one direction on a plane.

또한, 본 발명에서 반도체 소자는 일반적인 수평형 반도체 소자의 구조를 가질 수 있다. 또한, 실시예에 따른 반도체 소자는 상술한 구조 이외에 수직형 등의 다양한 구조에도 동일하게 적용될 수 있다.In addition, in the present invention, the semiconductor device may have a structure of a general horizontal type semiconductor device. In addition, the semiconductor device according to the embodiment may be equally applied to various structures such as a vertical type other than the above-described structure.

도 10은 본 발명의 실시예에 따른 반도체 소자 패키지의 개념도이다.10 is a conceptual diagram of a semiconductor device package according to an embodiment of the present invention.

도 10을 참고하면, 반도체 소자 패키지는 홈(3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(10), 및 몸체(2)에 배치되어 반도체 소자(10)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(10)는 전술한 구성을 모두 포함할 수 있다.Referring to FIG. 10, the semiconductor device package includes a body 2 in which a groove 3 is formed, a semiconductor device 10 disposed in the body 2, and a semiconductor device 10 disposed in the body 2 to be electrically connected to the semiconductor device 10. It may include a pair of lead frames 5a and 5b to be connected. The semiconductor device 10 may include all of the above-described configurations.

몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d, 2e)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d, 2e)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다.The body 2 may include a material or a coating layer that reflects ultraviolet light. The body 2 may be formed by stacking a plurality of layers 2a, 2b, 2c, 2d, 2e. The plurality of layers 2a, 2b, 2c, 2d, 2e may be of the same material or may include different materials.

홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.The groove 3 may be formed to become wider as it moves away from the semiconductor device, and a step 3a may be formed on the inclined surface.

투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.The light-transmitting layer 4 may cover the groove 3. The light-transmitting layer 4 is made of a glass material, but is not limited thereto. The light-transmitting layer 4 is not particularly limited as long as it is a material capable of effectively transmitting ultraviolet light. The inside of the groove 3 may be an empty space.

반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.The semiconductor device can be applied to various types of light source devices. For example, the light source device may be a concept including a sterilization device, a curing device, a lighting device, and a display device and a vehicle lamp. That is, the semiconductor device can be applied to various electronic devices that are disposed in a case to provide light.

살균 장치는 실시예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.The sterilization device may sterilize a desired area by providing the semiconductor device according to the embodiment. The sterilization device may be applied to household appliances such as water purifiers, air conditioners, and refrigerators, but is not limited thereto. That is, the sterilization device can be applied to all of a variety of products (eg, medical devices) requiring sterilization.

예시적으로 정수기는 순환하는 물을 살균하기 위해 실시예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.Exemplarily, the water purifier may have a sterilization device according to the embodiment to sterilize the circulating water. The sterilization device may be disposed at a nozzle or discharge port through which water circulates to irradiate ultraviolet rays. In this case, the sterilization device may include a waterproof structure.

경화 장치는 실시예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.The curing apparatus may cure various types of liquids by including the semiconductor device according to the embodiment. Liquid may be the broadest concept including all of the various materials that are cured when irradiated with ultraviolet rays. Exemplarily, the curing device can cure various types of resins. Alternatively, the curing device may be applied to cure cosmetic products such as manicure.

조명 장치는 기판과 실시예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다. The lighting device may include a light source module including a substrate and the semiconductor device of the embodiment, a heat dissipation unit for dissipating heat from the light source module, and a power supply unit for processing or converting an electrical signal provided from the outside to provide the light source module. In addition, the lighting device may include a lamp, a head lamp, or a street light.

표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.The display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter. The bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may constitute a backlight unit.

반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.The reflector is disposed on the bottom cover, and the light emitting module may emit light. The light guide plate is disposed in front of the reflective plate to guide light emitted from the light emitting module to the front, and the optical sheet may include a prism sheet and the like, and may be disposed in front of the light guide plate. A display panel is disposed in front of the optical sheet, an image signal output circuit supplies an image signal to the display panel, and a color filter may be disposed in front of the display panel.

반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.When the semiconductor device is used as a backlight unit of a display device, it may be used as an edge type backlight unit or a direct type backlight unit.

반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.In addition to the above-described light emitting diode, the semiconductor device may be a laser diode.

레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.Like the light emitting device, the laser diode may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer having the above-described structure. In addition, the p-type first conductivity type semiconductor and the n-type second conductivity type semiconductor are bonded to each other and use the electro-luminescence phenomenon in which light is emitted when current is passed, but the direction of the emitted light There are differences in and phase. That is, in the laser diode, light having one specific wavelength (monochrome light, monochromatic beam) can be emitted in the same direction with the same phase by using a phenomenon called stimulated emission and constructive interference. Due to this, it can be used for optical communication, medical equipment, and semiconductor processing equipment.

수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시예는 이에 국한되지 않는다.As an example of the light-receiving element, a photodetector, which is a kind of transducer that detects light and converts its intensity into an electric signal, is exemplified. As such photodetectors, photovoltaic cells (silicon, selenium), photoelectric devices (cadmium sulfide, cadmium selenide), photodiodes (e.g., PDs with peak wavelengths in visible or true blind spectral regions), photoelectric devices Transistors, photomultiplier tubes, photoelectric tubes (vacuum, gas encapsulated), IR (Infra-Red) detectors, and the like, but embodiments are not limited thereto.

또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. In addition, semiconductor devices such as photodetectors may be generally manufactured using a direct bandgap semiconductor having excellent light conversion efficiency. Alternatively, photodetectors have various structures, and the most common structures include a pin-type photodetector using a pn junction, a Schottky photodetector using a Schottky junction, and a metal semiconductor metal (MSM) photodetector. have.

포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.The photodiode may include a first conductivity-type semiconductor layer, an active layer, and a second conductivity-type semiconductor layer having the above-described structure, and is formed of a pn junction or a pin structure. The photodiode operates by applying a reverse bias or a zero bias, and when light is incident on the photodiode, electrons and holes are generated and a current flows. In this case, the magnitude of the current may be substantially proportional to the intensity of light incident on the photodiode.

광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. A photovoltaic cell or a solar cell is a type of photodiode and can convert light into electric current. The solar cell may include a first conductive type semiconductor layer, an active layer, and a second conductive type semiconductor layer having the above-described structure, similarly to the light emitting device.

또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.In addition, it may be used as a rectifier of an electronic circuit through the rectification characteristic of a general diode using a p-n junction, and may be applied to an ultra-high frequency circuit and applied to an oscillation circuit.

또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.In addition, the above-described semiconductor device is not necessarily implemented only as a semiconductor, and may further include a metallic material in some cases. For example, a semiconductor device such as a light receiving device may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, and may be implemented by a p-type or n-type dopant. It may be implemented using a doped semiconductor material or an intrinsic semiconductor material.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments have been described above, these are only examples and do not limit the present invention, and those of ordinary skill in the field to which the present invention belongs are not exemplified above without departing from the essential characteristics of the present embodiment. It will be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiment can be modified and implemented. And differences related to these modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.

Claims (15)

기판 영역; 및
상기 기판 영역 상에 배치되고, 알루미늄을 포함하는 제1 도전형 반도체 영역, 알루미늄을 포함하는 활성 영역, 및 알루미늄을 포함하는 제2 도전형 반도체 영역을 포함하는 반도체 구조물;을 포함하고,
상기 반도체 구조물은 1차 이온 충돌시 알루미늄 2차 이온, 갈륨 2차 이온, 탄소 2차 이온, 제1 도펀트 2차 이온 및 제2 도펀트 2차 이온을 포함하는 2차 이온을 방출하고,
상기 알루미늄 2차 이온의 강도는,
상기 반도체 구조물에서 이온 강도가 가장 큰 제1 지점;
상기 제1 지점과 이격된 영역 내에서 가장 큰 제2 지점;
상기 제2 지점과 상기 제1 지점 사이에 위치한 영역에서 이온 강도가 가장 큰 제3 지점;
상기 제1 지점과 상기 제3 지점 사이에 위치한 영역에서 상기 제3 지점과 동일한 이온 강도를 갖는 제4 지점; 및
상기 제1 지점에서 상기 제2 지점을 향한 방향인 제1 방향으로 제4 지점에서 이격된 영역에서 이온 강도가 가장 낮은 제5 지점;으로 이루어지고,
상기 갈륨 2차 이온의 강도는,
상기 제4 지점에서 상기 제2 지점에서 상기 제1 지점을 향한 방향인 제2 방향으로 이격된 영역에서 이온 강도가 가장 높은 제6 지점;으로 이루어지고,
상기 제1 도전형 반도체 영역은 상기 제1 방향으로 상기 제4 지점과 상기 제3 지점 사이의 제1 영역을 포함하고,
상기 제2 도전형 반도체 영역은 상기 제1 방향으로 상기 제2 지점과 상기 제5 지점 사이의 제2 영역을 포함하고,
상기 활성 영역은 상기 제2 지점과 상기 제3 지점 사이의 제3 영역을 포함하고,
상기 기판 영역은 상기 제6 지점에서 상기 제4 지점 사이의 알루미늄 돌기 영역을 포함하고,
상기 탄소 2차 이온의 농도는,
상기 제2 방향으로 상기 제5 지점에서 이격된 영역에서 농도가 가장 높은 제1 농도 지점으로 이루어지고,
상기 제1 농도 지점은 상기 알루미늄 돌기 영역에 위치하는 반도체 소자.
A substrate area; And
A semiconductor structure disposed on the substrate region and including a first conductivity type semiconductor region including aluminum, an active region including aluminum, and a second conductivity type semiconductor region including aluminum,
The semiconductor structure emits secondary ions including aluminum secondary ions, gallium secondary ions, carbon secondary ions, first dopant secondary ions, and second dopant secondary ions upon primary ion collision,
The strength of the aluminum secondary ions is,
A first point having the greatest ionic strength in the semiconductor structure;
A second largest point in an area spaced apart from the first point;
A third point having the greatest ionic strength in a region located between the second point and the first point;
A fourth point having the same ionic strength as the third point in a region located between the first point and the third point; And
Consisting of a fifth point having the lowest ionic strength in a region spaced apart from a fourth point in a first direction, which is a direction from the first point to the second point,
The strength of the gallium secondary ion is,
And a sixth point having the highest ionic strength in a region spaced from the fourth point in a second direction, which is a direction from the second point to the first point,
The first conductivity type semiconductor region includes a first region between the fourth point and the third point in the first direction,
The second conductivity type semiconductor region includes a second region between the second point and the fifth point in the first direction,
The active region includes a third region between the second point and the third point,
The substrate region includes an aluminum protruding region between the sixth point and the fourth point,
The concentration of the carbon secondary ion is,
Consisting of a first concentration point having the highest concentration in a region spaced from the fifth point in the second direction,
The first concentration point is a semiconductor device located in the aluminum protrusion region.
제1항에 있어서,
상기 갈륨 2차 이온의 강도는 상기 제6 지점에서 상기 제1 방향으로 이온 강도가 가장 높은 제7 지점;을 포함하고,
상기 제1 농도 지점, 상기 제1 지점 및 상기 제4 지점은 상기 제7 지점에서 상기 제2 방향으로 이격된 영역에 위치하는 반도체 소자.
The method of claim 1,
The intensity of the gallium secondary ion includes a seventh point having the highest ionic strength in the first direction from the sixth point; and
The first concentration point, the first point, and the fourth point are located in a region spaced apart from the seventh point in the second direction.
제2항에 있어서,
상기 알루미늄 2차 이온의 강도는,
상기 제1 지점과 상기 제2 지점 사이에 위치한 영역에서 이온 강도가 가장 낮은 제8 지점; 및
상기 제3 지점과 상기 제4 지점 사이에 위치한 영역 에서 이온 강도가 가장 큰 제9 지점;을 더 이루어지고
상기 제2 지점은 상기 제3 지점, 상기 제4 지점 및 상기 제9 지점보다 높고,
상기 제3 지점은 상기 제8 지점보다 높고,
상기 제8 지점은 상기 제5 지점보다 높은 반도체 소자.
The method of claim 2,
The strength of the aluminum secondary ions is,
An eighth point having the lowest ionic strength in a region located between the first point and the second point; And
A ninth point having the greatest ionic strength in a region located between the third point and the fourth point;
The second point is higher than the third point, the fourth point, and the ninth point,
The third point is higher than the eighth point,
The eighth point is higher than the fifth point.
제2항에 있어서,
상기 제1 지점은 상기 제4 지점과 상기 제6 지점 사이에 위치하는 반도체 소자.
The method of claim 2,
The first point is a semiconductor device positioned between the fourth point and the sixth point.
제1항에 있어서,
상기 활성 영역에서 방출된 알루미늄 2차 이온 강도는 복수 개의 피크 및 복수 개의 밸리를 포함하고,
상기 복수 개의 피크는 이온강도가 상기 제1 지점 및 상기 제2 지점보다 낮은 반도체 소자.
The method of claim 1,
The aluminum secondary ionic strength emitted from the active region includes a plurality of peaks and a plurality of valleys,
The plurality of peaks have an ionic strength lower than the first point and the second point.
제1항에 있어서,
상기 2차 이온은 제1 도펀트의 2차 이온을 더 포함하고,
상기 제1 도펀트는 실리콘을 포함하고,
상기 제1 도펀트의 2차 이온의 도핑 농도는,
상기 제1 도전형 반도체 영역에서 방출되고 농도가 가장 높은 제1 도핑 농도;
상기 제1 도전형 반도체 영역에서 방출되고 상기 제1 도핑 농도보다 낮은 제2 도핑 농도;
상기 제1 도핑 농도에서 상기 제1 방향으로 이격된 영역에서 농도가 가장 높은 제3 도핑 농도;
상기 제3 도핑 농도와 상기 제1 도핑 농도 사이의 영역에서 농도가 가장 낮은 제4 도핑 농도;
상기 제4 도핑 농도와 상기 제1 방향으로 이격된 영역에서 농도가 가장 낮은 제5 도핑 농도; 및
상기 제4 도핑 농도와 상기 제5 도핑 농도 사이의 영역에서 농도가 가장 높은 제6 도핑 농도;으로 이루어지는 반도체 소자.
The method of claim 1,
The secondary ions further include secondary ions of the first dopant,
The first dopant includes silicon,
The doping concentration of the secondary ions of the first dopant is,
A first doping concentration emitted from the first conductivity type semiconductor region and having the highest concentration;
A second doping concentration emitted from the first conductivity type semiconductor region and lower than the first doping concentration;
A third doping concentration having the highest concentration in a region spaced apart from the first doping concentration in the first direction;
A fourth doping concentration having the lowest concentration in a region between the third doping concentration and the first doping concentration;
A fifth doping concentration having the lowest concentration in a region spaced apart from the fourth doping concentration in the first direction; And
A semiconductor device comprising: a sixth doping concentration having the highest concentration in a region between the fourth doping concentration and the fifth doping concentration.
제6항에 있어서,
상기 제2 도핑 농도는 상기 제1 도핑 농도, 상기 제3 도핑 농도 및 상기 제6 도핑 농도보다 낮은 반도체 소자.
The method of claim 6,
The second doping concentration is lower than the first doping concentration, the third doping concentration, and the sixth doping concentration.
제6항에 있어서,
상기 제4 도핑 농도는 상기 활성 영역에서 방출되고,
상기 제6 도핑 농도는 상기 제2 도전형 반도체 영역에서 방출되는 반도체 소자.
The method of claim 6,
The fourth doping concentration is released in the active region,
The sixth doping concentration is emitted from the second conductivity type semiconductor region.
제1항에 있어서,
상기 활성 영역은,
우물 영역; 및 장벽 영역을 포함하고,
상기 제3 지점은 상기 제2 방향으로 최외측에 위치한 장벽 영역으로부터 방출되는 반도체 소자.
The method of claim 1,
The active region,
Well area; And a barrier region,
The third point is emitted from a barrier region located at the outermost side in the second direction.
제1항에 있어서
상기 제1 지점과 상기 제5 지점의 비는 1:0.3 내지 1:0.45인 반도체 소자.
The method of claim 1
The ratio of the first point and the fifth point is 1:0.3 to 1:0.45.
제1항에 있어서,
상기 제2 지점과 상기 제5 지점의 비는 1:0.42 내지 1:0.85인 반도체 소자.
The method of claim 1,
The ratio of the second point and the fifth point is 1:0.42 to 1:0.85.
제1항에 있어서,
상기 제2 지점과 상기 제1 지점의 비는 1:1.1 내지 1:1.9인 반도체 소자.
The method of claim 1,
A semiconductor device having a ratio of the second point and the first point of 1:1.1 to 1:1.9.
제1항에 있어서,
상기 1차 이온은 O2+, Cs+ 및 Bi+ 중 어느 하나를 포함하는 반도체 소자.
The method of claim 1,
The primary ion is a semiconductor device including any one of O2+, Cs+, and Bi+.
제1항에 있어서,
상기 반도체 구조물은 알루미늄을 포함하는 기판 영역을 더 포함하고,
상기 기판 영역은 상기 제1 지점과 상기 제4 지점 사이의 영역을 포함하는 반도체 소자.
The method of claim 1,
The semiconductor structure further includes a substrate region including aluminum,
The substrate region includes a region between the first point and the fourth point.
제1항에 있어서,
상기 제1 농도 지점은 상기 제3 지점과 상기 제1 지점 사이에 위치하는 반도체 소자.
The method of claim 1,
The first concentration point is located between the third point and the first point.
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