KR102581909B1 - 태양 전지 및 태양 전지 제조 방법 - Google Patents
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Abstract
본 발명은 태양 전지 및 태양 전지 제조 방법에 관한 것이다.
본 발명에 따른 태양 전지의 일례는 반도체 기판; 반도체 기판의 전면에 전체적으로 형성되는 제1 도전형 영역; 반도체 기판의 후면에 전체적으로 형성되는 제2 도전형 영역; 제1 도전형 영역에 접속되는 제1 전극; 및 제2 도전형 영역에 접속되는 제2 전극;을 포함하고, 제1 도전형 영역의 표면에는 피라미드 형상을 갖는 복수의 제1 요철과 제1 요철보다 크기가 작고, 제1 요철의 표면에 형성되는 복수의 제2 요철이 형성된다.
또한, 본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판을 텍스쳐링 하여, 반도체 기판에 피라미드 형상을 갖는 요철을 형성하는 단계; 반도체 기판의 전체 표면에 폴리 실리콘층을 형성하는 단계; 반도체 기판의 전면 및 측면을 반응성 이온 에칭(RIE) 방법으로 에칭하는 에칭 단계; 반도체 기판의 전면에 도펀트 소스층을 형성하는 단계; 반도체 기판의 전면 중에서 제1 전극이 형성될 제1 영역을 레이저로 조사하는 제1 도핑 단계; 반도체 기판을 열처리하여, 반도체 기판의 전면 전체 영역에 불순물을 도핑하는 제2 도핑 단계; 및 제1, 2 도전형 영역에 접속되는 제1, 2 전극을 형성하는 전극 형성 단계;를 포함한다.
본 발명에 따른 태양 전지의 일례는 반도체 기판; 반도체 기판의 전면에 전체적으로 형성되는 제1 도전형 영역; 반도체 기판의 후면에 전체적으로 형성되는 제2 도전형 영역; 제1 도전형 영역에 접속되는 제1 전극; 및 제2 도전형 영역에 접속되는 제2 전극;을 포함하고, 제1 도전형 영역의 표면에는 피라미드 형상을 갖는 복수의 제1 요철과 제1 요철보다 크기가 작고, 제1 요철의 표면에 형성되는 복수의 제2 요철이 형성된다.
또한, 본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판을 텍스쳐링 하여, 반도체 기판에 피라미드 형상을 갖는 요철을 형성하는 단계; 반도체 기판의 전체 표면에 폴리 실리콘층을 형성하는 단계; 반도체 기판의 전면 및 측면을 반응성 이온 에칭(RIE) 방법으로 에칭하는 에칭 단계; 반도체 기판의 전면에 도펀트 소스층을 형성하는 단계; 반도체 기판의 전면 중에서 제1 전극이 형성될 제1 영역을 레이저로 조사하는 제1 도핑 단계; 반도체 기판을 열처리하여, 반도체 기판의 전면 전체 영역에 불순물을 도핑하는 제2 도핑 단계; 및 제1, 2 도전형 영역에 접속되는 제1, 2 전극을 형성하는 전극 형성 단계;를 포함한다.
Description
본 발명은 태양 전지 및 태양 전지 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양 에너지로부터 전기 에너지를 생산하는 전지로서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없어 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)의 반도체로 이루어진 기판(substrate) 및 에미터부(emitter layer), 그리고 기판과 에미터부에 각각 연결된 전극을 구비한다. 이때, 기판과 에미터부의 계면에는 p-n 접합이 형성되어 있다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공쌍이 생성되고, 생성된 전자-정공쌍은 전자와 정공으로 각각 분리되어 전자와 정공은 n형의 반도체와 p형 반도체쪽으로, 예를 들어 에미터부와 기판쪽으로 이동하고, 기판과 에미터부와 전기적으로 연결된 전극에 의해 수집되며, 이 전극들을 전선으로 연결하여 전력을 얻는다.
한편, 종래에는 이와 같은 태양 전지에서, 반도체 기판과 전극 사이의 접촉 저항을 보다 향상시키기 위해, 선택적 에미터 구조를 채용하되, 반도체 기판과 전극 사이에는 고농도 영역을 형성하고, 전극이 배치되지 않는 반도체 기판의 영역에는 저농도 영역을 형성하였다.
아울러, 종래에는 이와 같은 선택적 에미터 구조를 레이저를 이용하였으나, 레이저를 이용하는 경우, 반도체 기판의 전면에 형성된 요철 구조가 레이저에 의해 훼손되는 등, 반도체 기판의 광흡수율이 저하되는 문제점이 있었다.
본 발명은 태양 전지 및 태양 전지 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 태양 전지의 일례는 반도체 기판; 반도체 기판의 전면에 전체적으로 형성되고, 도전성 불순물이 함유되는 제1 도전형 영역; 반도체 기판의 후면에 전체적으로 형성되고, 제1 도전형 영역에 함유된 불순물과 반대되는 도전성 불순물이 함유되는 제2 도전형 영역; 제1 도전형 영역에 접속되는 제1 전극; 및 제2 도전형 영역에 접속되는 제2 전극;을 포함하고, 제1 도전형 영역의 표면에는 피라미드 형상을 갖는 복수의 제1 요철과 제1 요철보다 크기가 작고, 제1 요철의 표면에 형성되는 복수의 제2 요철이 형성된다.
여기서, 복수의 제1, 2 요철은 제1 도전형 영역 중에서 제1 전극이 접속되는 제1 영역과 제1 영역을 제외한 나머지 제2 영역 각각의 표면에 형성될 수 있다.
아울러, 제2 영역에 형성되는 복수의 제1, 2 요철의 평균 크기 또는 높이는 제1 영역에 형성되는 복수의 제1, 2 요철의 평균 크기 또는 높이와 동일할 수 있다.
또한, 제1 영역의 도핑 농도는 제2 영역의 도핑 농도보다 클 수 있고, 제1 영역의 면저항값은 제2 영역의 면저항값보다 낮을 수 있다.
또한, 본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판의 전면 및 후면을 텍스쳐링 하여, 반도체 기판의 전면 및 후면 각각에 피라미드 형상을 갖는 복수의 제1 요철을 형성하는 텍스쳐링 단계; 반도체 기판의 전체 표면에 도전성 불순물이 함유된 폴리 실리콘층을 형성하는 폴리 실리콘층 형성 단계; 반도체 기판의 전면 및 측면을 반응성 이온 에칭(RIE) 방법으로 에칭하여, 반도체 기판의 전면 및 측면에 형성된 폴리 실리콘층이 제거하여, 제2 도전형 영역을 형성하고, 반도체 기판의 전면에 형성된 복수의 제1 피라미드 각각의 표면에 제1 요철보다 크기가 작고, 제1 요철의 표면에 형성되는 복수의 제2 요철이 형성하는 에칭 단계; 복수의 제1, 2 요철이 형성된 반도체 기판의 전면에 폴리 실리콘층에 도핑된 불순물과 반대인 불순물이 함유된 도펀트 소스층을 형성하는 도펀트 소스층 형성 단계; 불순물 도핑층이 형성된 반도체 기판의 전면 중에서 제1 전극이 형성될 제1 영역을 레이저로 조사하여, 제1 영역에 불순물을 도핑하는 제1 도핑 단계; 챔버 내에서 반도체 기판을 열처리하여, 제1 영역을 포함한 반도체 기판의 전면 전체 영역에 불순물을 도핑하는 제2 도핑 단계; 및 제1 도전형 영역에 접속되는 제1 전극 및 제2 도전형 영역에 접속되는 제2 전극을 형성하는 전극 형성 단계;를 포함한다.
아울러, 텍스쳐링 단계와 폴리 실리콘층 형성 단계 사이에 반도체 기판의 후면을 평탄하게 하는 평탄화 공정이 더 추가될 수 있다.
또한, 폴리 실리콘층 형성 단계에서 폴리 실리콘층은 저압 화학 기상 증착 방법(LPCVD, Low pressure chemical vapor deposition)으로 형성될 수 있다.
아울러, 도펀트 소스층 형성 단계는 상압 화학 기상 증착법(APCVD, Atmospheric Pressure chemical vapor deposition)에 의해 반도체 기판의 전체 표면에 불순물을 함유하는 BSG(Boron Silicate Glass)를 도펀트 소스층으로 증착하여 수행될 수 있다.
또한, 도펀트 소스층 형성 단계에서 도펀트 소스층 위에 불순물을 함유하지 않는 USG(Undoped Silicate glass)를 캡핑층으로 더 형성할 수 있다.
또한, 도펀트 소스층 형성 단계와 제1 도핑 단계 사이에는 반도체 기판의 후면에 형성된 도펀트 소스층과 캡핑층을 제거하여 제2 도전형 영역을 노출시키는 클리닝 공정이 더 포함될 수 있다.
또한, 제1 도핑 단계에서 제1 영역에 레이저를 조사할 때, 레이저의 강도는 반도체 기판의 전면에 형성된 복수의 제1, 2 요철의 형상이 뭉개지지 않고 유지되는 수준일 수 있다.
여기서, 제1 도핑 단계에서 레이저 조사에 의해, 도펀트 소스층에 함유된 불순물이 반도체 기판 전면의 제1 영역에 확산될 수 있다.
이에 따라, 제1 도핑 단계 이후에 제2 도핑 단계가 수행되어, 반도체 기판의 전면 영역 중 제1 영역은 고농도 영역으로 형성되고, 제1 영역을 제외한 나머지 제2 영역은 저농도 영역으로 형성되어, 고농도 영역과 저농도 영역을 구비하는 제1 도전형 영역을 형성할 수 있다.
아울러, 제2 도핑 단계에서 반도체 기판의 전면 및 후면은 동시에 열처리되고, 도펀트 소스층에 함유된 불순물이 반도체 기판의 제1, 2 영역에 확산되어, 제1 영역은 고농도 영역으로 형성되고, 제2 영역은 저농도 영역으로 형성될 수 있다.
또한, 제2 도핑 단계 이후, 전극 형선 단계 이전에, 반도체 기판의 전면에 반사 방지막을 형성하고, 반도체 기판의 후면에 후면 패시베이션막을 형성하는 단계를 더 구비할 수 있다.
본 발명에 따른 태양 전지 및 태양 전지 제조 방법은 반도체 기판에서 일부 도펀트층을 선택적으로 식각하여 고농도 영역과 저농도 영역을 구비하는 구조의 도전형 영역을 형성함으로써, 반도체 기판의 표면에 형성된 텍스처링 요철이 훼손되지 않도록 하여 태양 전지의 효율을 보다 향상시킬 수 있다.
도 1 및 도 2는 본 발명에 따른 태양 전지의 일례를 설명하기 위한 도이다.
도 3은 본 발명에 따른 태양 전지 제조 방법의 일례에 대해 설명하기 위한 플로우 차트이다.
도 4는 종래의 레이저 도핑 방법과 본 발명의 따른 레이저 도핑 방법에 따른 반도체 기판(110)의 표면 형상을 설명하기 위한 도이다.
도 5는 본 발명의 레이저 도핑 방법에 따른 컨텍 저항의 효과를 설명하기 위한 도이다.
도 3은 본 발명에 따른 태양 전지 제조 방법의 일례에 대해 설명하기 위한 플로우 차트이다.
도 4는 종래의 레이저 도핑 방법과 본 발명의 따른 레이저 도핑 방법에 따른 반도체 기판(110)의 표면 형상을 설명하기 위한 도이다.
도 5는 본 발명의 레이저 도핑 방법에 따른 컨텍 저항의 효과를 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
또한, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.
아울러, 이하에서 반도체 기판 또는 제1 도전형 영역 중에서 제1 영역은 제1 전극이 반도체 기판 또는 제1 도전형 영역에 접속되는 영역을 의미하고, 제2 영역은 반도체 기판 또는 제1 도전형 영역 중에서 제1 영역을 제외한 나머지 영역을 의미한다.
아울러, 어떠한 두 개의 값이 동일하다는 것은 오차 범위 10% 이하에서 동일하다는 것을 의미한다.
그러면 첨부한 도면을 참고로 하여 본 발명에 따른 태양 전지에 대하여 설명한다.
도 1 및 도 2는 본 발명의 제조 방법에 따라 제조되는 태양 전지의 일례를 설명하기 위한 도이다.
보다 구체적으로 도 1은 본 발명의 일례에 따른 태양 전지의 일부 사시도이고, 도 2의 (a)는 도 1에 도시된 태양 전지의 일부 단면도이고, 도 2의 (b)는 도 2의 (a)에서 K 부분을 확대 도시한 것이다.
도 1에 도시된 바와 같이, 본 발명에 따른 태양 전지의 일례는 반도체 기판(110), 제1 도전형 영역(120), 반사 방지막(130), 제2 도전형 영역(170), 제어 패시베이션막(160), 후면 패시베이션막(190), 제1 전극(140) 및 제2 전극(150)을 포함한다.
도 1에서는 본 발명에 따른 태양 전지가 반사 방지막(130) 및 후면 패시베이션막(190)을 포함하는 것을 일례로 도시하고 있으나, 본 발명은 이와 다르게 반사 방지막(130), 제어 패시베이션막(160) 및 후면 패시베이션막(190)이 생략되는 것도 가능하다.
반도체 기판(110)은 제 1 도전성 타입 또는 제2 도전성 타입의 불순물이 도핑되는 단결정 실리콘, 다결정 실리콘 중 적어도 어느 하나로 형성될 수 있다. 일례로, 반도체 기판(110)은 단결정 실리콘 웨이퍼로 형성될 수 있다.
여기서, 반도체 기판(110)에 함유된 제 1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물을 포함할 수 있다. 여기서 제 1 도전성 타입의 불순물은 n형 또는 p형 도전성 타입 중 어느 하나일 수 있고, 제2 도전성 타입의 불순물은 제1 도전성 타입의 불순물로 선택된 불순물의 도전성 타입과 반대인 불순물일 수 있다.
일례로, 제1 도전성 타입이 p형인 경우, 제2 도전성 타입은 n형일 수 있고, 이와 다르게, 제1 도전성 타입이 n형인 경우, 제2 도전성 타입은 p형일 수 있다.
이하에서는 제1 도전성 타입이 p형인 경우, 제2 도전성 타입은 n형인 경우를 일례로 설명하고, 반도체 기판(110)에는 제2 도전성 타입의 불순물인 n형 불순물이 함유된 경우를 일례로 설명한다.
반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑(doping)된다. 하지만, 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
이하에서는 이와 같은 반도체 기판(110)의 함유된 불순물이 제2 도전성 타입의 불순물이고, n형인 경우를 일례로 설명한다. 그러나, 반드시 이에 한정되는 것은 아니다.
이러한 반도체 기판(110)은 도 1에 도시된 바와 같이, 전면에 복수의 텍스쳐링(tecturing) 요철면을 가질 수 있다. 이로 인해 반도체 기판(110)의 전면 위에 위치한 제1 도전형 영역(120) 역시 요철면을 가질 수 있다. 그러나, 도 1과 다르게, 반도체 기판(110)의 후면 역시 요철면을 가지는 것도 가능하다.
여기서, 텍스쳐링 요철이라 함은 반사광을 줄이기 위해 태양 전지의 표면에 형성된 요철을 의미할 수 있다.
이와 같은 반도체 기판(110)의 요철에 대해서는 도 2의 (b)에서 보다 상세하게 설명한다.
이로 인해, 반도체 기판(110)의 전면에서 반사되는 빛의 양이 감소하여 반도체 기판(110) 내부로 입사되는 빛의 양이 증가할 수 있다.
제1 도전형 영역(120)은 반도체 기판(110)의 전면에 위치하며, 제1 도전성 타입 또는 제2 도전성 타입의 불순물을 함유할 수 있다. 일례로, 제1 도전형 영역(120)은 제1 도전성 타입의 불순물인 p형 불순물을 함유할 수 있다.
이하에서는 제1 도전형 영역(120)이 제1 도전성 타입의 불순물을 포함하는 경우를 일례로 설명하나, 이는 일례이고, 이와 다르게 제1 도전형 영역(120)이 제2 도전성 타입의 불순물을 함유하는 경우도 가능하다.
따라서, 반도체 기판(110)이 제2 도전성 타입의 불순물이 함유한 경우, 제1 도전형 영역(120)은 반도체 기판(110)과 p-n 접합을 형성하여, 에미터부(emitter)로서의 역할을 수행할 수 있다.
이하에서는 제1 도전형 영역(120)이 에미터부로서의 역할을 수행하는 경우를 일례로 설명한다.
따라서, 반도체 기판(110)이 n형이고 제1 도전형 영역(120)이 p형일 경우, 정공은 제1 도전형 영역(120)쪽으로 이동하고, 전자는 반도체 기판(110)의 후면쪽으로 이동할 수 있다.
이와 같은 제1 도전형 영역(120)은 반도체 기판(110)의 전면에 제2 도전성 타입의 불순물이 확산되어 형성될 수 있으며, 이와 같은 경우, 제1 도전형 영역(120)은 반도체 기판(110)과 동일한 실리콘 재질로 형성될 수 있다.
일례로, 반도체 기판(110)이 단결정 실리콘 재질의 웨이퍼로 형성된 경우, 제1 도전형 영역(120)도 단결정 실리콘 재질로 형성될 수 있으며, 반도체 기판(110)이 다결정 실리콘 재질의 웨이퍼로 형성되는 제1 도전형 영역(120)도 다결절 실리콘 재질로 형성될 수 있다.
아울러, 이와 같은 제1 도전형 영역(120)은 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(110)의 전면 전제 영역 중 제2 영역(A2)에는 불순물이 저농도로 도핑되는 저농도 영역으로 형성되고, 반도체 기판(110)의 제1 영역(A1)에는 제2 영역(A2)의 저농도 영역(120L)보다 불순물이 고농도로 도핑되는 고농도 영역(120H)이 형성될 수 있다.
여기서, 반도체 기판(110)의 제1 영역(A1)은 제1 전극(140)이 위치하는 영역을 의미하고, 제2 영역(A2)은 반도체 기판(110) 전면 전체 영역에서 제1 영역(A1)을 제외한 나머지 영역으로, 제1 전극(140)이 위치하지 않은 영역을 의미할 수 있다.
반사 방지막(130)은 제1 도전형 영역(120) 위에 위치하며, 알루미늄 산화막(AlOx), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx) 및 실리콘 산화질화막(SiOxNy) 중 적어도 하나로 형성될 수 있고, 단일막 또는 다층막으로 형성될 수 있다.
일례로, 반사 방지막(130)은 제1 도전형 영역(120)의 표면을 덮는 제1 반사 방지막(130a)과 제1 반사 방지막(130a)의 표면을 덮는 제2 반사 방지막(130b)를 구비할 수 있다.
여기서, 제1 반사 방지막(130a)은 알루미늄 옥사이드(AlOx)를 포함하고, 제2 반사 방지막(130b)은 실리콘 나이트라이드(SiNx)를 포함하여 형성될 수 있다.
도 1 및 도 2에서는 반사 방지막(130)이 이중막으로 형성된 경우를 일례로 도시하였으나, 반드시 이중막에 한정되지는 않고, 단일막으로 형성되는 것도 가능하다.
이와 같은 반사 방지막(130)은 태양 전지로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지의 효율을 높일 수 있다.
제1 전극(140)은 반사 방지막(130)을 뚫고 제1 도전형 영역(120)에 직접 접속하여, 제1 도전형 영역(120)과 전기적으로 연결될 수 있다.
이와 같은 제1 전극(140)은 제1 도전형 영역(120)쪽으로 이동한 캐리어를 수집할 수 있다.
이와 같이, 제1 전극(140)으로 수집된 캐리어는 인터커넥터에 의해 다른 태양 전지에 연결되거나, 외부 장치로 출력될 수 있다.
이와 같은 제1 전극(140)은 적어도 하나의 도전성 금속 물질로 이루어져 있고, 이들 도전성 금속 물질의 예는 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나일 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다.
이와 같은 제1 전극(140)은 반도체 기판(110)의 전면에 반사 방지막(130)이 형성된 이후, 반사 방지막(130) 위에 패이스트 상태로 도포된 이후, 열처리 공정을 통하여 패이스트가 반사 방지막(130)을 뚫고 제1 도전형 영역(120)에 접속하면서 소성되어 형성될 수 있다.
이와 같은 제1 전극(140)은 도 1 및 도 2에 도시된 바와 같이, 제1 방향(x)으로 길게 형성된 핑거 전극을 포함할 수 있다.
제어 패시베이션막(160)은 반도체 기판(110)의 후면에 접촉하여 구비될 수 있다.
일례로, 제어 패시베이션막(160)은 도 2에 도시된 바와 같이, 반도체 기판(110)과 제2 도전형 영역(170) 사이에 형성되되, 반도체 기판(110)의 후면 가장 자리를 제외한 전체 영역 위에 형성될 수 있다.
이와 같은 제어 패시베이션막(160)은 반도체 기판(110)에서 생성된 캐리어를 제2 도전형 영역(170) 방향으로 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다. 아울러, 이와 같은 제어 패시베이션막(160)은 태양 전지의 개방 전압(Voc)을 상승시키는 역할을 할 수 있다.
이와 같은, 제어 패시베이션막(160)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다. 그러나 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성되는 것도 가능하다.
또한, 제어 패시베이션막(160)의 두께(T160)는 0.5nm ~ 2.5nm사이로 형성될 수 있다. 이와 같은 제어 패시베이션막(160)의 두께에 대한 수치는 패시베이션 기능 수행 등의 역할을 위한 최적의 두께일 수 있다.
이와 같은 제어 패시베이션막(160)은 Oxidation 공정이나 LPCVD 공정 또는 PECVD 증착 공정에 의해 형성될 수 있다.
다음, 제2 도전형 영역(170)은 제어 패시베이션막(160)의 후면 위에 위치하고, 제1 도전형 영역(120)에 함유된 불순물의 도전성 타입과 반대인 도전성 타입의 불순물이 함유된 다결정 실리콘 재질로 형성될 수 있다.
일례로, 제2 도전형 영역(170)에는 제2 도전성 타입의 불순물인 n형 불순물이 반도체 기판(110)보다 고농도로 함유될 수 있다.
이에 따라, 제2 도전형 영역(170)은 후면 전계부(BSF)로서의 역할을 수행할 수 있다.
다음, 후면 패시베이션막(190)은 도 1 및 도 2에 도시된 바와 같이, 제2 도전형 영역(170)의 후면 중에서 제2 전극(150)이 형성된 영역을 제외한 전체 영역 위에 위치할 수 있다.
이와 같은 후면 패시베이션막(190)은 유전체 재질로 형성될 수 있으며, 단층 또는 다수의 층으로 형성될 수 있고, 제2 도전형 영역(170)의 극성을 고려하여 특정 고정 전하를 가질 수 있다.
이와 같은 후면 패시베이션막(190)의 재질은 SiCx, SiOx, silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON 중 적어도 하나로 형성될 수 있다.
이와 같은 후면 패시베이션막(190)은 제2 도전형 영역(170)의 후면 표면을 패시베이션하는 기능을 수행할 수 있다.
제2 전극(150)은 후면 패시베이션막(190)을 관통하여 제2 도전형 영역(170)에 전기적으로 연결될 수 있다.
이와 같은 제2 전극(150)은 제2 도전형 영역(170) 쪽으로 이동한 캐리어를 수집할 수 있다.
지금까지의 도 1 및 도 2에서는 반도체 기판(110)이 n형 타입의 불순물을 함유하고, 제1 도전형 영역(120)이 p형 타입의 불순물을 함유하여, 에미터부로서 역할을 수행하고, 제2 도전형 영역(170)에 n형 타입의 불순물을 함유하여 후면 전계부로서 역할을 수행하는 경우를 일례로 설명하였다.
그러나, 본 발명은 반드시 이와 같은 구조에만 한정되는 것은 아니고, 전술한 바와 다르게, 반도체 기판(110)이 p형 타입의 불순물을 함유하고, 제1 도전형 영역(120)이 p형 타입의 불순물을 함유하여, 전면 전계부로서 역할을 수행하고, 제2 도전형 영역(170)에 n형 타입의 불순물을 함유하여 후면 에미터부로서 역할을 수행하는 것도 가능하다.
아울러, 이와 같은 태양 전지 구조에서, 제1 도전형 영역(120)의 표면에는 도 2의 (b)에 도시된 바와 같이, 복수의 제1 요철(P1)과 복수의 제2 요철(P2)이 형성될 수 있다.
여기서, 복수의 제1 요철(P1) 각각은 전체 외형이 피라미드 형상을 가지며, 복수의 제2 요철(P2) 각각은 제1 요철(P1)보다 크기가 작고, 피라미드 형상의 제1 요철(P1)의 표면에 형성될 수 있다.
아울러, 이와 같은 복수의 제1, 2 요철(P1, P2)은 제1 도전형 영역(120) 중에서 제1 전극(140)이 접속되는 제1 영역(A1)과 제1 영역(A1)을 제외한 나머지 제2 영역(A2) 각각의 표면에 형성될 수 있으며, 제1 영역(A1)에 형성된 복수의 제1, 2 요철(P1, P2)의 형상은 제2 영역(A2)에 형성된 복수의 제1, 2 요철(P1, P2)의 형상과 실질적으로 동일한 형태와 크기를 가질 수 있다.
즉, 제2 영역(A2)에 형성되는 복수의 제1, 2 요철(P1, P2)의 평균 크기 또는 높이는 제1 영역(A1)에 형성되는 복수의 제1, 2 요철(P1, P2)의 평균 크기 또는 높이와 동일할 수 있다.
아울러, 제1 도전형 영역(120) 중에서 제1 영역(A1)의 도핑 농도는 제2 영역(A2)의 도핑 농도보다 클 수 있다. 따라서, 제1 영역(A1)의 면저항값은 제2 영역(A2)의 면저항값보다 낮게 형성될 수 있고, 도 2의 (a)에 도시된 바와 같이, 제1 영역(A1)에 전극이 접속할 때, 접속 면적을 증가시켜, 컨텍 저항을 최소화할 수 있다.
도 3은 본 발명에 따른 태양 전지 제조 방법의 일례에 대해 설명하기 위한 플로우 차트이다.
도 3의 플로우 차트에 기재된 바와 같이, 본 발명에 따른 태양 전지 제조 방법의 일례는 반도체 기판 준비 단계(S1), 텍스쳐링 단계(S2), 제1 클리닝 공정(S3), 폴리 실리콘층 형성 단계(S4), 에칭 단계(S5), 제2 클리닝 공정(S6), 도펀트 소스층 형성 단계(S7), 제3 클리닝 공정(S8), 제1 도핑 단계(S9), 제2 도핑 단계(S10), 제4 클리닝 공정(S11), 제1 반사 방지막 형성 단계(S12), 제2 반사 방지막 형성 단계(S13), 후면 패시베이션막 형성 단계(S14), 및 전극 형성 단계(S15) 및 소팅(sorting) 단계(S16)를 포함할 수 있다.
여기서, 반도체 기판 준비 단계(S1)에서는 도 1 및 도 2에서 설명한 반도체 기판(110)이 준비될 수 있다. 예를 들어, 반도체 기판(110)에 제1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물이 도핑되어 준비될 수 있다.
텍스쳐링 단계(S2)에서는 반도체 기판(110)의 전면 및 후면을 텍스쳐링 하여, 반도체 기판(110)의 전면 및 후면 각각에 피라미드 형상을 갖는 복수의 제1 요철(P1)을 형성할 수 있다.
아울러, 도 3의 플로우 차트에 기재되지는 않았지만, 텍스쳐링 단계(S2) 이후 폴리 실리콘층 형성 단계(S4) 이전에 반도체 기판(110)의 후면을 평탄하게 하는 평탄화 공정이 더 추가될 수도 있다.
이후, 제1 클리닝 공정(S3)을 통해, 텍스쳐링 단계(S2) 또는 후면 평탄화 공정에서 발생한 반도체 기판(110)의 손상이나 결함이 제거될 수 있다.
폴리 실리콘층 형성 단계(S4)에서는 반도체 기판(110)의 전체 표면에 제어 패시베이션막(160)을 형성한 이후, 제어 패시베시션막이 형성된 반도체 기판(110)의 전체 표면에 도전성 불순물이 함유된 폴리 실리콘층(170)을 형성할 수 있다.
이와 같은 폴리 실리콘층 형성 단계(S4)는 폴리 실리콘층(170)을 저압 화학 기상 증착 방법(LPCVD, Low pressure chemical vapor deposition)으로 형성할 수 있다.
이후, 반도체 기판(110)의 전면 및 측면을 반응성 이온 에칭(RIE) 방법으로 에칭하는 에칭 단계(S5)가 수행될 수 있다.
이와 같은 에칭 단계(S5)에 의해, 반도체 기판(110)의 전면 및 측면에 형성된 폴리 실리콘층(170)이 제거될 수 있다. 이에 따라, 폴리 실리콘층(170)은 반도체 기판(110)의 후면에만 잔존하게 되어, 제2 도전형 영역(170)이 반도체 기판(110)의 후면에 형성될 수 있다.
아울러, 반도체 기판(110)의 전면에 형성된 복수의 제1 피라미드 각각의 표면에 RIE 에칭 단계(S5)에 의해 제1 요철(P1)보다 크기가 작고, 제1 요철(P1)의 표면에 형성되는 복수의 제2 요철(P2)이 형성될 수 있다.
이후, 제2 클리닝 공정(S6)이 수행되어, 에칭 단계(S5)에 발생된 반도체 기판(110)의 미세 손상을 제거할 수 있다.
다음, 도펀트 소스층 형성 단계(S7)에서는 복수의 제1, 2 요철(P1, P2)이 형성된 반도체 기판(110)의 전면에 폴리 실리콘층(170)에 도핑된 불순물과 반대인 불순물이 함유된 도펀트 소스층을 형성할 수 있다.
여기서 도펀트 소스층은 반도체 기판(110) 내에 불순물을 확산시키는 도펀트 소스의 역할을 수행할 수 있다.
이와 같은 도펀트 소스층 형성 단계(S7)는 상압 화학 기상 증착법(APCVD, Atmospheric Pressure chemical vapor deposition)에 의해 반도체 기판(110)의 전체 표면에 불순물을 함유하는 BSG(Boron Silicate Glass)를 도펀트 소스층으로 증착하여 수행될 수 있다.
아울러, 이와 같은 도펀트 소스층 형성 단계(S7)에서 추가적으로, 도펀트 소스층 위에 불순물을 함유하지 않는 USG(Undoped Silicate glass)를 캡핑층으로 더 형성할 수 있다. 더불어, 이와 같은 캡핑층의 형성 역시 상압 화학 기상 증착법(APCVD)에 의해 수행될 수 있다.
여기서, 캡핑층은 열처리를 통해 도펀트 소스층의 불순물이 반도체 기판(110)의 전면 내부로 확산될 때, 도펀트 소스층의 불순물이 원하지 않는 반도체 기판(110)의 다른 부분, 예를 들어, 반도체 기판(110)의 측면이나, 반도체 기판(110)의 후면에 위치하는 제2 도전형 영역(170)으로 확산되는 것을 방지할 수 있다.
이후, 도펀트 소스층 형성 단계(S7)와 제1 도핑 단계(S9) 사이에 제3 클리닝 공정(S8)이 수행되어, 반도체 기판(110)의 후면에 형성된 도펀트 소스층과 캡핑층을 제거하여 제2 도전형 영역(170)을 노출시킬 수 있다.
다음, 제1 도핑 단계(S9)에서 불순물 도핑층이 형성된 반도체 기판(110)의 전면 중에서 제1 전극(140)이 형성될 제1 영역(A1)을 레이저로 조사하여, 반도체 기판(110)의 전면 중 제1 영역(A1)에 불순물을 도핑하고 확산시킬 수 있다.
즉, 제1 도핑 단계(S9)에서 레이저 조사에 의해, 도펀트 소스층에 함유된 불순물이 반도체 기판(110) 전면의 제1 영역(A1)에 확산될 수 있다.
이와 같은 제1 도핑 단계(S9)에서 제1 영역(A1)에 레이저를 조사할 때, 레이저의 강도는 반도체 기판(110)의 전면에 형성된 복수의 제1, 2 요철(P1, P2)의 형상이 뭉개지지 않고 유지되는 수준일 수 있다.
따라서, 제1 도핑 단계(S9) 이후에 반도체 기판(110)의 제1 영역(A1) 및 제2 영역(A2) 각각에 형성된 복수의 제1, 2 요철(P1, P2)의 형상 및 크기는 서로 동일할 수 있다.
다음 제2 도핑 단계(S10)에서는 챔버 내에서 반도체 기판(110)을 열처리하여, 제1 영역(A1)을 포함한 반도체 기판(110)의 전면 전체 영역에 불순물을 추가 도핑할 수 있다.
즉, 제2 도핑 단계(S10)에서는 도펀트 소스층에 함유된 불순물을 반도체 기판(110)의 전면 전체 영역, 즉 반도체 기판(110)의 제1, 2 영역 모두에 확산시킬 수 있다.
이에 따라, 반도체 기판(110)의 전면 영역 중 제1 영역(A1)은 이전의 제1 도핑 단계(S9)에 의해 불순물이 도핑된 상태에서 추가적으로 불순물이 더 확산되어, 고농도 영역(120H)으로 형성되고, 제1 영역(A1)을 제외한 나머지 제2 영역(A2)은 저농도 영역(120L)으로 형성될 수 있다.
즉, 도펀트 소스층에 함유된 불순물이 반도체 기판(110)의 제1, 2 영역에 확산되되, 제1 영역(A1)은 제1, 2 도핑 단계에 의해 고농도 영역(120H)으로 형성되고, 제2 영역(A2)은 제2 도핑 단계(S10)에 의해 저농도 영역(120L)으로 형성될 수 있다.
이에 따라, 제2 도핑 단계(S10)에서는 고농도 영역(120H)과 저농도 영역(120L)을 구비하는 제1 도전형 영역(120)을 형성할 수 있다.
이와 같은 제2 도핑 단계(S10)에서 반도체 기판(110)의 전면 및 후면은 동시에 열처리될 수 있다.
아울러, 제2 도핑 단계(S10)를 수행할 때, 도펀트 소스층을 덮고 있는 캡핑층은 도펀트 소스층의 불순물이 반도체 기판(110)의 전면을 제외한 나머지 부분, 즉 원하지 않는 부분으로 불순물이 확산되는 것을 방지할 수 있다.
아울러, 본 발명의 일례에 따른 제조 방법에서는 도 3과 같이, 제1 도핑 단계(S9)를 수행한 이후 제2 도핑 단계(S10)가 수행되는 경우를 일례로 설명하였지만, 이와 다르게, 제2 도핑 단계(S10)가 먼저 수행된 이후 제1 도핑 단계(S9)가 수행되는 것도 가능하다.
이와 같은 경우에도, 제2 도핑 단계(S10)와 제1 도핑 단계(S9)가 순차적으로 수행되어 완료됨으로써, 제1 영역(A1)은 고농도 영역(120H)으로 형성되고, 제2 영역(A2)은 저농도 영역(120L)으로 형성될 수 있다.
이후, 제4 클리닝 공정(S11)을 통하여 제1, 2 도핑 단계 중 반도체 기판(110)의 표면에 형성된 산화막이 제거될 수 있다.
이후, 제1, 2 반사 방지막(130) 형성 단계와 후면 패시베이션막 형성 단계(S14)가 제2 도핑 단계(S10) 이후 전극 형선 단계 이전에 수행될 수 있다.
제1 반사 방지막 형성 단계(S12)에서는 반도체 기판(110)의 전면에 알루미늄 산화막(AlOx)이 형성되어, 제1 도전형 영역(120)을 덮는 제1 반사 방지막(130a)이 형성될 수 있으며, 제2 반사 방지막 형성 단계(S13)에서는 제1 반사 방지막(130a) 위에 실리콘 나이트라이드(SiNx)를 포함하는 제2 반사 방지막(130b)이 형성될 수 있다.
더불어, 후면 패시베이션막 형성 단계(S14)에서 반도체 기판(110)의 후면에 형성된 제2 도전형 영역(170)을 덮고, 실리콘 나이트라이드(SiNx)를 포함하는 후면 패시베이션막(190)이 형성될 수 있다.
이후, 전극 형성 단계(S15)에서는 제1 도전형 영역(120)에 접속되는 제1 전극(140) 및 제2 도전형 영역(170)에 접속되는 제2 전극(150)을 형성할 수 있다.
이와 같은 전극 형성 단계(S15)는 전극 형성을 위한 전극 패이스트가 반도체 기판(110)의 전면 및 후면에 형성된 이후, 열처리 공정을 통하여, 전극 패이스트가 각각 반사 방지막(130)과 후면 패시베이션막(190)을 파이어쓰루(fire-through) 방식으로 관통하여, 제1, 2 도전형 영역 각각에 접속됨으로써 수행될 수 있다.
이와 같이, 본 발명은 레이저를 이용하여 고농도 영역(120H)과 저농도 영역(120L)의 구조를 형성하더라도 레이저에 의해 반도체 기판(110)의 표면에 형성된 제1, 2 요철(P1, P2)의 형상이 뭉개지지 않고 거의 초기의 형태를 유지하도록 하면서 고농도 영역(120H)을 형성함으로써, 전극 형성 시에 전극이 형성될 부분에 반도체 기판(110)의 표면에 제1, 2 요철(P1, P2)이 존재하도록 하여, 전극 컨텍에 의한 효율 감소를 최소화 할 수 있다.
도 4는 종래의 레이저 도핑 방법과 본 발명의 따른 레이저 도핑 방법에 따른 반도체 기판(110)의 표면 형상을 설명하기 위한 도이다.
도 4의 (a)는 종래의 레이저 도핑 방법에 따른 반도체 기판(110)의 표면을 SEM으로 측정한 것이고, 도 4의 (b)는 본 발명의 따른 레이저 도핑 방법에 따른 반도체 기판(110)의 표면을 SEM으로 측정한 것이다.
도 4의 (a) 및 (b)에서 레이저 도핑되지 않은 부분은 passivation 영역으로 표기된 부분이고, 레이저로 도핑된 부분은 laser doping 영역으로 표시되었다.
도 4의 (a)와 같이, 종래의 일반적이 레이저 도핑 방법에 따른 경우, 레이저 도핑이 되지 않은 passivation 영역에는 피라미드 형상의 제1 요철(P1)과 RIE 에칭에 의한 제2 요철(P2)이 나타나지만, 레이저 도핑된 laser doping 영역에는 제1, 2 요철(P1, P2)의 형상이 모두 사라지고 반도체 기판(110)의 표면이 평탄(flat)하게 되는 것을 확인할 수 있다.
그러나, 본 발명의 경우, 레이저 도핑을 실시하더라도, passivation 영역[즉, 제2 영역(A2)]과 laser doping 영역[즉, 제1 영역(A1)] 모두에 피라미드 형상의 제1 요철(P1)과 RIE 에칭에 의한 제2 요철(P2)이 서로 비슷한 morphology를 유지하고 있음을 알 수 있다.
도 5는 본 발명의 레이저 도핑 방법에 따른 컨텍 저항의 효과를 설명하기 위한 도이다.
여기서, 도 5의 (a)는 본 발명에 따른 레이저 도핑 방법으로 태양 전지를 형성한 경우의 core scan 이미지이고, 도 5의 (b)는 일반적인 레이저 도핑 방법으로 태양 전지를 형성한 경우의 core scan 이미지이다.
여기서, core scan이란 태양 전지에 전압과 전류를 인가한 상태에서, 태양 전지의 각 포인트에서의 전압을 측정하여 저항값을 분석하는 장비이다.
도 5에서 태양 전지에 표시된 이미지의 색상이 숫자가 높은 100으로 진행할수록 컨텍 저항이 높아지는 것을 의미하고, 태양 전지에 표시된 이미지의 색상이 숫자가 낮은 100으로 진행할수록 컨텍 저항이 낮아지는 것을 의미한다.
아울러, 여기서, 표시되는 숫자는 core scan에서 제공하는 수치 값이고, 단위를 가지는 것은 아니다. 따라서, 숫자가 저항값과 완전히 일치하는 것은 아닐 수 있다.
더불어, 컨텍 저항이 높아, 숫자가 높은 쪽으로 이동할수록 노랑색?빨강색?흰색으로 이미지가 표시되고, 컨텍 저항이 낮아, 숫자가 낮은 쪽으로 이동할수록 파랑색?보라색?검은색으로 이미지가 표시된다.
도 5의 (a)에 도시된 바와 같이, 본 발명의 경우, 태양 전지의 이미지를 봤을 때, 일부 흰색과 빨강색이 있지만, 대부분 초록색과 파란색으로 표시되어 컨텍 저항이 전반적으로 낮게 유지되는 것을 알 수 있다.
그러나, 도 5의 (b)에 도시된 바와 같이, 일반적인 경우, 태양 전지의 이미지를 봤을 때, 대부분 흰색으로 표시되어 있어, 컨텍 저항이 본 발명보다 훨씬 높게 유지되는 것을 알 수 있다.
이와 같이, 본 발명은 본 발명은 레이저를 이용하여 고농도 영역(120H)과 저농도 영역(120L)의 구조를 형성하더라도 레이저에 의해 제1, 2 요철(P1, P2)의 형상이 뭉개지지 않고 거의 초기의 형태를 유지하도록 하여, 전극 컨텍 저항을 최소화할 수 있고, 이에 따라 태양 전지의 필 팩터를 보다 향상시켜, 태양 전지의 효율을 보다 높일 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (16)
- 반도체 기판;
상기 반도체 기판의 전면에 전체적으로 형성되고, 도전성 불순물이 함유되는 제1 도전형 영역;
상기 반도체 기판의 후면에 전체적으로 형성되고, 상기 제1 도전형 영역에 함유된 불순물과 반대되는 도전성 불순물이 함유되는 제2 도전형 영역;
상기 제1 도전형 영역에 접속되는 제1 전극; 및
상기 제2 도전형 영역에 접속되는 제2 전극;을 포함하고,
상기 제1 도전형 영역의 표면에는 피라미드 형상을 갖는 복수의 제1 요철과 상기 제1 요철보다 크기가 작고, 상기 제1 요철의 표면에 형성되는 복수의 제2 요철이 형성되고,
상기 복수의 제1, 2 요철은 상기 제1 도전형 영역 중에서 상기 제1 전극이 접속되는 제1 영역과 상기 제1 영역을 제외한 나머지 제2 영역 각각의 표면에 형성되며,
상기 제1 영역의 도핑 농도는 상기 제2 영역의 도핑 농도보다 크고,
상기 제1 영역의 면저항값은 상기 제2 영역의 면저항값보다 낮은 태양 전지. - 삭제
- 제1 항에 있어서,
상기 제2 영역에 형성되는 상기 복수의 제1, 2 요철의 평균 크기 또는 높이는 상기 제1 영역에 형성되는 상기 복수의 제1, 2 요철의 평균 크기 또는 높이와 동일한 태양 전지. - 삭제
- 삭제
- 반도체 기판의 전면 및 후면을 텍스쳐링 하여, 반도체 기판의 전면 및 후면 각각에 피라미드 형상을 갖는 복수의 제1 요철을 형성하는 텍스쳐링 단계;
상기 반도체 기판의 전체 표면에 도전성 불순물이 함유된 폴리 실리콘층을 형성하는 폴리 실리콘층 형성 단계;
상기 반도체 기판의 전면 및 측면을 반응성 이온 에칭(RIE) 방법으로 에칭하여, 상기 반도체 기판의 전면 및 측면에 형성된 폴리 실리콘층이 제거하여, 제2 도전형 영역을 형성하고, 상기 반도체 기판의 전면에 형성된 상기 복수의 제1 피라미드 각각의 표면에 상기 제1 요철보다 크기가 작고, 상기 제1 요철의 표면에 형성되는 복수의 제2 요철이 형성하는 에칭 단계;
상기 복수의 제1, 2 요철이 형성된 상기 반도체 기판의 전면에 상기 폴리 실리콘층에 도핑된 불순물과 반대인 불순물이 함유된 도펀트 소스층을 형성하는 도펀트 소스층 형성 단계;
불순물 도핑층이 형성된 상기 반도체 기판의 전면 중에서 제1 전극이 형성될 제1 영역을 레이저로 조사하여, 상기 제1 영역에 불순물을 도핑하는 제1 도핑 단계;
챔버 내에서 상기 반도체 기판을 열처리하여, 상기 제1 영역을 포함한 상기 반도체 기판의 전면 전체 영역에 불순물을 도핑하는 제2 도핑 단계; 및
제1 도전형 영역에 접속되는 상기 제1 전극 및 상기 제2 도전형 영역에 접속되는 제2 전극을 형성하는 전극 형성 단계;를 포함하고,
상기 제1 도핑 단계 이후에 상기 제2 도핑 단계가 수행되어, 상기 반도체 기판의 전면 영역 중 상기 제1 영역은 고농도 영역으로 형성되고, 상기 제1 영역을 제외한 나머지 제2 영역은 저농도 영역으로 형성되어, 상기 고농도 영역과 상기 저농도 영역을 구비하는 제1 도전형 영역을 형성하는 태양 전지 제조 방법. - 제6 항에 있어서,
상기 텍스쳐링 단계와 상기 폴리 실리콘층 형성 단계 사이에 반도체 기판의 후면을 평탄하게 하는 평탄화 공정이 더 추가되는 태양 전지 제조 방법. - 제6 항에 있어서,
상기 폴리 실리콘층 형성 단계에서 상기 폴리 실리콘층은 저압 화학 기상 증착 방법(LPCVD, Low pressure chemical vapor deposition)으로 형성되는 태양 전지 제조 방법. - 제6 항에 있어서,
상기 도펀트 소스층 형성 단계는 상압 화학 기상 증착법(APCVD, Atmospheric Pressure chemical vapor deposition)에 의해 상기 반도체 기판의 전체 표면에 불순물을 함유하는 BSG(Boron Silicate Glass)를 도펀트 소스층으로 증착하여 수행되는 태양 전지 제조 방법. - 제6 항에 있어서,
상기 도펀트 소스층 형성 단계에서
상기 도펀트 소스층 위에 불순물을 함유하지 않는 USG(Undoped Silicate glass)를 캡핑층으로 더 형성하는 태양 전지 제조 방법. - 제10 항에 있어서,
상기 도펀트 소스층 형성 단계와 상기 제1 도핑 단계 사이에는 상기 반도체 기판의 후면에 형성된 도펀트 소스층과 상기 캡핑층을 제거하여 상기 제2 도전형 영역을 노출시키는 클리닝 공정이 더 포함되는 태양 전지 제조 방법. - 제6 항에 있어서,
상기 제1 도핑 단계에서 상기 제1 영역에 레이저를 조사할 때, 레이저의 강도는 상기 반도체 기판의 전면에 형성된 상기 복수의 제1, 2 요철의 형상이 뭉개지지 않고 유지되는 수준인 태양 전지 제조 방법. - 제6 항에 있어서,
상기 제1 도핑 단계에서 상기 레이저 조사에 의해, 상기 도펀트 소스층에 함유된 불순물이 상기 반도체 기판 전면의 상기 제1 영역에 확산되는 태양 전지 제조 방법. - 삭제
- 제6 항에 있어서,
상기 제2 도핑 단계에서 상기 반도체 기판의 전면 및 후면은 동시에 열처리되고,
상기 도펀트 소스층에 함유된 불순물이 상기 반도체 기판의 제1, 2 영역에 확산되어, 상기 제1 영역은 상기 고농도 영역으로 형성되고, 상기 제2 영역은 저농도 영역으로 형성되는 태양 전지 제조 방법. - 제6 항에 있어서,
상기 제2 도핑 단계 이후, 상기 전극 형성 단계 이전에,
상기 반도체 기판의 전면에 반사 방지막을 형성하고, 상기 반도체 기판의 후면에 후면 패시베이션막을 형성하는 단계를 더 구비하는 태양 전지 제조 방법.
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