KR101995834B1 - 태양 전지 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 태양 전지 및 그 제조 방법에 관한 것이다.
본 발명의 일례에 따른 태양 전지는 반도체 기판; 반도체 기판의 전면에 위치하는 제1 도전형 영역; 반도체 기판의 후면 위에 위치하는 제어 패시베이션막, 제2 도전형 영역과 후면 패시베이션막; 제1 도전형 영역과 연결되는 제1 전극; 및 제2 도전형 영역과 연결되는 제2 전극;을 포함하고, 반도체 기판의 후면 가장 자리에는 제어 패시베이션막 및 제2 도전형 영역이 위치하지 않고, 후면 패시베이션막이 반도체 기판의 후면 가장 자리를 덮는 아이솔레이션부가 위치하고, 반도체 기판의 전면에는 복수의 제1 요철과 복수의 제2 요철을 구비한다.
또한, 본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판의 전면에 제1 요철을 형성하는 단계; 반도체 기판의 후면에 제어 패시베이션막 및 제2 도전형 영역을 형성하는 단계; 반도체 기판의 전면을 식각하여 제2 요철을 형성하는 단계; 반도체 기판의 전면에 제1 도전형 영역을 형성하는 단계; 제2 도전형 영역 위에 후면 패시베이션막을 형성하는 단계; 및 제1 도전형 영역과 연결되는 제1 전극과 제2 도전형 영역과 연결되는 제2 전극을 형성하는 전극 형성 단계;를 포함한다.
본 발명의 일례에 따른 태양 전지는 반도체 기판; 반도체 기판의 전면에 위치하는 제1 도전형 영역; 반도체 기판의 후면 위에 위치하는 제어 패시베이션막, 제2 도전형 영역과 후면 패시베이션막; 제1 도전형 영역과 연결되는 제1 전극; 및 제2 도전형 영역과 연결되는 제2 전극;을 포함하고, 반도체 기판의 후면 가장 자리에는 제어 패시베이션막 및 제2 도전형 영역이 위치하지 않고, 후면 패시베이션막이 반도체 기판의 후면 가장 자리를 덮는 아이솔레이션부가 위치하고, 반도체 기판의 전면에는 복수의 제1 요철과 복수의 제2 요철을 구비한다.
또한, 본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판의 전면에 제1 요철을 형성하는 단계; 반도체 기판의 후면에 제어 패시베이션막 및 제2 도전형 영역을 형성하는 단계; 반도체 기판의 전면을 식각하여 제2 요철을 형성하는 단계; 반도체 기판의 전면에 제1 도전형 영역을 형성하는 단계; 제2 도전형 영역 위에 후면 패시베이션막을 형성하는 단계; 및 제1 도전형 영역과 연결되는 제1 전극과 제2 도전형 영역과 연결되는 제2 전극을 형성하는 전극 형성 단계;를 포함한다.
Description
본 발명은 태양 전지 및 그 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양 에너지로부터 전기 에너지를 생산하는 전지로서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없어 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)의 반도체로 이루어진 기판(substrate) 및 에미터부(emitter layer), 그리고 기판과 에미터부에 각각 연결된 전극을 구비한다. 이때, 기판과 에미터부의 계면에는 p-n 접합이 형성되어 있다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공쌍이 생성되고, 생성된 전자-정공쌍은 전자와 정공으로 각각 분리되어 전자와 정공은 n형의 반도체와 p형 반도체쪽으로, 예를 들어 에미터부과 기판쪽으로 이동하고, 기판과 에미터부과 전기적으로 연결된 전극에 의해 수집되며, 이 전극들을 전선으로 연결하여 전력을 얻는다.
한편, 이와 같은 태양 전지는 기판과 에미터부 사이의 단락을 방지하기 위해, 기판의 가장 자리 부분을 식각하는 별도의 에지 아이솔레이션 공정을 필요로 하였다.
그러나, 이와 같은 경우, 별도의 에지 아이솔레이션 공정이 추가됨으로써, 태양 전지의 공정이 더 복잡해지고, 에지 아이솔레이션 공정의 수행 시간으로 인하여, 제조 시간이 증가하는 문제점이 있었다.
본 발명은 태양 전지 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 일례에 따른 태양 전지는 반도체 기판; 반도체 기판의 전면에 위치하고, 제 1 도전성 타입의 불순물을 함유하는 제1 도전형 영역; 반도체 기판의 후면 위에 위치하는 제어 패시베이션막; 제어 패시베이션막의 후면 위에 위치하고, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유하는 제2 도전형 영역; 제2 도전형 영역의 후면 위에 위치하고, 제2 도전형 영역을 패시베이션하는 후면 패시베이션막; 제1 도전형 영역과 연결되는 제1 전극; 및 제2 도전형 영역과 연결되는 제2 전극;을 포함하고, 반도체 기판의 후면 가장 자리에는 제어 패시베이션막 및 제2 도전형 영역이 위치하지 않고, 후면 패시베이션막이 반도체 기판의 후면 가장 자리를 덮는 아이솔레이션부가 위치하고, 반도체 기판의 전면에는 제1 크기를 가지는 복수의 제1 요철과 제1 요철의 경사면 상에 제1 크기보다 작은 제2 크기를 가지는 복수의 제2 요철을 포함한다.
여기서, 복수의 제1 요철과 복수의 제2 요철은 반도체 기판의 측면 및 반도체 기판의 후면 중 아이솔레이션부가 위치하는 가장 자리 영역에는 더 위치할 수 있다.
아울러, 반도체 기판의 후면 중 아이솔레이션부가 위치하지 않는 나머지 영역에는 복수의 제1 요철이 위치하고, 복수의 제2 요철은 위치하지 않을 수 있다.
여기서, 복수의 제1 요철의 형상은 피라미드 형상과 다르고, 일례로, 복수의 제1 요철의 형상은 물결 모양일 수 있다.
여기서, 복수의 제1 요철에서 서로 인접한 두 돌출 끝단 사이의 간격은 복수의 제2 요철에서 서로 인접한 두 돌출 끝단 사이의 간격보다 클 수 있다.
일례로, 복수의 제1 요철에서 서로 인접한 두 돌출 끝단 사이의 간격은 30um ~ 200um 사이이고, 제2 요철에서 서로 인접한 두 돌출 끝단 사이의 간격은 10nm ~ 300nm 사이일 수 있다.
아울러, 제1 요철의 높이는 제2 요철의 높이보다 클 수 있다. 일례로, 제1 요철의 높이는 3um ~ 20um 사이이고, 제2 요철의 높이는 10nm ~ 300nm 사이일 수 있다.
또한, 반도체 기판의 후면 가장 자리에서 제어 패시베이션막 및 제2 도전형 영역이 위치하지 않고, 후면 패시베이션막이 반도체 기판의 후면 가장 자리를 덮는 아이솔레이션부의 폭은 1nm ~ 2mm 사이일 수 있다.
여기서, 아이솔레이션부에서는 후면 패시베이션막이 반도체 기판의 후면 가장 자리에 직접 접촉할 수 있다.
아울러, 후면 패시베이션막은 반도체 기판의 측면까지 덮을 수 있다.
또한, 본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판의 전면에 제1 크기를 갖는 제1 요철을 형성하는 제1 요철 형성 단계; 반도체 기판의 후면에 제어 패시베이션막을 형성하는 제어 패시베이션막 형성 단계; 제어 패시베이션막 위에 제2 도전성 타입의 불순물을 함유하는 제2 도전형 영역을 형성하는 제2 도전형 영역 형성 단계; 반도체 기판의 전면을 식각하여, 반도체 기판의 전면에 제1 크기보다 작은 제2 크기를 갖는 제2 요철을 제1 요철의 경사면에 형성하는 제2 요철 형성 단계; 제1, 2 요철을 구비하는 반도체 기판의 전면에 제2 도전성 타입의 불순물과 반대인 제1 도전성 타입의 불순물이 함유된 제1 도전형 영역을 형성하는 제1 도전형 영역 형성 단계; 제2 도전형 영역 위에 후면 패시베이션막을 형성하는 후면 패시베이션막 형성 단계; 및 제1 도전형 영역과 연결되는 제1 전극과 제2 도전형 영역과 연결되는 제2 전극을 형성하는 전극 형성 단계;를 포함한다.
여기서, 제어 패시베이션막 형성 단계에서 제어 패시베이션막은 반도체 기판의 후면을 포함하는 전체 표면에 형성되고, 제2 도전형 영역 형성 단계에서 제2 도전형 영역은 제어 패시베이션막 위를 포함하여, 반도체 기판의 전면 및 측면까지 형성될 수 있다.
여기서, 제2 요철 형성 단계에 의해 반도체 기판의 전면과 측면이 식각되고, 반도체 기판의 후면 전체 영역 중 가장 자리 부분에 위치한 제어 패시베이션막, 제2 도전형 영역 및 반도체 기판의 일부가 함께 식각될 수 있다.
이때, 제2 요철 형성 단계에 의해 반도체 기판의 측면 및 후면 가장 자리가 노출될 수 있다.
아울러, 제2 요철 형성 단계에 의해, 반도체 기판의 전면과 함께 반도체 기판의 측면 및 후면 가장 자리까지 제2 요철이 제1 요철의 경사면에 더 형성될 수 있다.
또한, 제1 도전형 영역 형성 단계는 반도체 기판의 전체 표면에 제2 도전성 타입의 불순물을 함유하는 제1 도펀트층을 도포하는 제1 도펀트층 형성 단계; 반도체 기판의 전체 표면 중 반도체 기판의 측면 및 후면에 위치하는 제1 도펀트층 일부를 식각하는 제1 식각 단계; 제1 도펀트층의 제1 불순물을 반도체 기판의 전면에 확산시키는 확산 단계; 및 반도체 기판의 전면 위에 위치하는 제1 도펀트층을 식각하는 제2 식각 단계;를 포함할 수 있다.
또한, 후면 패시베이션막 형성 단계에 의해, 제2 도전형 영역 위를 포함하여, 제2 요철 형성 단계에서 노출되는 반도체 기판의 후면 가장 자리 및 측면 위까지 후면 패시베이션막이 형성될 수 있다.
또한, 제1 도전형 영역 형성 단계 이후 전극 형성 단계 이전에, 제1 도전형 영역 위에 반사 방지막을 형성하는 반상 방지막 형성 단계;를 더 포함할 수 있다.
또한, 제2 도전형 영역 형성 단계는 제2 도전성 타입의 불순물이 주입된 상태에서 저압 화학 기상 증착 장비(LPCVD)에 의해 수행될 수 있다.
아울러, 제1 요철 형성 단계는 습식 에칭 방법으로 수행되고, 제2 요철 형성 단계는 반응성 이온 에칭(reactive ion etching; RIE) 방법에 의해 수행될 수 있다.
본 발명은 별도의 에지 아이솔레이션 공정을 수행하지 않고, 태양 전지에 제1, 2 도전형 영역이 서로 단락되지 않는 아이솔레이션를 형성함으로써, 제조 공정을 보다 단순화할 수 있고, 아이솔레이션부가 형성된 부분을 후면 패시베이션막이 덮도록 하여, 태양 전지의 효율 및 신뢰성을 보다 향상시킬 수 있다.
도 1 내지 도 3는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이다.
도 4 내지 도 14는 도 1 내지 도 3에 도시된 태양 전지를 제조하는 방법의 일례를 설명하기 위한 도이다.
도 4 내지 도 14는 도 1 내지 도 3에 도시된 태양 전지를 제조하는 방법의 일례를 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
또한, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.
아울러, 어떠한 두 개의 값이 동일하다는 것은 오차 범위 10% 이하에서 동일하다는 것을 의미한다.
그러면 첨부한 도면을 참고로 하여 본 발명에 따른 태양 전지에 대하여 설명한다.
도 1 내지 도 3는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이다.
보다 구체적으로, 도 1은 본 발명의 일례에 따른 태양 전지의 일부 사시도이고, 도 2는 도 1에 도시한 태양 전지의 전체 단면도이다.
아울러, 도 3은 도 2의 일부분을 확대한 확대도로서, 도 3의 (a)는 도 2의 K1 부분, 도 3의 (b)는 K2 부분, 도 3의 (c)는 K3 부분, 도 3의 (d)는 K4 부분을 확대 도시한 것이다.
도 1에 도시된 바와 같이, 본 발명에 따른 태양 전지의 일례는 반도체 기판(110), 제1 도전형 영역(120), 반사 방지막(130), 제어 패시베이션막(160), 제2 도전형 영역(170), 후면 패시베이션막(190), 제1 전극(140) 및 제2 전극(150)을 포함한다.
도 1에서는 본 발명에 따른 태양 전지가 반사 방지막(130)을 포함하는 것을 일례로 도시하고 있으나, 본 발명은 이와 다르게 반사 방지막(130)이 생략되는 것도 가능하다. 그러나, 태양 전지의 효율을 고려했을 때, 반사 방지막(130)이 포함되는 것이 더 나은 효율이 발생하므로, 반사 방지막(130)이 포함되는 것을 일례로 설명한다.
반도체 기판(110)은 제 1 도전성 타입 또는 제2 도전성 타입의 불순물이 도핑되는 단결정 실리콘, 다결정 실리콘 중 적어도 어느 하나로 형성될 수 있다. 일례로, 반도체 기판(110)은 단결정 실리콘 웨이퍼로 형성될 수 있다.
여기서, 반도체 기판(110)에 함유된 제 1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물은 n형 또는 p형 도전성 타입 중 어느 하나일 수 있다.
일례로, 제1 도전성 타입이 p형인 경우, 제2 도전성 타입은 n형일 수 있고, 이와 다르게, 제1 도전성 타입이 n형인 경우, 제2 도전성 타입은 p형일 수 있다.
이하에서는 제1 도전성 타입이 p형인 경우, 제2 도전성 타입은 n형인 경우를 일례로 설명하고, 반도체 기판(110)에는 제2 도전성 타입의 불순물인 n형 불순물이 함유된 경우를 일례로 설명한다.
반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑(doping)된다. 하지만, 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
이하에서는 이와 같은 반도체 기판(110)의 함유된 불순물이 제2 도전성 타입의 불순물이고, n형인 경우를 일례로 설명한다. 그러나, 반드시 이에 한정되는 것은 아니다.
이러한 반도체 기판(110)의 전면에 복수의 요철면을 가질 수 있다. 이로 인해 반도체 기판(110)의 전면 위에 위치한 제1 도전형 영역(120) 역시 요철면을 가질 수 있다.
이로 인해, 반도체 기판(110)의 전면에서 반사되는 빛의 양이 감소하여 반도체 기판(110) 내부로 입사되는 빛의 양이 증가할 수 있다.
제1 도전형 영역(120)은 반도체 기판(110)의 전면에 위치하며, 제1 도전성 타입의 불순물을 함유할 수 있다.
따라서, 반도체 기판(110)에 제1 도전성 타입의 불순물이 함유된 경우, 제1 도전형 영역(120)은 전면 전계부(FSF)로서의 역할을 수행할 수 있고, 반도체 기판(110)에 제2 도전성 타입의 불순물이 함유된 경우, 반도체 기판(110)과 p-n 접합을 형성하여, 제2 도전형 영역(170)은 에미터부(emitter)로서의 역할을 수행할 수 있다.
이하에서는 제2 도전형 영역(170)이 에미터부로서의 역할을 수행하는 경우를 일례로 설명한다.
이와 같은 p-n 접합에 의해 외부로부터 반도체 기판(110)에 빛이 입사되어 전자-정공 쌍이 전자와 정공으로 분리된 캐리어 중에서 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다.
따라서, 반도체 기판(110)이 n형이고 제1 도전형 영역(120)이 p형일 경우, 정공은 제1 도전형 영역(120)쪽으로 이동하고, 전자는 반도체 기판(110)쪽으로 이동할 수 있다.
제1 도전형 영역(120)이 n형의 도전성 타입을 가질 경우, 제1 도전형 영역(120)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 반도체 기판(110)에 도핑하여 형성될 수 있고, 반대로 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물을 반도체 기판(110)에 도핑하여 형성될 수 있다.
이와 같은 제1 도전형 영역(120)은 반도체 기판(110)의 전면 표면에 제2 도전성 타입의 불순물이 열확산되어 형성될 수 있으며, 이와 같은 경우, 제1 도전형 영역(120)은 반도체 기판(110)과 동일한 실리콘 재질로 형성될 수 있다.
일례로, 반도체 기판(110)이 다결정 실리콘 재질의 웨이퍼로 형성된 경우, 제1 도전형 영역(120)도 다결정 실리콘 재질로 형성될 수 있으며, 반도체 기판(110)이 단결정 실리콘 재질의 웨이퍼로 형성되는 제1 도전형 영역(120)도 단결절 실리콘 재질로 형성될 수 있다.
반사 방지막(130)은 제1 도전형 영역(120) 위에 위치하며, 알루미늄 산화막(AlOx), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx) 및 실리콘 산화질화막(SiOxNy) 중 적어도 하나로 형성될 수 있고, 단일막 또는 다층막으로 형성될 수 있다.
도 1 및 도 2에서는 반사 방지막(130)이 단일막으로 형성된 경우를 일례로 도시하였으나, 반드시 단일막에 한정되지는 않는다.
이와 같은 반사 방지막(130)은 태양 전지로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지의 효율을 높일 수 있다.
제1 전극(140)은 반사 방지막(130)을 뚫고 제1 도전형 영역(120)에 직접 접속하여, 제1 도전형 영역(120)과 전기적으로 연결될 수 있다.
이와 같은 제1 전극(140)은 제1 도전형 영역(120)쪽으로 이동한 캐리어를 수집할 수 있다.
이와 같이, 제1 전극(140)으로 수집된 캐리어는 인터커넥터에 의해 다른 태양 전지에 연결되거나, 외부 장치로 출력될 수 있다.
이와 같은 제1 전극(140)은 적어도 하나의 도전성 금속 물질로 이루어져 있고, 이들 도전성 금속 물질의 예는 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나일 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다.
이와 같은 제1 전극(140)은 반도체 기판(110)의 전면에 반사 방지막(130)이 형성된 이후, 반사 방지막(130) 위에 패이스트 상태로 도포된 이후, 열처리 공정을 통하여 패이스트가 반사 방지막(130)을 뚫고 제1 도전형 영역(120)에 접속하면서 소성되어 형성될 수 있다.
제어 패시베이션막(160)은 반도체 기판(110)의 후면 위에 배치되며, 유전체 재질을 포함할 수 있다.
일례로, 제어 패시베이션막(160)은 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(110)의 후면 위에 형성되되, 반도체 기판(110)의 후면에 직접 접촉되어 형성될 수 있다.
아울러, 제어 패시베이션막(160)은 반도체 기판(110)의 후면 가장 자리를 제외한 전체 영역 위에 형성될 수 있다.
이와 같은 제어 패시베이션막(160)은 제2 도전형 영역(170)의 도펀트가 반도체 기판(110)으로 지나치게 확산하는 것을 방지하는 도펀트 제어 역할 또는 확산 배리어로서의 역할을 수행할 수 있다.
아울러, 제어 패시베이션막(160)은 도펀트의 확산을 조절할 수 있으며 다수 캐리어를 전달할 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다.
일 예로, 제어 패시베이션막(160)이 실리콘 산화물을 포함하는 실리콘 산화막일 수 있다. 실리콘 산화막은 패시베이션 특성이 우수하며 캐리어의 전달이 원활한 막이기 때문이다.
또한, 실리콘 산화막은 다양한 공정에 의하여 반도체 기판(110)의 표면에 쉽게 형성될 수 있다.
여기서, 제어 패시베이션막(160)은 증착, 열적 산화, 화학적 산화 등의 다양한 방법에 의하여 형성될 수 있다. 그러나 제어 패시베이션막(160)이 필수적인 구성은 아니다.
또한, 제어 패시베이션막(160)의 두께(T160)는 0.5nm ~ 2.5nm사이로 형성될 수 있다. 이와 같은 제어 패시베이션막(160)은 Oxidation 공정이나 LPCVD 공정 또는 PECVD 증착 공정에 의해 형성될 수 있다.
여기서, 제어 패시베이션막(160)의 두께(T160)를 0.5nm ~ 2.5nm 로 한정하는 것은 터널링 효과를 구현하기 위함이고, 이와 같은 한정 범위를 0.5nm ~ 2.5nm 범위를 조금 넘어서는 경우도 가능하나, 터널링의 효과가 현저히 감소할 수 있다.
보다 구체적으로, 제어 패시베이션막(160)의 두께(T160)를 0.5nm 이상으로 하는 것은 실질적으로 0.5nm 미만으로 제어 패시베이션막(160)을 형성하는 것은 현실적으로 매우 어렵고, 제어 패시베이션막(160)의 두께(T160)를 2.5nm 이하로 하는 것은 2.5nm를 넘어서는 경우 터널링 효과가 거의 일어나지 않을 수 있기 때문이다.
아울러, 이와 같은 제어 패시베이션막(160)은 반도체 기판(110)의 후면 표면에 대한 패시베이션 기능도 일부 수행할 수 있다.
다음, 제2 도전형 영역(170)은 제어 패시베이션막(160)의 후면 위에 위치하고, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물이 함유되어, 다결정 실리콘 재질을 포함할 수 있다.
이와 같은 제2 도전형 영역(170)은 반도체 기판(110)에 함유된 불순물이 제1 도전성 타입인 경우, 에미터부(emitter)로 역할을 수행할 수 있으며, 반도체 기판(110)에 함유된 불순물이 제2 도전성 타입인 경우, 후면 전계부(BSF)로서의 역할을 수행할 수 있다.
이하에서는 제2 도전형 영역(170)이 후면 전계부(BSF)로서의 역할을 수행하는 경우를 일례로 설명한다.
이와 같은 제2 도전형 영역(170)은 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(110)의 후면에 형성된 제어 패시베이션막(160)의 후면 위에 형성되어, 반도체 기판(110)과 이격되어 형성될 수 있다.
제2 도전형 영역(170)이 반도체 기판(110) 내에 형성되지 않고, 도 1 및 도 2에 도시된 바와 같이, 제2 도전형 영역(170)이 반도체 기판(110)의 후면 위에 형성되되, 반도체 기판(110)과 직접 접촉하지 않고 이격되어, 제어 패시베이션막(160)의 후면 위에 다결정 실리콘 재질로 형성된 경우, 태양 전지의 개방 전압(Voc)을 더욱 향상시킬 수 있다.
아울러, 반도체 기판(110) 내에 제2 도전형 영역(170)을 형성하지 않고 반도체 기판(110)의 외부에 제2 도전형 영역(170)을 형성하므로, 제조 공정상 제2 도전형 영역(170)을 형성하는 과정에서, 반도체 기판(110)에 대한 열손상을 최소화할 수 있어, 반도체 기판(110)의 특성이 저하되는 것을 방지할 수 있다. 따라서, 도 1 및 도 2에 도시된 바와 같은 태양 전지는 효율을 더 향상시킬 수 있다.
이와 같은, 제2 도전형 영역(170)의 두께(T170)은 일례로, 50nm ~ 500nm 사이로 형성될 수 있다.
다음, 후면 패시베이션막(190)은 도 1 및 도 2에 도시된 바와 같이, 제2 도전형 영역(170)의 후면 중에서 제2 전극(150)이 형성된 영역을 제외한 전체 영역 위에 위치할 수 있다.
이와 같은 후면 패시베이션막(190)은 유전체 재질로 형성될 수 있으며, 단층 또는 다수의 층으로 형성될 수 있고, 제2 도전형 영역(170)의 극성을 고려하여 특정 고정 전하를 가질 수 있다.
이와 같은 후면 패시베이션막(190)의 재질은 SiCx, SiOx, silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON 중 적어도 하나로 형성될 수 있다.
이와 같은 후면 패시베이션막(190)은 제2 도전형 영역(170)의 후면 표면을 패시베이션하는 기능을 수행할 수 있다.
제2 전극(150)은 후면 패시베이션막(190)을 관통하여 제2 도전형 영역(170)에 전기적으로 연결될 수 있다.
이와 같은 제2 전극(150)은 제2 도전형 영역(170) 쪽으로 이동한 캐리어를 수집할 수 있다.
한편, 이와 같은 태양 전지에서 반도체 기판(110)의 후면 가장 자리에는 제어 패시베이션막(160) 및 제2 도전형 영역(170)이 위치하지 않고, 후면 패시베이션막(190)이 반도체 기판(110)의 후면 가장 자리를 덮는 아이솔레이션부(IS)가 위치할 수 있다.
즉, 아이솔레이션부(IS)는 반도체 기판(110)의 후면 전체 영역 중에서 제어 패시베이션막(160) 및 제2 도전형 영역(170)이 위치하지 않아, 아이솔레이션 역할을 하는 가장 자리 부분을 의미하고, 이와 같은 아이솔레이션부(IS)에 노출되는 반도체 기판(110)의 후면 가장 자리를 후면 패시베이션막(190)이 덮을 수 있다.
이와 같은 아이솔레이션부(IS)는 반도체 기판(110)의 후면의 가장 자리로부터 제2 도전형 영역(170)을 이격시켜 에지 아이솔레이션(edge isolation)의 역할을 할 수 있다.
즉, 반도체 기판(110)의 측면 또는 후면의 가장자리에서 제1 도전형 영역(120)과 제2 도전형 영역(170)이 원하지 않게 서로 단락될 수 있는데, 본 발명에서는 반도체 기판(110)의 후면 가장 자리에서 제2 도전형 영역(170)을 제거하여 이러한 문제를 원천적으로 방지할 수 있다.
아울러, 반도체 기판(110)의 전면에 위치하는 제1 도전형 영역(120)은 반도체 기판(110)의 전면에서 전체적으로 형성할 수 있어, 제1 도전형 영역(120)의 면적을 최대화할 수 있다.
이와 같은 아이솔레이션부(IS)는, 도 2에 도시한 바와 같이, 반도체 기판(110)의 후면 가장자리 전체를 따라 형성되어 폐쇄된 형상(closed shape)를 가질 수 있다.
이에 따라, 후면 패시베이션막(190)이 덮는 반도체 기판(110)의 후면 전체 영역 중에서 아이솔레이션부(IS)가 형성된 가장 자리 부분과 제어 패시베이션막(160) 및 제2 도전형 영역(170)이 형성된 부분 사이에는 단차가 존재할 수 있다.
여기서, 아이솔레이션부(IS)의 폭(WIS)이 2mm를 초과하면, 제2 도전형 영역(170)의 면적이 작아져서 효율이 저하될 수 있다. 이에 따라, 반도체 기판(110)의 후면 가장 자리를 덮는 아이솔레이션부(IS)의 폭(WIS)은 1nm ~ 2mm 사이로 형성될 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(110)의 크기 등에 따라 상술한 아이솔레이션부(IS)의 폭(WIS)은 다른 값을 가질 수도 있다.
위에서 설명한 바와 같이, 아이솔레이션부(IS)의 폭(WIS)은 2mm보다 작은 범위에서 형성되되, 보다 구체적 일례로, 0.5mm ~ 2mm 사이로 형성될 수 있다.
아울러, 아이솔레이션부(IS)에서 후면 패시베이션막(190)이 반도체 기판(110)의 후면 가장 자리에 직접 접촉하여, 패시베이션 기능을 수행함으로써, 아이솔레이션부(IS)에 의해 패시베이션 특성이 저하되는 것을 방지할 수 있다.
아울러, 반도체 기판(110)의 후면 가장 자리에 위치하는 아이솔레이션부(IS)를 패시베이션하기 위해 별도의 패시베이션막을 사용하지 않고, 제2 도전형 영역(170)을 덮는 후면 패시베이션막(190)이 아이솔레이션부(IS)까지 연장되도록 하여, 태양 전지의 구조 및 제조 공정을 보다 단순화할 수 있다.
또한, 태양 전지에 대한 패시베이션 기능을 더욱 강화하기 위하여, 제2 도전형 영역(170)과 아이솔레이션부(IS)를 덮는 후면 패시베이션막(190)은 반도체 기판(110)의 측면까지 연장되어 덮도록 할 수 있다.
아울러, 본 발명의 일례에 따른 태양 전지에서, 반도체 기판(110)의 전면에는 제1 크기를 가지는 복수의 제1 요철(P1)과 제1 요철(P1)의 경사면 상에 제1 크기보다 작은 제2 크기를 가지는 복수의 제2 요철(P2)을 포함할 수 있다.
본 발명에 따른 태양 전지에서는 제1 도전형 영역(120)이 반도체 기판(110)의 전면에 열확산되어 형성되므로, 도 3의 (a)에 도시된 바와 같이, 제1, 2 요철은 반사 방지막(130)에 접하는 제1 도전형 영역(120)의 표면에 형성될 수 있다.
이와 같이, 본 발명에 따른 태양 전지는 반도체 기판(110)의 전면에 위치하는 제1 도전형 영역의 표면에 1 크기를 가지는 복수의 제1 요철(P1)과 제1 요철(P1)의 경사면 상에 제1 크기보다 작은 제2 크기를 가지는 복수의 제2 요철(P2)을 구비함으로써, 반도체 기판(110)의 전면 표면에서의 광반사율을 최소화하여, 태양 전지의 효율을 보다 향상시킬 수 있다.
아울러, 이와 같은 제1 요철(P1)과 제2 요철(P2)은 반도체 기판(110)의 전면에만 위치하는 것이 아니라, 도 3의 (b) 및 (c)에 도시된 바와 같이, 반도체 기판(110)의 측면 및 반도체 기판(110)의 후면 중 아이솔레이션부가 위치하는 가장 자리 영역에도 복수의 제1 요철(P1)과 복수의 제2 요철(P2)이 위치할 수 있다.
이에 따라, 도 3의 (b)에 도시된 바와 같이, 반도체 기판(110)의 측면에서는 후면 패시베이션막이 제1, 2 요철이 구비된 반도체 기판(110)의 측면 위에 위치할 수 있다.
그러나, 도 3의 (d)에 도시된 바와 같이, 반도체 기판(110)의 후면 중 아이솔레이션부가 위치하지 않는 나머지 영역에는 복수의 제1 요철(P1)이 위치하고, 상기 복수의 제2 요철(P2)은 위치하지 않을 수 있다.
따라서, 도 3의 (c)에 도시된 바와 같이, 반도체 기판(110)의 후면 전체 영역 중 아이솔레이션부가 위치하지 않고, 제어 패시베이션막과 제2 도전형 영역이 위치하는 영역에는 제1 요철(P1)만 위치하고, 제2 요철(P2)은 위치하지 않을 수 있다.
여기서, 제1 요철(P1)은 반도체 기판(110)을 에칭액에 침수하는 습식 에칭 방법에 의해 형성될 수 있으며, 제2 요철(P2)은 반도체 기판(110)의 전면을 건식 에칭함으로써 형성될 수 있다.
여기서, 제1 요철(P1)의 형상은 피라미드 형상과 다른 형태의 형상을 가질 수 있으며, 일례로 제1 요철(P1)의 형상은 물결 모양일 수 있다. 그러나, 제1 요철(P1)의 형상이 반드시 물결 모양에만 한정되는 것은 아니고, 제1 요철(P1)들 사이에 단차가 있는 형상일 수도 있다.
보다 구체적으로, 제1 요철(P1)을 형성하는 식각액으로 Acid chemical 에칭액을 이용하는 경우, 제1 요철(P1)의 형상은 물결 모양으로 형성될 수 있으며, 제1 요철(P1)을 형성하는 식각액으로 Alkalic chemical 에칭액을 이용하는 경우, 제1 요철(P1)이 단차가 있는 형태를 가질 수 있다.
여기서, 제1 요철(P1)이 물결 모양으로 형성되는 경우, 제1 요철(P1)들 사이의 간격(DP1)은 제1 요철(P1) 각각의 높이(HP1)보다 월등히 커서, 전체적으로 평평한(flat) 형태일 수 있다.
일례로, 제1 요철(P1)들 사이의 간격(DP1)은 제1 요철(P1) 각각의 높이(HP1)의 5배~ 15배 사이일 수 있다.
그러나, 제2 요철(P2)들 사이의 간격(DP2)은 제2 요철(P2) 각각의 높이(HP2)와의 차이가 상대적으로 작을 수 있으며, 제2 요철(P2)들 사이의 간격(DP2)은 제2 요철(P2) 높이(HP2)의 0.5배 ~ 1.5배 사이일 수 있다.
아울러, 복수의 제1 요철(P1)에서 서로 인접한 두 돌출 끝단 사이의 간격(DP1)은 복수의 제2 요철(P2)에서 서로 인접한 두 돌출 끝단 사이의 간격(DP2)보다 클 수 있다.
일례로, 복수의 제1 요철(P1)에서 서로 인접한 두 돌출 끝단 사이의 간격(DP1)은 30um ~ 200um 사이, 제2 요철(P2)에서 서로 인접한 두 돌출 끝단 사이의 간격(DP2)은 10nm ~ 300nm 사이로 형성될 수 있다.
아울러, 제1 요철(P1)의 높이(HP1)는 제2 요철(P2)의 높이(HP2)보다 클 수 있다. 일례로, 제1 요철(P1)의 높이(HP1)는 3um ~ 20um 사이, 제2 요철(P2)의 높이(HP2)는 10nm ~ 300nm 사이로 형성될 수 있다.
이와 같은 태양 전지의 제조 방법은 다음과 같다.
도 4 내지 도 14는 도 1 내지 도 3에 도시된 태양 전지를 제조하는 방법의 일례를 설명하기 위한 도로서, 도 4는 제조 방법에 대한 플로우 차트이고, 도 5 내지 도 14는 도 4에 기재된 각 단계를 보다 구체적으로 설명하기 위한 도이다.
도 4와 같이, 본 발명의 일례에 따른 태양 전지 제조 방법은 제1 요철 형성 단계(S1), 제어 패시베이션막 형성 단계(S2), 제2 도전형 영역 형성 단계(S3), 제2 요철 형성 단계(S4), 제1 도전형 영역 형성 단계(S5), 후면 패시베이션막 형성 단계(S6) 및 전극 형성 단계(S7)를 포함하고, 이데 더하여, 반사 방지막 형성 단계(S6)가 선택적으로 더 추가될 수 있다.
제1 요철 형성 단계(S1)에서는 도 5에 도시된 바와 같이, 반도체 기판(110)의 전면에 제1 크기를 갖는 제1 요철(P1)을 형성할 수 있다. 이와 같은 제1 요철 형성 단계(S1)는 습식 에칭 방법으로 수행될 수 있다.
이와 같은 제1 요철 형성 단계(S1)에서 습식 에칭 방법으로 사용되는 에칭액으로는 일례로, Acid chemical 에칭액과 Alkalic chemical 에칭액이 이용될 수 있다.
여기서, 제1 요철 형성 단계(S1)에서 Acid chemical 에칭액이 이용되는 경우, Acid chemical 에칭액에는 HF와 HNO3가 포함될 수 있으며, 전체 Acid chemical 에칭액에 HF는 10wt% ~ 20wt%, HNO3는 25wt% ~ 40wt% 정도 포함될 수 있다.
제1 요철 형성 단계(S1)에서 Acid chemical 에칭액이 이용되는 경우, 제1 요철(P1)의 형상은 도 5에 도시된 바와 같이, 물결 모양으로 형성될 수 있다.
아울러, 제1 요철 형성 단계(S1)에서 Alkalic chemical 에칭액 이용되는 경우, Alkalic chemical 에칭액에는 KOH가 포함될 수 있으며, 전체 Alkalic chemical 에칭액에 KOH가 5wt% ~ 25wt% 정도 포함될 수 있다.
제1 요철 형성 단계(S1)에서 Alkalic chemical 에칭액이 이용되는 경우, 제1 요철(P1)의 형상은 단차가 있는 형태로 형성될 수 있다.
이하에서는, 제1 요철 형성 단계(S1)에서 Acid chemical 에칭액을 사용한 경우를 일례로 설명하며, 이에 따라, 도 5에 도시된 바와 같이, 제1 요철(P1)의 형상이 도 5에 도시된 바와 같이, 물결 모양으로 형성된 경우를 일례로 설명한다.
이와 같은 에칭액에, 반도체 기판(110)을 침수시켜 반도체 기판(110)의 전면뿐만 아니라 후면까지 제1 요철(P1)을 형성할 수 있다.
이와 같은 제1 요철(P1)은 도 1 내지 도 3에서 설명한 바와 같이, 복수의 제1 요철(P1)에서 서로 인접한 두 돌출 끝단 사이의 간격(DP1)이 30um ~ 200um 사이, 제1 요철(P1)의 높이(HP1)는 3um ~ 20um 사이로 형성될 수 있다.
이후, 반도체 기판(110)의 후면에 제어 패시베이션막(160)을 형성하는 제어 패시베이션막 형성 단계(S2)가 수행될 수 있다.
이와 같은 제어 패시베이션막 형성 단계(S2)는 도 6에 도시된 바와 같이, 반도체 기판(110)의 후면을 포함하는 전체 표면에 제어 패시베이션막(160)이 형성될 수 있다.
따라서, 이와 같은 제어 패시베이션막(160)의 표면에는 도 6에 도시된 바와 같이, 반도체 기판(110)의 표면에 형성되었던 복수의 제1 요철(P1)이 형성될 수 있다.
이후, 제어 패시베이션막(160) 위에 제2 도전성 타입의 불순물을 함유하는 제2 도전형 영역(170)을 형성하는 제2 도전형 영역 형성 단계(S3)가 수행될 수 있다.
제2 도전형 영역 형성 단계(S3)에서는 도 7에 도시된 바와 같이, 제2 도전형 영역(170)이 반도체 기판(110)의 전면, 후면 및 측면 위에 위치하는 제어 패시베이션막(160) 전체를 덮도록 형성될 수 있다.
이와 같은 제2 도전형 영역 형성 단계(S3)는 제2 도전성 타입의 불순물이 주입된 상태에서 저압 화학 기상 증착 장비(LPCVD)에 의해 수행될 수 있다.
이때, 제2 도전형 영역(170)은 제어 패시베이션막(160)이 형성된 반도체 기판(110)의 전체 표면 위에 형성되되, 제2 도전성 타입의 불순물이 함유된 다결정 재질의 실리콘 재질로 형성될 수 있다.
이와 같이, 반도체 기판(110)의 전체 표면 위에 제어 패시베이션막(160)과 제2 도전형 영역(170)이 순차적으로 형성된 상태에서, 도 7에 도시된 바와 같이, 화살표 방향으로 반도체 기판(110)의 전면에 대해 제2 요철 형성 단계(S4)가 수행될 수 있다.
이와 같은 제2 요철 형성 단계(S4)에 의해, 도 8에 도시된 바와 같이, 반도체 기판(110)의 전면에 위치하는 제어 패시베이션막(160) 및 제2 도전형 영역(170)을 완전히 식각하면서, 반도체 기판(110)의 전면에 제1 크기보다 작은 제2 크기를 갖는 제2 요철(P2)을 제1 요철(P1)의 경사면에 형성할 수 있다.
이와 같은 제2 요철(P2)은 서로 인접한 두 돌출 끝단 사이의 간격(DP2)이 10nm ~ 300nm 사이, 제2 요철(P2)의 높이(HP2)가 10nm ~ 300nm 사이로 형성될 수 있다.
더불어, 이와 같은 제2 요철 형성 단계(S4)에 의해 반도체 기판(110)의 측면 및 반도체 기판(110)의 후면 가장 자리 위에 형성된 제어 패시베이션막(160) 및 제2 도전형 영역(170)이 식각되어 제거될 수 있다.
아울러, 제2 요철 형성 단계(S4)에 의해, 도 8에 도시된 바와 같이, 반도체 기판(110)의 전면뿐만 아니라, 반도체 기판(110)의 측면 및 후면 가장 자리까지 제2 요철(P2)이 제1 요철(P1)의 경사면에 더 형성될 수 있다.
그러나, 제2 요철 형성 단계(S4)에 의해, 반도체 기판(110)의 후면 전체 영역 중 후면 가장 자리를 제외한 나머지 영역, 즉 반도체 기판(110)의 후면 전체 영역 중 제어 패시베이션막(160)과 제2 도전형 영역(170)이 위치한 부분에는 제2 요철(P2)이 형성되지 않을 수 있으며, 도 8에 도시된 바와 같이, 제1 요철(P1)만 위치할 수 있다.
따라서, 제2 요철 형성 단계(S4)에 의해 도 8에 도시된 바와 같이, 반도체 기판(110)의 측면 및 후면 가장 자리가 노출될 수 있고, 반도체 기판(110)의 후면 가장 자리 부분에 1nm ~ 2mm 사이의 폭을 가지는 아이솔레이션부(IS)가 형성될 수 있다.
이와 같은 제2 요철 형성 단계(S4)는 반응성 이온 에칭(reactive ion etching; RIE) 방법에 의해 수행될 수 있다.
이와 같이 반응성 이온 에칭(RIE) 방법에 대해 설명하면 다음과 같다.
먼저 약 0.1 내지 0.5mTorr의 압력을 갖는 공정실에 반도체 기판(110)을 위치시킨 후, 식각 가스로 사용되는 SF6와 O2의 혼합 가스(SF6/O2) 또는 SF6와 O2 및 Cl2의 혼합 가스(SF6/Cl2/O2)를 공정실에 주입할 수 있다.
이후, 기판(110) 사이에 설치된 두 개의 전극(도시하지 않음)에 해당 크기의 전력을 인가하면, 원료 가스에 기초한 플라즈마가 두 전극 사이의 공간에 생성되어, 생성된 플라즈마에 의한 식각 동작, 즉 건식 식각이 이루어질 수 있다. 이때, 전극에 인가되는 전력의 크기는 약 3000W/m2~6000W/m2일 수 있다.
이와 같은 반응성 이온 에칭에 의하여, 반도체 기판(110)의 전면에 형성된 제1 요철(P1)부(P1)의 경사면에 상대적으로 크기가 작은 제2 요철(P2)이 형성될 수 있다.
이후, 제1, 2 요철(P1, P2)을 구비하는 반도체 기판(110)의 전면에 제2 도전성 타입의 불순물과 반대인 제1 도전성 타입의 불순물이 함유된 제1 도전형 영역(120)을 형성하는 제1 도전형 영역 형성 단계(S5)가 형성될 수 있다.
이와 같은 제1 도전형 영역 형성 단계(S5)는 제1 도펀트층 형성 단계(S51), 제1 식각 단계(S52), 확산 단계(S53) 및 제2 식각 단계(S54)를 포함할 수 있다.
제1 도펀트층 형성 단계(S51)에서는 도 9에 도시된 바와 같이, 제2 도전형 영역(170)의 후면 표면을 포함하여, 반도체 기판(110)의 전체 표면에 제2 도전성 타입의 불순물을 함유하는 제1 도펀트층(DL)을 형성할 수 있다.
이와 같은 제1 도펀트층(DL)은 붕소(B)를 포함하는 BSG로 형성될 수 있으며, 이와 같이 반도체 기판(110)의 전체 표면에 제1 도펀트층(DL)을 형성하는 방법은 상압 화학 기상 증착법(APCVD)에 의해 수행될 수 있다.
이후, 제1 식각 단계(S52)에서 반도체 기판(110)의 전체 표면 중 반도체 기판(110)의 측면 및 후면에 위치하는 제1 도펀트층(DL) 일부를 식각할 수 있다.
보다 구체적으로, 이와 같은 제1 식각 단계(S52)에서는 도 10에 도시된 바와 같이, 에칭액(ECW)에 반도체 기판(110)의 후면을 침수할 수 있고, 이때, 에칭액(ECW)의 표면 장력으로 인하여, 에칭액(ECW)이 반도체 기판(110)의 측면까지 타고 올라와, 에칭액(ECW)에 침수된 반도체 기판(110)의 후면뿐만 아니라 반도체 기판(110)의 측면에 위치하는 제1 도펀트층(DL)까지 식각될 수 있다.
이에 따라, 제1 식각 단계(S52)에서는 반도체 기판(110)의 측면 및 후면에 위치하는 제1 도펀트층(DL) 일부가 식각되고, 제1 도펀트층(DL)은 도 11에 도시된 바와 같이, 반도체 기판(110)의 전면에만 위치할 수 있다.
이와 같은 상태에서, 반도체 기판(110)은 열확산 챔버 내에 배치되어, 확산 단계(S53)가 수행될 수 있다.
이와 같은 확산 단계(S53)에서는 도 11에 도시된 바와 같이, 제1 도펀트층(DL)의 제1 불순물이 반도체 기판(110)의 전면에 열확산되어, 반도체 기판(110)의 전면에 제1 도전형 영역(120)이 형성될 수 있다.
이와 같이, 반도체 기판(110)의 전면에 제1 도전형 영역(120)이 형성된 상태에서, 제2 식각 단계(S54)에 의해 반도체 기판(110)의 전면 위에 위치하는 제1 도펀트층(DL)이 식각될 수 있다.
이와 같은 제2 식각 단계(S54)에 의해, 도 12에 도시된 바와 같이, 제1 도전형 영역(120) 위에 잔존하는 제1 도펀트층(DL)과 산화막이 제거될 수 있다.
이와 같이, 반도체 기판(110)의 전면에 제1 도전형 영역(120)이 형성된 상태에서 후면 패시베이션막 형성 단계와 반사 방지막 형성 단계(S6)가 수행될 수 있다.
이에 따라, 도 13에 도시된 바와 같이, 제2 도전형 영역(170) 위에 후면 패시베이션막(190)이 형성될 수 있다.
아울러, 여기서, 후면 패시베이션막 형성 단계(S6)에 의해, 도 13에 도시된 바와 같이, 후면 패시베이션막(190)은 제2 도전형 영역(170) 위뿐만 아니라 제2 요철 형성 단계(S4)에서 노출되는 반도체 기판(110)의 후면 가장 자리 및 측면 위까지 형성될 수 있다.
이에 따라, 반도체 기판(110)의 후면 가장 자리 노출되는 아이솔레이션부(IS)가 후면 패시베이션막(190)에 의해 덮여질 수 있다.
더불어, 반사 방지막 형성 단계(S6)가 제1 도전형 영역 형성 단계(S5) 이후 전극 형성 단계(S7) 이전에 수행되어, 제1 도전형 영역(120) 위에 반사 방지막(130)이 형성될 수 있다.
일례로, 반사 방지막 형성 단계(S6)는 제1 도전형 영역 형성 단계(S5)와 후면 패시베이션막 형성 단계(S6) 사이에 수행될 수 있으나, 이는 선택적인 것으로, 후면 패시베이션막 형성 단계(S6)와 전극 형성 단계(S7) 사이에 수행되는 것도 가능하다.
이후, 전극 형성 단계(S7)가 수행되어, 제1 도전형 영역(120)과 연결되는 제1 전극(140)과 제2 도전형 영역(170)과 연결되는 제2 전극(150)이 형성될 수 있다.
이와 같이, 본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판(110)의 전면에 제1 요철(P1)을 형성시킨 상태에서, 제어 패시베이션막(160)과 제2 도전형 영역(170)을 형성시킨 상태에서, 반도체 기판(110)의 전면에 제2 요철(P2)을 형성시키면서, 동시에 반도체 기판(110)의 후면 가장 자리에 아이솔레이션부(IS)를 형성함으로써, 태양 전지의 제조 공정을 간소화시킬 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
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- 반도체 기판의 전체 표면에 제1 크기를 갖는 제1 요철을 형성하는 제1 요철 형성 단계;
상기 반도체 기판의 전체 표면에 제어 패시베이션막을 형성하는 제어 패시베이션막 형성 단계;
상기 제어 패시베이션막 전체 표면 위에 제2 도전성 타입의 불순물을 함유하는 제2 도전형 영역을 형성하는 제2 도전형 영역 형성 단계;
상기 반도체 기판의 전면을 식각하여, 상기 반도체 기판의 전면에 상기 제1 크기보다 작은 제2 크기를 갖는 제2 요철을 상기 제1 요철의 경사면에 형성하는 제2 요철 형성 단계;
상기 제1, 2 요철을 구비하는 상기 반도체 기판의 전면에 상기 제2 도전성 타입의 불순물과 반대인 제1 도전성 타입의 불순물이 함유된 제1 도전형 영역을 형성하는 제1 도전형 영역 형성 단계;
상기 제2 도전형 영역 위에 후면 패시베이션막을 형성하는 후면 패시베이션막 형성 단계; 및
상기 제1 도전형 영역과 연결되는 제1 전극과 상기 제2 도전형 영역과 연결되는 제2 전극을 형성하는 전극 형성 단계;를 포함하고,
상기 제2 요철 형성 단계에 의해 상기 반도체 기판의 전면, 측면 및 후면 가장 자리 부분에 위치한 상기 패시베이션막 및 상기 제2 도전형 영역이 식각 및 제거되고,
상기 제2 요철 형성 단계는 반응성 이온 에칭(RIE) 방법으로 수행되고, 상기 제2 요철 형성 단계에 의해 상기 반도체 기판의 전면, 측면 및 상기 후면 가장 자리 부분에 노출되는 상기 반도체 기판의 일부가 식각되어, 상기 제1 요철의 경사면 위에 상기 제2 요철이 형성되는 태양 전지 제조 방법.
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- 제12 항에 있어서,
상기 제1 도전형 영역 형성 단계는
반도체 기판의 전체 표면에 상기 제1 도전성 타입의 불순물을 함유하는 제1 도펀트층을 도포하는 제1 도펀트층 형성 단계;
상기 반도체 기판의 전체 표면 중 상기 반도체 기판의 측면 및 후면에 위치하는 상기 제1 도펀트층 일부를 식각하는 제1 식각 단계;
상기 제1 도펀트층의 상기 제1 도전성 타입의 불순물을 상기 반도체 기판의 전면에 확산시키는 확산 단계; 및
상기 반도체 기판의 전면 위에 위치하는 상기 제1 도펀트층을 식각하는 제2 식각 단계;를 포함하는 태양 전지 제조 방법. - 제12 항에 있어서,
상기 후면 패시베이션막 형성 단계에 의해, 상기 제2 도전형 영역 위를 포함하여, 상기 제2 요철 형성 단계에서 노출되는 상기 반도체 기판의 후면 가장 자리 및 측면 위까지 상기 후면 패시베이션막이 형성되는 태양 전지 제조 방법. - 제12 항에 있어서,
상기 제1 도전형 영역 형성 단계 이후 상기 전극 형성 단계 이전에,
상기 제1 도전형 영역 위에 반사 방지막을 형성하는 반사 방지막 형성 단계;를 더 포함하는 태양 전지 제조 방법. - 제12 항에 있어서,
상기 제2 도전형 영역 형성 단계는 상기 제2 도전성 타입의 불순물이 주입된 상태에서 저압 화학 기상 증착 장비(LPCVD)에 의해 수행되는 태양 전지 제조 방법. - 제12 항에 있어서,
상기 제1 요철 형성 단계는 습식 에칭 방법으로 수행되고,
상기 제2 요철 형성 단계는 반응성 이온 에칭(reactive ion etching; RIE) 방법에 의해 수행되는 태양 전지 제조 방법.
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