KR102571926B1 - 반도체 장치의 제조 방법 및 익스팬드 테이프 - Google Patents
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Abstract
익스팬드 테이프(1)를 가열하면서 연신함으로써, 익스팬드 테이프(1) 상에 고정된, 개편화된 반도체 칩(2)의 간격을 100 ㎛ 이하로부터 300 ㎛ 이상으로 넓히는 테이프 익스팬드 공정을 구비하는 반도체 장치의 제조 방법에 이용되는 익스팬드 테이프(1)로서, 상기 테이프 익스팬드 공정의 가열 온도에 있어서의 인장 응력이 10 ㎫ 이하이고, 또한 실온에 있어서의 인장 응력이 상기 가열 온도에 있어서의 인장 응력보다 5 ㎫ 이상 높은 익스팬드 테이프(1).
Description
본 발명은 반도체 장치의 제조 방법 및 익스팬드 테이프에 관한 것이다.
최근, 반도체 장치의 소형화, 고기능화 및 고집적화에 따라, 반도체의 다핀화, 고밀도화 및 배선의 협피치화가 진전되고 있다. 그 때문에, 핀 또는 배선의 미세화 또는 저유전율화를 목적으로 한 low-K층과 같은 취약층이 적용되고, 이에 수반하여 고신뢰성화 기술이 요구되고 있다.
이러한 배경 속에서, 고신뢰성화, 고생산화 등이 가능한 웨이퍼 레벨 패키지(Wafer Level Package: WLP) 기술이 진전되고 있다.
WLP 기술은, 웨이퍼 상태인 채로 조립을 행하고, 그 최종 공정에서 다이싱에 의해 웨이퍼를 개편화(個片化)하는 것을 특징으로 한다. 웨이퍼 레벨에서 일괄적으로 조립함(밀봉을 행함)으로써, 고생산화 및 고신뢰성화가 가능한 기술이다.
WLP 기술에서는, 반도체 칩의 회로면의 절연막 상에 폴리이미드, 구리 배선 등으로 재배선 패턴을 형성한 재배선층을 형성하고, 그 재배선 상에 메탈 패드, 땜납 볼 등을 탑재하여, 접속 단자용 범프를 구성한다.
WLP에는, WLCSP(Wafer Level Chip Scale Package) 또는 FI-WLP(Fan In Wafer Level Package)와 같은, 반도체 칩과 패키지 면적이 같은 정도인 반도체 패키지와, FO-WLP(Fan Out Wafer Level Package)와 같은, 패키지 면적이 반도체 칩 면적보다 커서, 칩의 외측까지 단자를 넓힐 수 있는 반도체 패키지가 있다. 이러한 반도체 패키지는 소형화 및 박형화가 급속하게 진전되고 있기 때문에, 신뢰성을 확보하기 위해 웨이퍼 레벨에서 밀봉을 행하여 반도체 칩 주변을 보호한 후에, 재배선층의 형성, 패키지마다의 개편화 등을 행한다.
이러한 웨이퍼 레벨에서의 밀봉을 행하고, 그 후의 2차 실장 등의 핸들링을 행함으로써 신뢰성을 확보하고 있다. 또한, 디스크리트 반도체와 같은 단기능 반도체의 실장 분야도 핸들링 시의 반도체 칩의 크랙 또는 패드 주변부에 이러한 스트레스 저감을 목적으로, 웨이퍼 레벨에서 밀봉을 행하여 반도체 칩 주변을 보호한 후에, 패키지마다 개편화하여 다음 공정(SMT 프로세스 등)으로 진행하고 있다. 디스크리트 반도체는 시스템 LCI에 비해서 소형의 것이 많아, 반도체 칩을 보다 고도로 보호하기 위해, 반도체 칩의 5면 또는 6면 밀봉이 특히 요구되고 있다.
그런데, 반도체 칩의 측면을 밀봉하기 위해서는, 웨이퍼를 개편화하여 반도체 칩을 제작한 후에, 반도체 칩의 간격을 넓힐 필요가 있다. 반도체 칩의 간격을 넓히는 방법으로서는, 반도체 웨이퍼를 다이싱함으로써 얻어지는 개편화된 반도체 칩을 캐리어 등에 재배치하는 재배치 공정을 구비하는 방법이 제안되어 있다(예컨대, 비특허문헌 1 참조).
비특허문헌 1: Kang Chen et al., "Innovative Wafer Level Packaging Manufacturing with FlexLine," 2014 IEEE 16th Electronics Packaging Technology Conference(EPTC).
그러나, 반도체 칩의 소형화에 의해, 웨이퍼마다의 반도체 칩수가 증가하기 때문에, 마운터, 플립 칩 본더 등을 사용하여 반도체 칩을 재배치하는 재배치 공정의 장시간화가 과제로 되어 있다. 또한, 반도체 칩의 박형화 등에 의해 재배치 공정에 있어서의 칩 마운트 시에, 칩에 손상이 생길 우려가 있다.
상기 사정을 감안하여 본 발명은, 재배치 공정을 갖는 종래의 프로세스와 비교하여 단시간화가 가능하고, 또한 칩에 부여하는 손상이 작은 반도체 장치의 제조 방법 및 그 제조 방법에 적용 가능한 익스팬드 테이프를 제공하는 것을 목적으로 한다.
본 발명자들은, 예의 연구한 결과, 이하의 [1]∼[9]에 기재된 발명에 의해, 상기 과제를 해결할 수 있는 것을 발견하기에 이르렀다.
[1] 익스팬드 테이프를 가열하면서 연신함으로써, 그 익스팬드 테이프 상에 고정된, 개편화된 반도체 칩의 간격을 100 ㎛ 이하로부터 300 ㎛ 이상으로 넓히는 테이프 익스팬드 공정을 구비하는 반도체 장치의 제조 방법에 이용되는 익스팬드 테이프로서,
테이프 익스팬드 공정의 가열 온도에 있어서의 인장 응력이 10 ㎫ 이하이고, 또한 실온에 있어서의 인장 응력이 상기 가열 온도에 있어서의 인장 응력보다 5 ㎫ 이상 높은 익스팬드 테이프.
[2] 반도체 장치의 제조 방법이, 연신된 익스팬드 테이프의 장력을 유지하는 장력 유지 공정과, 장력이 유지된 익스팬드 테이프 상의 반도체 칩을 캐리어에 전사하는 전사 공정과, 캐리어에 전사된 반도체 칩으로부터 익스팬드 테이프를 박리하는 박리 공정을 더 구비하는, [1]에 기재된 익스팬드 테이프.
[3] 기재층 및 점착층을 갖는, [1] 또는 [2]에 기재된 익스팬드 테이프.
[4] 점착층이 자외선 경화형의 점착제로 구성되는, [3]에 기재된 익스팬드 테이프.
[5] [1]∼[4] 중 어느 하나에 기재된 익스팬드 테이프를 가열하면서 연신함으로써, 그 익스팬드 테이프 상에 고정된, 개편화된 반도체 칩의 간격을 100 ㎛ 이하로부터 300 ㎛ 이상으로 넓히는 테이프 익스팬드 공정을 구비하는, 반도체 장치의 제조 방법.
[6] 회로면에 패드가 마련된 반도체 칩을 갖는 반도체 장치의 제조 방법으로서,
익스팬드 테이프와, 그 익스팬드 테이프 상에 회로면과는 반대측의 면이 고정된 복수의 반도체 칩을 준비하는 제1A 공정과,
익스팬드 테이프를 연신함으로써, 익스팬드 테이프 상에 고정된 복수의 반도체 칩의 간격을 넓히는 제2A 공정과,
연신된 익스팬드 테이프의 장력을 유지하는 제3A 공정과,
캐리어에, 복수의 반도체 칩의 회로면이 고정되도록 전사하는 제4A 공정과,
복수의 반도체 칩으로부터 익스팬드 테이프를 박리하는 제5A 공정과,
캐리어 상의 복수의 반도체 칩을 밀봉재에 의해 밀봉하는 제6A 공정과,
밀봉재에 의해 밀봉된 복수의 반도체 칩으로부터 캐리어를 박리하는 제7A 공정
을 구비하는 반도체 장치의 제조 방법.
[7] 회로면에 패드가 마련된 반도체 칩을 갖는 반도체 장치의 제조 방법으로서,
익스팬드 테이프와, 그 익스팬드 테이프 상에 회로면이 고정된 복수의 반도체 칩을 준비하는 제1B 공정과,
익스팬드 테이프를 연신함으로써, 익스팬드 테이프 상에 고정된 복수의 반도체 칩의 간격을 넓히는 제2B 공정과,
연신된 익스팬드 테이프의 장력을 유지하는 제3B 공정과,
캐리어에, 복수의 반도체 칩을 회로면과는 반대측의 면이 고정되도록 전사하는 제4B 공정과,
복수의 반도체 칩으로부터 익스팬드 테이프를 박리하는 제5B 공정과,
캐리어 상의 복수의 반도체 칩을 밀봉재에 의해 밀봉하는 제6B 공정
을 구비하는 반도체 장치의 제조 방법.
[8] 회로면에 패드가 마련된 반도체 칩을 갖는 반도체 장치의 제조 방법으로서,
익스팬드 테이프와, 그 익스팬드 테이프 상에 회로면과는 반대측의 면이 고정된 복수의 반도체 칩을 준비하는 제1C 공정과,
익스팬드 테이프를 연신함으로써, 익스팬드 테이프 상에 고정된 복수의 반도체 칩의 간격을 넓히는 제2C 공정과,
연신된 익스팬드 테이프의 장력을 유지하는 제3C 공정과,
캐리어에, 복수의 반도체 칩의 회로면이 고정되도록 전사하는 제4C 공정과,
복수의 반도체 칩으로부터 익스팬드 테이프를 박리하는 제5C 공정과,
캐리어 상의 복수의 반도체 칩을 밀봉재에 의해 밀봉하는 제6C 공정과,
밀봉재에 의해 밀봉된 복수의 반도체 칩으로부터 캐리어를 박리하는 제7C 공정과,
밀봉재에 의해 밀봉된 복수의 반도체 칩을, 반도체 칩마다 개편화하여, 복수의 반도체 패키지를 형성하는 제8C 공정을 구비하는 반도체 장치의 제조 방법.
[9] 회로면에 패드가 마련된 반도체 칩을 갖는 반도체 장치의 제조 방법으로서,
익스팬드 테이프와, 그 익스팬드 테이프 상에 회로면이 고정된 복수의 반도체 칩을 준비하는 제1D 공정과,
익스팬드 테이프를 연신함으로써, 익스팬드 테이프 상에 고정된 복수의 반도체 칩의 간격을 넓히는 제2D 공정과,
연신된 익스팬드 테이프의 장력을 유지하는 제3D 공정과,
캐리어에, 복수의 반도체 칩의 회로면과는 반대측의 면이 고정되도록 전사하는 제4D 공정과,
복수의 반도체 칩으로부터 익스팬드 테이프를 박리하는 제5D 공정과,
캐리어 상의 복수의 반도체 칩을 밀봉재에 의해 밀봉하는 제6D 공정과,
밀봉재를 연마하여 패드를 노출시키는 제7D 공정과,
밀봉재에 의해 밀봉된 복수의 반도체 칩으로부터 캐리어를 박리하는 제8D 공정과,
밀봉재에 의해 밀봉된 복수의 반도체 칩을, 반도체 칩마다 개편화하여, 복수의 반도체 패키지를 형성하는 제9D 공정을 구비하는 반도체 장치의 제조 방법.
본 발명에 따르면, 재배치 공정을 갖는 종래의 프로세스와 비교하여 단시간화가 가능하고, 또한 칩에 부여하는 손상이 작은 반도체 장치의 제조 방법 및 그 제조 방법에 적용 가능한 익스팬드 테이프를 제공할 수 있다.
도 1은 제1 반도체 장치의 제조 방법에 있어서의 제1A 공정∼제4A 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 2는 제1 반도체 장치의 제조 방법에 있어서의 제5A 공정∼제7A 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 3은 제1 반도체 장치의 제조 방법에 있어서의 제8A 공정 및 제9A 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 4는 제2 반도체 장치의 제조 방법에 있어서의 제1B 공정∼제4B 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 5는 제2 반도체 장치의 제조 방법에 있어서의 제5B 공정∼제8B 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 6은 제2 반도체 장치의 제조 방법에 있어서의 제7B 공정 및 제8B 공정의 다른 실시형태를 설명하기 위한 모식 단면도이다.
도 7은 제2 반도체 장치의 제조 방법에 있어서의 제9B 공정 및 제10B 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 8은 제3 반도체 장치의 제조 방법에 있어서의 제1C 공정∼제4C 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 9는 제3 반도체 장치의 제조 방법에 있어서의 제5C 공정∼제8C 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 10은 제3 반도체 장치의 제조 방법에 있어서의 제4C 공정∼제8C 공정의 다른 실시형태를 설명하기 위한 모식 단면도이다.
도 11은 제4 반도체 장치의 제조 방법에 있어서의 제1D 공정∼제4D 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 12는 제4 반도체 장치의 제조 방법에 있어서의 제5D 공정∼제9D 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 13은 제4 반도체 장치의 제조 방법에 있어서의 제7D 공정 및 제8D 공정의 다른 실시형태를 설명하기 위한 모식 단면도이다.
도 14는 제5 반도체 장치의 제조 방법의 일실시형태를 설명하기 위한 모식 단면도이다.
도 15는 제5 반도체 장치의 제조 방법의 다른 실시형태를 설명하기 위한 모식 단면도이다.
도 2는 제1 반도체 장치의 제조 방법에 있어서의 제5A 공정∼제7A 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 3은 제1 반도체 장치의 제조 방법에 있어서의 제8A 공정 및 제9A 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 4는 제2 반도체 장치의 제조 방법에 있어서의 제1B 공정∼제4B 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 5는 제2 반도체 장치의 제조 방법에 있어서의 제5B 공정∼제8B 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 6은 제2 반도체 장치의 제조 방법에 있어서의 제7B 공정 및 제8B 공정의 다른 실시형태를 설명하기 위한 모식 단면도이다.
도 7은 제2 반도체 장치의 제조 방법에 있어서의 제9B 공정 및 제10B 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 8은 제3 반도체 장치의 제조 방법에 있어서의 제1C 공정∼제4C 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 9는 제3 반도체 장치의 제조 방법에 있어서의 제5C 공정∼제8C 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 10은 제3 반도체 장치의 제조 방법에 있어서의 제4C 공정∼제8C 공정의 다른 실시형태를 설명하기 위한 모식 단면도이다.
도 11은 제4 반도체 장치의 제조 방법에 있어서의 제1D 공정∼제4D 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 12는 제4 반도체 장치의 제조 방법에 있어서의 제5D 공정∼제9D 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
도 13은 제4 반도체 장치의 제조 방법에 있어서의 제7D 공정 및 제8D 공정의 다른 실시형태를 설명하기 위한 모식 단면도이다.
도 14는 제5 반도체 장치의 제조 방법의 일실시형태를 설명하기 위한 모식 단면도이다.
도 15는 제5 반도체 장치의 제조 방법의 다른 실시형태를 설명하기 위한 모식 단면도이다.
이하, 도면을 참조하면서 본 실시형태에 대해서 상세하게 설명한다. 이하의 설명에서는, 동일 또는 상당 부분에는 동일 부호를 붙이고, 중복하는 설명은 생략한다. 또한, 상하 좌우 등의 위치 관계는, 특별히 언급하지 않는 한, 도면에 나타내는 위치 관계에 기초하는 것으로 한다. 또한, 도면의 치수 비율은 도시된 비율에 한정되는 것이 아니다.
(반도체 장치의 제조 방법)
[제1 반도체 장치의 제조 방법]
본 실시형태의 제1 반도체 장치의 제조 방법은,
회로면에 패드가 마련된 반도체 칩을 갖는 반도체 장치의 제조 방법으로서,
익스팬드 테이프와, 그 익스팬드 테이프 상에 회로면과는 반대측의 면이 고정된 복수의 반도체 칩을 준비하는 제1A 공정과,
익스팬드 테이프를 연신함으로써, 익스팬드 테이프 상에 고정된 복수의 반도체 칩의 간격을 넓히는 제2A 공정과,
연신된 익스팬드 테이프의 장력을 유지하는 제3A 공정과,
캐리어에, 복수의 반도체 칩의 회로면이 고정되도록 전사하는 제4A 공정과,
복수의 반도체 칩으로부터 익스팬드 테이프를 박리하는 제5A 공정과,
캐리어 상의 복수의 반도체 칩을 밀봉재에 의해 밀봉하는 제6A 공정과,
밀봉재에 의해 밀봉된 복수의 반도체 칩으로부터 캐리어를 박리하는 제7A 공정과,
밀봉재에 의해 밀봉된 복수의 반도체 칩에 있어서의 패드로부터, 재배선 패턴을 갖는 재배선층을 형성하고, 반도체 칩의 영역 밖에, 재배선 패턴에 의해 반도체 칩에 접속된 접속 단자용 패드를 마련하는 제8A 공정과,
반도체 칩 및 이것에 접속된 접속 단자용 패드를 일군으로서 개편화하여, 복수의 반도체 패키지를 형성하는 제9A 공정
을 구비한다.
본 실시형태의 제1 반도체 장치의 제조 방법에 따르면, 패키지 면적이 반도체 칩 면적보다 커서, 칩의 외측까지 단자를 넓힐 수 있는 반도체 패키지(FO-WLP)를 제조하는 것이 가능해진다.
FO-WLP는, 칩 면적과 비교하여 단자수가 많은 용도라도 채용할 수 있기 때문에, 퍼지고 있다. 또한, 반도체 칩과 패키지 기판을 땜납 범프 등으로 연결하여, 패키지 기판에 땜납 볼을 탑재하는 플립 칩 BGA에 대하여, FO-WLP는 반도체 칩으로부터 재배선층에 연결하고, 재배선층에 메탈 패드(접속용 단자)를 마련하여 땜납 볼을 탑재한다. 이 때문에, FO-WLP는, 패키지의 소형화 및 박형화에 기여하고, 또한 배선 길이가 짧아지기 때문에, 전송의 고속화(고기능화), 패키지 기판리스에 의한 저비용화가 가능해진다.
FO-WLP에서는, 반도체 웨이퍼를 다이싱 후, 반도체 칩 밖에 재배선층을 통해 접속 단자용 패드를 제작하기 때문에, 반도체 칩의 간격을 넓힐 필요가 있다. 반도체 칩의 간격을 넓히는 방법으로서는, 종래 반도체 웨이퍼를 다이싱함으로써 얻어지는 개편화된 반도체 칩을 캐리어 등에 재배치하는 재배치 공정을 구비하는 방법이 제안되어 있다(예컨대, 비특허문헌 1 참조).
그러나, 반도체 칩의 소형화에 의해, 웨이퍼마다의 반도체 칩수가 증가하기 때문에, 마운터, 플립 칩 본더 등을 사용하여 반도체 칩을 재배치하는 재배치 공정의 장시간화가 과제로 되어 있다. 또한, 반도체 칩의 박형화 등에 의해 재배치 공정에 있어서의 칩 마운트 시에, 칩에 손상이 생길 우려가 있다. 이에 대하여, 본 실시형태의 제1 반도체 장치의 제조 방법에 따르면, 이들 문제를 해소할 수 있다.
이하, 전술한 제1A 공정∼제9A 공정에 대해서, 도 1∼3에 기초하여 설명한다. 도 1은 제1A 공정∼제4A 공정의 일실시형태를 설명하기 위한 모식 단면도이고, 도 2는 제5A 공정∼제7A 공정의 일실시형태를 설명하기 위한 모식 단면도이고, 도 3은 제8A 공정 및 제9A 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
먼저, 제1A 공정에서는, 익스팬드 테이프(1)와, 익스팬드 테이프(1) 상에 고정된 복수의 반도체 칩(2)을 준비한다. 익스팬드 테이프(1)는, 점착층(1a)과 기재 필름(1b)을 가지고, 점착층(1a)이 반도체 칩(2)과 접한다. 또한, 반도체 칩(2)은, 패드(회로)(3)가 마련된 회로면을 가지고, 회로면과는 반대측의 면이 익스팬드 테이프(1)에 고정되어 있다[도 1의 (a)]. 또한, 복수의 반도체 칩(2)은, 간격을 두고 배치되어 있다.
제2A 공정에서는, 익스팬드 테이프(1)를 연신함으로써, 익스팬드 테이프(1) 상에 고정된, 복수의 반도체 칩(2)의 간격을 넓힌다[도 1의 (b)].
제3A 공정에서는, 연신된 익스팬드 테이프(1)를, 고정용 지그(4)를 이용하여 고정함으로써, 익스팬드 테이프(1)의 장력을 유지한다[도 1의 (c)].
제4A 공정에서는, 캐리어(5)에, 복수의 반도체 칩(2)의 회로면이 고정되도록 전사한다[도 1의 (d)]. 또한, 전사 시에는, 패드(3)가 캐리어(5)에 매립되어도 좋고[도 1의 (d)], 패드(3)만이 캐리어(5)와 접하며, 반도체 칩(2)의 회로면과 캐리어(5) 사이에 간극이 존재하여도 좋다[도시하지 않음].
제5A 공정에서는, 복수의 반도체 칩(2)으로부터, 익스팬드 테이프(1)를 박리한다[도 2의 (a)].
제6A 공정에서는, 캐리어(5) 상의 복수의 반도체 칩(2)을 밀봉재(6)에 의해 밀봉한다[도 2의 (b)]. 또한, 패드(3)가 캐리어(5)에 매립되며, 반도체 칩(2)의 회로면이 캐리어(5)와 접하고 있는 경우에는, 회로면은 밀봉되지 않고, 반도체 칩의 회로면과는 반대측의 면 및 4측면의 계 5면이 밀봉된다[도 2의 (b)]. 한편, 반도체 칩(2)의 회로면과 캐리어(5) 사이에, 밀봉재(6)가 유입하는 데 충분한 간극이 존재하는 경우에는, 회로면도 밀봉되어, 반도체 칩의 6면 전부가 밀봉된다[도시하지 않음].
제7A 공정에서는, 밀봉재(6)로 밀봉된 복수의 반도체 칩(2)으로부터 캐리어(5)를 박리한다[도 2의 (c)].
도 3의 (a)는 도 2의 (c)의 확대도이다.
제8A 공정에서는, 밀봉재(6)에 의해 밀봉된 복수의 반도체 칩(2)에 있어서의 패드(3)로부터, 재배선 패턴(7)을 갖는 재배선층(8)을 형성하고, 반도체 칩(2)의 영역 밖에, 재배선 패턴(7)에 의해 반도체 칩(2)에 접속된 접속 단자용 패드(9)를 마련한다[도 3의 (b)].
제9A 공정에서는, 반도체 칩(2) 및 이것에 접속된 접속 단자용 패드(9)를 일군으로서 개편화하여, 복수의 반도체 패키지(10)를 형성한다[도 3의 (c)].
이하, 각 공정에 대해서 상세하게 설명한다.
<제1A 공정>
익스팬드 테이프와, 익스팬드 테이프 상에 고정된 복수의 반도체 칩을 준비하는 방법에 특별히 제한은 없다. 예컨대, 다이싱 테이프 등에 반도체 웨이퍼를 라미네이트 후, 블레이드 또는 레이저로 다이싱하여 복수의 개편화된 반도체 칩을 얻은 후, 이들을 익스팬드 테이프에 전사함으로써 제작할 수 있다.
다이싱은, 레이저로 취약층을 형성하여 익스팬드함으로써 행하여도 좋다. 또한, 전술한 전사를 생략하여 생산성을 향상시키는 관점에서, 익스팬드 테이프에 반도체 웨이퍼를 직접 라미네이트하여, 전술한 방법으로 반도체 웨이퍼를 다이싱하여 제작하여도 좋다.
생산성 향상 및 저비용화의 관점에서, 초기의 반도체의 칩 간격(제2A 공정 전의 반도체 칩의 간격)은 좁은 쪽이 바람직하고, 100 ㎛ 이하가 바람직하고, 80 ㎛ 이하가 보다 바람직하고, 60 ㎛ 이하가 더욱 바람직하다. 다이싱에 의한 웨이퍼의 절삭은, 상기 칩 간격이 넓을수록 반도체 웨이퍼가 낭비되기 때문에, 저비용화의 관점에서, 전술한 바와 같이 좁은 쪽이 바람직하다. 칩 간격을 넓힐 때에, 반도체 칩에 스트레스가 가해지지 않도록 하기 위해, 초기의 반도체 칩의 간격은 10 ㎛ 이상이 바람직하다. 10 ㎛보다 작으면 복수의 반도체 칩 사이의 익스팬드 테이프 영역이 적기 때문에 넓히기 어려워진다.
반도체 칩의 회로면 상의 패드의 종류는, 반도체 칩의 회로면에 형성될 수 있는 것이면 특별히 한정되지 않고, 구리 범프, 땜납 범프 등의 범프(돌기 전극)여도, Ni/Au 도금 패드 등의 비교적 평탄한 금속 패드여도 좋다.
<제2A 공정>
익스팬드 테이프를 연신함으로써, 복수의 반도체 칩의 간격을 넓힌다.
익스팬드 테이프의 연신 방법으로서는, 예컨대, 밀어올림 방식과 인장 방식이 있다. 밀어올림 방식은, 익스팬드 테이프를 고정 후, 소정의 형태를 한 스테이지가 상승함으로써 익스팬드 테이프가 늘어나게 된다. 인장 방식은 익스팬드 테이프를 고정 후, 설치한 익스팬드 테이프면과 평행하게 소정의 방향으로 인장함으로써, 익스팬드 테이프가 늘어나게 되는 방식이다. 반도체 칩의 간격을 균일하게 늘릴 수 있는 점 및 필요한(점유하는) 장치 면적이 작고 컴팩트한 점에서, 밀어올림 방식 쪽이 바람직하다.
연신 조건은, 익스팬드 테이프의 특성에 따라 적절하게 설정하면 좋다. 예컨대, 밀어올림 방식을 채용한 경우의 밀어올림량(인장량)은 10 ㎜∼500 ㎜가 바람직하고, 10 ㎜∼300 ㎜가 보다 바람직하다. 10 ㎜ 이상이면, 복수의 반도체 칩의 간격이 넓어지기 쉽고, 500 ㎜ 이하이면 반도체 칩의 비산 또는 위치 어긋남이 일어나기 어려워진다.
온도도 익스팬드 테이프 특성에 따라 적절하게 설정하면 좋은데, 예컨대 10℃∼200℃여도 좋고, 10℃∼150℃, 20℃∼100℃여도 좋다. 온도가 10℃ 이상이면 익스팬드 테이프가 연신하기 쉬워지고, 온도가 200℃ 이하이면 익스팬드 테이프의 열 팽창 또는 저탄성화에 따른 뒤틀림 또는 늘어짐에 의한 반도체 칩의 위치 어긋남(익스팬드 테이프와 반도체 칩 사이의 박리), 반도체 칩의 비산 등이 일어나기 어려워진다.
밀어올림 속도도 익스팬드 테이프 특성에 따라 적절하게 설정하면 좋은데, 예컨대 0.1 ㎜/초∼500 ㎜/초여도 좋고, 0.1 ㎜/초∼300 ㎜/초, 0.1 ㎜/초∼200 ㎜/초여도 좋다. 0.1 ㎜/초 이상이면 생산성이 향상한다. 500 ㎜/초 이하이면, 반도체 칩과 익스팬드 테이프 사이에서의 박리가 생기기 어려워진다.
제2A 공정 후의 복수의 반도체 칩의 간격은, 반도체 칩의 영역 밖에 재배선 패턴 및 접속 단자용 패드를 마련하기 위해 필요한 스페이스를 확보하기 위해, 500 ㎛ 이상이 바람직하다. 고밀도화 및 고기능화된 반도체 패키지로서는 재배선층의 총수도 증가하기 때문에, 반도체 칩의 더욱 외측에 접속 단자용 패드를 마련할 필요가 있다. 이 때문에, 반도체 칩 간격은 넓은 쪽이 바람직하다. 전술한 관점에서, 제2A 공정 후의 복수의 반도체 칩의 간격은, 1 ㎜ 이상이 보다 바람직하고, 2 ㎜ 이상이 더욱 바람직하다. 상한은 특별히 제한은 없지만, 5 ㎜ 이하로 할 수 있다.
<제3A 공정>
연신된 익스팬드 테이프가 원래의 상태로 되돌아가는 것을 막기 위해, 익스팬드 테이프의 장력을 유지한다.
익스팬드 테이프의 장력을 유지하는 방법은, 장력이 유지되고, 반도체 칩의 간격이 원래로 되돌아가지 않으면 특별히 제한은 없다. 예컨대, 그립 링(가부시키가이샤 테크노비전 제조) 등의 고정용 지그를 이용하여 고정하는 방법, 익스팬드 테이프의 외주부를 가열하여 수축시켜(히트 슈링크) 텐션을 유지하는 방법 등을 들 수 있다.
<제4A 공정>
캐리어에, 복수의 반도체 칩의 회로면이 고정되도록 전사(라미네이트)한다. 라미네이트 방법은 특별히 제한은 없지만, 롤 라미네이터, 다이어프램식 라미네이터, 진공 롤 라미네이터, 진공 다이어프램식 라미네이터 등을 채용할 수 있다.
라미네이트 조건은, 익스팬드 테이프, 반도체 칩 및 캐리어의 물성 및 특성에 따라 적절하게 설정하면 좋다. 예컨대, 롤 라미네이터이면, 실온(25℃)∼200℃여도 좋고, 실온(25℃)∼150℃가 바람직하고, 실온(25℃)∼100℃가 보다 바람직하다. 실온 이상이면, 반도체 칩이 캐리어에 전사(라미네이트)하기 쉬워지고, 200℃ 이하이면 익스팬드 테이프의 열 팽창 또는 저탄성화에 의한 뒤틀림 또는 늘어짐에 의한 반도체 칩의 위치 어긋남(익스팬드 테이프와 반도체 칩 사이의 박리), 반도체 칩의 비산 등이 일어나기 어려워진다. 다이어프램식의 라미네이터이면, 온도 조건에 대해서는, 전술한 롤 라미네이터와 동일하다. 압착 시간은 5초∼300초여도 좋고, 5초∼200초가 바람직하고, 5초∼100초가 보다 바람직하다. 5초 이상이면 반도체 칩이 캐리어에 전사(라미네이트)하기 쉽고, 300초 이하이면 생산성이 향상한다. 압력은 0.1 ㎫∼3 ㎫여도 좋고, 0.1 ㎫∼2 ㎫가 바람직하고, 0.1 ㎫∼1 ㎫가 보다 바람직하다. 0.1 ㎫ 이상이면, 반도체 칩이 캐리어에 전사(라미네이트)하기 쉽고, 2 ㎫ 이하이면 반도체 칩에의 손상이 경감된다.
<제5A 공정>
복수의 반도체 칩으로부터 익스팬드 테이프를 박리(제거)한다.
익스팬드 테이프를 박리할 때는, 캐리어 상에 전사된 반도체 칩이 위치 어긋남을 일으키거나, 캐리어로부터 벗겨지거나 하지 않도록, 익스팬드 테이프와 캐리어, 익스팬드 테이프와 반도체 칩, 반도체 칩과 캐리어의 밀착력은 적절하게 설정할 필요가 있다. 예컨대, 익스팬드 테이프와 반도체 칩의 밀착력이, 반도체 칩과 캐리어의 밀착력과 같거나 그보다 작은 것이 바람직하다.
익스팬드 테이프, 또는 캐리어면에 UV 경화 기능을 부여하여, UV를 조사함으로써 밀착력(접착력)이 상하하도록 설정하여도 좋다. 이 경우는, UV 조사 후(UV 조사 공정을 추가)에 익스팬드 테이프를 제거한다. 예컨대, 제3A 공정 후에 UV를 조사하여 익스팬드 테이프의 밀착력(접착력)을 낮춘 후에, 캐리어에 라미네이트하여, 익스팬드 테이프를 반도체 칩으로부터 박리할 수 있다. 이에 의해 반도체 칩에의 스트레스가 경감되어, 전사를 위치 어긋남 없이 원활하게 행할 수 있다.
<제6A 공정>
캐리어 상의 복수의 반도체 칩을 밀봉재에 의해 밀봉한다.
밀봉 방법은 특별히 제한은 없지만, 예컨대, 컴프레션 몰드(밀봉재 형상은 액상재, 고형재, 과립재, 필름재 등), 트랜스퍼 몰드(밀봉재 형상은 액상재, 고형재, 과립재, 필름재 등), 필름형의 밀봉재의 라미네이트 등을 들 수 있다.
제6A 공정 후에, 밀봉재의 물성 조정의 관점에서, 포스트 큐어를 포함시킨 가열 처리 공정을 넣어도 좋다. 제6A 공정 후, 또는 추가의 상기 가열 처리 공정 후에 캐리어를 벗길 필요가 있다. 벗길 때에도, 가열 처리, UV 처리 공정 등을 더하여도 좋다. 전술한 공정 후에, 캐리어가 반도체 칩 및 밀봉재에 손상을 부여하는 일없이 벗길 수 있도록, 캐리어(캐리어+점착층, 캐리어+가고정재 등)의 밀착력은 설정할 필요가 있다.
<제7A 공정>
밀봉재로 밀봉된 복수의 반도체 칩으로부터 캐리어를 박리한다. 캐리어를 박리하기 전에, 가열 처리 또는 UV 조사에 의해, 밀봉재면에 접하고 있는 캐리어 표층에 화학적 또는 기계적인 변화를 더하여, 캐리어를 벗기기 쉽게 하는 공정을 도입하여도 좋다.
제4A 공정∼제7A 공정에 있어서, 익스팬드 테이프로부터 캐리어에 반도체 칩을 전사함으로써, 밀봉 공정 등의 가열 공정에 있어서의 내열성에의 리스크를 저감할 수 있다. 예컨대, 익스팬드 테이프 상에 반도체 칩이 존재하는 상태로(캐리어를 사용하지 않고) 밀봉하면, 연신성을 갖는 익스팬드 테이프의 뒤틀림 또는 열 팽창에 의한 변형 등에 기인하는 반도체 칩의 위치 어긋남, 비산 등이 발생할 우려가 있다. 위치 어긋남 또는 칩 비산이 발생하면, 생산성이 저하하여, 고비용화를 초래하기 때문에, 캐리어에 반도체 칩을 전사할 필요가 있다.
<제8A 공정>
밀봉재에 의해 밀봉된 복수의 반도체 칩에 있어서의 패드로부터, 재배선 패턴을 갖는 재배선층을 형성하여, 반도체 칩의 영역 밖에, 재배선 패턴에 의해 반도체 칩에 접속된 접속 단자용 패드를 마련한다. 고밀도화 및 고기능화가 진전되어 있는 반도체 칩에서는, 단자 간격이 좁기 때문에, 재배선층을 형성하여, 반도체 칩의 영역 밖에 접속 단자용 패드를 마련함으로써 범프 간격을 넓게 한다(FO-WLP). 이에 의해, 범프에 가해지는 스트레스 저하, 절연성 향상, 접속 신뢰성 향상 등, 신뢰성이 향상한다. 본 공정은, 종래 공지의 방법에 따라 행할 수 있다.
<제9A 공정>
반도체 칩 및 이것에 접속된 접속 단자용 패드를 일군으로서 개편화하여, 복수의 반도체 패키지를 형성한다. 블레이드로 다이싱하는 경우는, 블레이드 폭(절삭하여 없어지는 부분)도 고려하여 제2A 공정에서 반도체 칩의 간격을 설정할 필요가 있다. 본 공정은, 종래 공지의 방법에 의해 행할 수 있다.
소형화 및 박형화를 목적으로 반도체 패키지의 두께를 얇게 하는 경우는, 백 그라인드 공정(반도체 칩의 회로면의 이면측의 밀봉재를 깎아 얇게 하는 공정)을 도입하여도 좋다. 백 그라인드 공정은, 예컨대, 제6A 공정 후, 제7A 공정 후 또는 제8A 공정 후에 도입할 수 있다.
다음에 각 공정에서 이용되는 재료에 대해서 설명한다.
(익스팬드 테이프)
제1 반도체 장치의 제조 방법에 이용할 수 있는 익스팬드 테이프는, 복수의 반도체 칩의 간격을 넓힐 수 있는 연신성을 가지고 있으면 특별히 제한은 없다. 제2A 공정 후(반도체 칩의 간격을 넓힌 후)의 MD와 TD의 칩 간격이 균일한 것이 바람직하지만, 제6A 공정 후(밀봉 후)에 반도체 칩 및 이것에 접속된 접속 단자용 패드를 일군으로서 개편화할 때에, 반도체 칩에의 손상이 없는 상태로 다이싱이 가능하면(블레이드가 반도체 칩에 손상을 부여하지 않으면), MD와 TD의 폭은 균일하지 않아도 좋다. 다이싱 시에, MD와 TD의 다이싱 간격 폭은 같지 않아도 좋다. 단, MD의 라인끼리, TD의 라인끼리는 균일한 것이 바람직하다.
익스팬드 테이프는, 연신성에 크게 기여하는 기재 필름(기재층), 점착력을 제어하는 점착층 등, 복수의 층 구조여도 좋다.
기재 필름은, 연신성, 장력 유지 공정(제3A 공정) 후에 반도체 칩 간격을 유지하는 안정성이 있으면 특별히 제한은 없다.
기재 필름은, 폴리에틸렌테레프탈레이트 필름 등의 폴리에스테르계 필름; 폴리테트라플루오로에틸렌 필름, 폴리에틸렌 필름, 폴리프로필렌 필름, 폴리메틸펜텐 필름, 폴리비닐아세테이트 필름 및 폴리-4-메틸펜텐-1 등의 α-올레핀의 단독중합체 및 이들의 공중합체와, 상기 단독중합체 또는 상기 공중합체의 아이오노머를 포함하는 폴리올레핀계 필름; 폴리염화비닐 필름; 및 폴리이미드 필름; 우레탄 수지 필름 등의 각종 플라스틱 필름이어도 좋다. 상기 기재 필름은, 단층의 필름에 한정되지 않고, 상기 플라스틱 필름을 2종 이상 또는 동종의 플라스틱 필름을 2개 이상 조합하여 얻어지는 다층의 필름이어도 좋다.
상기 기재 필름은, 연신성의 관점에서, 폴리올레핀 필름 또는 우레탄 수지 필름인 것이 바람직하다. 기재 필름은, 필요에 따라, 블로킹 방지제 등의 각종 첨가제를 포함하여도 좋다.
상기 기재 필름의 두께는, 필요에 따라 적절하게 설정하면 좋지만, 50 ㎛∼500 ㎛가 바람직하다. 50 ㎛보다 얇으면 연신성이 저하하고, 500 ㎛보다 크면 뒤틀림이 발생하기 쉬워지거나, 취급성이 저하하거나 하는 등, 문제가 생긴다.
상기 기재 필름의 두께는, 작업성을 손상시키지 않는 범위에서 적절하게 선택된다. 단, 점착층을 구성하는 점착제로서, 고에너지선(그 중에서도, 자외선) 경화성 점착제를 이용하는 경우는, 그 고에너지선의 투과를 저해하지 않는 두께로 할 필요가 있다. 이러한 관점에서, 기재 필름의 두께는, 통상은 10∼500 ㎛여도 좋고, 50∼400 ㎛가 바람직하고, 70∼300 ㎛가 보다 바람직하다.
기재층을 복수의 기재 필름으로 구성하는 경우, 기재층 전체의 두께가 상기 범위 내가 되도록 조정하는 것이 바람직하다. 기재 필름은, 점착층과의 밀착성을 향상시키기 위해, 필요에 따라, 화학적 또는 물리적으로 표면 처리를 실시한 것이어도 좋다. 상기 표면 처리로서는, 예컨대, 코로나 처리, 크롬산 처리, 오존 폭로, 화염 폭로, 고압 전격 폭로, 이온화 방사선 처리 등을 들 수 있다.
점착층은, 점착력을 제어(공정마다 반도체 칩의 위치 어긋남, 비산이 일어나지 않도록 설정)할 수 있으면, 특별히 제한은 없다.
점착층은, 실온에서 점착력이 있으며, 반도체 칩에 대하여 밀착력을 갖는 점착제 성분으로 구성하는 것이 바람직하다. 점착층을 구성하는 점착제 성분의 베이스 수지의 일례로서는, 아크릴 수지, 합성 고무, 천연 고무, 폴리이미드 수지 등을 들 수 있다.
점착제 성분의 풀 나머지를 감소시키는 관점에서, 상기 베이스 수지는, 다른 첨가제와 반응할 수 있는 작용기(수산기, 카르복실기 등)를 갖는 것이 바람직하다. 점착제 성분으로서, 자외선, 방사선 등의 고에너지선, 또는 열에 의해 경화하는 수지를 사용하여도 좋다. 이러한 경화성 수지를 사용한 경우, 수지를 경화시킴으로써 점착력을 저하시킬 수 있다. 또한, 점착력을 조정하기 위해, 상기 점착제 성분은, 상기 베이스 수지의 작용기와 가교 반응할 수 있는 가교제를 포함하여도 좋다. 가교제는, 에폭시기, 이소시아네이트기, 아지리딘기 및 멜라닌기로 이루어지는 군에서 선택되는 적어도 1종의 작용기를 갖는 것이 바람직하다. 이들 가교제는, 단독으로 사용하여도 좋고, 2종 이상을 병용하여도 좋다.
또한, 반응 속도가 느린 경우는, 필요에 따라, 아민, 주석 등의 촉매를 사용하여도 좋다. 그 외에, 점착 특성을 조정하기 위해, 상기 점착제 성분은, 로진계, 테르펜 수지 등의 점착부여제 및 각종 계면 활성제 등의 임의 성분을 적절하게 함유하여도 좋다.
점착층의 두께는, 통상은 1∼100 ㎛이고, 2∼50 ㎛가 바람직하고, 5∼40 ㎛가 보다 바람직하다. 점착층의 두께를 1 ㎛ 이상으로 함으로써, 반도체 칩과의 충분한 점착력을 확보할 수 있기 때문에, 제2A 공정 시(반도체 칩 간격을 넓힘)에 반도체의 칩의 비산을 억제하는 것이 용이해진다. 한편, 100 ㎛를 넘는 두께로 하여도, 특성에 있어서 이점은 없으며, 비경제적이 된다.
점착층이 10 ㎛ 이상이면, 다이싱 테이프를 이용하지 않고, 익스팬드 테이프 상에서 반도체 웨이퍼를 다이싱하여도 기재 필름에 손상(절입 등)이 들어가지 않기 때문에, 제1A 공정에 있어서, 다이싱 테이프 상에서 반도체 웨이퍼를 다이싱하여 익스팬드 테이프에 전사하는(접착하는) 공정을 생략할 수 있다.
(익스팬드 테이프의 제작 방법)
익스팬드 테이프는, 당 기술분야에서 주지의 기술에 따라 제조할 수 있다. 예컨대, 이하의 방법에 따라 제조할 수 있다. 보호 필름 위에, 나이프 코트법, 롤 코트법, 스프레이 코트법, 그라비아 코트법, 바 코트법, 커튼 코트법 등에 의해 점착제 성분 및 용매를 포함하는 바니시를 도공하고, 용매를 제거함으로써 점착층을 형성한다. 구체적으로는, 50∼200℃, 0.1∼90분간의 가열을 행하는 것이 바람직하다. 각 공정에서의 보이드 발생 또는 점도 조정에 영향이 없으면, 유기 용매가 1.5％ 이하가 될 때까지 휘발하는 조건으로 하는 것이 바람직하다.
제작한 점착층을 갖는 보호 필름과, 기재 필름을, 상온∼60℃의 온도 조건 하에서, 점착층과 기재 필름이 대향하도록 적층한다.
익스팬드 테이프(기재 필름, 또는 기재 필름+점착층)는 보호 필름을 벗기고 사용한다.
보호 필름으로서는, 예컨대, A-63(데이진듀퐁필름 가부시키가이샤 제조, 이형 처리제: 변성 실리콘계), A-31(데이진듀퐁필름 가부시키가이샤 제조, 이형 처리제: Pt계 실리콘계) 등을 들 수 있다.
보호 필름의 두께는, 작업성을 손상시키지 않는 범위에서 적절하게 선택되고, 통상은, 경제적 관점에서 100 ㎛ 이하인 것이 바람직하다. 상기 보호 필름의 두께는, 10∼75 ㎛가 바람직하고, 25∼50 ㎛가 보다 바람직하다. 상기 보호 필름의 두께가 10 ㎛ 이상이면, 익스팬드 테이프의 제작 시에 필름이 찢어지는 등의 문제가 발생하기 어려워진다. 또한, 상기 보호 필름의 두께가 75 ㎛ 이하이면, 익스팬드 테이프의 사용 시에 보호 필름을 용이하게 박리할 수 있다.
(캐리어)
캐리어는, 전사 시의 온도 및 압력에 견딜 수 있는 것(칩이 파손되지 않는 것, 칩 간격이 변하지 않는 것), 또한, 제6A 공정의 밀봉 시의 온도 및 압력에도 견딜 수 있는 것이면 특별히 제한은 없다. 예컨대, 밀봉 온도가 100∼200℃인 경우, 그 온도 영역에 견딜 수 있는 내열성이 있는 것이 바람직하다. 또한, 열 팽창률이 100 ppm/℃ 이하가 바람직하고, 50 ppm/℃ 이하가 보다 바람직하고, 20 ppm/℃ 이하가 더욱 바람직하다. 열 팽창률이 크면 반도체 칩의 위치 어긋남 등의 문제가 발생한다. 또한, 열 팽창률은, 반도체 칩보다 열 팽창률이 작으면 뒤틀림 또는 휨이 생기기 때문에, 3 ppm/℃ 이상이 바람직하다.
캐리어의 재질로서는, 특별히 제한은 없지만, 실리콘(웨이퍼), 유리, SUS, 철, Cu 등의 판, 유리 에폭시 기판 등을 들 수 있다.
캐리어의 두께는 100 ㎛∼5000 ㎛여도 좋고, 100 ㎛∼4000 ㎛가 바람직하고, 100 ㎛∼3000 ㎛가 보다 바람직하다. 100 ㎛ 이상이면 취급성이 향상한다. 두꺼워도 각별한 취급성 향상을 기대할 수 있는 것은 아니며, 경제면에서 고려하여 5000 ㎛ 이하이면 좋다.
캐리어는, 복수의 층으로 이루어져 있어도 좋다. 전술한 내열성 및 취급성을 담당하는 층에 더하여, 밀착력 제어를 부여하는 관점에서, 점착층 또는 가고정재를 라미네이트한 층이 있어도 좋다. 밀착력은 반도체 칩 또는 익스팬드 테이프의 밀착력을 고려하여, 적절하게 설정하면 좋다. 두께도 특별히 제한은 없지만, 예컨대, 1 ㎛∼300 ㎛여도 좋고, 1 ㎛∼200 ㎛가 바람직하다. 1 ㎛ 이상으로 함으로써 반도체 칩과의 충분한 점착력을 확보할 수 있다. 한편, 300 ㎛를 넘는 두께로 하여도, 특성에 있어서 이점은 없으며, 비경제적이 된다.
(밀봉재(몰드재))
밀봉 방법은 특별히 제한은 없지만, 예컨대, 컴프레션 몰드(밀봉재 형상은 액상재, 고형재, 과립재, 필름재 등), 트랜스퍼 몰드(밀봉재 형상은 액상재, 고형재, 과립재, 필름재 등), 필름형의 밀봉재의 라미네이트 등을 들 수 있다.
밀봉 재료 형상, 특성 및 밀봉 조건은, 전술한 밀봉 방법마다 적절하게 설정하면 좋다. 밀봉 시에 캐리어 상의 반도체 칩이 이동하거나 벗겨지거나, 반도체 칩에 손상이 가해지지 않도록 밀봉 재료 형상, 특성 및 밀봉 조건은 적절하게 설정할 필요가 있다.
예컨대, 밀봉 온도는 80℃∼220℃가 바람직하고, 90℃∼210℃가 보다 바람직하고, 100℃∼200℃가 더욱 바람직하다. 밀봉 온도가 80℃ 이상이면, 반도체 칩 주변의 충전 부족을 충분히 억제할 수 있다. 밀봉 온도가 220℃ 이하이면, 밀봉재의 경화가 너무 이른 것에 따른 미충전, 밀봉 후의 휨량의 증가 등을 방지할 수 있다.
밀봉 공정(제6A 공정) 후, 밀봉재의 물성 조정의 관점에서, 포스트 큐어를 포함시킨 가열 처리 공정을 넣어도 좋다. 포스트 큐어이면, 100℃∼200℃, 10분∼5시간이며, 밀봉재의 경화 특성에 따라 설정한다. 휨 억제를 목적으로 한 가열 처리 공정이 필요한 경우는, 포스트 큐어 후에 더욱, 포스트 큐어보다 낮은 온도(200℃ 이하)로 10분∼3시간 처리하면 좋다.
[제2 반도체 장치의 제조 방법]
본 실시형태의 제2 반도체 장치의 제조 방법은,
회로면에 패드가 마련된 반도체 칩을 갖는 반도체 장치의 제조 방법으로서,
익스팬드 테이프와, 그 익스팬드 테이프 상에 회로면이 고정된 복수의 반도체 칩을 준비하는 제1B 공정과,
익스팬드 테이프를 연신함으로써, 익스팬드 테이프 상에 고정된 복수의 반도체 칩의 간격을 넓히는 제2B 공정과,
연신된 익스팬드 테이프의 장력을 유지하는 제3B 공정과,
캐리어에, 복수의 반도체 칩의 회로면과는 반대측의 면이 고정되도록 전사하는 제4B 공정과,
복수의 반도체 칩으로부터 익스팬드 테이프를 박리하는 제5B 공정과,
캐리어 상의 복수의 반도체 칩을 밀봉재에 의해 밀봉하는 제6B 공정과,
밀봉재를 연마하여 패드를 노출시키는 제7B 공정과,
밀봉재에 의해 밀봉된 복수의 반도체 칩으로부터 캐리어를 박리하는 제8B 공정과,
밀봉재에 의해 밀봉된 복수의 반도체 칩에 있어서의 패드로부터, 재배선 패턴을 갖는 재배선층을 형성하여, 반도체 칩의 영역 밖에, 재배선 패턴에 의해 반도체 칩에 접속된 접속 단자용 패드를 마련하는 제9B 공정과,
반도체 칩 및 이것에 접속된 접속 단자용 패드를 일군으로서 개편화하여, 복수의 반도체 패키지를 형성하는 제10B 공정,
을 구비한다.
본 실시형태의 제2 반도체 장치의 제조 방법에 따르면, 패키지 면적이 반도체 칩 면적보다 커서, 칩의 외측까지 단자를 넓힐 수 있는 반도체 패키지(FO-WLP)를 제조하는 것이 가능해진다. 본 실시형태의 제2 반도체 장치의 제조 방법에 따르면, 본 실시형태의 제1 반도체 장치의 제조 방법과 마찬가지로, 종래의 FO-WLP의 제조 방법에 있어서의 문제를 해소할 수 있다.
전술한 제1B 공정∼제10B 공정에 대해서, 도 4∼7에 기초하여 설명한다. 도 4는 제1B 공정∼제4B 공정의 일실시형태를 설명하기 위한 모식 단면도이고, 도 5는 제5B 공정∼제8B 공정의 일실시형태를 설명하기 위한 모식 단면도이고, 도 6은 제7B 공정 및 제8B 공정의 다른 실시형태를 설명하기 위한 모식 단면도이고, 도 7은 제9B 공정 및 제10B 공정의 일실시형태를 설명하기 위한 모식 단면도이다.
먼저, 제1B 공정에서는, 익스팬드 테이프(1)와, 익스팬드 테이프(1) 상에 고정된 복수의 반도체 칩(2)을 준비한다. 익스팬드 테이프(1)는, 점착층(1a)과 기재 필름(1b)을 가지며, 점착층(1a)이 반도체 칩(2)과 접한다. 또한, 반도체 칩(2)은, 패드(회로)(3)가 마련된 회로면을 가지며, 회로면이 익스팬드 테이프(1)에 고정되어 있다[도 4의 (a)]. 또한, 복수의 반도체 칩(2)은, 간격을 두고 배치되어 있다. 또한, 고정 시는, 패드(3)가 익스팬드 테이프(1)에 매립되어 있어도 좋다.
제2B 공정에서는, 익스팬드 테이프(1)를 연신함으로써, 익스팬드 테이프(1) 상에 고정된, 복수의 반도체 칩(2)의 간격을 넓힌다[도 4의 (b)].
제3B 공정에서는, 연신된 익스팬드 테이프(1)를, 고정용 지그(4)를 이용하여 고정함으로써, 익스팬드 테이프(1)의 장력을 유지한다[도 4의 (c)].
제4B 공정에서는, 캐리어(5)에, 복수의 반도체 칩(2)의 회로면과는 반대측의 면이 고정되도록 전사한다[도 4의 (d)].
제5B 공정에서는, 복수의 반도체 칩(2)으로부터, 익스팬드 테이프(1)를 박리한다[도 5의 (a)].
제6B 공정에서는, 캐리어(5) 상의 복수의 반도체 칩(2)을 밀봉재(6)에 의해 밀봉한다[도 5의 (b)]. 이때, 반도체 칩(2)의 회로면과는 반대측의 면이 캐리어(5)와 접하고 있기 때문에, 이 면은 밀봉되지 않고, 반도체 칩(2)의 회로면 및 4측면의 계 5면이 밀봉된다.
제7B 공정에서는, 밀봉재(6)를 연마하여 패드(3)를 노출시킨다.
제8B 공정에서는, 밀봉재(6)로 밀봉된 복수의 반도체 칩(2)으로부터 캐리어(5)를 박리한다.
또한, 제7B 공정과 제8B 공정의 순서는 교체할 수 있다. 즉, 밀봉재(6)를 연마하여 패드(3)를 노출시킨[도 5의 (c)] 후에, 밀봉재(6)로 밀봉된 복수의 반도체 칩(2)으로부터 캐리어(5)를 박리하여도 좋고[도 5의 (d)], 밀봉재(6)로 밀봉된 복수의 반도체 칩(2)으로부터 캐리어(5)를 박리한[도 6의 (a)] 후에, 밀봉재(6)를 연마하여 패드(3)를 노출시켜도 좋다[도 6의 (b)].
도 7의 (a)는 도 5의 (d) 또는 도 6의 (b)의 확대도이다.
제9B 공정에서는, 밀봉재(6)에 의해 밀봉된 복수의 반도체 칩(2)에 있어서의 패드(3)로부터, 재배선 패턴(7)을 갖는 재배선층(8)을 형성하고, 반도체 칩(2)의 영역 밖에, 재배선 패턴(7)에 의해 반도체 칩(2)에 접속된 접속 단자용 패드(9)를 마련한다[도 7의 (b)].
제10B 공정에서는, 반도체 칩(2) 및 이것에 접속된 접속 단자용 패드(9)를 일군으로서 개편화하고, 복수의 반도체 패키지(10)를 형성한다[도 7의 (c)].
또한, 전술한 제1B 공정∼제6B 공정은, 각각 전술한 제1A 공정∼제6A 공정과 동일한 방법으로 실시할 수 있고, 제8B 공정∼제10B 공정은, 각각 전술한 제7B 공정∼제9B 공정과 동일한 방법으로 실시할 수 있다. 제7B 공정에서는, 밀봉재를 연마하여 패드를 노출시킨다. 연마는 종래 공지의 연마 장치 등을 이용하여 행할 수 있다. 또한, 제6B 공정에 있어서 회로면의 패드가 노출한 상태로 밀봉할 수 있었던 때에는, 제7B 공정은 반드시 마련하지 않아도 좋다.
또한, 각 공정에서 이용되는 재료로서는, 제1 반도체 장치의 제조 방법에 있어서의 재료와 동일한 것을 이용할 수 있지만, 캐리어(5)에 관해서는, 반도체 칩의 회로면과는 반대측의 면을 보호하는 관점에서, 전술의 내열성 및 취급성을 담당하는 층 위에, 밀봉재 및 칩을 보호 가능한 재료를 도공, 스핀 코트, 라미네이트 등으로 적층하여 이루어지는 층을 갖는 것을 캐리어로 하여도 좋다.
[제3 반도체 장치의 제조 방법]
본 실시형태의 제3 반도체 장치의 제조 방법은,
회로면에 패드가 마련된 반도체 칩을 갖는 반도체 장치의 제조 방법으로서,
익스팬드 테이프와, 그 익스팬드 테이프 상에 회로면과는 반대측의 면이 고정된 복수의 반도체 칩을 준비하는 제1C 공정과,
익스팬드 테이프를 연신함으로써, 익스팬드 테이프 상에 고정된 복수의 반도체 칩의 간격을 넓히는 제2C 공정과,
연신된 익스팬드 테이프의 장력을 유지하는 제3C 공정과,
캐리어에, 복수의 반도체 칩의 회로면이 고정되도록 전사하는 제4C 공정과,
복수의 반도체 칩으로부터 익스팬드 테이프를 박리하는 제5C 공정과,
캐리어 상의 복수의 반도체 칩을 밀봉재에 의해 밀봉하는 제6C 공정과,
밀봉재에 의해 밀봉된 복수의 반도체 칩으로부터 캐리어를 박리하는 제7C 공정과,
밀봉재에 의해 밀봉된 복수의 반도체 칩을, 반도체 칩마다 개편화하여, 복수의 반도체 패키지를 형성하는 제8C 공정
을 구비한다.
이하, 전술한 제1C 공정∼제8C 공정에 대해서, 도 8∼10에 기초하여 설명한다. 도 8은 제1C 공정∼제4C 공정의 일실시형태를 설명하기 위한 모식 단면도이고, 도 9는 제5C 공정∼제8C 공정의 일실시형태를 설명하기 위한 모식 단면도이고, 도 10은 제4C 공정∼제8C 공정의 다른 실시형태를 설명하기 위한 모식 단면도이다.
먼저, 제1C 공정에서는, 익스팬드 테이프(1)와, 익스팬드 테이프(1) 상에 고정된 복수의 반도체 칩(2)을 준비한다. 익스팬드 테이프(1)는, 점착층(1a)과 기재 필름(1b)을 가지며, 점착층(1a)이 반도체 칩(2)과 접한다. 또한, 반도체 칩(2)은, 패드(회로)(3)가 마련된 회로면을 가지며, 회로면과는 반대측의 면이 익스팬드 테이프(1)에 고정되어 있다[도 8의 (a)]. 또한, 복수의 반도체 칩(2)은, 간격을 두고 배치되어 있다.
제2C 공정에서는, 익스팬드 테이프(1)를 연신함으로써, 익스팬드 테이프(1) 상에 고정된, 복수의 반도체 칩(2)의 간격을 넓힌다[도 8의 (b)].
제3C 공정에서는, 연신된 익스팬드 테이프(1)를, 고정용 지그(4)를 이용하여 고정함으로써, 익스팬드 테이프(1)의 장력을 유지한다[도 8의 (c)].
제4C 공정에서는, 캐리어(5)에, 복수의 반도체 칩(2)의 회로면이 고정되도록 전사한다. 또한, 전사 시에는, 패드(3)가 캐리어(5)에 완전히 매립되어, 반도체 칩(2)의 회로면이 캐리어(5)에 접하고 있어도 좋고[도 8의 (d)], 패드(3)의 일부만이 캐리어(5)에 매립되고, 또는 패드(3)의 단부면만이 캐리어(5)와 접하여, 반도체 칩(2)의 회로면과 캐리어(5) 사이에 간극이 존재하여도 좋다[도 10의 (a)].
제5C 공정에서는, 복수의 반도체 칩(2)으로부터, 익스팬드 테이프(1)를 박리한다[도 9의 (a) 또는 도 10의 (b)].
제6C 공정에서는, 캐리어(5) 상의 복수의 반도체 칩(2)을 밀봉재(6)에 의해 밀봉한다. 또한, 제5C 공정 후에 반도체 칩(2)의 회로면이 캐리어(5)에 접하는 경우[도 9의 (a)]에는, 회로면은 밀봉되지 않고, 반도체 칩(2)의 회로면과는 반대측의 면 및 4측면의 계 5면이 밀봉된다[도 9의 (b)]. 한편, 제5C 공정 후에 반도체 칩(2)의 회로면과 캐리어(5) 사이에, 밀봉재(6)가 유입하는 데 충분한 간극이 존재하는 경우[도 10의 (b)]에는, 회로면도 밀봉되어, 반도체 칩(2)의 6면 전부가 밀봉된다[도 10의 (c)].
제7C 공정에서는, 밀봉재(6)로 밀봉된 복수의 반도체 칩(2)으로부터 캐리어(5)를 박리한다[도 9의 (c) 또는 도 10의 (d)].
제8C 공정에서는, 밀봉재(6)에 의해 밀봉된 복수의 반도체 칩(2)을, 반도체 칩(2)마다 개편화하여, 복수의 반도체 패키지(10)를 형성한다[도 9의 (d) 또는 도 10의 (e)].
이하, 각 공정에 대해서 상세하게 설명한다.
<제1C 공정>
익스팬드 테이프와, 익스팬드 테이프 상에 고정된 복수의 반도체 칩을 준비하는 방법에 특별히 제한은 없다. 예컨대, 다이싱 테이프 등에 반도체 웨이퍼를 라미네이트 후, 블레이드 또는 레이저로 다이싱하여 복수의 개편화된 반도체 칩을 얻은 후, 이들을 익스팬드 테이프에 전사함으로써 제작할 수 있다.
다이싱은, 레이저로 취약층을 형성하여 익스팬드함으로써 행하여도 좋다. 또한, 전술한 전사를 생략하고 생산성을 향상시키는 관점에서, 익스팬드 테이프에 반도체 웨이퍼를 직접 라미네이트하여, 전술한 방법으로 반도체 웨이퍼를 다이싱하여 제작하여도 좋다.
생산성 향상 및 저비용화의 관점에서, 초기의 반도체의 칩 간격(제2C 공정 전의 반도체 칩의 간격)은 좁은 쪽이 바람직하고, 100 ㎛ 이하가 바람직하고, 80 ㎛ 이하가 보다 바람직하고, 60 ㎛ 이하가 더욱 바람직하다. 다이싱에 의한 웨이퍼의 절삭은, 상기 칩 간격이 넓을수록 반도체 웨이퍼가 낭비되기 때문에, 저비용화의 관점에서, 전술한 바와 같이 좁은 쪽이 바람직하다. 칩 간격을 넓힐 때에, 반도체 칩에 스트레스가 가해지지 않도록 하기 위해, 초기의 반도체 칩의 간격은 10 ㎛ 이상이 바람직하다. 10 ㎛보다 작으면 복수의 반도체 칩 사이의 익스팬드 테이프 영역이 적기 때문에 넓어지기 어려워진다.
반도체 칩의 회로면 상의 패드의 종류는, 반도체 칩의 회로면에 형성될 수 있는 것이면 특별히 한정되지 않고, 구리 범프, 땜납 범프 등의 범프(돌기 전극)여도, Ni/Au 도금 패드 등의 비교적 평탄한 금속 패드여도 좋다.
<제2C 공정>
익스팬드 테이프를 연신함으로써, 복수의 반도체 칩의 간격을 넓힌다.
익스팬드 테이프의 연신 방법으로서는, 예컨대, 밀어올림 방식과 인장 방식이 있다. 밀어올림 방식은, 익스팬드 테이프를 고정 후, 소정의 형태를 한 스테이지가 상승함으로써 익스팬드 테이프가 늘어나게 된다. 인장 방식은 익스팬드 테이프를 고정 후, 설치한 익스팬드 테이프면과 평행하게 소정의 방향으로 인장함으로써, 익스팬드 테이프가 늘어나게 되는 방식이다. 반도체 칩의 간격을 균일하게 늘릴 수 있는 점 및 필요한(점유한) 장치 면적이 작고 컴팩트한 점에서, 밀어올림 방식 쪽이 바람직하다.
연신 조건은, 익스팬드 테이프의 특성에 따라 적절하게 설정하면 좋다. 예컨대, 밀어올림 방식을 채용한 경우의 밀어올림량(인장량)은 10 ㎜∼500 ㎜가 바람직하고, 10 ㎜∼300 ㎜가 보다 바람직하다. 10 ㎜ 이상이면, 복수의 반도체 칩의 간격이 넓어지기 쉽고, 500 ㎜ 이하이면 반도체 칩의 비산 또는 위치 어긋남이 일어나기 어려워진다.
온도도 익스팬드 테이프 특성에 따라 적절하게 설정하면 좋지만, 예컨대 10℃∼200℃여도 좋고, 10℃∼150℃, 20℃∼100℃여도 좋다. 온도가 10℃ 이상이면 익스팬드 테이프가 연신하기 쉬워지고, 온도가 200℃ 이하이면 익스팬드 테이프의 열 팽창 또는 저탄성화에 의한 뒤틀림 또는 늘어짐에 의한 반도체 칩의 위치 어긋남(익스팬드 테이프와 반도체 칩 사이의 박리), 반도체 칩의 비산 등이 일어나기 어려워진다.
밀어올림 속도도 익스팬드 테이프 특성에 따라 적절하게 설정하면 좋지만, 예컨대 0.1 ㎜/초∼500 ㎜/초여도 좋고, 0.1 ㎜/초∼300 ㎜/초, 0.1 ㎜/초∼200 ㎜/초여도 좋다. 0.1 ㎜/초 이상이면 생산성이 향상한다. 500 ㎜/초 이하이면, 반도체 칩과 익스팬드 테이프 사이에서의 박리가 생기기 어려워진다.
제2C 공정 후의 복수의 반도체 칩의 간격은, 밀봉 공정(제6C 공정)에 있어서 반도체 칩의 측면을 밀봉재에 의해 더욱 확실하게 보호하는 관점에서, 300 ㎛ 이상이 바람직하다. 취급성의 관점에서, 제2C 공정 후의 복수의 반도체 칩의 간격은, 500 ㎛ 이상이 보다 바람직하고, 1 ㎜ 이상이 더욱 바람직하다. 상한은 특별히 제한은 없지만, 5 ㎜ 이하로 할 수 있다.
<제3C 공정>
연신된 익스팬드 테이프가 원래의 상태로 되돌아가는 것을 막기 위해, 익스팬드 테이프의 장력을 유지한다.
익스팬드 테이프의 장력을 유지하는 방법은, 장력이 유지되며, 반도체 칩의 간격이 원래로 되돌아가지 않으면 특별히 제한은 없다. 예컨대, 그립 링(가부시키가이샤 테크노비전 제조) 등의 고정용 지그를 이용하여 고정하는 방법, 익스팬드 테이프의 외주부를 가열하여 수축시켜(히트 슈링크) 장력을 유지하는 방법 등을 들 수 있다.
<제4C 공정>
캐리어에, 복수의 반도체 칩의 회로면이 고정되도록 전사(라미네이트)한다. 라미네이트 방법은 특별히 제한은 없지만, 롤 라미네이터, 다이어프램식 라미네이터, 진공 롤 라미네이터, 진공 다이어프램식 라미네이터 등을 채용할 수 있다.
라미네이트 조건은, 익스팬드 테이프, 반도체 칩 및 캐리어의 물성 및 특성에 따라 적절하게 설정하면 좋다. 예컨대, 롤 라미네이터이면, 실온(25℃)∼200℃여도 좋고, 실온(25℃)∼150℃가 바람직하고, 실온(25℃)∼100℃가 보다 바람직하다. 실온 이상이면 반도체 칩이 캐리어에 전사(라미네이트)하기 쉬워지고, 200℃ 이하이면 익스팬드 테이프의 열 팽창 또는 저탄성화에 의한 뒤틀림 또는 늘어짐에 의한 반도체 칩의 위치 어긋남(익스팬드 테이프와 반도체 칩 사이의 박리), 반도체 칩의 비산 등이 일어나기 어려워진다. 다이어프램식의 라미네이터이면, 온도 조건에 관해서는, 전술한 롤 라미네이터와 동일하다. 압착 시간은 5초∼300초여도 좋고, 5초∼200초가 바람직하고, 5초∼100초가 보다 바람직하다. 5초 이상이면 반도체 칩이 캐리어에 전사(라미네이트)하기 쉽고, 300초 이하이면 생산성이 향상한다. 압력은 0.1 ㎫∼3 ㎫여도 좋고, 0.1 ㎫∼2 ㎫가 바람직하고, 0.1 ㎫∼1 ㎫가 보다 바람직하다. 0.1 ㎫ 이상이면 반도체 칩이 캐리어에 전사(라미네이트)하기 쉽고, 2 ㎫ 이하이면 반도체 칩에의 손상이 경감된다.
<제5C 공정>
복수의 반도체 칩으로부터 익스팬드 테이프를 박리(제거)한다.
익스팬드 테이프를 박리할 때는, 캐리어 상에 전사된 반도체 칩이 위치 어긋남을 일으키거나, 캐리어로부터 벗겨지거나 하지 않도록, 익스팬드 테이프와 캐리어, 익스팬드 테이프와 반도체 칩, 반도체 칩과 캐리어의 밀착력은 적절하게 설정할 필요가 있다. 예컨대, 익스팬드 테이프와 반도체 칩의 밀착력이, 반도체 칩과 캐리어의 밀착력과 동일하거나 그보다 작은 것이 바람직하다.
익스팬드 테이프, 또는 캐리어면에 UV 경화 기능을 부여하고, UV를 조사함으로써 밀착력(접착력)이 상하하도록 설정하여도 좋다. 이 경우는, UV 조사 후(UV 조사 공정을 추가)에 익스팬드 테이프를 제거한다. 예컨대, 제3C 공정 후에 UV를 조사하여 익스팬드 테이프의 밀착력(접착력)을 낮춘 후에, 캐리어에 라미네이트하여, 익스팬드 테이프를 반도체 칩으로부터 박리할 수 있다. 이에 의해 반도체 칩에의 스트레스가 경감되어, 전사를 위치 어긋남 없이 원활하게 행할 수 있다.
<제6C 공정>
캐리어 상의 복수의 반도체 칩을 밀봉재에 의해 밀봉한다.
밀봉 방법은 특별히 제한은 없지만, 예컨대, 컴프레션 몰드(밀봉재 형상은 액상재, 고형재, 과립재, 필름재 등), 트랜스퍼 몰드(밀봉재 형상은 액상재, 고형재, 과립재, 필름재 등), 필름형의 밀봉재의 라미네이트 등을 들 수 있다.
제6C 공정 후에, 밀봉재의 물성 조정의 관점에서, 포스트 큐어를 포함시킨 가열 처리 공정을 넣어도 좋다. 제6C 공정 후, 또는 추가의 상기 가열 처리 공정 후에 캐리어를 벗길 필요가 있다. 벗길 때에도, 가열 처리, UV 처리 공정 등을 더하여도 좋다. 전술한 공정 후에, 캐리어가 반도체 칩 및 밀봉재에 손상을 부여하는 일없이 벗길 수 있도록, 캐리어(캐리어+점착층, 캐리어+가고정재 등)의 밀착력은 설정할 필요가 있다.
<제7C 공정>
밀봉재로 밀봉된 복수의 반도체 칩으로부터 캐리어를 박리한다. 캐리어를 박리하기 전에, 가열 처리 또는 UV 조사에 의해, 밀봉재면에 접하고 있는 캐리어 표층에 화학적 또는 기계적인 변화를 더하여, 캐리어를 벗기기 쉽게 하는 공정을 도입하여도 좋다.
제4C 공정∼제7C 공정에 있어서, 익스팬드 테이프로부터 캐리어에 반도체 칩을 전사함으로써, 밀봉 공정 등의 가열 공정에 있어서의 내열성에의 리스크를 저감할 수 있다. 예컨대, 익스팬드 테이프 상에 반도체 칩이 존재하는 상태로(캐리어를 사용하지 않고) 밀봉하면, 연신성을 갖는 익스팬드 테이프의 뒤틀림 또는 열 팽창에 의한 변형 등에 기인하는 반도체 칩의 위치 어긋남, 비산 등이 발생할 우려가 있다. 위치 어긋남 또는 칩 비산이 발생하면, 생산성이 저하하여, 고비용화를 초래하기 때문에, 캐리어에 반도체 칩을 전사할 필요가 있다.
<제8C 공정>
밀봉재에 의해 밀봉된 복수의 반도체 칩을, 반도체 칩마다 개편화하여, 복수의 반도체 패키지를 형성한다. 본 공정은 종래 공지의 방법에 따라 행할 수 있다.
블레이드로 다이싱하는 경우는, 블레이드 폭(절삭하여 없어지는 부분)도 고려하여 제2C 공정에서 반도체 칩의 간격을 설정할 필요가 있다. 예컨대, 반도체 칩의 측면에 50 ㎛의 두께의 밀봉재를 남기고자 하는 경우에, 다이싱 블레이드 폭이 250 ㎛일 때는, 제2C 공정 후의 복수의 반도체 칩의 간격이 350 ㎛가 되도록 익스팬드 테이프의 특성 및 밀어올림 조건(익스팬드 조건)을 설정하면 좋다.
반도체 칩의 사이즈에 특별히 제한은 없지만, 밀봉재로의 보호가 필요한 사이즈라는 관점에서, □20 ㎜ 이하가 바람직하고, □15 ㎜ 이하가 보다 바람직하고, □10 ㎜ 이하가 더욱 바람직하다.
소형화 및 박형화를 목적으로 반도체 패키지의 두께를 얇게 하는 경우는, 백 그라인드 공정(반도체 칩의 회로면의 이면측의 밀봉재를 깎아 얇게 하는 공정)을 도입하여도 좋다. 백 그라인드 공정은, 예컨대, 제6C 공정 후 또는 제7C 공정 후에 도입할 수 있다.
또한, 제6C 공정에 있어서, 반도체 칩의 회로면이 덮어지도록 밀봉(6면 밀봉)한 경우, 백 그라인드에 의해 패드를 노출시키는 백 그라인드 공정(회로면측의 밀봉재를 깎음)을 도입하여도 좋다.
또한, 각 공정에서 이용되는 재료로서는, 제1 반도체 장치의 제조 방법에 있어서의 재료와 같은 것을 이용할 수 있다.
[제4 반도체 장치의 제조 방법]
본 실시형태의 제4 반도체 장치의 제조 방법은,
회로면에 패드가 마련된 반도체 칩을 갖는 반도체 장치의 제조 방법으로서,
익스팬드 테이프와, 그 익스팬드 테이프 상에 회로면이 고정된 복수의 반도체 칩을 준비하는 제1D 공정과,
익스팬드 테이프를 연신함으로써, 익스팬드 테이프 상에 고정된 복수의 반도체 칩의 간격을 넓히는 제2D 공정과,
연신된 익스팬드 테이프의 장력을 유지하는 제3D 공정과,
캐리어에, 복수의 반도체 칩의 회로면과는 반대측의 면이 고정되도록 전사하는 제4D 공정과,
복수의 반도체 칩으로부터 익스팬드 테이프를 박리하는 제5D 공정과,
캐리어 상의 복수의 반도체 칩을 밀봉재에 의해 밀봉하는 제6D 공정과,
밀봉재를 연마하여 패드를 노출시키는 제7D 공정과,
밀봉재에 의해 밀봉된 복수의 반도체 칩으로부터 캐리어를 박리하는 제8D 공정과,
밀봉재에 의해 밀봉된 복수의 반도체 칩을, 반도체 칩마다 개편화하여, 복수의 반도체 패키지를 형성하는 제9D 공정
을 구비한다.
이하, 전술한 제1D 공정∼제9D 공정에 대해서, 도 11∼13에 기초하여 설명한다. 도 11은 제1D 공정∼제4D 공정의 일실시형태를 설명하기 위한 모식 단면도이고, 도 12는 제5D 공정∼제9D 공정의 일실시형태를 설명하기 위한 모식 단면도이고, 도 13은 제7D 공정 및 제8D 공정의 다른 실시형태를 설명하기 위한 모식 단면도이다.
먼저, 제1D 공정에서는, 익스팬드 테이프(1)와, 익스팬드 테이프(1) 상에 고정된 복수의 반도체 칩(2)을 준비한다. 익스팬드 테이프(1)는, 점착층(1a)과 기재 필름(1b)을 가지며, 점착층(1a)이 반도체 칩(2)과 접한다. 또한, 반도체 칩(2)은, 패드(회로)(3)가 마련된 회로면을 가지며, 회로면이 익스팬드 테이프(1)에 고정되어 있다[도 11의 (a)]. 또한, 복수의 반도체 칩(2)은, 간격을 두고 배치되어 있다. 또한, 고정 시는, 패드(3)가 익스팬드 테이프(1)에 매립되어 있어도 좋다.
제2D 공정에서는, 익스팬드 테이프(1)를 연신함으로써, 익스팬드 테이프(1) 상에 고정된, 복수의 반도체 칩(2)의 간격을 넓힌다[도 11의 (b)].
제3D 공정에서는, 연신된 익스팬드 테이프(1)를, 고정용 지그(4)를 이용하여 고정함으로써, 익스팬드 테이프(1)의 장력을 유지한다[도 11의 (c)].
제4D 공정에서는, 캐리어(5)에, 복수의 반도체 칩(2)의 회로면과는 반대측의 면이 고정되도록 전사한다[도 11의 (d)].
제5D 공정에서는, 복수의 반도체 칩(2)으로부터, 익스팬드 테이프(1)를 박리한다[도 12의 (a)].
제6D 공정에서는, 캐리어(5) 상의 복수의 반도체 칩(2)을 밀봉재(6)에 의해 밀봉한다[도 12의 (b)]. 이때, 반도체 칩(2)의 회로면과는 반대측의 면이 캐리어(5)와 접하고 있기 때문에, 이 면은 밀봉되지 않고, 반도체 칩(2)의 회로면 및 4측면의 계 5면이 밀봉된다.
제7D 공정에서는, 밀봉재(6)를 연마하여 패드(3)를 노출시킨다.
제8D 공정에서는, 밀봉재(6)로 밀봉된 복수의 반도체 칩(2)으로부터 캐리어(5)를 박리한다.
또한, 제7D 공정과 제8D 공정의 순서는 교체할 수 있다. 즉, 밀봉재(6)를 연마하여 패드(3)를 노출시킨[도 12의 (c)] 후에, 밀봉재(6)로 밀봉된 복수의 반도체 칩(2)으로부터 캐리어(5)를 박리하여도 좋고[도 12의 (d)], 밀봉재(6)로 밀봉된 복수의 반도체 칩(2)으로부터 캐리어(5)를 박리한[도 13의 (a)] 후에, 밀봉재(6)를 연마하여 패드(3)를 노출시켜도 좋다[도 13의 (b)].
제9D 공정에서는, 밀봉재(6)에 의해 밀봉된 복수의 반도체 칩(2)을, 반도체 칩(2)마다 개편화하여, 복수의 반도체 패키지(10)를 형성한다[도 12의 (e)].
또한, 전술한 제1D 공정∼제6D 공정은, 각각 전술한 제1C 공정∼제6C 공정과 동일한 방법으로 실시할 수 있고, 제8D 공정 및 제9D 공정은, 각각 전술한 제7C 공정 및 제8C 공정과 동일한 방법으로 실시할 수 있다. 제7D 공정에서는, 밀봉재를 연마하여 패드를 노출시킨다. 연마는 종래 공지의 연마 장치 등을 이용하여 행할 수 있다. 또한, 제6D 공정에 있어서 회로면의 패드가 노출된 상태로 밀봉할 수 있었던 때에는, 제7D 공정은 반드시 마련하지 않아도 좋다.
또한, 각 공정에서 이용되는 재료로서는, 제1 반도체 장치의 제조 방법에 있어서의 재료와 같은 것을 이용할 수 있지만, 캐리어(5)에 대해서는, 반도체 칩의 회로면과는 반대측의 면을 보호하는 관점에서, 전술한 내열성 및 취급성을 담당하는 층 위에, 밀봉재 및 칩을 보호 가능한 재료를 도공, 스핀 코트, 라미네이트 등으로 적층하여 이루어지는 층을 갖는 것을 캐리어로 하여도 좋다.
[제5 반도체 장치의 제조 방법]
본 실시형태의 제5 반도체 장치의 제조 방법은, 익스팬드 테이프를 가열하면서 연신함으로써, 그 익스팬드 테이프 상에 고정된, 개편화된 반도체 칩의 간격을 100 ㎛ 이하로부터 300 ㎛ 이상으로 넓히는 테이프 익스팬드 공정을 구비한다. 본 실시형태의 반도체 장치의 제조 방법은, 연신된 익스팬드 테이프의 장력을 유지하는 장력 유지 공정과, 장력이 유지된 익스팬드 테이프 상의 반도체 칩을 캐리어에 전사하는 전사 공정과, 캐리어에 전사된 반도체 칩으로부터 익스팬드 테이프를 박리하는 박리 공정을 더 구비하여도 좋다. 이하, 각 공정에 대해서 설명한다.
도 14는 제5 반도체 장치의 제조 방법의 일실시형태를 설명하기 위한 모식 단면도이고, 도 15는 제5 반도체 장치의 제조 방법의 다른 실시형태를 설명하기 위한 모식 단면도이다.
먼저, 개편화된 반도체 칩(2)이 고정된 익스팬드 테이프(1)를 준비한다(이하, 「준비 공정」이라고도 함). 익스팬드 테이프(1)는, 점착층(1a)과 기재 필름(1b)을 가지며, 점착층(1a)이 반도체 칩(2)과 접한다. 또한, 반도체 칩(2)은, 패드(회로)(3)가 마련된 회로면을 갖는다. 반도체 칩(2)은, 회로면과는 반대측의 면이 익스팬드 테이프(1)에 고정되어 있어도[도 14의 (a)], 회로면이 익스팬드 테이프(1)에 고정되어 있어도 좋다[도 15의 (a)].
테이프 익스팬드 공정에서는, 익스팬드 테이프(1)를 가열하면서 연신함으로써, 익스팬드 테이프(1) 상에 고정된, 반도체 칩(2)의 간격을 넓힌다[도 14의 (b) 또는 도 15의 (b)].
장력 유지 공정에서는, 연신된 익스팬드 테이프(1)를, 고정용 지그(4)를 이용하여 고정함으로써, 익스팬드 테이프(1)의 장력을 유지한다[도 14의 (c) 또는 도 15의 (c)].
전사 공정에서는, 캐리어(5)에 반도체 칩(2)을 전사한다. 준비 공정에 있어서, 반도체 칩(2)의 회로면과는 반대측의 면을 익스팬드 테이프(1)에 고정한 경우에는, 상기 전사에 의해, 회로면이 캐리어(5)에 고정되고[도 14의 (d)], 반도체 칩(2)의 회로면을 익스팬드 테이프(1)에 고정한 경우에는, 상기 전사에 의해, 회로면과는 반대측의 면이 캐리어(5)에 고정된다[도 15의 (d)].
박리 공정에서는, 반도체 칩(2)으로부터, 익스팬드 테이프(1)를 박리한다[도 14의 (e) 또는 도 15의 (e)].
이하, 각 공정에 대해서 상세하게 설명한다.
<준비 공정>
개편화된 반도체 칩이 고정된 익스팬드 테이프를 준비하는 방법에 특별히 제한은 없다. 예컨대, 다이싱 테이프 등에 반도체 웨이퍼를 라미네이트 후, 블레이드 또는 레이저로 다이싱하여 복수의 개편화된 반도체 칩을 얻은 후, 이들을 익스팬드 테이프에 전사함으로써 제작할 수 있다.
다이싱은, 레이저로 취약층을 형성하여 익스팬드함으로써 행하여도 좋다. 또한, 전술한 전사를 생략하여 생산성을 향상시키는 관점에서, 익스팬드 테이프에 반도체 웨이퍼를 직접 라미네이트하여, 전술한 방법으로 반도체 웨이퍼를 다이싱하여 제작하여도 좋다.
생산성 향상 및 저비용화의 관점에서, 초기의 반도체의 칩 간격(테이프 익스팬드 공정 전의 반도체 칩의 간격)은 좁은 쪽이 바람직하고, 100 ㎛ 이하이고, 80 ㎛ 이하가 바람직하고, 60 ㎛ 이하가 보다 바람직하다. 다이싱에 의한 웨이퍼의 절삭은, 상기 칩 간격이 넓을수록 반도체 웨이퍼가 낭비되기 때문에, 저비용화의 관점에서, 전술한 바와 같이 좁은 쪽이 바람직하다. 칩 간격을 넓힐 때에, 반도체 칩에 스트레스가 가해지지 않도록 하기 위해, 초기의 반도체 칩의 간격은 10 ㎛ 이상이 바람직하다. 10 ㎛보다 작으면 복수의 반도체 칩 사이의 익스팬드 테이프 영역이 적기 때문에 넓어지기 어려워진다.
반도체 칩의 회로면 상의 패드의 종류는, 반도체 칩의 회로면에 형성될 수 있는 것이면 특별히 한정되지 않고, 구리 범프, 땜납 범프 등의 범프(돌기 전극)여도, Ni/Au 도금 패드 등의 비교적 평탄한 금속 패드여도 좋다.
<테이프 익스팬드 공정>
익스팬드 테이프를 가열하면서 연신함으로써, 그 익스팬드 테이프 상에 고정된, 개편화된 반도체 칩의 간격을 넓힌다.
익스팬드 테이프의 연신 방법으로서는, 예컨대, 밀어올림 방식과 인장 방식이 있다. 밀어올림 방식은, 익스팬드 테이프를 고정 후, 소정의 형태를 한 스테이지가 상승함으로써 익스팬드 테이프가 늘어나게 된다. 인장 방식은 익스팬드 테이프를 고정 후, 설치한 익스팬드 테이프면과 평행하게 소정의 방향으로 인장함으로써, 익스팬드 테이프가 늘어나게 되는 방식이다. 반도체 칩의 간격을 균일하게 늘릴 수 있는 점 및 필요한(점유한) 장치 면적이 작고 컴팩트한 점에서, 밀어올림 방식 쪽이 바람직하다.
연신 조건은, 익스팬드 테이프의 특성에 따라 적절하게 설정하면 좋다. 예컨대, 밀어올림 방식을 채용한 경우의 밀어올림량(인장량)은 10 ㎜∼500 ㎜가 바람직하고, 10 ㎜∼300 ㎜가 보다 바람직하다. 10 ㎜ 이상이면, 복수의 반도체 칩의 간격이 넓어지기 쉽고, 500 ㎜ 이하이면 반도체 칩의 비산 또는 위치 어긋남이 일어나기 어려워진다.
가열 온도도 익스팬드 테이프 특성에 따라 적절하게 설정하면 좋지만, 예컨대 25℃∼200℃가 좋다. 보다 바람직하게는 25℃∼150℃, 더욱 바람직하게는 30℃∼100℃이다. 온도가 25℃ 이상이면 익스팬드 테이프가 연신하기 쉬워지고, 온도가 200℃ 이하이면 익스팬드 테이프의 열 팽창 또는 저탄성화에 의한 뒤틀림 또는 늘어짐에 의한 반도체 칩의 위치 어긋남(익스팬드 테이프와 반도체 칩 사이의 박리),반도체 칩의 비산 등이 일어나기 어려워진다.
밀어올림 속도도 익스팬드 테이프 특성에 따라 적절하게 설정하면 좋지만, 예컨대 0.1 ㎜/초∼500 ㎜/초여도 좋고, 0.1 ㎜/초∼300 ㎜/초, 0.1 ㎜/초∼200 ㎜/초여도 좋다. 0.1 ㎜/초 이상이면 생산성이 향상한다. 500 ㎜/초 이하이면, 반도체 칩과 익스팬드 테이프 사이에서의 박리가 생기기 어려워진다.
테이프 익스팬드 공정 후의 반도체 칩의 간격은 300 ㎛ 이상이면 좋지만, 용도에 따라 적절한 간격을 선택할 수 있다.
FO-WLP 용도에서는, 반도체 칩의 영역 밖에 재배선 패턴 및 접속 단자용 패드를 마련하기 위해 필요한 스페이스를 확보하기 위해, 500 ㎛ 이상이 바람직하다. 고밀도화 및 고기능화된 반도체 패키지에서는 재배선층의 총수도 증가하기 때문에, 반도체 칩의 더 외측에 접속 단자용 패드를 마련할 필요가 있다. 이 때문에, 반도체 칩 간격은 넓은 쪽이 바람직하다. 전술한 관점에서, 테이프 익스팬드 공정 후의 복수의 반도체 칩의 간격은, 1 ㎜ 이상이 바람직하고, 2 ㎜ 이상이 보다 바람직하다.
또한, 테이프 익스팬드 공정 후의 반도체 칩의 간격은, FI-WLP 용도 또는 디스크리트 반도체 칩 실장 용도에서는, 밀봉 공정에 있어서 반도체 칩의 측면을 밀봉재에 의해 더욱 확실하게 보호하는 관점에서, 300 ㎛ 이상이다. 취급성의 관점에서, 테이프 익스팬드 공정 후의 복수의 반도체 칩의 간격은, 500 ㎛ 이상이 바람직하고, 1 ㎜가 보다 바람직하다.
또한, 테이프 익스팬드 공정 후의 반도체 칩의 간격의 상한은 특별히 제한은 없지만, 5 ㎜ 이하로 할 수 있다.
<장력 유지 공정>
연신된 익스팬드 테이프가 원래의 상태로 되돌아가는 것을 막기 위해, 익스팬드 테이프의 장력을 유지한다.
익스팬드 테이프의 장력을 유지하는 방법은, 장력이 유지되며, 반도체 칩의 간격이 원래로 되돌아가지 않으면 특별히 제한은 없다. 예컨대, 그립 링(가부시키가이샤 테크노비전 제조) 등의 고정용 지그를 이용하여 고정하는 방법, 익스팬드 테이프의 외주부를 가열하여 수축시켜(히트 슈링크) 장력을 유지하는 방법 등을 들 수 있다.
<전사 공정>
캐리어에, 반도체 칩이 고정되도록 전사(라미네이트)한다. 라미네이트 방법은 특별히 제한은 없지만, 롤 라미네이터, 다이어프램식 라미네이터, 진공 롤 라미네이터, 진공 다이어프램식 라미네이터 등을 채용할 수 있다.
라미네이트 조건은, 익스팬드 테이프, 반도체 칩 및 캐리어의 물성 및 특성에 따라 적절하게 설정하면 좋다. 예컨대, 롤 라미네이터이면, 실온(25℃)∼200℃여도 좋고, 실온(25℃)∼150℃가 바람직하고, 실온(25℃)∼100℃가 보다 바람직하다. 실온 이상이면 반도체 칩이 캐리어에 전사(라미네이트)하기 쉬워지고, 200℃ 이하이면 익스팬드 테이프의 열 팽창 또는 저탄성화에 의한 뒤틀림 또는 늘어짐에 의한 반도체 칩의 위치 어긋남(익스팬드 테이프와 반도체 칩 사이의 박리), 반도체 칩의 비산 등이 일어나기 어려워진다. 다이어프램식의 라미네이터이면, 온도 조건에 관해서는, 전술한 롤 라미네이터와 동일하다. 압착 시간은 5초∼300초여도 좋고, 5초∼200초가 바람직하고, 5초∼100초가 보다 바람직하다. 5초 이상이면 반도체 칩이 캐리어에 전사(라미네이트)하기 쉽고, 300초 이하이면 생산성이 향상한다. 압력은 0.1 ㎫∼3 ㎫여도 좋고, 0.1 ㎫∼2 ㎫가 바람직하고, 0.1 ㎫∼1 ㎫가 보다 바람직하다. 0.1 ㎫ 이상이면 반도체 칩이 캐리어에 전사(라미네이트)하기 쉽고, 2 ㎫ 이하이면 반도체 칩에의 손상이 경감된다.
익스팬드 테이프로부터 캐리어에 반도체 칩을 전사함으로써, 후술하는 밀봉 공정 등의 가열 공정에 있어서의 내열성에의 리스크를 저감할 수 있다.
<박리 공정>
반도체 칩으로부터 익스팬드 테이프를 박리(제거)한다.
익스팬드 테이프를 박리할 때는, 캐리어 상에 전사된 반도체 칩이 위치 어긋남을 일으키거나, 캐리어로부터 벗겨지거나 하지 않도록, 익스팬드 테이프와 캐리어, 익스팬드 테이프와 반도체 칩, 반도체 칩과 캐리어의 밀착력은 적절하게 설정할 필요가 있다. 예컨대, 익스팬드 테이프와 반도체 칩의 밀착력이, 반도체 칩과 캐리어의 밀착력과 동일하거나 그보다 작은 것이 바람직하다.
익스팬드 테이프, 또는 캐리어면에 UV(자외선) 경화 기능을 부여하고, UV를 조사함으로써 밀착력(접착력)이 상하하도록 설정하여도 좋다. 이 경우는, UV 조사 후(UV 조사 공정을 추가)에 익스팬드 테이프를 제거한다. 예컨대, 장력 유지 공정 후에 UV를 조사하여 익스팬드 테이프의 밀착력(접착력)을 낮춘 후에, 캐리어에 라미네이트하여, 익스팬드 테이프를 반도체 칩으로부터 박리할 수 있다. 이에 의해 반도체 칩에의 스트레스가 경감되어, 전사를 위치 어긋남 없이 원활하게 행할 수 있다.
<밀봉 공정>
반도체 장치의 제조 방법은, 박리 공정 후에 캐리어 상에 고정된 반도체 칩을 밀봉재에 의해 밀봉하는 밀봉 공정을 더 구비하고 있어도 좋다(도시하지 않음). 본 실시형태의 반도체 장치의 제조 방법에 따르면, 반도체 칩끼리의 사이에 충분한 간격이 있기 때문에, 반도체 칩의 4측면 및 캐리어에 고정되지 않은 면과는 반대측의 면의 계 5면이 적어도 밀봉된다. 또한, 본 실시형태의 반도체 장치의 제조 방법에 따르면, 테이프 익스팬드 공정에 있어서 반도체 칩의 간격을 충분히 넓힐 수 있기 때문에, 재배치 공정 없이도, 밀봉 공정 후의 반도체 칩을 전술한 WLP 기술에 적용할 수 있다.
또한, 밀봉 공정은, 장력 유지 공정 후에 익스팬드 테이프 상에 고정된 반도체 칩을 밀봉재에 의해 밀봉하는 밀봉 공정이어도 좋다.
밀봉 방법은 특별히 제한은 없지만, 예컨대, 컴프레션 몰드(밀봉재 형상은 액상재, 고형재, 과립재, 필름재 등), 트랜스퍼 몰드(밀봉재 형상은 액상재, 고형재, 과립재, 필름재 등), 필름형의 밀봉재의 라미네이트 등을 들 수 있다.
밀봉 공정 후에, 밀봉재의 물성 조정의 관점에서, 포스트 큐어를 포함시킨 가열 처리 공정을 넣어도 좋다. 밀봉 공정 후, 또는 추가의 상기 가열 처리 공정 후에 캐리어를 벗길 필요가 있다. 벗길 때에도, 가열 처리, UV 처리 공정 등을 더하여도 좋다. 전술한 공정 후에, 캐리어가 반도체 칩 및 밀봉재에 손상을 부여하는 일없이 벗길 수 있도록, 캐리어(캐리어+점착층, 캐리어+가고정재 등)의 밀착력은 설정할 필요가 있다.
소형화 및 박형화를 목적으로 반도체 패키지의 두께를 얇게 하는 경우는, 밀봉 공정 후에 백 그라인드 공정(반도체 칩의 회로면의 이면측의 밀봉재를 깎아 얇게 하는 공정)을 도입하여도 좋다.
또한, 제5 반도체 장치의 제조 방법에 있어서는, 전술한 제1 반도체 장치의 제조 방법에 이용되고 있는 재료와 동일한 재료를 이용할 수 있지만, 이하에 나타내는 본 실시형태의 익스팬드 테이프를 특별히 적합하게 이용할 수 있다. 또한, 본 실시형태의 익스팬드 테이프는, 전술한 제1 반도체 장치의 제조 방법에 있어서의 익스팬드 테이프의 제작 방법과 동일한 방법으로 제작할 수 있다.
본 실시형태의 익스팬드 테이프는, 전술한 테이프 익스팬드 공정의 가열 온도(예컨대 50℃)에 있어서의 인장 응력이 10 ㎫ 이하이고, 또한 실온(25℃)에 있어서의 인장 응력이 상기 가열 온도에 있어서의 인장 응력보다 5 ㎫ 이상 높다. 본 실시형태의 익스팬드 테이프가, 전술한 반도체 장치의 제조 방법, 특히 테이프 익스팬드 공정에 적합하게 적용할 수 있는 이유는 반드시 명확하지는 않지만, 본 발명자들은 이하와 같이 생각하고 있다.
테이프 익스팬드 공정에 있어서, 반도체 칩의 간격을 넓히는 데 기여하는 것은, 반도체 칩이 고정된 영역의 익스팬드 테이프의 신장이며, 익스팬드 테이프의 단부의 부분의 신장은 반도체 칩의 간격을 넓히는 데 기여하지 않는다. 여기서, 테이프 익스팬드 공정에 있어서는, 반도체 칩이 고정된 영역(스테이지의 영역)의 익스팬드 테이프가 가열되는 한편, 익스팬드 테이프의 단부의 부분은 가열되지 않고, 실온이 된다. 또한, 익스팬드 테이프는 가열함으로써 인장 응력이 작아지고, 인장 응력이 작은 쪽이 익스팬드 테이프는 신장하기 쉽다.
이 때문에, 테이프 익스팬드 공정의 가열 온도에 있어서의 익스팬드 테이프의 인장 응력이 상기 소정의 범위의 작은 것으로 하며, 익스팬드 테이프의 실온에 있어서의 인장 응력을 상기 가열 온도에 있어서의 인장 응력보다 상기 소정의 값 이상 높게 함으로써, 테이프 익스팬드 공정에 있어서, 반도체 칩이 고정된 영역에서의 익스팬드 테이프의 신장이 익스팬드 테이프의 단부의 부분의 신장보다 충분히 커져, 반도체 칩의 간격을 더욱 넓힐 수 있다.
익스팬드 테이프의 상기 가열 온도에 있어서의 인장 응력은, 익스팬드 후의 반도체 칩의 간격을 보다 넓히기 위해서는, 9 ㎫ 이하가 바람직하고, 8 ㎫ 이하가 보다 바람직하다.
익스팬드 테이프의 상기 가열 온도에 있어서의 인장 응력은, 특별히 한정되지 않지만, 0.1 ㎫ 이상이 바람직하다. 0.1 ㎫보다 작으면 칩의 뒤틀림 또는 테이프의 휨이 발생하기 쉽다.
익스팬드 테이프의 실온(25℃)에 있어서의 인장 응력은, 익스팬드 후의 반도체 칩의 간격을 보다 넓히기 위해서는, 상기 가열 온도에 있어서의 인장 응력보다, 6 ㎫ 이상 높은 것이 바람직하고, 7 ㎫ 이상 높은 것이 보다 바람직하다.
또한, 인장 응력이란, 마이크로포스 시험기(INSTRON 제조, INSTRON5948)로 측정한 경우의 인장 변형 1(㎜/㎜) 시의 값이다. 인장 속도는 5 ㎜/초로 하였다.
테이프 익스팬드 공정 후의 MD와 TD의 칩 간격이 균일한 것이 바람직하지만, 밀봉 후에 반도체 칩 및 이것에 접속된 접속 단자용 패드를 일군으로서 개편화할 때에, 반도체 칩에의 손상이 없는 상태로 다이싱이 가능하면(블레이드가 반도체 칩에 손상을 부여하지 않으면), MD와 TD의 폭은 균일하지 않아도 좋다. 다이싱 시에, MD와 TD의 다이싱 간격 폭은 같지 않아도 좋다. 단, MD의 라인끼리, TD의 라인끼리는 균일한 것이 바람직하다.
익스팬드 테이프는 연신성에 크게 기여하는 기재 필름(기재층), 점착력을 제어하는 점착층 등, 복수의 층구조인 것이 바람직하다.
기재 필름은, 연신성, 장력 유지 공정 후에 반도체 칩의 간격을 유지하는 안정성이 있는 것이 바람직하다.
기재 필름은, 폴리에틸렌테레프탈레이트 필름 등의 폴리에스테르계 필름; 폴리테트라플루오로에틸렌 필름, 폴리에틸렌 필름, 폴리프로필렌 필름, 폴리메틸펜텐 필름, 폴리비닐아세테이트 필름 및 폴리-4-메틸펜텐-1 등의 α-올레핀의 단독중합체 및 이들의 공중합체와, 상기 단독중합체 또는 상기 공중합체의 아이오노머를 포함하는 폴리올레핀계 필름; 폴리염화비닐 필름; 및 폴리이미드 필름; 우레탄 수지 필름 등의 각종 플라스틱 필름이어도 좋다. 상기 기재 필름은, 단층의 필름에 한정되지 않고, 상기 플라스틱 필름을 2종 이상 또는 동종의 플라스틱 필름을 2개 이상 조합하여 얻어지는 다층의 필름이어도 좋다.
상기 기재 필름은, 연신성의 관점에서, 폴리올레핀 필름 또는 우레탄 수지 필름인 것이 바람직하다. 기재 필름은, 필요에 따라, 블로킹 방지제 등의 각종 첨가제를 포함하여도 좋다.
상기 기재 필름의 두께는, 필요에 따라 적절하게 설정하면 좋지만, 50 ㎛∼500 ㎛가 바람직하다. 50 ㎛보다 얇으면 연신성이 저하하고, 500 ㎛보다 크면 뒤틀림이 발생하기 쉬워지거나, 취급성이 저하하거나 하는 등, 문제가 생긴다.
상기 기재 필름의 두께는, 작업성을 손상시키지 않는 범위에서 적절하게 선택된다. 단, 점착층을 구성하는 점착제로서, 고에너지선(그 중에서도, 자외선) 경화성 점착제를 이용하는 경우는, 그 고에너지선의 투과를 저해하지 않는 두께로 할 필요가 있다. 이러한 관점에서, 기재 필름의 두께는, 통상은 10∼500 ㎛여도 좋고, 50∼400 ㎛가 바람직하고, 70∼300 ㎛가 보다 바람직하다.
기재층을 복수의 기재 필름으로 구성하는 경우, 기재층 전체의 두께가 상기 범위 내가 되도록 조정하는 것이 바람직하다. 기재 필름은, 점착층과의 밀착성을 향상시키기 위해, 필요에 따라, 화학적 또는 물리적으로 표면 처리를 실시한 것이어도 좋다. 상기 표면 처리로서는, 예컨대, 코로나 처리, 크롬산 처리, 오존 폭로, 화염 폭로, 고압 전격 폭로, 이온화 방사선 처리 등을 들 수 있다.
점착층은, 점착력을 제어(공정마다 반도체 칩의 위치 어긋남, 비산이 일어나지 않도록 설정)할 수 있다면, 특별히 제한은 없다.
점착층은, 실온에서 점착력이 있고, 반도체 칩에 대하여 밀착력을 갖는 점착제 성분으로 구성하는 것이 바람직하다. 점착층을 구성하는 점착제 성분의 베이스 수지의 일례로서는, 아크릴 수지, 합성 고무, 천연 고무, 폴리이미드 수지 등을 들 수 있다.
점착제 성분의 풀 나머지를 감소시키는 관점에서, 상기 베이스 수지는, 다른 첨가제와 반응할 수 있는 작용기(수산기, 카르복실기 등)를 갖는 것이 바람직하다. 점착제 성분으로서, 자외선, 방사선 등의 고에너지선에 의해 경화하는 수지(특히 자외선 경화형 수지), 또는 열에 의해 경화하는 수지(열 경화성 수지)를 사용하여도 좋다. 이러한 경화성 수지를 사용한 경우, 수지를 경화시킴으로써 점착력을 저하시킬 수 있다. 특히, 자외선 경화형 수지를 포함하는, 자외선 경화형의 점착제가 적합하게 이용된다.
또한, 점착력을 조정하기 위해, 상기 점착제 성분은, 상기 베이스 수지의 작용기와 가교 반응할 수 있는 가교제를 포함하여도 좋다. 가교제는, 에폭시기, 이소시아네이트기, 아지리딘기 및 멜라닌기로 이루어지는 군에서 선택되는 적어도 1종의 작용기를 갖는 것이 바람직하다. 이들 가교제는, 단독으로 사용하여도 좋고, 2종 이상을 병용하여도 좋다. 또한, 반응 속도가 느린 경우는, 필요에 따라, 아민, 주석 등의 촉매를 사용하여도 좋다. 그 외에, 점착 특성을 조정하기 위해, 상기 점착제는, 로진계, 테르펜 수지 등의 점착부여제 및 각종 계면활성제 등의 임의 성분을 적절하게 함유하여도 좋다.
점착층의 두께는, 통상은 1∼100 ㎛이고, 2∼50 ㎛가 바람직하고, 5∼40 ㎛가 보다 바람직하다. 점착층의 두께를 1 ㎛ 이상으로 함으로써, 반도체 칩과의 충분한 점착력을 확보할 수 있기 때문에, 테이프 익스팬드 공정에 있어서 반도체 칩의 비산을 억제하는 것이 용이해진다. 한편, 100 ㎛를 넘는 두께로 하여도, 특성에 있어서 이점은 없고, 비경제적이 된다.
점착층이 10 ㎛ 이상이면, 다이싱 테이프를 이용하지 않고, 익스팬드 테이프 상에서 반도체 웨이퍼를 다이싱하여도 기재 필름에 손상(절입 등)이 들어가지 않기 때문에, 준비 공정에 있어서, 다이싱 테이프 상에서 반도체 웨이퍼를 다이싱하여 익스팬드 테이프에 전사하는(접착하는) 공정을 생략할 수 있다.
실시예
이하, 실시예를 이용하여 본 발명을 더욱 상세하게 설명하는데, 본 발명은 이들에 의해 제한되는 것이 아니다.
(아크릴 수지 용액의 조제)
쓰리원 모터, 교반 날개, 질소 도입관이 설치된 용량 4000 ㎖의 오토 클레이브에 아세트산에틸 1000 g, 2-에틸헥실아크릴레이트 650 g, 2-히드록시에틸아크릴레이트 350 g 및 아조비스이소부티로니트릴 3.0 g을 배합하고, 균일해질 때까지 교반 후, 유량 100 ㎖/분에서 60분간 질소 버블링을 실시하여, 계 중의 용존 산소를 탈기하였다. 1시간 걸려 60℃까지 승온하고, 승온 후 4시간 중합시켰다. 그 후 1시간 걸려 90℃까지 승온하고, 90℃에서 1시간 더 유지 후, 실온으로 냉각하였다.
다음에 아세트산에틸을 1000 g 가하여 교반하고 희석하였다. 이것에 중합 금지제로서 메토퀴논을 0.1 g, 우레탄화 촉매로서, 디옥틸주석디라우레이트를 0.05 g 첨가한 후, 2-메타크릴옥시에틸이소시아네이트(쇼와덴꼬 가부시키가이샤 제조, 카렌즈MOI)를 100 g 더하였다. 70℃에서 6시간 반응시킨 후, 실온으로 냉각하였다. 그 후, 아세트산에틸을 가하여, 아크릴 수지 용액 중의 불휘발분 함유량이 35 질량％가 되도록 조정하고, 연쇄 중합 가능한 작용기를 갖는 아크릴 수지 용액을 얻었다.
이 수지의 산가와 수산기가를, JIS K0070에 따라 측정한 바, 산가는 검출되지 않고, 수산기가는 121 mgKOH/g이었다.
또한, 얻어진 아크릴 수지 용액을 60℃에서 밤새 진공 건조하고, 얻어진 고형분을 전자동 원소 분석 장치(엘리멘탈 가부시키가이샤 제조, varioEL)로 원소 분석하였다. 측정된 질소 함유량으로부터, 아크릴 수지에 도입된 2-메타크릴옥시에틸이소시아네이트의 함유량을 산출한 바, 0.59 m㏖/g이었다.
또한, SD-8022/DP-8020/RI-8020(도소 가부시키가이샤 제조)을 사용하고, 컬럼에는, Gelpack GL-A150-S/GL-A160-S(히타치가세이 가부시키가이샤 제조)를 이용하고, 용리액에 테트라히드로푸란을 이용하여 GPC 측정을 한 결과, 폴리스티렌 환산 중량 평균 분자량은 42만이었다.
(익스팬드 테이프의 제작)
상기 아크릴 수지 용액(고형분: 100 중량부)에 대하여, 가교제로서 다작용 이소시아네이트(니혼폴리우레탄고교 가부시키가이샤 제조, 콜로네이트 L, 고형분 75％)를 고형분으로서 12.0 g, 광 개시제로서 1-히드록시시클로헥실페닐케톤(BASF 가부시키가이샤 제조, 이르가큐어 184)을 1.0 g, 또한 총고형분 함유량이 27 질량％가 되도록 아세트산에틸을 가하고, 10분간 균일하게 교반하였다. 그 후, 얻어진 용액을, 보호 필름(표면 이형 처리 폴리에틸렌테레프탈레이트, 두께 25 ㎛) 위에 도공건조하여, 점착층을 형성하였다. 이때, 건조 시의 점착층 두께가 10 ㎛ 또는 30 ㎛가 되는 2종을 제작하였다. 또한, 기재 필름(두께 100 ㎛)에 점착층면을 라미네이트하였다. 그 후, 얻어진 2종의 테이프를 40℃에서 4일간 에이징하였다. 점착층이 10 ㎛인 테이프를 익스팬드 테이프 A, 30 ㎛인 테이프를 익스팬드 테이프 B로 하였다.
또한, 상기 기재 필름으로서는, 하이밀란 1706(미쓰이·듀퐁 폴리케미컬 가부시키가이샤 제조, 아이오노머 수지), 에틸렌·1-헥센 공중합체와 부텐·α-올레핀 공중합체 및 하이밀란 1706이 이 순서로 적층된 삼층의 수지 필름을 이용하였다.
또한, 점착층 및 보호 필름과 기재 필름은, 40℃의 롤 라미네이터로 라미네이트하여, 보호 필름/점착층/기재 필름의 순서의 구성으로 하였다. 익스팬드 테이프로서 사용할 때는, 보호 필름을 벗기고 사용하였다.
<익스팬드 테이프 상의 개편화된 반도체 칩의 제작(공정 1)>
(평가 샘플 A)
다이싱 테이프에 8인치 실리콘 웨이퍼(두께 250 ㎛)를 40℃에서, 웨이퍼 마운트 장치(DM-300-H, 가부시키가이샤 제이씨엠 제조)를 이용하여 라미네이트하고, 5 ㎜×5 ㎜의 사이즈로 블레이드로 다이싱 장치(DFD6361, 가부시키가이샤 디스코 제조)를 이용하여 다이싱하였다. 그 후, UV 노광기(ML-320FSAT, 미카사 가부시키가이샤 제조)를 이용하여, UV를 300 mJ 조사하여, 다이싱 테이프의 밀착력을 낮추고, 익스팬드 테이프 A에 개편화된 반도체 칩을 라미네이트 장치(V130, 닛코·마테리얼즈 가부시키가이샤 제조)를 이용하여 전사(40℃/0.5 ㎫/10초의 조건)하여, 평가 샘플 A를 제작하였다. 다이싱 테이프를 벗긴 평가 샘플 A는 12인치 사이즈의 다이싱 링에 고정하였다. 이때, 초기의 반도체 칩 간격은 약 50 ㎛였다.
(평가 샘플 B)
익스팬드 테이프 B에 8인치 실리콘 웨이퍼(두께 250 ㎛)를 40℃에서, 웨이퍼 마운트 장치(DM-300-H, 가부시키가이샤 제이씨엠 제조)를 이용하여 라미네이트하고, 5 ㎜×5 ㎜의 사이즈로 블레이드로 다이싱 장치(DFD6361, 가부시키가이샤 디스코 제조)를 이용하여 다이싱하여, 평가 샘플 B를 제작하였다. 평가 샘플 B는 12인치 사이즈의 다이싱 링에 고정하였다. 이때, 초기의 반도체 칩 간격은 약 50 ㎛였다.
(평가 샘플 C)
다이싱 테이프에 8인치 실리콘 웨이퍼(두께 250 ㎛)를 40℃에서, 웨이퍼 마운트 장치(DM-300-H, 가부시키가이샤 제이씨엠 제조)를 이용하여 라미네이트하고, 5 ㎜×5 ㎜의 사이즈로 블레이드로 다이싱 장치(DFD6361, 가부시키가이샤 디스코 제조)를 이용하여 다이싱하여, 평가 샘플 C를 제작하였다. 이때, 초기의 반도체 칩 간격은 약 50 ㎛였다.
(캐리어)
12인치 실리콘 웨이퍼(원래 두께 775 ㎛)에 가고정재를 진공 라미네이터(V130, 닛코·마테리얼즈 가부시키가이샤 제조)로 라미네이트 후, 웨이퍼의 형태로 외형 가공하여 캐리어를 제작하였다. 라미네이트 조건은, 다이어프램 온도 80℃, 스테이지 40℃, 시간 60 s, 압력 0.5 ㎫로 하였다.
(밀봉재)
밀봉재로서는 CEL-400ZHF-40WG(히타치가세이 가부시키가이샤 제조)를 이용하였다.
(실시예 1, 2)
<공정 2>
평가 샘플 A, B를 12인치 익스팬더 장치(오오미야고교 가부시키가이샤 제조, MX-5154FN)에 셋트하고, 밀어올림 속도 100 ㎜/초, 온도(스테이지 온도) 50℃에서 1초간 밀어올려(밀어올림량: 100 ㎜), 익스팬드 테이프를 늘어나게 하였다. 이때, 반도체의 칩 간격은 평가 샘플 A, B 모두 초기의 약 50 ㎛로부터 약 1 ㎜로 넓어졌다.
<공정 3>
익스팬드 테이프를 늘어나게 한 평가 샘플 A, B를, 12인치 익스팬더용의 그립 링(가부시키가이샤 테크노비전 제조, GR-12)으로 고정하여, 장력을 유지하였다. 공정 2와 공정 3은 연동하여 일어나기 때문에(밀어올림 100 ㎜에 달함과 동시에 그립 링으로 고정되는 장치), 공정 2와 공정 3은 합하여 1초로 완료하였다.
<공정 4>
장력을 유지한 평가 샘플 A, B에 UV를 조사(UV 노광기 ML-320 FSAT, 미카사 가부시키가이샤 제조)한 후, 진공 라미네이터(V130,닛코·마테리얼즈 가부시키가이샤 제조)를 이용하여, 캐리어에 반도체 칩면을 라미네이트하였다. 라미네이트 조건은 다이어프램 온도 60℃, 스테이지 온도 60℃, 압력 0.5 ㎫, 60초로 하였다.
<공정 5>
라미네이트 후의 평가 샘플 A, B로부터 익스팬드 테이프만을 벗기고, 캐리어 상(가고정재)에 반도체 칩이 배열된 평가 샘플 A', B'를 제작하였다. 평가 샘플 A, B로 제작한 평가 샘플 A', B'는 모두 반도체 칩 비산 또는 위치 어긋남 없이 양호하였다. 또한, 익스팬드 테이프의 필 작업은 실온(25℃)/10초로 행하였다.
<공정 6 및 공정 7>
평가 샘플 A', B'를, 상기 밀봉재를 이용하여, 밀봉 장치(CPM1180, TOWA 가부시키가이샤 제조)에 의해 밀봉하였다. 밀봉의 사이즈는 12인치 웨이퍼 사이즈, 두께는 350 ㎛로 행하였다. 밀봉재의 형상은 과립을 이용하였다. 방식은 컴프레션 몰드로 행하였다. 밀봉 조건은 150℃/10분/37 ton으로 하였다. 그 후, 150℃/1 h의 큐어를 행하였다. 큐어 후, 캐리어를 박리하기 위해 180℃/5분 가열 처리를 행하여, 캐리어를 박리하였다.
(비교예 1)
평가 샘플 C를 플립 칩 본더(LFB2301, 가부시키가이샤 신가와 제조)로 다이싱 테이프로부터 픽업하여 캐리어에 재배치하였다. 5 ㎜×5 ㎜의 사이즈의 반도체 칩 1개당의 압착 시간(재배치 시간)은 픽업을 포함하여 2초로 행하였다. 평가 샘플 C에는 5 ㎜×5 ㎜의 사이즈의 반도체 칩이 약 1250개(계산상은 1256개 정도가 되지만, 다이싱 시에 5 ㎜×5 ㎜의 사이즈 이하가 되는 주변부의 칩은 제외함)이기 때문에, 재배치에 2500초가 필요하였다. 반도체 칩의 간격은 평가 샘플 A, B와 마찬가지로 1 ㎜으로 하였다. 캐리어에 재배치한 샘플을 평가 샘플 C'로 하였다.
평가 샘플 C'를, 상기 밀봉재를 이용하여, 밀봉 장치(CPM1180, TOWA 가부시키가이샤 제조)에 의해 밀봉하였다. 밀봉의 사이즈는 12인치 웨이퍼 사이즈, 두께는 350 ㎛로 행하였다. 밀봉재의 형상은 과립을 이용하였다. 방식은 컴프레션 몰드로 행하였다. 밀봉 조건은 150℃/10분/37 ton으로 하였다. 그 후, 150℃/1 h의 큐어를 행하였다. 큐어 후, 캐리어를 박리하기 위해 180℃/5분 가열 처리를 행하여, 캐리어를 박리하였다.
(i) 반도체 칩 간격의 측정 방법
반도체 칩과 반도체 칩의 간격은 측장 가능한 현미경(ECLIPSE-L, 가부시키가이샤 니콘 제조)으로 측정하였다. 측정은 중심부 1점, 주변부 4점(중심부를 중심으로 상하 좌우의 1점씩), 계 5점을 측장하였다. 반도체 칩 간격은 5점의 평균값으로 하였다.
(ii) 밀봉 공정(공정 6) 전후의 반도체 칩 간격의 위치 어긋남 평가
밀봉 공정 전후의 반도체 칩 간격을 (i)과 동일한 방법으로 측정하였다. (i)과 마찬가지로 5점을 선발하여, 밀봉 전후에 같은 점을 측장하였다. 계 5점의 각 반도체 칩 간격이 밀봉 공정 전후에 10 ㎛보다 크게 변동하고 있는 샘플을 NG 평가, 10 ㎛ 이내를 OK 평가(양호)로 하였다.
실시예 1, 2 및 비교예 1에 관한 평가 결과를 표 1에 정리한다.
본 발명의 제조 방법(실시예 1∼2)은, 종래의 방법(비교예)과 비교하여, 정밀도는 동등(위치 어긋남 평가)하며, 또한 생산성이 현저히 향상한다.
1…익스팬드 테이프, 1a…점착층, 1b…기재 필름, 2…반도체 칩, 3…패드(회로), 4…고정용 지그, 5…캐리어, 6…밀봉재, 7…재배선 패턴, 8…재배선층, 9…접속 단자용 패드, 10…반도체 패키지.
Claims (9)
- 익스팬드 테이프를 가열하면서 연신함으로써, 그 익스팬드 테이프 상에 고정된, 개편화(個片化)된 반도체 칩의 간격을 100 ㎛ 이하로부터 300 ㎛ 이상으로 넓히는 테이프 익스팬드 공정을 구비하는 반도체 장치의 제조 방법에 이용되는 익스팬드 테이프로서,
상기 테이프 익스팬드 공정의 가열 온도에 있어서의 인장 응력이 10 ㎫ 이하이고, 또한 실온에 있어서의 인장 응력이 상기 가열 온도에 있어서의 인장 응력보다 5 ㎫ 이상 높은 익스팬드 테이프. - 제1항에 있어서, 상기 반도체 장치의 제조 방법이, 연신된 상기 익스팬드 테이프의 장력을 유지하는 장력 유지 공정과, 장력이 유지된 상기 익스팬드 테이프 상의 상기 반도체 칩을 캐리어에 전사하는 전사 공정과, 상기 캐리어에 전사된 상기 반도체 칩으로부터 상기 익스팬드 테이프를 박리하는 박리 공정을 더 구비하는, 익스팬드 테이프.
- 제1항 또는 제2항에 있어서, 기재층 및 점착층을 갖는 익스팬드 테이프.
- 제3항에 있어서, 상기 점착층이 자외선 경화형의 점착제로 구성되는 익스팬드 테이프.
- 제1항 또는 제2항에 기재된 익스팬드 테이프를 가열하면서 연신함으로써, 그 익스팬드 테이프 상에 고정된, 개편화된 반도체 칩의 간격을 100 ㎛ 이하로부터 300 ㎛ 이상으로 넓히는 테이프 익스팬드 공정을 구비하는, 반도체 장치의 제조 방법.
- 회로면에 패드가 마련된 반도체 칩을 갖는 반도체 장치의 제조 방법으로서,
제1항 또는 제2항에 기재된 익스팬드 테이프와, 그 익스팬드 테이프 상에 상기 회로면과는 반대측의 면이 고정된 복수의 상기 반도체 칩을 준비하는 제1A 공정과,
상기 익스팬드 테이프를 연신함으로써, 상기 익스팬드 테이프 상에 고정된 복수의 상기 반도체 칩의 간격을 넓히는 제2A 공정과,
연신된 상기 익스팬드 테이프의 장력을 유지하는 제3A 공정과,
캐리어에, 복수의 상기 반도체 칩의 상기 회로면이 고정되도록 전사하는 제4A 공정과,
복수의 상기 반도체 칩으로부터 상기 익스팬드 테이프를 박리하는 제5A 공정과,
상기 캐리어 상의 복수의 상기 반도체 칩을 밀봉재에 의해 밀봉하는 제6A 공정과,
상기 밀봉재에 의해 밀봉된 복수의 반도체 칩에서 상기 캐리어를 박리하는 제7A 공정
을 구비하는 반도체 장치의 제조 방법. - 회로면에 패드가 마련된 반도체 칩을 갖는 반도체 장치의 제조 방법으로서,
제1항 또는 제2항에 기재된 익스팬드 테이프와, 그 익스팬드 테이프 상에 상기 회로면이 고정된 복수의 상기 반도체 칩을 준비하는 제1B 공정과,
상기 익스팬드 테이프를 연신함으로써, 상기 익스팬드 테이프 상에 고정된 복수의 상기 반도체 칩의 간격을 넓히는 제2B 공정과,
연신된 상기 익스팬드 테이프의 장력을 유지하는 제3B 공정과,
캐리어에, 복수의 상기 반도체 칩을 상기 회로면과는 반대측의 면이 고정되도록 전사하는 제4B 공정과,
복수의 상기 반도체 칩으로부터 상기 익스팬드 테이프를 박리하는 제5B 공정과,
상기 캐리어 상의 복수의 상기 반도체 칩을 밀봉재에 의해 밀봉하는 제6B 공정
을 구비하는 반도체 장치의 제조 방법. - 회로면에 패드가 마련된 반도체 칩을 갖는 반도체 장치의 제조 방법으로서,
제1항 또는 제2항에 기재된 익스팬드 테이프와, 그 익스팬드 테이프 상에 상기 회로면과는 반대측의 면이 고정된 복수의 상기 반도체 칩을 준비하는 제1C 공정과,
상기 익스팬드 테이프를 연신함으로써, 상기 익스팬드 테이프 상에 고정된 복수의 상기 반도체 칩의 간격을 넓히는 제2C 공정과,
연신된 상기 익스팬드 테이프의 장력을 유지하는 제3C 공정과,
캐리어에, 복수의 상기 반도체 칩의 상기 회로면이 고정되도록 전사하는 제4C 공정과,
복수의 상기 반도체 칩으로부터 상기 익스팬드 테이프를 박리하는 제5C 공정과,
상기 캐리어 상의 복수의 상기 반도체 칩을 밀봉재에 의해 밀봉하는 제6C 공정과,
상기 밀봉재에 의해 밀봉된 복수의 반도체 칩으로부터 상기 캐리어를 박리하는 제7C 공정과,
상기 밀봉재에 의해 밀봉된 복수의 반도체 칩을, 반도체 칩마다 개편화하여, 복수의 반도체 패키지를 형성하는 제8C 공정
을 구비하는 반도체 장치의 제조 방법. - 회로면에 패드가 마련된 반도체 칩을 갖는 반도체 장치의 제조 방법으로서,
제1항 또는 제2항에 기재된 익스팬드 테이프와, 그 익스팬드 테이프 상에 회로면이 고정된 복수의 상기반도체 칩을 준비하는 제1D 공정과,
상기 익스팬드 테이프를 연신함으로써, 상기 익스팬드 테이프 상에 고정된 복수의 상기 반도체 칩의 간격을 넓히는 제2D 공정과,
연신된 상기 익스팬드 테이프의 장력을 유지하는 제3D 공정과,
캐리어에, 복수의 상기 반도체 칩의 상기 회로면과는 반대측의 면이 고정되도록 전사하는 제4D 공정과,
복수의 상기 반도체 칩으로부터 상기 익스팬드 테이프를 박리하는 제5D 공정과,
상기 캐리어 상의 복수의 상기 반도체 칩을 밀봉재에 의해 밀봉하는 제6D 공정과,
밀봉재를 연마하여 상기 패드를 노출시키는 제7D 공정과,
상기 밀봉재에 의해 밀봉된 복수의 반도체 칩으로부터 상기 캐리어를 박리하는 제8D 공정과,
상기 밀봉재에 의해 밀봉된 복수의 반도체 칩을, 반도체 칩마다 개편화하여, 복수의 반도체 패키지를 형성하는 제9D 공정
을 구비하는 반도체 장치의 제조 방법.
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