KR102558608B1 - 감광 방법에 의한 상호 접속부 및 기타 구조물 패턴화 - Google Patents

감광 방법에 의한 상호 접속부 및 기타 구조물 패턴화 Download PDF

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Abstract

대표적인 방법은 기판 위에 감광성 물질을 형성하는 단계, 감광성 물질 위에 캡 층을 형성하는 단계, 및 캡 층을 패턴화하는 단계를 포함한다. 패턴화된 캡 층을 사용하여, 감광성 물질의 제 2 부분이 미리 선택된 광 파장에 노출되는 것을 방지하면서, 감광성 물질의 제 1 부분의 적어도 하나의 물질 특성을 변경시키기 위해 감광성 물질의 제 1 부분이 미리 선택된 광 파장에 선택적으로 노출된다. 그런 다음, 다음 단계들 중 하나만 수행되는 것으로, 감광성 물질의 제 1 부분을 제거하고, 그 자리에 감광성 물질의 제 2 부분에 의해 적어도 부분적으로 둘러싸인 전도성 요소를 형성하는 단계, 또는 감광성 물질의 제 2 부분을 제거하고, 감광성 물질의 제 1 부분으로부터 회로의 2 개 이상의 부분을 전기적으로 연결하는 전도성 요소를 형성하는 단계를 포함한다.

Description

감광 방법에 의한 상호 접속부 및 기타 구조물 패턴화 {PATTERNING INTERCONNECTS AND OTHER STRUCTURES BY PHOTO-SENSITIZING METHOD}
우선권 주장
본 출원은 2020년 2월 26일자에 출원된, 발명의 명칭이 "감광 방법에 의한 상호 접속부 및 기타 구조물 패턴화(Patterning Interconnects and Other Structures by Photo-Sensitizing Method)"인 미국 가출원 제62/981,862호의 우선권을 주장하며, 이 가출원은 참조로 본 명세서에 포함된다.
발명의 배경이 되는 기술
반도체 및 집적 회로 제조의 수많은 단계들에는 일반적으로 포토 리소그래피 기술을 사용하는 층 패턴화가 필요하다. 피처들이 작아지고 패턴 밀도가 그에 따라 더 커짐에 따라, 건식 에칭 로딩, 복잡한 다층 마스크 요구 사항, 패턴화될 층 또는 주변 층들에 대한 부주의한 손상 등과 같은 단점을 극복하기 위해 새로운 기술이 필요하다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1f는 패턴화된 감광성 층을 형성하는 단계들 및 그로부터 생성되는 구조물들을 도시한다.
도 2a 내지 도 2d는 도 1f의 패턴화된 감광성 층에 전도성 피처를 형성하는 단계들 및 그로부터 생성되는 구조물들을 도시한다.
도 3a 내지 도 3f는 전도성 영역 및 비전도성 영역을 갖는 패턴화된 감광성 층을 형성하는 단계들 및 그로부터 생성되는 구조물들을 도시한다.
도 4a 내지 도 4f는 도 3f의 패턴화된 감광성 층에 절연 피처를 형성하는 단계들 및 그로부터 생성되는 구조물들을 도시한다.
도 5a 내지 도 5j는 패턴화된 감광성 층으로부터 전기적 상호 접속부를 형성하는 단계들 및 그로부터 생성되는 구조물들을 도시한다.
도 6 및 도 7은 예시적인 감광성 물질의 특성을 도시한다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
다음의 설명된 실시예들에서, 금속간 유전체(inter metal dielectric; IMD)와 같은 유전체 층 내에 전도성 비아와 같은 상호 접속 피처를 형성하는 방법이 개시된다. 그러나, 본 교시는 IMD 내의 전도성 라인, 층간 유전체(inter layer dielectric; ILD) 층 내의 전도성 비아 및/또는 콘택 플러그, 전도성 패드 등에 동일하게 적용될 수 있다.
제 1 실시예는 하나 이상의 피처들 및/또는 층들이 기판(2) 내에 및/또는 상에 형성되는 중간 제조 단계에서 도 1a에 도시된 구조물(10)로 시작한다. 기판(2)은 단면도로 도시되어 있고, 본 명세서에 도시된 다른 피처들과 마찬가지로, 구체적으로 설명되지 않는 한 실척도로 도시되지 않는다. 일반적으로, 기판(2)은 벌크 반도체 기판 또는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판을 포함할 수 있다. SOI 기판은 SOI 기판의 활성 층인 얇은 반도체 층 아래에 절연체 층을 포함한다. 활성 층의 반도체 및 벌크 반도체는 일반적으로 결정질 반도체 물질 실리콘을 포함하지만, 게르마늄, 실리콘-게르마늄 합금, 화합물 반도체(예를 들어, GaAs, AlAs, InAs, GaN, AlN 등) 또는 이들의 합금(예를 들어, GaxAl1 - xAs, GaxAl1 -xN, InxGa1 - xAs 등), 산화물 반도체(예를 들어, ZnO, SnO2, TiO2, Ga2O3 등) 또는 이들의 조합과 같은 하나 이상의 다른 반도체 물질들을 포함할 수 있다. 반도체 물질은 도핑되거나 도핑되지 않을 수 있다. 사용될 수 있는 다른 기판은 다층 기판, 구배 기판 또는 하이브리드 배향 기판을 포함한다. 기판(2)의 작은 부분(뿐만 아니라 후속적으로 형성되는 층)만이 간략함과 명료함을 위해 첨부 도면들에 도시되어 있으며, 그러한 개시는 본 명세서에 설명된 실시예들을 이해하기에 충분하기 때문이다.
하나 이상의 능동 컴포넌트 및/또는 수동 컴포넌트(도시되지 않음)가 또한 도 1a에 도시된 상태 이전에 형성되었을 수 있다. FinFET 트랜지스터, 평면 트랜지스터, 게이트 올 어라운드(Gate All Around; GAA) 트랜지스터, 커패시터, 저항기 등과 같은 컴포넌트들이 구조물(10) 내에 포함된 디바이스의 고려되는 범위 내에 있다. 또한, 전도성 폴리 실리콘 또는 다른 전도성 물질, 층간 유전체(ILD), 콘택 플러그, 각 유전체 층 내에 매립된 금속 층과 같은 하위 레벨의 상호 접속부 등으로 형성된 국부 상호 접속부가 모두 도 1a에 나타낸 기판(2)의 고려되는 범위 내에 있다.
이 특정 실시예에서, 에칭 정지 층(etch stop layer; ESL)(4) 및 ESL(6)을 포함하는 이중 에칭 정지 피처가 기판(2) 위에 형성된 것으로 도시되어 있다. 기판(2)과 기판(2) 위에 형성된 층들 사이의 차이는 다소 임의적이며 단지 예시를 위한 것이다. 다시 말해서, 일부 실시예들에서, ESL(4) 및/또는 ESL(6)은 기판(2)의 일부로서 고려될 수 있는 반면, 도 1a에서는 개별적으로 도시되어 있다. 당업자는 다음 단락에서 설명되는 바와 같이, ESL(4) 및 ESL(6)과 같은 ESL들이 후속 공정, 특히 후속 에칭 및/또는 패턴화 공정으로부터 기판(2)의 하부 피처들/층들/구조물들을 보호하기 위해 사용된다는 것을 이해할 것이다. 이 예에서, 하부 피처들/층들/구조물들에 대한 충분한 보호를 보장하기 위해, 2 개의 ESL들, ESL(4) 및 ESL(6)이 사용된다. 이는 하부 피처들/층들/구조물들의 크기, 복잡성, 형상, 패턴 밀도, 물질 조성 등 및/또는 후속적으로 형성되는 물질(예컨대, 다음 단락에서 설명되는 후속적으로 형성되는 IMD 층)의 크기, 복잡성, 형상, 패턴 밀도, 물질 조성 등 및 후속적으로 형성되는 물질을 패턴화하는 데 사용되는 에칭/패턴화 공정 때문에 필요할 수 있다. 다른 실시예들에서, 단일 ESL로 충분할 수 있고, 또 다른 실시예들에서, 3 개 이상의 ESL들이 하부 피처들/층들/구조물들의 충분한 보호를 위해 필요할 수 있다.
하나의 예로서, ESL(4)은 알루미늄 산화물(AlxOy) 층일 수 있고, ESL(6)은 산소 도핑된 실리콘 탄화물(때때로 산소 도핑된 탄화물 또는 "ODC"라고도 함) 층일 수 있다. ODC 층(6)이 AlxOy 층(4) 위에 형성되는 것으로 도시되어 있지만, AlxOy 층(4)은 대안적으로 ODC 층(6) 위에 형성될 수 있다는 것은 본 출원의 고려되는 범위 내에 있다.
도 1b로 계속하면, 층(8)이 ESL(4) 및 ESL(6) 위에 블랭킷 성막되고, ESL(6) 상에 직접 형성되는 것으로 도시되어 있다. 예시적인 실시예에서, 유전체 층(8)이 구조물(10)에 대한 IMD 층의 역할을 할 수 있지만, 이 기능은 단순히 본 명세서에 개시된 개념에 대한 많은 애플리케이션 중 하나이다. 이 실시예에서, 층(8)은 예로서 티오펜, 페닐 또는 티오페닐을 포함한다. 아래에서 더 자세히 논의되는 바와 같이, 층(8)은 특정 파장 내에서 충분한 양의 광에 노출될 때 적어도 하나의 물질 특성을 변경하며, 본 명세서에서는 감광성 층(8)으로 지칭될 수 있다.
감광성 층(8)은, 예를 들어, 하나 이상의 에탄, 알켄, 알킨 등과 같은 전구체 가스를 약 10 sccm 내지 약 1000 sccm 범위의 유속으로, 그리고 일반적으로 약 50 ℃ 내지 약 300 ℃의 온도에서 흘리는 것과 같은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정을 사용하여 성막될 수 있다. 대안적으로, 감광성 층(8)은 PECVD, MOCVD, CVD, ALD 등과 같은 상이한 성막 공정에 의해 성막될 수 있다. 감광성 층(8)은 I-R, P-R 등과 같은 물질을 포함할 수 있으며, 여기서 I는 인듐이고, P는 인이며, R은 CxHy 또는 COOH 유기기를 나타낸다. O2 또는 Cox 플라즈마 전처리 공정의 사용은 감광성 층(8)에 대한 계면 접착력을 향상시킬 것이므로, 특히 층이 CVD 성막 공정을 사용하여 성막될 때, 박리를 감소시키거나 바람직하게는 박리를 제거할 것이다.
감광성 층(8)의 두께는 특정 애플리케이션 및 제조되는 구조물에 따라 달라질 것이지만, 예로서, 감광성 층(8)은 공칭 10 nm 내지 약 60 nm 두께로 성막될 수 있다.
도 1c 내지 도 1f는 감광성 특성을 이용하여 감광성 층(8)을 패턴화하는 단계들을 도시한다. 먼저, 도 1c에 도시된 바와 같이, 하나 이상의 캡 층들이 감광성 층(8)의 상부 표면 상에 형성된다. 예시적인 실시예에서, 제 1 유전체 캡 층(12)이 테트라에틸 오르소실리케이트 성막(때때로 테트라에톡시실란으로 지칭되고, 일반적으로 TEOS로 약칭됨)에 의해 형성되고, 이어서 텅스텐, 텅스텐 도핑된 탄화물, TiN 등과 같은 금속으로 형성된 제 2 캡 층(14)이 뒤따른다. 그런 다음, 다른 TEOS 유전체 층과 같은 제 3 캡 층(16)이 형성되고, 이어서 비정질 실리콘 유전체 캡 층과 같은 제 4 캡 층(18)이 뒤따른다. 캡 층들(12, 14, 16 및 18)에 대해 개시된 특정 물질들 및 성막 공정들은 단지 예일 뿐이다. 캡 층들의 사용 및 조성은 설계 선택의 문제이며, 선택된 에칭 공정에 대한 하부 물질 및 캡 층 물질의 에칭 선택도, 결과 패턴의 요구되는 해상도 및 밀도, 및 다른 이러한 공정 파라미터와 같은 요인에 따라 달라진다. 캡 층들의 조합 및 수가 도 1d 및 도 1e와 관련하여 설명된 패턴화 기능을 제공하기에 충분한 경우, 더 적은 수 또는 더 많은 수의 캡 층들을 포함하는 다양한 다른 물질들 및 성막 공정들이 본 개시의 고려되는 범위 내에 있다. 예를 들어, SiO2, SiOC, SiCO, SiN 등과 같은 다른 물질들이 하나 이상의 캡 층들에 용이하게 사용될 수 있으며, 이는 전형적인 실시예에서 약 5 nm 내지 약 70 nm의 두께로 성막될 것이다.
도 1d와의 논의로 계속하면, 캡 층들(12 및 14)은 패턴화되어 이를 통해 연장되는 개구 또는 트렌치(19)를 형성하는 제 1 패턴화 단계의 결과가 도시되어 있다. 이것은, 예를 들어, 잘 알려진 리소그래피 기술을 사용하여 포토 레지스트 층(도시되지 않음)을 형성하고 패턴화하여 패턴을 캡 층들(16 및 18)로 에칭하고, 그런 다음 동일하거나 별개의 에칭 공정에서 패턴을 캡 층들(12 및 14)로 에칭하여 도 1d에 도시된 구조물을 획득함으로써 달성될 수 있다. 실증적인 캡 층들을 통해 에칭하기 위한 에칭 공정 및 조성은 잘 알려져 있으며, 그 세부 사항은 본 명세서에 개시된 본 발명의 개념을 이해하는 데 필요하지 않다. 따라서, 이러한 세부 사항은 간결함과 명료함을 위해 생략된다. 도시된 실시예에서, 캡 층들(16 및 18)은 캡 층들(12 및 14)을 패턴화하는 공정에 의해 제거(에칭)된다. 다른 실시예들에서, 캡 층들(16 및 18)의 일부가 남아 있을 수 있거나, 심지어 전체 캡 층들이 남아 있을 수 있으며, 캡 층들(12 및 14)과 유사하게 패턴화될 수 있다. 또 다른 실시예들에서, e-빔 리소그래피, 이온 밀링 등과 같은 상이한 패턴화 기술을 사용하여 하나 이상의 캡 층들(12, 14, 16 및/또는 18)을 패턴화할 수 있다.
도 1d에 도시된 바와 같이, 캡 층들(12 및 14)이 패턴화된 후, 감광성 층(8)의 한 영역이 개구(19)를 통해 노출되는 반면, 감광성 층(8)의 나머지 영역은 캡 층들(12 및 14)에 의해 노출되지 않거나 덮힌 상태로 유지된다. 단일 개구(19)만 도 1d에 도시되어 있지만, 감광성 층(8)의 수많은 상이한 영역을 노출시키기 위해 다양한 크기 및 형상의 수많은 상이한 개구가 동시에 형성될 수 있다는 것이 명백해야 한다.
이제 도 1e에서 화살표(20)로 개략적으로 나타낸 바와 같이, 노광 단계가 수행된다. 개구(19)를 통해 노출된 감광성 층(8)의 영역은 입사광(20)을 받는(이에 노출되는) 반면, 캡 층들(12 및/또는 14)은 입사광(20)을 차단, 흡수 및/또는 반사하는 역할을 하여 감광성 층(8)의 덮힌 영역이 입사광(20)을 받는(이에 노출되는) 것을 방지한다. 따라서, 감광성 층(8)은 캡 층들(12 및 14)에 부과된 패턴에 대응하는 패턴으로 노출된다.
입사광(20)에 대한 노출에 응답하여, 감광성 층(8)의 노출된 부분은 적어도 하나의 물질 특성의 변화를 겪는다. 예를 들어, 현재 설명된 실시예에서, 입사광(20)에 대한 노출은 감광성 층(8)의 노출된 영역(22)이 에칭 공정에 의한 공격(제거)에 훨씬 더 취약해지는 것과 같이 특정 에칭 공정에 대한 저항의 변화를 겪게 한다. 예를 들어, 감광성 층(8)이 티오펜, 페닐, 티오페닐 등을 포함하고 입사광(20)(광원, 레이저 등일 수 있음)이 약 200 nm 내지 약 400 nm의 파장 범위에 있고 약 10 mJ/cm2 내지 약 100 mJ/cm2의 노출 에너지에 있는 예에서, 감광성 층(8)의 노출된 부분은 에칭 공정에 의해 에칭되기 더 쉬워진다. 노출된 부분(22)과 감광성 층(8)의 노출되지 않은 부분 사이의 특정 에칭 선택도가 변할 수 있고 특정 애플리케이션에 따라 달라질 수 있지만, 약 2x 내지 약 50x의 에칭 선택도가 바람직하다.
도 1f는 감광성 층(8)의 노출된 부분(22)이 제거되는 하나 이상의 에칭 공정의 결과를 도시한다. 일 예에서, 유기산 또는 용매를 사용하는 습식 에칭과 같은 제 1 에칭 공정이 노출된 부분을 제거하기 위해 사용된다. 이 에칭 공정은 ESL(6)(및/또는 ESL(4))을 크게 공격/제거하지 않으므로 이 공정은 ESL에서 "정지"된다. 다음으로, CFx 플라즈마, BCl3 플라즈마 등을 사용하는 것과 같은 제 2 에칭 공정이 ESL을 제거하기 위해 사용된다. 그 결과 개구(23)가 생성되며, 이를 통해 기판(2)의 하부 층들/피처들/구조물들이 후속적인 전기적 및/또는 물리적 연결을 위해 노출된다. 중요하게는, 감광성 층(8)의 노출되지 않은 부분(즉, 광(20)에 노출되지 않았고 따라서 물질 변화를 겪지 않은 부분)은 노출된 부분(22)을 제거하는 에칭 공정에 의해 상대적으로 에칭되지 않는다. 다시 말해서, 이방성 습식 에칭 공정을 사용하여 개구(23)를 형성했지만, 도 1e를 참조하여 설명된 노광 단계로 인해, 감광성 층(8)의 노출되지 않은 부분은 상대적으로 에칭되지 않은 상태로 남아 있고 개구(23)는 비교적 직선 및 수직 측벽을 가질 것이다. 이는, 예를 들어, 더 큰 패킹 밀도, 더 엄격한 공차/공정 윈도우 및 결과 디바이스의 더 큰 신뢰성을 허용한다.
구조물(10)의 제조를 계속/완료하기 위해 다양한 후속 처리 단계들이 다음에 사용될 수 있다. 도 2a 내지 도 2d는 전도성 비아(26)가 개구(23)에 형성되는 일 실시예의 단계들을 도시한다. 간략함을 위해, 기판(2)은 도 2a 내지 도 2d에는 도시되어 있지 않지만, 실제 제품 및 공정에서는 있을 것이다. 도 2a로 시작하면, 이 도면은 개구(23)가 전도성 물질(24)로 과충전된 이후의 도 1f의 구조물을 도시한다. 전도성 물질(24)은 개구(23)를 충전하는 하나 이상의 상이한 층들 및/또는 물질들을 개략적으로 나타낸다. 예를 들어, 전도성 물질(24)은 개구(23)의 측벽들을 라이닝하는 하나 이상의 라이너(예를 들어, Ti, Tin, Ta, TaN 등)뿐만 아니라 코발트, 구리, 알루미늄, 텅스텐, 금, 백금, 도핑된 폴리 실리콘 등과 같은 하나 이상의 충전 물질들을 포함할 수 있다. 심지어 유전체 라이너도 전도성 물질(24)의 부류 내에 속할 수 있다는 것은 본 개시의 고려되는 범위 내에 있다. 도 2a에서, 전도성 물질은 캡 층(14)의 상부까지 또는 바로 위까지 연장된다. 다른 실시예들(특별히 도시되지 않음)에서, 전도성 물질(24)은 캡 층(14)의 상부 표면 위로 연장될 수 있다. 또 다른 실시예들에서, 캡 층(14) 및/또는 캡 층(12)은 전도성 물질(24)을 성막하기 전에 완전히 또는 부분적으로 제거될 수 있으며, 이 경우 전도성 물질은 홀(23)을 과충전할 것이고 감광성 층의 상부에 있거나 그 위에 있을 것이며, 가능하게는 감광성 층(8)의 상부 표면에서 측 방향으로 연장될 것이다.
도 2b에 도시된 바와 같이, 전도성 물질(24)의 임의의 과충전된 부분이 제거되어 전도성 피처(26)가 홀(23)에 형성된다. 전도성 피처는, 예를 들어, 전도성 비아일 수 있지만, 콘택, 플러그, 와이어, 상호 접속부, 패드 또는 임의의 다른 전도성 피처일 수도 있다. 대부분의 실시예들에서, 전도성 피처(26)는 하부 와이어 또는 상호 접속부, 비아, 플러그와 같은 하부 피처, 또는 트랜지스터, 커패시터, 저항기 등에 대한 단자와 같은 다른 피처와 전기적으로 접촉한다. 화학적 기계적 연마(Chemical Mechanical Polish; CMP), 에치백 등과 같은 평탄화 공정을 사용하여 과충전된 부분을 제거할 수 있다. 일부 실시예들에서, 전도성 물질은 홀(23)을 단지 충전할 뿐 과충전하지 않으며, 이 경우 도 2b에 도시된 바와 같은 평탄화 단계가 필요하지 않는 것은 본 개시의 고려되는 범위 내에 있음을 유념한다.
도 2c로 진행하면, 일부 실시예들에서, 코발트 캡과 같은 선택적 금속 캡핑 층이 전도성 피처(26) 위에 형성된다. 이 금속 캡핑 층은 후속 처리 단계 동안 전도성 피처(26)를 보호하기 위해서, 전도성 피처(26)가 구리로 제조되거나 대부분이 구리로 제조될 때, 특히 유익할 수 있다. 선택적으로, 추가의 전도성 피처들이 종래의 기술에 의해 또는 도 1a 내지 도 1f 및 도 2a 내지 도 2c에 도시된 공정을 반복함으로써 제조될 수 있다. 예를 들어, 도 2d에 도시된 바와 같이, 4' 및 6'와 같은 추가의 에칭 정지 층들이 감광성 층(8) 및 전도성 피처(26) 위에 형성될 수 있으며, 위에서 설명된 공정을 반복하여 도 2d에 도시된 레벨 이상의 다음 레벨의 상호 접속부(도시되지 않음)에 후속 전도성 피처를 형성할 수 있다.
도 3a 내지 도 3f는 감광성 층에 전도성 피처를 형성하기 위한 다른 실시예를 도시한다. 도 3a로 시작하면, 기판(32)이 제공되며, 기판(32)은 위에서 설명된 기판(2)과 동일하거나 유사할 수 있다. 다시 말해서, 기판(32)은 벌크 반도체 웨이퍼일 수 있고, SOI 기판과 같은 다층 웨이퍼일 수 있고, 실리콘 또는 다른 반도체 물질을 포함할 수 있으며, 도핑되거나 도핑되지 않을 수 있다. 또한, 기판(2)을 참조하여 위에서 설명된 바와 같이, 기판(32)은 트랜지스터, 커패시터, 저항기, 상호 접속부, 절연 층, 유전체 층, 금속화 층 등을 포함하지만 이에 제한되지 않는 웨이퍼 내에 및 상에 형성될 수 있는 다양한 층들/피처들/구조물들을 포함하는 것으로 고려된다.
ESL 층들(34 및 36)이 기판(32) 위에 성막된다. 이들 ESL 층들은 위에서 논의된 ESL 층들(4 및 6)과 동일하거나 유사할 수 있지만, 이러한 유사성은 이 실시예에 대한 요구 사항이 아니다. 추가로, 단일 ESL 층 또는 2 개 이상의 ESL 층들이 다음 단락에 설명된 바와 같이 후속 처리 단계들 동안 하부 층들/피처들/구조물들에 대한 충분한 보호를 제공하는 경우, 단일 ESL 층 또는 2 개 이상의 ESL 층들을 사용할 수 있다. 도 3b는 ESL 층(36) 상에 성막된 감광성 층(38)을 도시한다. 이 실시예에서, 감광성 층(38)은 특정 파장의 광 에너지에 대한 충분한 노출에 따라 그 전도도가 크게 변경된다. 예를 들어, 감광성 층(38)은 예로서 페닐 또는 티오페닐 또는 페닐과 티오페닐의 조합으로 형성될 수 있다. 이러한 물질은 약 13.5 nm 범위(극 자외선 또는 EUV 범위)의 광 에너지에 노출될 때 민감하게 반응하고 그 전도도가 변경된다.
일 예에서, 감광성 층(38)은 예시적인 실시예에서 에탄, 알켄, 알킨 등과 같은 전구체 가스를 약 10 sccm 내지 약 1000 sccm 범위의 유속으로, 그리고 일반적으로 약 50 ℃ 내지 약 300 ℃ 온도에서 흘리는 것과 같은 CVD 공정을 사용하여 성막된다. 대안적으로, 감광성 층(38)은 PECVD, MOCVD, CVD, ALD 등과 같은 상이한 성막 공정에 의해 성막될 수 있다.
도 3c에 도시된 실시예에서, 다수의 캡 층들이 감광성 층(38) 위에 블랭킷 성막된다. 이 경우에, 제 1 캡 층(42) 및 제 2 캡 층(44)은 캡 층들(42 및 44)이 감광성 층(38)이 민감하게 반응하는 파장의 광 에너지에 대해 투명하거나 적어도 실질적으로 투명하도록 선택된 물질로 제조된다. 예를 들어, 위에서 설명된 범위의 광 에너지에 민감하게 반응하는 페닐 및/또는 티오페닐의 경우, 캡 층들(42 및 44)은 그 광 파장에 대해 실질적으로 투명한 물질로 제조된다. 예를 들어, 캡 층들(42 및/또는 44)은 SiO2, SiOC 등으로 제조될 수 있다. 캡 층들은 후속 공정 단계들(아래에 설명됨) 동안 하부 감광성 층(38)을 보호하는 기능을 하는 충분한 두께로 성막되어야 하지만, 도 3f와 관련하여 아래에 설명된 노광 단계 동안 (적절한 파장의) 모든 또는 실질적으로 모든 광 에너지가 통과할 수 있도록 충분히 얇아야 한다. 예를 들어, 캡 층들(42 및 44)은 예시적인 실시예에서 약 5 nm 내지 약 70 nm의 두께로 성막될 수 있다. 2 개의 투명 캡 층들이 도시되어 있지만, 투명성 등에 관한 상기 기능 제약이 충족되는 경우, 단일 투명 캡 층 또는 2 개 이상의 투명 캡 층들이 본 개시의 고려되는 범위 내에 있다.
도 3c는 또한 2 개의 추가 캡 층들(46 및 48)을 도시한다. 이들 캡 층들은 투명 캡 층들(42 및 44)을 패턴화하기 위해 사용되며, 일반적으로 투명 캡 층들이 패턴화된 후에 남아 있지 않으며, 따라서 이들 캡 층들은 투명할 필요가 없다. 따라서, 보다 넓은 범위의 물질, 전도성 및 유전체 모두가 캡 층들(46 및 48)에 사용될 수 있다. 일 실시예에서, 캡 층(46)은 TEOS 산화물이고, 캡 층(48)은 비정질 실리콘이지만, 이들 층들은 역순으로 사용될 수 있다.
도 3d는 투명 캡 층들(42 및 44)을 통해 연장되는 개구(49)를 형성하기 위해 투명 캡 층들(42 및 44)을 패턴화한 결과를 도시한다. 이것은, 예를 들어, 잘 알려진 리소그래피 기술을 사용하여 포토 레지스트 층(도시되지 않음)을 형성하고 패턴화하여 패턴을 캡 층들(46 및 48)로 에칭하고, 그런 다음 동일하거나 별개의 에칭 공정에서 패턴을 투명 캡 층들(42 및 44)로 에칭하여 도 3d에 도시된 구조물을 획득함으로써 달성될 수 있다. 실증적인 캡 층들을 통해 에칭하기 위한 에칭 공정 및 조성은 잘 알려져 있으며, 그 세부 사항은 본 명세서에 개시된 본 발명의 개념을 이해하는 데 필요하지 않다. 따라서, 이러한 세부 사항은 간결함과 명료함을 위해 생략된다. 도시된 실시예에서, 캡 층들(46 및 48)은 투명 캡 층들(42 및 44)을 패턴화하는 공정에 의해 제거(에칭)된다. 다른 실시예들에서, 캡 층들(46 및 48)의 일부가 남아 있을 수 있거나, 심지어 전체 캡 층들이 남아 있을 수 있으며, 투명 캡 층들(42 및 44)과 유사하게 패턴화될 수 있다. 또 다른 실시예들에서, e-빔 리소그래피, 이온 밀링 등과 같은 상이한 패턴화 기술을 사용하여 하나 이상의 캡 층들(42, 44, 46 및/또는 48)을 패턴화할 수 있다.
도 3e는 플러그(50)로 개구(49)를 충전한 결과를 도시한다. 플러그(50)는 감광성 층(38)이 민감하게 반응하는 광 파장에 투명하지 않아야 한다. 따라서, 광범위한 물질이 플러그(50)에 사용될 수 있으며, 이는 후속적으로 제거될 것이다. 일 실시예에서, 플러그(50)는 예를 들어 실리콘 산화물과 같은 산화물로 제조될 수 있다. 단일 플러그(50)만 도 3e에 도시되어 있지만, 다양한 크기 및 형상의 다수의 상이한 개구(49)가 형성되고 다수의 플러그(50)로 충전되어 감광성 층(38)의 상이한 영역을 덮을 수 있다는 것이 명백해야 한다. 일부 고려되는 실시예들에서, 플러그(50)는 플러그(50)를 포함하는 물질이 감광성 층(38)의 노출된 표면 상에 용이하게 형성되고 캡 층(44)의 노출된 표면 상에 용이하게 형성되지 않는 선택적 성막 공정을 통해 형성된다. 다른 고려되는 실시예들에서, 플러그(50)를 포함하는 물질은 전체 디바이스 위에 블랭킷 성막되고, 그런 다음 포토 리소그래피 공정, CMP 또는 다른 평탄화 공정 등을 통해 패턴화될 수 있다. 도 1a 내지 도 1f와 관련하여 위에서 설명된 실시예와 달리, 개구(들)(49)는 후속 처리 후에 남아 있을 감광성 층(38)의 영역과 정렬된다(반면에, 상기 실시예에서, 개구(들)(19)는 전도성 피처(들)(26)를 형성하기 위해 후속적으로 제거되는 감광성 층(8)의 영역에 정렬되었다). 이에 대해서는 다음 단락에서 설명된다.
플러그(50)가 형성된 후, 도 3f에서 화살표(52)로 개략적으로 나타낸 바와 같이 노광 단계가 수행된다. 광 에너지(52)는 예를 들어 EUV와 같은 미리 선택된 파장 스펙트럼에 있다. 다시 말해서, 광 에너지(52)는 감광성 층(38)이 광 에너지에 노출될 때 그 전도도 특성을 변화시키는 파장을 갖는다. 플러그(50)로 덮인 감광성 층(38)의 영역은 광 에너지(52)로부터 보호된다(노출되지 않음). 대조적으로, 투명 캡 층들(42 및 44)이 광 에너지(52)의 파장에 대해 실질적으로 투명하기 때문에, 투명 캡 층들(42 및 44)에 의해 덮인 감광성 층(38)의 영역은 광 에너지(52)에 노출된다. 입사광(52)에 대한 노출에 응답하여, 감광성 층(38)의 노출된 부분은 적어도 하나의 물질 특성의 변화를 겪고, 이 실시예에서 노출된 부분은 유전체에서 전도체(54)로 변환된다.
노출된 영역(54)(현재 전도성)은 콘택 플러그, 패드, 세장형 와이어의 형태 또는 다른 형태의 상호 접속부일 수 있으며, 나머지 노출되지 않은 영역(38)은 다양한 노출된 전도성 영역(54)을 서로 전기적으로 격리시키는 패턴화된 절연 층의 형태일 수 있다(명료함을 위해, 이후 노출된 영역(54), 전도성 영역(54) 등으로 불릴 노출된 감광성 층(38)의 부분과 대조적으로, 노출되지 않은 상태로 남아 있는 감광성 층(38)의 부분은 이후 노출되지 않은 부분(38), 나머지 부분(38) 등으로 불릴 것이다). 나머지 노출되지 않은 영역(38)이 결과 회로의 동작 동안 이 기능을 수행하도록 충분히 절연되어 있다면, 상호 접속 층을 형성하기 위한 추가 처리가 필요하지 않다. 그러나, 노출되지 않은 영역(38)이 절연, 유전 값, 구조적 무결성, 내구성, 신뢰성 등의 관점에서 최종 제품의 일부를 형성하기에 충분하지 않을 수 있다는 것이 고려된다. 도 4a 내지 도 4f는 필요한 경우, 노출되지 않은 부분(38)을 제거하고 특정 애플리케이션에 더 적절할 수 있는 유전체 물질로 대체하는 후속 공정 단계들을 도시한다. 기판(32)이 남아 있지만, 간결함과 명료함을 위해, 기판(32)은 도 4a 내지 도 4f에 도시되지 않는다.
도 4a로 시작하면, 도 3f에 도시된 구조물은 플러그(50) 및 나머지 노출되지 않은 부분(38)이 제거되는 공정을 받는다. 플러그(50)를 제거하고 나머지 노출되지 않은 부분(38)을 제거하기 위해 사용되는 특정 공정(들)은 이러한 피처들의 특정 물질들에 따라 달라질 것이다. 고려되는 실시예에서, 에칭, 애싱 등이 피처들을 제거하기 위해 사용될 수 있고, 그 결과 개구(53)가 생성된다. 도시된 실시예에서, 애싱/에칭 공정(들)은 또한 투명 캡 층(44)의 일부 또는 전부를 제거하는 결과를 가져올 수 있다는 점에 유념한다. 이것은 고려되는 제거 공정의 부산물이지만, 투명 캡 층(44)이 제거될 필요는 없다. 반대로, 투명 캡 층(42)은 애싱/에칭 공정 후에 남아 있는 것으로 도시되어 있지만, 이것 역시 단순한 설계 선택이며, 투명 캡 층(42)은 애싱/에칭 공정(들) 동안 마찬가지로 제거될 수 있다(또는 제거되지 않을 수 있음). 또한, 개구(53)는 도시된 실시예에서 ESL 층들(34 및 36)을 통해 연장된다는 점에 유념한다. 이는 플러그(50) 및/또는 나머지 부분(38)을 제거하는 데 사용되는 것과 동일하거나 추가의 에칭 단계의 결과이다. 그러나, ESL 층들(34 및 36)은 개구(53)에서 제거될 필요는 없고, 일부 실시예들(도시되지 않음)에서, 이들 층들은 개구(53)의 하부에 남아 있다.
다음으로, 도 4b에 도시된 바와 같이, 금속 격리 라이너(56)가 선택적으로 개구(53)의 측벽 및 하부를 라이닝하도록 형성될 수 있다. 금속 격리 라이너는 실리콘 산화물, 실리콘 질화물 등과 같은 유전체로 형성될 수 있거나, 일부 실시예들에서, 금속 격리 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등과 같은 금속 장벽으로 형성될 수 있다. 금속 격리 라이너(56)가 금속 장벽인 실시예들에서, 라이너는 도 4c에 도시된 바와 같이 개구(53)의 하부에서 제거된다.
그런 다음, 도 4c에 도시된 바와 같이, 라이닝된 개구(53)는 유전체 물질(58)로 충전되거나 과충전된다. 유전체 물질 및 성막 기술은 설계 선택의 문제이지만, 양호한 갭 충전 능력과 낮은 유전 상수의 유리한 특성 때문에 유동 가능한 ELK(Extra Low K) 유전체 물질이 사용되는 것이 고려된다. 필요한 경우, 초과 유전체 물질(58)은 CMP 공정, 에치백 공정, 또는 다른 평탄화 공정을 통해 제거될 수 있으며, 결과적으로 도 4d에 도시된 바와 같이 노출된 전도성 영역(54)을 전기적으로 격리시키는 유전체 피처(60)가 형성된다. 그 결과, 감광성 층(38)으로부터 형성된 노출된 (현재 전도성) 영역(54)으로 형성된 전도성 피처의 전기적 레벨이 감광성 층(38)의 노출되지 않은 부분이 제거된 경우 뒤에 남아 있는 갭에 형성된 유전체 피처(60)에 의해 전기적으로 격리되고 물리적으로 분리된다. 필요하지는 않지만, 선택적인 추가의 상호 접속 층들이 도 3a 내지 도 4d에 도시된 공정 단계들을 반복함으로써 도 4d에 도시된 중간 구조물 위에 적층될 수 있다. 예를 들어, 도 4e에 도시된 바와 같이, 선택적 캡핑 층(62)이 노출된 전도성 부분(54)을 후속 공정으로부터 보호하기 위해 노출된 전도성 부분(54) 위에 형성될 수 있고, 도 4f에 도시된 바와 같이, 다음 레벨의 ESL 층들(34' 및 36')이 캡핑 층(62) 및 유전체 피처(60) 위에 형성될 수 있다. 고려되는 실시예에서, 캡핑 층(62)은 코발트를 포함할 수 있지만, 다른 물질들도 유사하게 고려된다.
감광성 층을 전도성 영역을 갖는 층으로 변환하는 또 다른 실시예 공정이 도 5a 내지 도 5j에 도시되어 있다. 도 5a로 시작하면, ESL 층들(74 및 76)이 기판(72) 위에 형성되는 중간 제조 상태가 도시되어 있다. 기판(72)은 위에서 설명된 기판(2)과 동일하거나 유사할 수 있다. 다시 말해서, 기판(72)은 벌크 반도체 웨이퍼일 수 있고, SOI 기판과 같은 다층 웨이퍼일 수 있고, 실리콘 또는 다른 반도체 물질을 포함할 수 있으며, 도핑되거나 도핑되지 않을 수 있다. 또한, 기판(2)을 참조하여 위에서 설명된 바와 같이, 기판(72)은 트랜지스터, 커패시터, 저항기, 상호 접속부, 절연 층, 유전체 층, 금속화 층 등을 포함하지만 이에 제한되지 않는 웨이퍼 내에 및 상에 형성될 수 있는 다양한 층들/피처들/구조물들을 포함하는 것으로 고려된다.
ESL 층들(74 및 76)이 기판(72) 위에 성막된다. 이들 ESL 층들은 위에서 논의된 ESL 층들(34 및 36)과 동일하거나 유사할 수 있지만, 이러한 유사성은 이 실시예에 대한 요구 사항이 아니다. 추가로, 단일 ESL 층 또는 2 개 이상의 ESL 층들이 다음 단락에 설명된 바와 같이 후속 처리 단계들 동안 하부 층들/피처들/구조물들에 대한 충분한 보호를 제공하는 경우, 단일 ESL 층 또는 2 개 이상의 ESL 층들을 사용할 수 있다. 이 실시예에서, ESL(74)은 예를 들어 알루미늄 질화물의 층이고, ESL(76)은 예를 들어 ODC의 층이다. 다음 단락에서 설명되는 바와 같이, 후속 공정 동안 기판(72)의 하부 층들/피처들/구조물들에 대해 충분한 보호를 제공하는 경우, 다른 물질들도 본 개시의 고려되는 범위 내에 있다.
도 5b는 ESL 층(76) 상에 성막된 감광성 층(78)을 도시한다. 이 실시예에서, 감광성 층(78)은 특정 파장의 광 에너지에 대한 충분한 노출에 따라 그 전도도가 크게 변하는 단량체이고, 이러한 방식으로, 감광성 층(38)에 관한 상기 교시는 감광성 층(78)에 적용될 수 있다. 간결함과 명료함을 위해, 감광성 층(38)에 대한 물질, 특성 및 공정에 관한 상기 논의는 참조에 의해 감광성 층(78)과 관련하여 본 명세서에 포함된다.
그러나, 이 실시예에서, 티오펜과 같은 감광성 층(78)이 스핀 온 증착 기술을 사용하여 성막되는 것이 바람직하다. 티오펜은 올리고머, 즉 저 분자량 폴리머의 한 예일 뿐이다.
도 5c에 도시된 바와 같이, 캡 층들이 감광성 층(78) 상에 형성된다. 이 실시예에서, 단지 2 개의 투명 캡 층들(82 및 84)이 도시되어 있다. 선택된 물질에 따라, 추가의 캡 층들을 사용하지 않고 투명 캡 층들(82 및 84)을 직접 패턴화하는 것이 가능할 수 있다. 대안적으로, 투명 캡 층들(82 및 84)은 투명 캡 층들(82 및 84)을 보다 정확하게 패턴화하는 데 필요한 애플리케이션에서 도 3c의 캡 층들(46 및 48)과 같은 추가의 캡 층들과 함께 사용될 수 있다. 이러한 추가의 캡 층들은 도 3c를 참조하여 설명된 것과 동일한 물질일 수 있거나, 투명 캡 층들(82 및 84) 및 이 실시예에서 설명된 공정과 호환되는 경우 다른 물질들일 수 있다.
도 5d는 투명 캡 층들(82 및 84)을 패턴화하여 그 안에 개구를 형성하고, 개구를 플러그(86)로 충전하고, 그런 다음, 화살표(88)로 개략적으로 도시된 광 에너지를 갖는 광 에너지 소스에 디바이스를 노출시킨 결과를 도시한다. 티오펜이 감광성 층(78)이라고 가정하면, 광 에너지(88)는 감광성 층(78)의 감광성 특성을 활성화시키기 위해 약 200 nm 내지 약 400 nm 범위의 파장을 가져야 한다. 플러그(86)는 플러그 밑에 있는 감광성 물질을 보호하기 위해 이러한 파장에서 불투명(투명하지 않음)해야 한다. SiO2, SiOC 등과 같은 물질은 이러한 파장에서 광에 대해 투명하며, 플러그(86)에 사용될 수 있다. 투명 캡 층들(82 및 84)은 충분한 광 에너지가 이들을 통과하고 하부 감광성 층(78)의 영역을 노광(활성화)할 수 있도록 이들 파장에 대해 투명하거나 적어도 실질적으로 투명해야 한다. 약 5 nm 내지 약 70 nm의 두께 범위에서 SiO2, SiOC 등과 같은 물질은 투명 캡 층(82 및 84)에 대한 예시적인 예이다.
노광 프로세스 동안, 플러그(86)로 덮인 감광성 층(78)의 영역은 광 에너지(88)로부터 보호된다(노출되지 않음). 대조적으로, 투명 캡 층들(82 및 84)이 광 에너지(88)의 파장에 대해 실질적으로 투명하기 때문에, 투명 캡 층들(82 및 84)에 의해 덮인 감광성 층(78)의 영역은 광 에너지(88)에 노출된다. 약 10 mJ/cm2 내지 약 100 mJ/cm2의 예시적인 범위의 입사광(88)에 대한 노출에 응답하여, 감광성 층(78)의 노출된 부분은 적어도 하나의 물질 특성의 변화를 겪고, 이 실시예에서 노출된 부분은 유전체에서 전도성 영역(90)으로 변환된다(명료함을 위해, 이후 노출된 영역(90), 전도성 영역(90) 등으로 불릴 노출된 감광성 층(78)의 부분과 대조적으로, 노출되지 않은 상태로 남아 있는 감광성 층(78)의 부분은 이후 노출되지 않은 부분(78), 나머지 부분(78) 등으로 불릴 것이다).
노출된 영역(90)(현재 전도성)은 콘택 플러그, 패드, 세장형 와이어의 형태 또는 다른 형태의 상호 접속부일 수 있으며, 나머지 노출되지 않은 영역(78)은 다양한 노출된 전도성 영역(90)을 서로 전기적으로 격리시키는 패턴화된 절연 층의 형태일 수 있다. 나머지 노출되지 않은 영역(78)이 결과 회로의 동작 동안 이 기능을 수행하도록 충분히 절연되어 있다면, 상호 접속 층을 형성하기 위한 추가 처리가 필요하지 않다. 그러나, 노출되지 않은 영역(78)이 절연, 유전 값, 구조적 무결성, 내구성, 신뢰성 등의 관점에서 최종 제품의 일부를 형성하기에 충분하지 않을 수 있다는 것이 고려된다. 도 5e 내지 도 5j는 필요한 경우, 노출되지 않은 부분(78)을 제거하고 특정 애플리케이션에 더 적절할 수 있는 유전체 물질로 대체하는 후속 공정 단계들을 도시한다.
도 5e로 시작하면, 도 5d에 도시된 구조물은 플러그(86) 및 나머지 노출되지 않은 부분(78)이 제거되는 공정을 받는다. 플러그(86)를 제거하고 나머지 노출되지 않은 부분(78)을 제거하기 위해 사용되는 특정 공정(들)은 이러한 피처들의 특정 물질들에 따라 달라질 것이다. 고려되는 실시예에서, 에칭, 애싱 등이 피처들을 제거하기 위해 사용될 수 있으며, 도 5e에서 화살표(90)로 개략적으로 도시된다. 그 결과, 개구(91)가 생성된다. 도시된 실시예에서, 애싱/에칭 공정(들)(90)은 또한 투명 캡 층(84)의 일부 또는 전부를 제거하는 결과를 가져올 수 있다는 점에 유념한다. 이것은 고려되는 제거 공정의 부산물이지만, 투명 캡 층(84)이 제거될 필요는 없다. 반대로, 투명 캡 층(82)은 애싱/에칭 공정 후에 남아 있는 것으로 도시되어 있지만, 이것 역시 단순한 설계 선택이며, 투명 캡 층(82)은 애싱/에칭 공정(들) 동안 마찬가지로 제거될 수 있다(또는 제거되지 않을 수 있음). 또한, 개구(91)는 도시된 실시예에서 ESL 층들(74 및 76)을 통해 연장된다는 점에 유념한다. 이는 플러그(86) 및/또는 나머지 부분(78)을 제거하는 데 사용되는 것과 동일하거나 추가의 에칭 단계의 결과이다. 그러나, ESL 층들(74 및 76)은 개구(91)에서 제거될 필요는 없고, 일부 실시예들(도시되지 않음)에서, 이들 층들은 개구(91)의 하부에 남아 있다.
다음으로, 도 5f에 도시된 바와 같이, 금속 격리 라이너(92)가 선택적으로 개구(91)의 측벽 및 하부를 라이닝하도록 형성될 수 있다. 금속 격리 라이너는 실리콘 산화물, 실리콘 질화물 등과 같은 유전체로 형성될 수 있거나, 일부 실시예들에서 금속 격리 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등과 같은 금속 장벽으로 형성될 수 있다. 도시된 실시예, 도 5g에서, 금속 격리 라이너(92)는 개구(91)의 하부 부분으로부터 제거된다. 그러나, 일부 실시예들에서, 금속 격리 라이너(92)는 개구(91)의 하부에 남아 있을 수 있다.
그런 다음, 도 5g에 도시된 바와 같이, 라이닝된 개구(91)는 유전체 물질(96)로 충전되거나 과충전된다. 유전체 물질 및 성막 기술은 설계 선택의 문제이지만, 양호한 갭 충전 능력과 낮은 유전 상수의 유리한 특성 때문에 유동 가능한 ELK(Extra Low K) 유전체 물질이 사용되는 것이 고려된다. 필요한 경우, 초과 유전체 물질(96)은 CMP 공정, 에치백 공정, 또는 다른 평탄화 공정을 통해 제거될 수 있으며, 결과적으로 도 5h에 도시된 바와 같이 노출된 전도성 영역(90)을 전기적으로 격리시키는 유전체 피처(97)가 형성된다. 그 결과, 감광성 층(78)으로부터 형성된 노출된 (현재 전도성) 영역(90)으로 형성된 전도성 피처의 전기적 레벨이 감광성 층(78)의 노출되지 않은 부분이 제거된 경우 뒤에 남아 있는 갭에 형성된 유전체 피처(97)에 의해 전기적으로 격리되고 물리적으로 분리된다. 필요하지는 않지만, 선택적인 추가의 상호 접속 층들이 도 5a 내지 도 5h에 도시된 공정 단계들을 반복함으로써 도 5i 및 도 5j에 도시된 중간 구조물 위에 적층될 수 있다. 예를 들어, 도 5i에 도시된 바와 같이, 선택적 캡핑 층(98)이 노출된 전도성 부분(90)을 후속 공정으로부터 보호하기 위해 노출된 전도성 부분(90) 위에 형성될 수 있고, 도 5j에 도시된 바와 같이, 다음 레벨의 ESL 층들(74' 및 76')이 캡핑 층(98) 및 유전체 피처(97) 위에 형성될 수 있다. 고려되는 실시예에서, 캡핑 층(98)은 코발트를 포함할 수 있지만, 다른 물질들도 유사하게 고려된다.
도 6 및 도 7은 본 명세서에 설명된 실시예들에서 사용된 감광성 층의 화학적 조성에 대한 추가 정보를 제공한다.
본 명세서에 개시된 실시예들의 하나의 일반적인 양태는 기판 위에 감광성 물질을 형성하는 단계를 포함한다. 방법은 또한 감광성 물질 위에 캡 층을 형성하는 단계를 포함한다. 방법은 또한 캡 층을 패턴화하는 단계를 포함한다. 방법은 또한 패턴화된 캡 층을 사용하여, 감광성 물질의 제 2 부분이 미리 선택된 광 파장에 노출되는 것을 방지하면서, 감광성 물질의 제 1 부분의 적어도 하나의 물질 특성을 변경시키기 위해 감광성 물질의 제 1 부분을 미리 선택된 광 파장에 선택적으로 노출시키는 단계를 포함한다. 방법은 또한 다음 단계들 중 하나만 수행하는 단계를 포함하는 것으로, 감광성 물질의 제 1 부분을 제거하고, 그 자리에 감광성 물질의 제 2 부분에 의해 적어도 부분적으로 둘러싸인 전도성 요소를 형성하는 단계를 포함한다. 또는, 방법은 또한 감광성 물질의 제 2 부분을 제거하고, 감광성 물질의 제 1 부분으로부터 회로의 2 개 이상의 부분을 전기적으로 연결하는 전도성 요소를 형성하는 단계를 포함한다.
본 명세서에 개시된 실시예들의 또 다른 일반적인 양태는 기판 상에 감광성 물질을 성막하는 단계를 포함한다. 방법은 또한 감광성 물질의 제 2 부분을 미리 선택된 광 파장에 노출시키지 않으면서, 감광성 물질의 제 1 부분의 적어도 하나의 물질 특성을 변경시키기 위해 감광성 물질의 제 1 부분을 미리 선택된 광 파장에 선택적으로 노출시키는 단계를 포함한다. 방법은 또한 감광성 물질을 집적 회로의 전기적 상호 접속부에 통합하는 단계를 포함한다.
본 명세서에 개시된 실시예들의 또 다른 일반적인 양태는 기판을 포함한다. 디바이스는 또한 기판 위에 형성된 전기적 상호 접속 회로를 포함하고, 전기적 상호 접속 회로는 적어도 2 개의 레벨을 가지며, 2 개의 레벨 각각은 감광성 물질의 층을 포함하고, 층은 감광성 물질의 전도성 영역을 갖고, 층은 또한 그 내부에 트렌치를 갖는다. 디바이스는 또한 트렌치 내에 형성되고 감광성 물질의 전도성 영역을 전기적으로 절연시키는 절연 물질을 포함한다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예
1. 방법에 있어서,
기판 위에 감광성 물질을 형성하는 단계;
상기 감광성 물질 위에 캡 층을 형성하는 단계;
상기 캡 층을 패턴화하는 단계;
상기 패턴화된 캡 층을 사용하여, 상기 감광성 물질의 제 2 부분이 미리 선택된 광 파장에 노출되는 것을 방지하면서, 상기 감광성 물질의 제 1 부분의 적어도 하나의 물질 특성을 변경시키기 위해 상기 감광성 물질의 상기 제 1 부분을 상기 미리 선택된 광 파장에 선택적으로 노출시키는 단계; 및
다음 단계들 중 하나만 수행하는 단계:
상기 감광성 물질의 상기 제 1 부분을 제거하고, 그 자리에 상기 감광성 물질의 상기 제 2 부분에 의해 적어도 부분적으로 둘러싸인 전도성 요소를 형성하는 단계; 또는
상기 감광성 물질의 상기 제 2 부분을 제거하고, 상기 감광성 물질의 상기 제 1 부분으로부터 회로의 2 개 이상의 부분을 전기적으로 연결하는 전도성 요소를 형성하는 단계
를 포함하는 방법.
2. 제 1 항에 있어서, 상기 기판 위에 상기 감광성 물질을 형성하는 단계는, 페닐, 티오페닐, 티오펜 및 이들의 조합으로 구성된 군으로부터 선택된 감광성 물질을 성막하는 단계를 포함하는 것인, 방법.
3. 제 1 항에 있어서, 상기 패턴화된 캡 층을 사용하여, 상기 감광성 물질의 상기 제 1 부분의 적어도 하나의 물질 특성을 변경시키기 위해 상기 감광성 물질의 상기 제 1 부분을 상기 미리 선택된 광 파장에 선택적으로 노출시키는 단계는, 에칭 공정에 대한 상기 제 1 부분의 민감성(susceptibility)을 증가시키는 것인, 방법.
4. 제 1 항에 있어서, 상기 기판 위에 상기 감광성 물질을 형성하는 단계는, I-R 화합물 및 P-R 화합물로 구성된 군으로부터 선택된 감광성 물질을 성막하는 단계를 포함하며, 여기서 R은 CxHy 기 또는 COOH 기를 나타내는 것인, 방법.
5. 제 1 항에 있어서, 상기 패턴화된 캡 층을 사용하여, 상기 감광성 물질의 상기 제 1 부분의 적어도 하나의 물질 특성을 변경시키기 위해 상기 감광성 물질의 상기 제 1 부분을 상기 미리 선택된 광 파장에 선택적으로 노출시키는 단계는, 에칭 공정에 대한 상기 제 1 부분의 감도(sensitivity)를 증가시키는 것인, 방법.
6. 제 1 항에 있어서, 상기 선택적으로 노출시키는 단계 이전에 비해 상기 선택적으로 노출시키는 단계 이후의 상기 감광성 물질의 상기 제 1 부분의 전도도는 증가하는 것인, 방법.
7. 제 1 항에 있어서, 상기 감광성 물질 위에 상기 캡 층을 형성하는 단계는:
복수의 캡 층들을 성막하는 단계 - 상기 복수의 캡 층들 중 적어도 제 1 캡 층은 상기 미리 선택된 광 파장에 대해 투명함 - ; 및
상기 복수의 캡 층들 중 상기 적어도 제 1 캡 층 위에 형성된 상기 복수의 캡 층들 중 제 2 캡 층을 사용하여, 상기 복수의 캡 층들 중 상기 적어도 제 1 캡 층을 패턴화하는 단계
를 포함하는 것인, 방법.
8. 제 1 항에 있어서,
상기 패턴화된 캡 층의 개구 내에 상기 미리 선택된 광 파장에 대해 불투명한 플러그를 형성하는 단계
를 더 포함하는 방법.
9. 제 1 항에 있어서, 상기 감광성 물질의 상기 제 1 부분을 상기 미리 선택된 광 파장에 선택적으로 노출시키는 단계는, 약 10 mJ/cm2 내지 약 100 mJ/cm2의 노출 에너지를 달성하기 위해 상기 감광성 물질의 상기 제 1 부분을 약 200 nm 내지 약 400 nm의 파장을 갖는 광에 노출시키는 단계를 포함하는 것인, 방법.
10. 방법에 있어서,
기판 상에 감광성 물질을 성막하는 단계;
상기 감광성 물질의 제 2 부분을 미리 선택된 광 파장에 노출시키지 않으면서, 상기 감광성 물질의 제 1 부분의 적어도 하나의 물질 특성을 변경시키기 위해 상기 감광성 물질의 상기 제 1 부분을 상기 미리 선택된 광 파장에 선택적으로 노출시키는 단계; 및
상기 감광성 물질을 집적 회로의 전기적 상호 접속부에 통합하는 단계
를 포함하는 방법.
11. 제 10 항에 있어서, 상기 상기 감광성 물질의 상기 제 1 부분의 적어도 하나의 물질 특성을 변경시키기 위해 상기 감광성 물질의 상기 제 1 부분을 상기 미리 선택된 광 파장에 선택적으로 노출시키는 단계는, 상기 감광성 물질의 상기 제 1 부분의 전도도를 증가시키는 단계를 포함하는 것인, 방법.
12. 제 11 항에 있어서,
상기 미리 선택된 광 파장에 대해 실질적으로 투명한 캡 층을 상기 감광성 물질의 상기 제 1 부분 위에 형성하는 단계; 및
상기 미리 선택된 광 파장에 대해 실질적으로 불투명한 플러그를 상기 감광성 물질의 상기 제 2 부분 위에 형성하는 단계
를 더 포함하는 방법.
13. 제 12 항에 있어서,
상기 감광성 물질의 상기 제 2 부분을 제거하고, 상기 제 2 부분 대신에 상기 감광성 물질의 상기 제 1 부분을 전기적으로 절연시키는 유전체 물질을 형성하는 단계
를 더 포함하는 방법.
14. 제 11 항에 있어서, 상기 감광성 물질을 상기 집적 회로의 상기 전기적 상호 접속부에 통합하는 단계는, 상기 감광성 물질의 상기 제 1 부분을 상기 집적 회로의 다른 전기적 컴포넌트에 전기적으로 연결하는 단계를 포함하는 것인, 방법.
15. 제 10 항에 있어서, 상기 감광성 물질의 상기 제 1 부분의 적어도 하나의 물질 특성을 변경시키기 위해 상기 감광성 물질의 상기 제 1 부분을 상기 미리 선택된 광 파장에 선택적으로 노출시키는 단계는, 에칭 공정에 대한 상기 제 2 부분의 민감성에 비해 상기 에칭 공정에 대한 상기 제 1 부분의 민감성을 증가시키는 단계를 포함하는 것인, 방법.
16. 제 14 항에 있어서,
상기 감광성 물질의 상기 제 2 부분을 손상시키지 않으면서, 상기 감광성 물질의 상기 제 1 부분을 에칭 제거하여 상기 제 1 부분에 홀을 형성하는 단계; 및
상기 홀에 전기적 상호 접속부의 전도성 피처들을 형성하는 단계 - 상기 감광성 물질의 상기 제 2 부분은 상기 전도성 피처들을 적어도 부분적으로 둘러싸고 전기적으로 절연시킴 -
를 더 포함하는 방법.
17. 제 10 항에 있어서, 상기 기판 상에 상기 감광성 물질을 성막하는 단계는, CVD를 사용하여 또는 스핀 온 기술을 사용하여 물질을 성막하는 단계를 포함하는 것인, 방법.
18. 제 10 항에 있어서, 상기 기판 상에 상기 감광성 물질을 성막하는 단계는, 페닐, 티오페닐, 티오펜 및 이들의 조합으로 구성된 군으로부터 선택된 물질을 성막하는 단계를 포함하는 것인, 방법.
19. 제 10 항에 있어서, 상기 감광성 물질의 상기 제 1 부분을 상기 미리 선택된 광 파장에 선택적으로 노출시키는 단계는, CVD 공정으로 성막된 물질을 EUV 광에 노출시키거나 스핀 온 공정으로 중착된 물질을 고정된 광 파장에 노출시키는 단계를 포함하는 것인, 방법.
20. 디바이스에 있어서,
기판;
상기 기판 위에 형성된 전기적 상호 접속 회로
를 포함하고, 상기 전기적 상호 접속 회로는,
감광성 물질의 층 - 상기 층은 전도성 감광성 물질의 영역들을 갖고, 상기 층은 또한 그 내부에 트렌치를 가짐 - ; 및
상기 트렌치 내에 형성되고 상기 전도성 감광성 물질의 영역들을 전기적으로 절연시키는 절연 물질
을 갖는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판 위에 감광성 물질을 형성하는 단계;
    상기 감광성 물질 위에 캡 층을 형성하는 단계;
    상기 캡 층을 패턴화하는 단계;
    상기 패턴화된 캡 층을 사용하여, 상기 감광성 물질의 제 2 부분이 미리 선택된 광 파장에 노출되는 것을 방지하면서, 상기 감광성 물질의 제 1 부분의 적어도 하나의 물질 특성을 변경시키기 위해 상기 감광성 물질의 상기 제 1 부분을 상기 미리 선택된 광 파장에 선택적으로 노출시키는 단계; 및
    다음 단계들 중 하나만 수행하는 단계:
    상기 감광성 물질의 상기 제 1 부분을 제거하고, 그 자리에 상기 감광성 물질의 상기 제 2 부분에 의해 적어도 부분적으로 둘러싸인 전도성 요소를 형성하는 단계; 또는
    상기 감광성 물질의 상기 제 2 부분을 제거하고, 상기 감광성 물질의 상기 제 1 부분으로부터 회로의 2 개 이상의 부분을 전기적으로 연결하는 전도성 요소를 형성하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 기판 위에 상기 감광성 물질을 형성하는 단계는, 페닐, 티오페닐, 티오펜 및 이들의 조합으로 구성된 군으로부터 선택된 감광성 물질을 성막하는 단계를 포함하는 것인, 방법.
  3. 제 1 항에 있어서, 상기 패턴화된 캡 층을 사용하여, 상기 감광성 물질의 상기 제 1 부분의 적어도 하나의 물질 특성을 변경시키기 위해 상기 감광성 물질의 상기 제 1 부분을 상기 미리 선택된 광 파장에 선택적으로 노출시키는 단계는, 에칭 공정에 대한 상기 제 1 부분의 민감성(susceptibility)을 증가시키는 것인, 방법.
  4. 제 1 항에 있어서, 상기 기판 위에 상기 감광성 물질을 형성하는 단계는, I-R 화합물 및 P-R 화합물로 구성된 군으로부터 선택된 감광성 물질을 성막하는 단계를 포함하며, 여기서 R은 CxHy 기 또는 COOH 기를 나타내는 것인, 방법.
  5. 제 1 항에 있어서, 상기 패턴화된 캡 층을 사용하여, 상기 감광성 물질의 상기 제 1 부분의 적어도 하나의 물질 특성을 변경시키기 위해 상기 감광성 물질의 상기 제 1 부분을 상기 미리 선택된 광 파장에 선택적으로 노출시키는 단계는, 에칭 공정에 대한 상기 제 1 부분의 감도(sensitivity)를 증가시키는 것인, 방법.
  6. 제 1 항에 있어서, 상기 선택적으로 노출시키는 단계 이전에 비해 상기 선택적으로 노출시키는 단계 이후의 상기 감광성 물질의 상기 제 1 부분의 전도도는 증가하는 것인, 방법.
  7. 제 1 항에 있어서, 상기 감광성 물질 위에 상기 캡 층을 형성하는 단계는:
    복수의 캡 층들을 성막하는 단계 - 상기 복수의 캡 층들 중 적어도 제 1 캡 층은 상기 미리 선택된 광 파장에 대해 투명함 - ; 및
    상기 복수의 캡 층들 중 상기 적어도 제 1 캡 층 위에 형성된 상기 복수의 캡 층들 중 제 2 캡 층을 사용하여, 상기 복수의 캡 층들 중 상기 적어도 제 1 캡 층을 패턴화하는 단계
    를 포함하는 것인, 방법.
  8. 제 1 항에 있어서,
    상기 패턴화된 캡 층의 개구 내에 상기 미리 선택된 광 파장에 대해 불투명한 플러그를 형성하는 단계
    를 더 포함하는 방법.
  9. 방법에 있어서,
    기판 상에 감광성 물질을 성막하는 단계;
    미리 선택된 광 파장에 대해 투명한 캡 층을 상기 감광성 물질의 제 1 부분 위에 형성하는 단계;
    상기 미리 선택된 광 파장에 대해 불투명한 플러그를 상기 감광성 물질의 제 2 부분 위에 형성하는 단계;
    상기 감광성 물질의 상기 제 2 부분을 상기 미리 선택된 광 파장에 노출시키지 않으면서, 상기 감광성 물질의 상기 제 1 부분의 적어도 하나의 물질 특성을 변경시키기 위해 상기 감광성 물질의 상기 제 1 부분을 상기 미리 선택된 광 파장에 선택적으로 노출시키는 단계; 및
    상기 감광성 물질을 집적 회로의 전기적 상호 접속부에 통합하는 단계
    를 포함하는 방법.
  10. 디바이스에 있어서,
    기판; 및
    상기 기판 위에 형성된 전기적 상호 접속 회로
    를 포함하고, 상기 전기적 상호 접속 회로는,
    감광성 물질의 층 - 상기 층은 전도성 감광성 물질의 영역들을 갖고, 상기 층은 또한 그 내부에 트렌치를 가짐 - ; 및
    상기 트렌치 내에 형성되고 상기 전도성 감광성 물질의 영역들을 전기적으로 절연시키는 절연 물질
    을 가지며,
    상기 전도성 감광성 물질의 영역들의 상부 표면과 상기 절연 물질의 상부 표면은 공면인 것인, 디바이스.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020130905A1 (de) * 2020-02-26 2021-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Strukturieren von Interconnects und anderer Aufbauten durch Photosensibilisierungsverfahren

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004061629A (ja) 2002-07-25 2004-02-26 Dainippon Printing Co Ltd 機能性素子の製造方法
JP2004087976A (ja) 2002-08-28 2004-03-18 Dainippon Printing Co Ltd 導電性パターン形成体の製造方法
JP2005003803A (ja) 2003-06-10 2005-01-06 Dainippon Printing Co Ltd パターン形成体の製造方法
JP2013020226A (ja) * 2011-06-14 2013-01-31 Fujifilm Corp 感活性光線性又は感放射線性樹脂組成物、これを用いた感活性光線性又は感放射線性膜、及び、パターン形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4608129A (en) 1984-05-22 1986-08-26 Nippon Telegraphy And Telephone Polymer film with conductive pattern and method of manufacturing the same
NZ230045A (en) * 1988-08-05 1990-11-27 Janssen Pharmaceutica Nv 3-piperazinylbenzazole derivatives and pharmaceutical compositions
DE19754784B4 (de) 1997-12-10 2004-02-12 Robert Bosch Gmbh Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren mit Speicherkapazitäten
CN1296643A (zh) 1999-03-10 2001-05-23 松下电器产业株式会社 薄膜晶体管、液晶面板和它们的制造方法
US7060637B2 (en) * 2003-05-12 2006-06-13 Micron Technology, Inc. Methods of forming intermediate semiconductor device structures using spin-on, photopatternable, interlayer dielectric materials
EP3514822B1 (en) 2016-09-16 2023-04-26 Toray Industries, Inc. Method for manufacturing field effect transistor and method for manufacturing wireless communication device
US10861710B2 (en) 2018-06-29 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004061629A (ja) 2002-07-25 2004-02-26 Dainippon Printing Co Ltd 機能性素子の製造方法
JP2004087976A (ja) 2002-08-28 2004-03-18 Dainippon Printing Co Ltd 導電性パターン形成体の製造方法
JP2005003803A (ja) 2003-06-10 2005-01-06 Dainippon Printing Co Ltd パターン形成体の製造方法
JP2013020226A (ja) * 2011-06-14 2013-01-31 Fujifilm Corp 感活性光線性又は感放射線性樹脂組成物、これを用いた感活性光線性又は感放射線性膜、及び、パターン形成方法

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