KR102549265B1 - 멀티 게이트 디바이스 구조물 - Google Patents

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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

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Abstract

본 개시에 따른 반도체 디바이스는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 상기 제1 트랜지스터는, 제1 소스/드레인 특징부와 제2 소스/드레인 특징부 사이의 제1 채널 부재, 상기 제1 채널 부재를 둘러싸는 제1 게이트 구조물, 상기 제1 소스/드레인 특징부 위에 배치된 제1 소스/드레인 콘택, 및 상기 제1 게이트 구조물과 상기 제1 소스/드레인 콘택 사이에 배치된 제1 상부 게이트 스페이서를 포함한다. 상기 제2 트랜지스터는, 제3 소스/드레인 특징부와 제4 소스/드레인 특징부 사이의 제2 채널 부재, 상기 제2 채널 부재를 둘러싸는 제2 게이트 구조물, 상기 제3 소스/드레인 특징부 위에 배치된 제2 소스/드레인 콘택, 및 상기 제2 게이트 구조물과 상기 제2 소스/드레인 콘택 사이에 배치된 제2 상부 게이트 스페이서를 포함한다. 상기 제2 게이트 스페이서와 상기 제2 소스/드레인 콘택 사이의 거리는 상기 제1 게이트 스페이서와 상기 제1 소스/드레인 콘택 사이의 거리보다 더 크다.

Description

멀티 게이트 디바이스 구조물 {MULTI-GATE DEVICE STRUCTURE}
본 출원은 2020년 8월 13일 출원된 "MULTI-GATE DEVICE STRUCTURE"이란 명칭의 미국 가특허 출원 번호 제63/065,142호의 우선권을 주장하며, 이 출원의 전체 내용은 참조에 의해 여기에 포함된다.
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 겪어왔다. IC 재료 및 설계에 있어서의 기술 발전은 IC 세대를 만들어냈는데, 각 세대는 이전 세대보다 더 작고 보다 복잡한 회로를 갖는다. IC 진화 동안, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스들의 수)는 전반적으로 증가한 반면에, 기하학적 크기(즉, 제조 프로세스를 사용하여 만들어질 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 전반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 스케일링 다운은 IC 프로세싱 및 제조의 복잡도도 증가시켰다.
예를 들어, 집적 회로(IC) 기술이 더 작은 기술 노드를 향해 발전함에 따라, 게이트-채널 커플링을 증가시키고 오프-상태 전류를 감소시키며 단채널 효과(SCE; short-channel effect)를 감소시킴으로써 게이트 제어를 개선하도록 멀티 게이트 디바이스가 도입되었다. 멀티 게이트 디바이스는 일반적으로 채널 영역의 하나보다 많은 측부 위에 배치된 게이트 구조물 또는 이의 일부를 갖는 디바이스를 지칭한다. 핀형 전계 효과 트랜지스터(FinFET; Fin-like field effect transistor) 및 멀티 브릿지 채널(MBC; multi-bridge-channel) 트랜지스터는, 높은 성능 및 낮은 누설 애플리케이션을 위한 인기있고 유망한 후보가 된 멀티 게이트 디바이스의 예이다. FinFET은 하나보다 많은 측부 상에 게이트에 의해 둘러싸인 상승된 채널을 갖는다(예를 들어, 게이트는 기판으로부터 연장된 반도체 재료의 “핀”의 상부 및 측벽을 둘러쌈). MBC 트랜지스터는 둘 이상의 측부 상에 채널 영역에 대한 액세스를 제공하도록 채널 영역 주위에 부분적으로 또는 완전히 연장될 수 있는 게이트 구조물을 갖는다. 그의 게이트 구조물이 채널 영역을 둘러싸기 때문에, MBC 트랜지스터는 또한 SGT(surrounding gate transistor) 또는 GAA(gate-all-around) 트랜지스터로도 지칭될 수 있다. MBC 트랜지스터의 채널 영역은 나노와이어, 나노시트, 또는 다른 나노구조물로부터 형성될 수 있고, 이러한 이유로 MBC 트랜지스터는 또한 나노와이어 트랜지스터 또는 나노시트 트랜지스터로도 지칭될 수 있다.
멀티 게이트 디바이스의 구현에 의해 용이해진 치수 감소는 또한 게이트 구조물과 소스/드레인 콘택 사이의 간격도 감소시키며, 이는 기생 커패시턴스를 증가시키고 스위칭 속도를 감소시킬 수 있다. 종래의 멀티 게이트 디바이스 구조물이 그의 의도한 목적에는 전반적으로 충분하였지만, 모든 면에서 만족스럽지는 못하였다.
본 개시에 따른 반도체 디바이스는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 상기 제1 트랜지스터는, 제1 소스/드레인 특징부와 제2 소스/드레인 특징부 사이의 제1 채널 부재, 상기 제1 채널 부재를 둘러싸는 제1 게이트 구조물, 상기 제1 소스/드레인 특징부 위에 배치된 제1 소스/드레인 콘택, 및 상기 제1 게이트 구조물과 상기 제1 소스/드레인 콘택 사이에 배치된 제1 상부 게이트 스페이서를 포함한다. 상기 제2 트랜지스터는, 제3 소스/드레인 특징부와 제4 소스/드레인 특징부 사이의 제2 채널 부재, 상기 제2 채널 부재를 둘러싸는 제2 게이트 구조물, 상기 제3 소스/드레인 특징부 위에 배치된 제2 소스/드레인 콘택, 및 상기 제2 게이트 구조물과 상기 제2 소스/드레인 콘택 사이에 배치된 제2 상부 게이트 스페이서를 포함한다. 상기 제2 게이트 스페이서와 상기 제2 소스/드레인 콘택 사이의 거리는 상기 제1 게이트 스페이서와 상기 제1 소스/드레인 콘택 사이의 거리보다 더 크다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않고 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 본 개시의 다양한 양상에 따른 반도체 디바이스의 제1 디바이스 영역의 레이아웃 도면을 예시한다.
도 2는 본 개시의 다양한 양상에 따른 반도체 디바이스의 제2 디바이스 영역의 레이아웃 도면을 예시한다.
도 3은 본 개시의 다양한 양상에 따라 도 1에서의 섹션 A-A’를 따른 제1 디바이스 영역의 부분 단면도를 예시한다.
도 4는 본 개시의 다양한 양상에 따라 도 2에서의 섹션 B-B’를 따른 제2 디바이스 영역의 부분 단면도를 예시한다.
도 5 및 도 7은 본 개시의 다양한 양상에 따라 도 1에서의 섹션 C-C’를 따른 제1 디바이스 영역의 부분 단면도를 예시한다.
도 6 및 도 8은 본 개시의 다양한 양상에 따라 도 2에서의 섹션 D-D’를 따른 제2 디바이스 영역의 부분 단면도를 예시한다.
도 9는 본 개시의 하나 이상의 양상에 따라, 활성 영역을 따른 반도체 디바이스의 제3 디바이스 영역의 부분 단면도를 예시한다.
도 10은 본 개시의 하나 이상의 양상에 따른 반도체 디바이스의 제4 디바이스 영역의 레이아웃 도면을 예시한다.
도 11은 본 개시의 하나 이상의 양상에 따른 반도체 디바이스의 제5 디바이스 영역의 레이아웃 도면을 예시한다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
“밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
또한, 숫자 또는 숫자 범위가 “약”, “대략” 등으로 기재될 때, 이 용어는 당해 기술분야에서의 통상의 지식을 가진 자가 이해하는 대로 제조 동안 본질적으로 생기는 변동을 고려한 합당한 범위 내에 있는 숫자를 망라하도록 의도된다. 예를 들어, 숫자 또는 숫자 범위는, 숫자와 연관된 특성을 갖는 특징부를 제조하는 것과 연관된 알려진 제조 공차에 기초하여, 기재되는 숫자의 +/-10% 내와 같은, 기재된 숫자를 포함한 합당한 범위를 망라한다. 예를 들어 “약 5 nm”의 두께를 갖는 재료 층은, 당해 기술 분야에서의 통상의 지식을 가진 자에 의해 재료 층을 퇴적하는 것과 연관된 제조 공차가 +/-15%인 것으로 알려진 경우에, 4.25 nm 내지 5.75 nm의 치수 범위를 망라할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
본 개시는 일반적으로 멀티 게이트 트랜지스터에 관한 것으로, 보다 상세하게는 멀티 게이트 트랜지스터의 소스/드레인 콘택에 관한 것이다.
MBC 트랜지스터는 성능 및 밀도 개선 둘 다를 위해 적극적인 게이트 길이 스케일링을 가능하게 한다. 이동 디바이스, 통신 네트워크, 고성능 컴퓨팅(HPC; high-performance computing), 인공 지능(AI; artificial intelligence), 가상 현실(VR; virtual reality), 빅 데이터 애플리케이션에 있어서의 다양한 설계 요구를 충족시키기 위해, IC 칩은 시너지 효과를 내는 상이한 유형의 디바이스를 포함할 수 있다. 이 상이한 유형의 디바이스는 고밀도 디바이스, 고전압 디바이스, 저누설 디바이스, 고성능 디바이스, 및 고대역폭 디바이스를 포함할 수 있다. 하나의 칩에 상이한 유형의 MBC 트랜지스터들을 구현하는 것은 단편적인 최적화가 아니라 토털 솔루션이 필요하다.
본 개시는 상이한 기능과 애플리케이션을 위해 다양한 유형의 MBC 트랜지스터 및 이의 조합의 실시예를 제공한다. 예를 들어, 본 개시는 더 작은 게이트 길이 및 피치 그리고 자가 정렬 콘택(SAC; self-align contact) 기술을 사용하여 형성된 소스/드레인 콘택을 갖는 제1 MBC 트랜지스터의 구조물을 제공한다. 본 개시는 또한 더 큰 게이트 길이 및 피치 그리고 비-SAC(non-SAC) 소스/드레인 콘택을 갖는 제2 MBC 트랜지스터의 구조물을 제공한다. 제1 MBC 트랜지스터는 고밀도 회로 애플리케이션을 위한 것일 수 있다. 제2 MBC 트랜지스터는 이-퓨즈(e-fuse) 디바이스를 위한 드라이버 및 컨트롤러와 같은 고전압 애플리케이션을 위한 것일 수 있다.
이제 도면을 참조하여 본 개시의 다양한 양상들이 보다 상세하게 기재될 것이다. 도 1은 반도체 디바이스(100)의 제1 디바이스 영역(100-1)의 레이아웃 도면을 예시한다. 도 2는 반도체 디바이스(100)의 제2 디바이스 영역(100-2)의 레이아웃 도면을 예시한다. 도 3은 도 1에서의 섹션 A-A’를 따른 제1 디바이스 영역(100-1)의 부분 단면도를 예시하며, 섹션 A-A’는 제1 게이트 구조물(120-1)을 통해 절단한 것이다. 도 4는 도 2에서의 섹션 B-B’를 따른 제2 디바이스 영역(100-2)의 부분 단면도를 예시하며, 섹션 B-B’는 제2 게이트 구조물(120-2)을 통해 절단한 것이다. 도 5 및 도 7은 도 1에서의 섹션 C-C’를 따른 제1 디바이스 영역(100-1)의 부분 단면도를 예시하며, 섹션 C-C’는 제1 활성 영역(110-1)을 통해 절단한 것이다. 도 6 및 도 8은 도 2에서의 섹션 D-D’를 따른 제2 디바이스 영역(100-2)의 부분 단면도를 예시하며, 섹션 D-D’는 제3 활성 영역(110-3)을 통해 절단한 것이다. 도 9는 활성 영역을 따라 반도체 디바이스(100)의 제3 디바이스 영역(100-3)의 부분 단면도를 예시한다. 도 10은 반도체 디바이스(100)의 제4 디바이스 영역(100-4)의 레이아웃 도면을 예시한다. 도 11은 반도체 디바이스(100)의 제5 디바이스 영역(100-5)의 레이아웃 도면을 예시한다. 도 1 내지 도 11 중에, X 방향, Y 방향, 및 Z 방향은 서로 수직이고 일관되게 사용된다. 또한, 본 개시 전반에 걸쳐, 유사한 참조 번호는 유사한 특징부를 표시하는데 사용된다.
먼저 반도체 디바이스(100)를 예시한 도 1을 참조한다. 반도체 디바이스(100)는 기판(102)을 포함하며 기판(102) 상에 제조된다. 하나의 실시예에서, 기판(102)은 실리콘(Si) 기판일 수 있다. 일부 다른 실시예에서, 기판(102)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 또는 III-V 반도체 재료와 같은 다른 반도체를 포함할 수 있다. 예의 III-V 반도체 재료는 갈륨 비소화물(GaAs), 인듐 인화물(InP), 갈륨 인화물(GaP), 갈륨 질화물(GaN), 갈륨 비소 인화물(GaAsP), 알루미늄 인듐 비소화물 (AlInAs), 알루미늄 갈륨 비소화물(AlGaAs), 갈륨 인듐 인화물(GaInP), 및 인듐 갈륨 비소화물(InGaAs)을 포함할 수 있다. 기판(102)은 또한, SOI(silicon-on-insulator) 구조물을 갖도록 실리콘 산화물 층과 같은 절연 층을 포함할 수 있다.
반도체 디바이스(100)는 기판(102) 상의 복수의 웰 영역을 포함할 수 있다. 도 1 내지 도 4와 도 10 및 도 11에 예시된 일부 실시예에서, 반도체 디바이스(100)는 상이한 전도성 유형의 트랜지스터 제조를 위해 n-타입 웰 영역(102N)(또는 n-웰(102N)) 및 p-타입 웰 영역(102P)(또는 p-웰(102P))을 포함한다. n-웰(102N) 및 p-웰(102P)의 각각은 기판(102)으로부터 형성되고 도핑 프로파일을 포함한다. n-웰(102N)은 인(P) 또는 비소(As)와 같은 n-타입 도펀트의 도핑 프로파일을 포함한다. p-웰(102P)은 붕소(B)와 같은 p-타입 도펀트의 도핑 프로파일을 포함한다. n-웰(102N) 및 p-웰(102P)의 도핑은 이온 주입 또는 열 확산을 사용하여 형성될 수 있고 기판(102)의 부분을 고려할 수 있다. n-웰(102N) 및 p-웰(102P)은 도 4에도 도시되어 있다. 도 1에 도시된 바와 같이, 제1 디바이스 영역(100-1)은 p-웰(102P) 위의 제1 n-타입 MBC 트랜지스터(1000-1N) 및 n-웰(102N) 위의 제1 p-타입 MBC 트랜지스터(1000-1P)를 포함한다. 도 2에서, 제2 디바이스 영역(100-2)은 p-웰(102P) 위의 제2 n-타입 MBC 트랜지스터(1000-2N) 및 n-웰(102N) 위의 제2 p-타입 MBC 트랜지스터(1000-2P)를 포함한다. 도 9에 도시된 제3 디바이스 영역(100-3)은 p-웰(102P) 위의 제3 n-타입 MBC 트랜지스터(1000-3N) 및 n-웰(102N) 위의 제3 p-타입 MBC 트랜지스터(도시되지 않음)를 포함한다. 도 10에 예시된 바와 같이, 제4 디바이스 영역(100-4)은 p-웰(102P) 위의 제4 n-타입 MBC 트랜지스터(1000-4N) 및 n-웰(102N) 위의 제4 p-타입 MBC 트랜지스터(1000-4P)를 포함한다. 도 11에 도시된 바와 같이, 제5 디바이스 영역(100-5)은 p-웰(102P) 위의 제5 n-타입 MBC 트랜지스터(1000-5N) 및 n-웰(102N) 위의 제5 p-타입 MBC 트랜지스터(1000-5P)를 포함한다. 도 5 및 도 7은 p-웰(102P) 위의 제1 n-타입 MBC 트랜지스터(1000-1N)를 도시한다. 도 6 및 도 8은 p-웰(102P) 위의 제2 n-타입 MBC 트랜지스터(1000-2N)를 도시한다.
반도체 디바이스(100)는 하나보다 많은 디바이스 영역들, 예컨대 도 1에 도시된 제1 디바이스 영역(100-1), 도 2에 도시된 제2 디바이스 영역(100-2), 도 9에 도시된 제3 디바이스 영역(100-3), 도 10에 도시된 제4 디바이스 영역(100-4), 및 도 11에 도시된 제5 디바이스 영역(100-5)을 포함할 수 있다. 여기에서 사용될 때에, 반도체 디바이스(100)의 상이한 디바이스 영역은 상이한 애플리케이션에 적합하다. 일부 구현에서, 제1 디바이스 영역(100-1)에서의 MBC 트랜지스터는 높은 패킹 밀도를 갖도록 구성되며 고밀도 회로 애플리케이션에 적합하고; 제2 디바이스 영역(100-2)에서의 MBC 트랜지스터는 높은 전압을 견디도록 구성되며 고전압 애플리케이션에 적합하고; 제3 디바이스 영역(100-3)에서의 MBC 트랜지스터는 낮은 기생 커패시턴스를 갖도록 구성되며 고주파수 회로 애플리케이션에 적합하고; 제4 디바이스 영역(100-4)에서의 MBC 트랜지스터는 저전력 애플리케이션에 적합하고; 제5 디바이스 영역(100-5)에서의 MBC 트랜지스터는 낮은 저항을 갖도록 구성되며 고속 회로 애플리케이션에 적합하다. 반도체 디바이스(100)는 상이한 특정 회로의 설계 요건을 충족시키도록 디바이스 영역의 상이한 조합을 포함할 수 있다. 예를 들어, 반도체 디바이스(100)는 고주파수에서 동작하는 시리얼라이저(serializer)/디시리얼라이저(deserializer) 회로로서 작용하도록 제1 디바이스 영역(100-1) 및 제3 디바이스 영역(100-3)을 포함할 수 있다. 또 다른 예를 들어, 반도체 디바이스(100)는 아날로그 또는 저전력 회로로서 작용하도록 제1 디바이스 영역(100-1) 및 제4 디바이스 영역(100-4)(또는 제5 디바이스 영역(100-5))을 포함할 수 있다.
다시 도 1을 참조하면, 제1 디바이스 영역(100-1)은 하나 이상의 활성 영역, 예컨대 제1 활성 영역(110-1) 및 제2 활성 영역(110-2)을 포함할 수 있다. 제1 활성 영역(110-1) 및 제2 활성 영역(110-2)의 각각은 반도체 층들의 스택으로부터 패터닝된 핀형 구조물로부터 형성될 수 있다. 이러한 스택은 복수의 희생 층들에 의해 인터리브된(interleaved) 복수의 채널 층들을 포함할 수 있다. 채널 층들과 희생 층들은 상이한 반도체 조성을 가질 수 있다. 일부 구현에서, 채널 층들은 실리콘(Si)으로 형성되고 희생 층들은 실리콘 게르마늄(SiGe)으로 형성된다. 이 구현에서, 희생 층에서의 추가의 게르마늄 함량은 채널 층에 상당한 손상을 미치지 않고서 희생 층의 선택적 제거 또는 리세스를 허용한다. 일부 실시예에서, 희생 층 및 채널 층은 기상 에피텍시(VPE; vapor-phase epitaxy), 초고진공 CVD(UHV-CVD; ultra-high vacuum), 또는 분자 빔 에피텍시(MBD; molecular beam epitaxy)와 같은 에피텍셜 프로세스를 사용하여 퇴적될 수 있다. 설계 요구를 충족시키도록 임의의 수의 희생 층 및 채널 층이 스택에 형성될 수 있다. 도 3 내지 도 9에 도시된 제1, 제2, 제3 및 제4 채널 부재(1081, 1082, 1083, 및 1084)가 채널 층으로부터 형성될 수 있다. 일부 실시예에서, 채널 부재는 실리콘(Si)을 포함할 수 있다.
도 3 및 도 4를 참조하면, 활성 영역은 아이솔레이션 특징부(106)에 의해 서로 격리될 수 있다. 아이솔레이션 특징부(106)는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 특징부(106)로도 지칭될 수 있다. 일부 실시예에서, 아이솔레이션 특징부(106)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑된 실리케이트 유리(FSG; fluorine-doped silicate glass), 로우-k 유전체, 이들의 조합 및/또는 다른 적합한 재료를 포함할 수 있다. 도 1, 도 3, 도 5 및 도 7에서의 제1 게이트 구조물(120-1), 도 2, 도 4, 도 6 및 도 8에서의 제2 게이트 구조물(120-2), 도 9에서의 제3 게이트 구조물(120-3), 도 10에서의 제4 게이트 구조물(120-4), 및 도 5에서의 제5 게이트 구조물(120-5)은 게이트 대체 또는 게이트 라스트 프로세스를 사용하여 형성될 수 있다. 게이트 라스트 프로세스에서는, 더미 게이트 스택이 먼저, 제1 게이트 구조물(120-1), 제2 게이트 구조물(120-2), 제3 게이트 구조물(120-3), 제4 게이트 구조물(120-4) 및 제5 게이트 구조물(120-5)과 같은 기능성 게이트 구조물을 위한 플레이스홀더로서 활성 영역의 채널 영역 위에 형성된다. 더미 게이트 스택은 더미 유전체 층 및 더미 게이트 전극을 포함한다. 일부 실시예에서, 더미 유전체 층은 실리콘 산화물을 포함하고 더미 게이트 전극은 폴리실리콘을 포함한다. 더미 게이트 스택이 형성된 후에, 더미 게이트 스택의 측벽을 따라 게이트 스페이서가 형성된다. 게이트 스페이서가 채널 부재들 사이에 배치되지 않고 활성 영역 위에 있기 때문에, 게이트 스페이서 층은 상부 스페이서 또는 상부 게이트 스페이서로도 지칭될 수 있다. 제1 디바이스 영역(100-1)은 도 1, 도 3, 도 5 및 도 7에 도시된 제1 상부 스페이서(122-1)를 포함하고, 제2 디바이스 영역(100-2)은 도 2, 도 4, 도 6 및 도 8에 도시된 제2 상부 스페이서(122-2)를 포함한다. 제3 디바이스 영역(100-3)은 또한 제1 상부 스페이서(122-1)를 포함한다. 제4 디바이스 영역(100-4) 및 제5 디바이스 영역(100-5)은 제2 상부 스페이서(122-2)를 포함한다. 제1 상부 스페이서(122-1), 제2 상부 스페이서(122-2) 및 제3 상부 스페이서(122-3)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 실리콘 탄화질화물, 실리콘 산화탄화물, 실리콘 산화탄화질화물, 다공성 산화물, 및/또는 이들의 조합을 포함할 수 있다. 상부 스페이서는 에어 갭을 포함할 수 있다.
제1 게이트 구조물(120-1), 제2 게이트 구조물(120-2), 제3 게이트 구조물(120-3), 제4 게이트 구조물(120-4), 및 제5 게이트 구조물(120-5)과 같은 게이트 구조물은 게이트 유전체 층 및 게이트 전극을 포함한다. 게이트 유전체 층은 계면 층 및 하이 k 유전체 층을 포함한다. 여기에서 사용되고 기재된 하이 k 게이트 유전체는, 예를 들어 약 3.9인 열 실리콘 산화물의 유전 상수보다 더 큰, 높은 유전 상수를 갖는 유전체 재료를 지칭한다. 계면 층은 실리콘 산화물, 하프늄 실리케이트, 또는 실리콘 산화질화물과 같은 유전체 재료를 포함할 수 있다. 하나의 실시예에서, 하이-k 유전체 층은 하프늄 산화물을 포함할 수 있다. 대안으로서, 하이-k 유전체 층은 다른 하이-k 유전체, 예컨대 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈럼 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란탄 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 이트륨 산화물(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란탄 산화물(HfLaO), 란탄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄탈럼 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 이들의 조합, 또는 다른 적합한 재료를 포함할 수 있다. 게이트 구조물의 게이트 전극은 단층을 포함할 수 있거나 또는 대안으로서 다층 구조물, 예컨대 디바이스 성능을 강화시키기 위한 선택된 일함수를 갖는 금속 층(일함수 금속 층), 라이너 층, Ÿ‡팅 층, 접착 층, 금속 합금 또는 금속 실리사이드의 다양한 조합을 포함할 수 있다. 예로써, 게이트 전극은 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈럼 질화물(TaN), 탄탈럼 알루미늄(TaAl), 탄탈럼 알루미늄 질화물(TaAlN), 탄탈럼 알루미늄 탄화물(TaAlC), 탄탈럼 탄화질화물(TaCN), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루데늄(Ru), 코발트(Co), 플래티늄(Pt), 탄탈럼 탄화물(TaC), 탄탈럼 실리콘 질화물(TaSiN), 구리(Cu), 다른 내화 금속, 또는 다른 적합한 금속 재료 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 게이트 구조물은 n-타입 MBC 트랜지스터(예컨대, 제1 n-타입 MBC 트랜지스터(1000-1N), 제2 n-타입 MBC 트랜지스터(1000-2N), 제3 n-타입 MBC 트랜지스터(1000-3N), 제4 n-타입 MBC 트랜지스터(1000-4N), 또는 제5 n-타입 MBC 트랜지스터(1000-5N)) 및 p-타입 MBC 트랜지스터(예컨대, 제1 p-타입 MBC 트랜지스터(1000-1P), 제2 p-타입 MBC 트랜지스터(1000-2P), 제3 p-타입 MBC 트랜지스터, 제4 p-타입 MBC 트랜지스터(1000-4P), 또는 제5 p-타입 MBC 트랜지스터(1000-5P))를 위한 상이한 일함수 층들을 포함할 수 있다. 도 3 및 도 4를 참조한다. n-타입 MBC 트랜지스터가 p-웰(102P) 위에 형성될 수 있고 p-타입 MBC 트랜지스터가 n-웰(102N) 위에 형성될 수 있다. 도 3 및 도 4에 도시된 바와 같이, 제1 게이트 구조물(120-1) 및 제2 게이트 구조물(120-2)의 각각은 n-타입 MBC 트랜지스터 및 p-타입 MBC 트랜지스터에 의해 공유된다. 둘 다의 디바이스에 대하여 바람직한 문턱 전압을 제공하기 위하여, 제1 게이트 구조물(120-1) 및 제2 게이트 구조물(120-2)의 각각은 2개의 게이트 전극 부분을 포함할 수 있다. 먼저 도 3을 참조하면, 제1 게이트 구조물(120-2)은 게이트 유전체 층(1202), p-웰(102P) 위의 제1 게이트 전극 부분(1204) 및 n-웰(102N) 위의 제2 게이트 전극 부분(1206)을 포함한다. 제1 게이트 전극 부분(1204)은 n-타입 일함수 층을 포함하고 제2 게이트 전극 부분(1206)은 p-타입 일함수 층을 포함한다. 제1 게이트 전극 부분(1204) 및 제2 게이트 전극 부분(1206)은 상이한 조성을 가지며 별개로 형성된다. 마찬가지로, 제2 게이트 구조물(120-2)은 게이트 유전체 층(1202), p-웰(102P) 위의 제1 게이트 전극 부분(1204) 및 n-웰(102N) 위의 제2 게이트 전극 부분(1206)을 포함한다. 그의 길이 방향(Y 방향)을 따라, 게이트 구조물은 도 1 내지 도 4와 도 10 및 도 11에 도시된 게이트 단부 유전체 특징부(140)에서 종결될 수 있다. 일부 구현에서, 게이트 단부 유전체 특징부(140)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 실리콘 탄화질화물, 실리콘 산화탄화물, 실리콘 산화탄화질화물, 다공성 산화물, 및/또는 이들의 조합으로 형성될 수 있다. 게이트 유전체 층(1202)은 약 3 nm 내지 20 nm의 두께를 가질 수 있다. 일부 실시예에서, 게이트 유전체 층(1202)은 제1 디바이스 영역(100-1) 및 제2 디바이스 영역(100-2)에서 균일한 두께를 갖는다. 도면에 명시적으로 도시되지 않은 일부 대안의 실시예에서, 제2 디바이스 영역(100-2)에서의 게이트 유전체 층은 제1 디바이스 영역(100-1)에서의 게이트 유전체 층보다 약 0.5 nm 내지 약 3 nm 만큼 더 두껍다.
본 개시에 따른 MBC 트랜지스터는 2개의 소스/드레인 특징부, 2개의 소스/드레인 특징부 사이에 연장된 복수의 채널 부재들, 및 채널 부재들 각각을 둘러싸는 게이트 구조물을 포함한다. 복수의 채널 부재들은 Z 방향을 따라 수직으로 적층되거나 배열된다. 예를 들어, 도 5에 도시된 제1 게이트 구조물(120-1)은 X 방향을 따라 2개의 제1 n-타입 소스/드레인 특징부(136N-1)(또는 2개의 제1 n-타입 특징부(136N-1)) 사이에 연장되는 제1 채널 부재(1081)를 둘러싼다. 일부 실시예에서, 제1 n-타입 특징부(136N-1)는 인(P) 또는 비소(As)와 같은 n-타입 도펀트로 도핑된 실리콘을 포함한다. 제1 n-타입 특징부(136N-1)는 제1 채널 부재(1081)와 접촉하지만, 제1 게이트 구조물(120-1)로부터 제1 내측 스페이서 특징부(124-1)에 의해 이격된다. 제1 내측 스페이서 특징부(124-1)는 제1 채널 부재(1081)를 인터리브한다. 제1 내측 스페이서 특징부(124-1)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 실리콘 탄화질화물, 실리콘 산화탄화물, 실리콘 산화탄화질화물, 다공성 산화물, 및/또는 이들의 조합을 포함할 수 있다. 마찬가지로, 도 6에 도시된 제2 게이트 구조물(120-2)은 X 방향을 따라 2개의 제2 n-타입 소스/드레인 특징부(136N-2)(또는 2개의 제2 n-타입 특징부(136N-2)) 사이에 연장되는 제3 채널 부재(1083)를 둘러싼다. 일부 실시예에서, 제2 n-타입 특징부(136N-2)는 인(P) 또는 비소(As)와 같은 n-타입 도펀트로 도핑된 실리콘(Si)을 포함한다. 제2 n-타입 특징부(136N-2)는 제3 채널 부재(1083)와 접촉하지만, 제2 게이트 구조물(120-2)로부터 제2 내측 스페이서 특징부(124-2)에 의해 이격된다. 제2 내측 스페이서 특징부(124-2)는 제3 채널 부재(1083)를 인터리브한다. 제2 내측 스페이서 특징부(124-2)는 조성에 관하여 제1 내측 스페이서 특징부(124-1)와 유사할 수 있다. 아래에 기재되는 바와 같이, 제1 내측 스페이서 특징부(124-1) 및 제2 내측 스페이서 특징부(124-2)는 상이한 치수를 갖는다. 도면에 명시적으로 도시되지 않았지만, 제1 디바이스 영역(100-1)은 2개의 제1 p-타입 소스/드레인 특징부 사이에 연장된 제2 채널 부재(1082)(도 3에 도시됨)를 포함하고, 제2 디바이스 영역(100-2)은 2개의 p-타입 소스/드레인 특징부 사이에 연장된 제4 채널 부재(1084)(도 4에 도시됨)를 포함한다. p-타입 소스/드레인 특징부는 붕소(B)와 같은 p-타입 도펀트로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다.
제1 디바이스 영역(100-1), 제2 디바이스 영역(100-2), 제3 디바이스 영역(100-3), 제4 디바이스 영역(100-4), 및 제5 디바이스 영역(100-5)은 소스/드레인 특징부에 전기적으로 커플링되는 소스/드레인 콘택을 포함한다. MBC 트랜지스터의 제조 동안, 소스/드레인 특징부가 채널 부재에 커플링하도록 형성된다. 층간 유전체(ILD; interlayer dielectric) 층이 소스/드레인 특징부 위에 퇴적될 수 있다. 일부 실시예에서, 소스/드레인 콘택 개구의 에칭을 제어하기 위하여, ILD 층의 퇴적 전에 소스/드레인 특징부 위에 콘택 에칭 정지 층(CESL; contact etch stop layer)이 퇴적된다. 소스/드레인 콘택은 자가 정렬 콘택(SAC; self-aligned contact) 프로세스 또는 비-SAC(non-SAC) 프로세스를 사용하여 형성될 수 있다. SAC 프로세스에서는, 상이한 에칭 선택도의 유전체 층에 의해 둘러싸인 영역에서 소스/드레인 콘택 개구가 정의된다. 비-SAC 프로세스에서는, 포토리소그래피 프로세스에 의해서만 소스/드레인 콘택 개구가 정의된다. 따라서, SAC 프로세스는 포토마스크의 오버레이에 덜 좌우되는 반면에, 비-SAC 프로세스는 포토마스크의 만족스런 오버레이에 의존한다. 예의 SAC 프로세스는 도 3 내지 도 9에 도시된 게이트 SAC 유전체 층(150)과 같은 SAC 유전체 층의 사용을 포함한다. 아래에 기재되는 바와 같이, SAC 소스/드레인 콘택 및 비-SAC 소스/드레인 콘택이 동일 기판 상에 형성될 때, 비-SAC 프로세스가 일부 소스/드레인 콘택을 형성하는데 사용될 때에 SAC 유전체 층이 존재할 수 있다. SAC 프로세스는 게이트 구조물과 소스/드레인 콘택 사이의 간격(즉, 거리)을 감소시키고, 게이트 피치가 타이트한 고밀도 회로 애플리케이션을 위한 콘택 구조물을 형성하기에 적합하다. 비-SAC 프로세스는 게이트 구조물과 소스/드레인 콘택 사이의 간격(즉, 거리)을 증가시키고, 게이트-콘택 커패시턴스 및 콘택-게이트 브레이크다운 전압이 바람직하지 못한 애플리케이션에 적합하다.
SAC 프로세스를 사용하여 형성된 소스/드레인 콘택이 도 1, 도 5, 도 7, 도 10 및 도 11에 예시되며, 비-SAC 프로세스를 사용하여 형성된 소스/드레인 콘택이 도 2, 도 6, 도 8 및 도 9에 예시된다. 도 1, 도 5 및 도 7을 참조하면, 제1 소스/드레인 콘택(130)이 SAC 프로세스를 사용하여 형성된다. CESL이 형성되지 않은 도 1 및 도 5에 나타낸 실시예에서, 제1 소스/드레인 콘택(130)은, 2개의 제1 상부 스페이서(122-1) 사이 뿐만 아니라 2개의 게이트 SAC 유전체 층(150) 사이에도 샌드위치된다. 즉, 제1 소스/드레인 콘택(130)은 게이트 SAC 유전체 층(150) 및 제1 상부 스페이서(122-1)와 직접 접촉한다. 제1 CESL(156)이 제1 n-타입 소스/드레인 특징부(136N-1) 위에 형성되는 도 7에 나타낸 실시예에서, 제1 CESL(156)은, 제1 소스/드레인 콘택(130)과 게이트 SAC 유전체 특징부(150) 사이 뿐만 아니라 제1 소스/드레인 콘택(130)과 제1 상부 스페이서(122-1) 사이에도 배치된다. 일부 실시예에서, 제1 CESL(156)은 실리콘 질화물을 포함할 수 있다. 마찬가지로, 도 10 및 도 11에 도시된 바와 같이, 제4 소스/드레인 콘택(134) 및 제5 소스/드레인 콘택(135)은, CESL(도시되지 않음)에 의해 직접적으로 아니면 간접적으로, 제1 상부 스페이서(122-1)와 접촉할 수 있다. 도 3 내지 도 9에 도시된 바와 같이, 소스/드레인 콘택은 실리사이드 층(138)을 통해 소스/드레인 특징부에 커플링된다. 일부 실시예에서, 실리사이드 층은 티타늄 실리사이드, 코발트 실리사이드 또는 니켈 실리사이드를 포함할 수 있다.
도 2, 도 6, 및 도 8에 나타낸 실시예에서, 제2 소스/드레인 콘택(132)은, 2개의 제2 상부 스페이서(122-2) 사이 뿐만 아니라 2개의 게이트 SAC 유전체 층(150) 사이에도 배치된 제1 ILD 층(151)을 통해 연장된다. 즉, 제2 소스/드레인 콘택(132)은 제2 상부 스페이서(122-2)로부터 제1 ILD 층(151)에 의해 이격된다. 제2 CESL(158)이 제2 n-타입 소스/드레인 특징부(136N-2) 위에 형성되는 도 8에 나타낸 실시예에서, 제2 CESL(158)은, 제1 ILD 층(151)과 게이트 SAC 유전체 특징부(150) 사이 뿐만 아니라 제1 ILD 층(151)과 제2 상부 스페이서(122-2) 사이에도 배치된다. 제1 CESL(156)과 마찬가지로, 제2 CESL(158)은 실리콘 질화물을 포함할 수 있다. 제1 ILD 층(151)은 로우-k 유전체 재료, 예컨대 테트라에틸오소실리케이트(TEOS; tetraethylorthosilicate) 산화물, 미도핑 실리케이트 유리, 또는 도핑된 실리콘 산화물, 예컨대 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass) 등을 포함할 수 있다. 마찬가지로, 도 9에 도시된 바와 같이, 제3 소스/드레인 콘택(133)은 게이트 SAC 유전체 층(150) 및 제2 상부 스페이서(122-2)로부터 제1 ILD 층(151) 및 제2 CESL(158)에 의해 이격된다. 명시적으로 도시되지 않은 일부 실시예에서, 제3 소스/드레인 콘택(133)은, 제2 CESL(158)이 형성되지 않을 때, 게이트 SAC 유전체 층(150) 및 제2 상부 스페이서(122-2)로부터 제1 ILD 층(151)에 의해서만 이격될 수 있다.
제1 CESL(156) 및 제2 CESL(158)이 처음 퇴적될 때에 동일한 두께를 가질 수 있지만, 제1 CESL(156) 및 제2 CESL(158)은 상이한 소스/드레인 콘택 형성 프로세스로 인해 최종 구조물에서 상이한 두께를 갖는다. 제1 CESL(156)은 SAC 프로세스에서 에칭 프로세스를 거치는 반면에, 제2 CESL(158)은 비-SAC 프로세스에서 어떠한 에칭 프로세스도 거치지 않는다. 그 결과, 제2 CESL(158)의 두께는 제1 CESL(156)의 두께보다 크다. 일부 실시예에서, 제1 CESL(156)은 X 방향을 따라 약 0.2 nm와 약 3 nm 사이의 두께를 가질 수 있다. 일부 구현에서, 제2 CESL(158)은 X 방향을 따라 약 1.2 nm와 약 5 nm 사이의 두께를 가질 수 있다.
게이트 콘택 비아는 게이트 구조물을 금속 층에 전기적으로 커플링한다. 도 3에서, 제1 게이트 콘택 비아(160)는, 금속 라인을 둘러싸는 금속간 유전체(IMD; intermetal dielectric) 층(154)을 포함하는, 제1 금속 층(200)에서의 금속 라인에 커플링하도록 제1 게이트 구조물(120-1)로부터 게이트 SAC 유전체 층(150), 제2 ILD 층(152)을 통해 연장된다. 마찬가지로, 제2 게이트 콘택 비아(162)는, 제1 금속 층(200)에서의 금속 라인에 커플링하도록 제2 게이트 구조물(120-2)로부터 게이트 SAC 유전체 층(150), 제2 ILD 층(152)을 통해 연장된다. 제2 ILD 층(152) 및 IMD 층(154)은 제1 ILD 층(151)의 조성과 유사한 조성을 가질 수 있다. 제1 소스/드레인 콘택(130), 제2 소스/드레인 콘택(132), 제1 게이트 콘택 비아(160), 제2 게이트 콘택 비아(162), 및 제1 금속 층(200)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼 질화물(TaN), 플래티늄(Pt), 구리(Cu), 알루미늄(Al), 루데늄(Ru), 텅스텐(W), 니켈(Ni), 코발트(Co), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제1 소스/드레인 콘택(130), 제2 소스/드레인 콘택(132), 제1 게이트 콘택 비아(160), 제2 게이트 콘택 비아(162) 및 제1 금속 층(200)은 티타늄 질화물과 같은 금속 질화물로 형성된 라이너 또는 배리어 층을 포함할 수 있다.
제1 디바이스 영역(100-1), 제2 디바이스 영역(100-2), 제3 디바이스 영역(100-3), 제4 디바이스 영역(100-4), 및 제5 디바이스 영역(100-5)에서의 MBC 디바이스 구조물은 도 1 내지 도 11과 함께 더 기재된다. 다시 도 1을 참조한다. 제1 디바이스 영역(100-1)은 SAC 프로세스를 사용하여 형성되는 제1 소스/드레인 콘택(130)을 포함한다. 제1 상부 스페이서(122-1)와 접촉하는 제1 소스/드레인 콘택(130)으로, 제1 소스/드레인 콘택(130)과 제1 상부 스페이서(122-1) 사이의 제1 간격(S1)은 실질적으로 제로이다. 제1 게이트 구조물(120-1)의 각각은 Y 방향을 따라 길이방향으로 연장되고 제1 게이트 길이(G1)를 갖는다. 또한, 제1 디바이스 영역(100-1)에서의 제1 게이트 구조물(120-1)은 제1 피치(P1)를 갖는다. 도 2에서의 제2 디바이스 영역(100-2)은 비-SAC 프로세스를 사용하여 형성되는 제2 소스/드레인 콘택(132)을 포함한다. 제2 상부 스페이서(122-2) 및 제2 소스/드레인 콘택(132)을 개재하는 제1 ILD 층(151)의 존재로써, 제2 소스/드레인 콘택(132)과 제2 상부 스페이서(122-2) 사이의 제2 간격(S2)은 5 nm보다 더 크며, 예컨대 약 5 nm 내지 약 50 nm이다. 제1 간격(S1)이 실질적으로 제로이기 때문에, 제2 간격(S2)과 제1 간격(S1) 간의 차이는 약 5 nm 내지 약 50 nm 일 수 있다. 또한, 제2 디바이스 영역(100-2)에서의 MBC 트랜지스터가 고전압 회로 애플리케이션을 위한 것이기 때문에, 제2 게이트 구조물(120-2)의 제2 게이트 길이(G2)는 제1 게이트 구조물의 제1 게이트 길이(G1)보다 더 크다. 일부 예에서, 제2 게이트 길이(G2)는 제1 게이트 길이(G1)의 약 1.2 내지 약 5 배이다. 제2 상부 스페이서(122-2)와 제2 소스/드레인 콘택(132) 사이의 제1 ILD 층(151)의 존재는 또한, 제2 피치(P2)를 제1 피치(P1)의 약 1.4배 내지 약 4배가 되게 할 수 있다. 더 큰 제2 간격(S2) 및 로우-k 제1 ILD 층(151)의 존재는 제2 게이트 구조물(120-2)과 제2 소스/드레인 콘택(132) 사이의 게이트-콘택 누설 또는 기생 커패시턴스를 감소시키도록 돕는다. 도 7 및 도 8은 제1 CESL(156) 및 제2 CESL(158)이 형성되는 경우의 실시예를 예시한다. 상기에 기재된 바와 같이, 제2 상부 스페이서(122-2)의 측벽을 따라 배치되는 제2 CESL(158)이 에칭되지 않기 때문에, 제2 CESL(158)은 제1 CESL(156)의 두께보다 더 큰 두께를 갖는다.
또한, 비-SAC 소스/드레인 콘택은 RC(resistor-capacitor) 지연을 감소시키도록 SAC 소스/드레인 콘택보다 더 클 수 있다. 예를 들어, 도 2, 도 6 및 도 8에 도시된 제2 소스/드레인 콘택(132)은, 도 1, 도 5 및 도 7에 도시된 제1 소스/드레인 콘택(130)의 제1 콘택 치수(C1)보다 더 큰 제2 콘택 치수(C2)를 갖는다. 일부 구현에서, 제1 콘택 치수(C1)에 대한 제2 콘택 치수(C2)의 비(C2/C1)는 약 1.2 내지 약 3이다. 더 큰 제2 콘택 치수(C2)는 더 큰 소스/드레인 콘택 비아를 허용하며, 그 결과 감소된 저항이 될 수 있다. 예를 들어, 제2 소스/드레인 콘택(132) 위의 소스/드레인 콘택 비아(170)는 제2 소스/드레인 콘택(132)이 더 큰 제2 콘택 치수(C2)를 가질 때에 X 방향을 따른 치수를 얻을 수 있다. 일부 실시예에서, 더 작은 제1 콘택 치수(C1)에 비교하여, 더 큰 제2 콘택 치수(C2)는 폭 또는 직경(원형인 경우)에 관하여 약 1.2배 내지 약 4배만큼 소스/드레인 콘택 비아(170)의 확장을 가능하게 한다. 고전압 애플리케이션을 위한 게이트-콘택 브레이크다운 전압을 개선하기 위해, 제2 디바이스 영역(100-2)에서의 제2 상부 스페이서(122-2)는 제1 디바이스 영역(100-1)에서의 제1 상부 스페이서(122-1)보다 더 두껍고, 제2 디바이스 영역(100-2)에서의 제2 내측 스페이서 특징부(124-2)는 X 방향을 따라 제1 디바이스 영역(100-1)에서의 제1 내측 스페이서 특징부(124-1)보다 더 두껍다. 일부 경우에, 제2 상부 스페이서(122-2)의 두께와 제1 상부 스페이서(122-1)의 두께 간의 차이는 약 0.5 nm 내지 5 nm이다. 제1 상부 스페이서 특징부(122-1)는 약 3 nm 내지 약 12 nm의 두께를 가질 수 있다. 일부 예에서, 제2 내측 스페이서 특징부(124-2)의 두께와 제1 내측 스페이서 특징부(124-1)의 두께 간의 차이는 약 0.5 nm 내지 5 nm이다. 제1 내측 스페이서 특징부(124-1)는 약 3 nm 내지 약 12 nm의 두께를 가질 수 있다. 더 큰 제2 간격(S2) 및 더 큰 제2 콘택 치수(C2)는 자연적으로 X 방향을 따라 더 넓은 소스/드레인 특징부로 이어진다. 예를 들어, 제2 n-타입 소스/드레인 특징부(136N-2)의 폭은 제1 n-타입 소스/드레인 특징부(136N-1)의 폭보다 더 크다.
일부 실시예에서, Z 방향을 따른 소스/드레인 특징부의 높이는 소스/드레인 콘택의 형성 프로세스에 따라 상이할 수 있다. 도 5 및 도 7에 예시된 바와 같이 SAC 프로세스가 제1 소스/드레인 콘택(130)을 형성하는데 사용될 때, 제1 n-타입 소스/드레인 특징부(136N-1)는 제1 높이(H1)를 갖는다. 도 6 및 도 8에 예시된 바와 같이 비-SAC 프로세스가 제2 소스/드레인 콘택(132)을 형성하는데 사용될 때, 제1 n-타입 소스/드레인 특징부(136N-1)는 제2 높이(H2)를 갖는다. SAC 프로세스를 수용하기 위해, 제1 소스/드레인 콘택(130)을 위한 콘택 개구를 형성할 때 종횡비를 감소시키도록 제1 n-타입 소스/드레인 특징부(136N-1)는 최상부 제1 채널 부재(1081)보다 더 높아질 때까지 퇴적된다. 그와 대조적으로, 제2 n-타입 소스/드레인 특징부(136N-2)는 소스/드레인-게이트 브레이크다운 전압을 개선하도록 최상부 제3 채널 부재(1083)와 공면이거나 그보다 더 낮을 수 있다. 이들 실시예에서, 제1 높이(H1)는 제2 높이(H2)보다 더 크다.
도 3 및 도 4를 참조한다. 채널 부재에서의 더 낮은 홀 모빌리티를 수용하고 개선된 상보형 금속-산화물-반도체(CMOS; complimentary metal-oxide-semiconductor) 트랜지스터 성능을 제공하기 위해, 제1 채널 부재(1081), 제2 채널 부재(1082), 제3 채널 부재(1083), 및 제4 채널 부재(1084)는 Y 방향을 따라 상이한 채널 폭을 가질 수 있다. 도 3에 도시된 바와 같이, 제1 디바이스 영역(100-1)에서, 제1 채널 부재(1081)의 각각은 제1 채널 폭(W1)을 가질 수 있고, 제2 채널 부재(1082)의 각각은 제2 채널 폭(W2)을 가질 수 있다. 일부 실시예에서, n-웰(102N) 위의 p-타입 MBC 트랜지스터에 대한 제2 채널 폭(W2)은 p-웰(102P) 위의 n-타입 MBC 트랜지스터에 대한 제1 채널 폭(W1)보다 더 크다. 일부 예에서, 제2 채널 폭(W2) 및 제1 채널 폭(W1)의 비(W2/W1)는 약 1.05 내지 약 2이다. 이 범위의 하한은 약 5%의 프로세스 변동을 고려한다. 1 내지 1.05의 W2/W1은 제2 채널 폭(W2)이 제1 채널 폭(W1)보다 더 크게 의도된다는 것을 나타내지 않을 수 있음을 의미한다. 이 W2/W1 비는 약 2를 넘을 수 없는데, 이러한 폭 차이는 제2 채널 폭(W2)을 갖는 채널 부재를 해제하도록 상당한 오버-에칭을 요구할 수 있고 이러한 오버-에칭은 제1 채널 폭(W1)을 갖는 채널 부재의 두께를 원치않게 감소시킬 수 있기 때문이다. 도 4에 도시된 바와 같이, 제1 디바이스 영역(100-1)에서, 제3 채널 부재(1083)의 각각은 제3 채널 폭(W3)을 가질 수 있고, 제4 채널 부재(1084)의 각각은 제4 채널 폭(W4)을 가질 수 있다.
일부 실시예에서, n-웰(102N) 위의 p-타입 MBC 트랜지스터에 대한 제4 채널 폭(W4)은 p-웰(102P) 위의 n-타입 MBC 트랜지스터에 대한 제3 채널 폭(W3)보다 더 크다. 일부 예에서, 제4 채널 폭(W4) 및 제3 채널 폭(W3)의 비(W4/W3)는 약 1.05 내지 약 2이다. 이 범위의 하한은 약 5%의 프로세스 변동을 고려한다. 1 내지 1.05의 W4/W3은 제4 채널 폭(W4)이 제3 채널 폭(W3)보다 더 크게 의도된다는 것을 나타내지 않을 수 있음을 의미한다. 이 W4/W3 비는 약 2를 넘을 수 없는데, 이러한 폭 차이는 제4 채널 폭(W4)을 갖는 채널 부재를 해제하도록 상당한 오버-에칭을 요구할 수 있고 이러한 오버-에칭은 제3 채널 폭(W3)을 갖는 채널 부재의 두께를 원치않게 감소시킬 수 있기 때문이다. 또한, 제2 디바이스 영역(100-2)에 대한 채널 폭은 고전압 애플리케이션과 연관된 더 큰 구동 전류를 수용하도록 제1 디바이스 영역(100-1)과 동일하거나 그보다 더 클 수 있다. 일부 예에서, 제1 채널 폭(W1)에 대한 제3 채널 폭(W3)의 비는 약 1 내지 약 3일 수 있다. 일부 예에서, 제2 채널 폭(W2)에 대한 제4 채널 폭(W4)의 비는 약 1 내지 약 3일 수 있다. 제1 채널 부재(1081), 제2 채널 부재(1082), 제3 채널 부재(1083), 및 제4 채널 부재(1084)에 대하여 Z 방향을 따른 채널-채널 간격 및 채널 두께는 실질적으로 동일할 수 있다.
제1 디바이스 영역(100-1)에서 또는 제2 디바이스 영역(100-2)에서의 MBC 트랜지스터는, 도 9에 도시된 제3 디바이스 영역(100-3), 도 10에 도시된 제4 디바이스 영역(100-4), 또는 도 11에 도시된 제5 디바이스 영역(100-5)에서의 상이한 구조의 MBC 트랜지스터로 사용될 수 있다. 참조를 쉽게 하기 위해, 제1 디바이스 영역(100-1)에서의 MBC 트랜지스터는 제1 MBC 트랜지스터로 지칭될 수 있고, 제2 디바이스 영역(100-2)에서의 MBC 트랜지스터는 제2 MBC 트랜지스터로 지칭될 수 있고, 제3 디바이스 영역(100-3)에서의 MBC 트랜지스터는 제3 MBC 트랜지스터로 지칭될 수 있고, 제4 디바이스 영역(100-4)에서의 MBC 트랜지스터는 제4 MBC 트랜지스터로 지칭될 수 있고, 제5 디바이스 영역(100-5)에서의 MBC 트랜지스터는 제5 MBC 트랜지스터로 지칭될 수 있다. 상기에 기재된 바와 같이, 제1, 제2, 제3, 제4 및 제5 MBC 트랜지스터는 n-타입 또는 p-타입일 수 있다.
이제 제3 디바이스 영역(100-3)의 레이아웃 도면을 예시한 도 9를 참조한다. 제3 디바이스 영역(100-3)에서의 제3 MBC 트랜지스터는 게이트 구조물과 소스/드레인 콘택 사이의 기생 커패시턴스에 민감한 고주파수 회로 애플리케이션을 위한 것이다. 도 9에 도시된 바와 같이, 제3 MBC 트랜지스터는 2개의 제2 n-타입 소스/드레인 특징부(136N-2) 사이에 연장된 제3 채널 부재(1083)를 포함한다. 제3 게이트 구조물(120-3)은 제3 채널 부재(1083)의 각각을 둘러싼다. 제3 소스/드레인 콘택(133)은 제2 n-타입 소스/드레인 특징부(136N-2) 위에 배치된다. 제3 소스/드레인 콘택(133)은 비-SAC 프로세스를 사용하여 형성되고, 제3 게이트 구조물(120-3)로부터 제3 간격(S3) 만큼 이격된다. 제3 소스/드레인 콘택(133)은 X 방향을 따라 제3 콘택 치수(C3)를 갖는다. 제3 게이트 구조물(120-3)은 제3 게이트 길이(G3) 및 제3 피치(P3)를 갖는다. 제3 MBC 트랜지스터가 고전압 애플리케이션을 위한 것이 아닐 때에, 제3 게이트 길이(G3)는 제2 게이트 길이(G2)보다 더 작고, 제1 게이트 길이(G1)와 유사할 수 있다. 일부 예에서, 제3 게이트 길이(G3)에 대한 제2 게이트 길이(G2)의 비는 1.2 내지 약 2일 수 있다. 게이트-콘택 간격을 증가시키기 위해, 제3 피치(P3)는 제2 피치(P2)와 유사할 수 있다. 제3 간격(S3)은 제2 간격(S2)과 유사할 수 있다. 일부 예에서, 제3 간격(S3)은 5 nm보다 더 크며, 예컨대 약 5 nm 내지 약 50 nm이다. 제3 콘택 치수(C3)는 제1 콘택 치수(C1)보다 더 크다. 일부 구현에서, 제1 콘택 치수(C1)에 대한 제3 콘택 치수(C3)의 비는 1.4보다 더 클 수 있으며, 예컨대 약 1.4와 약 2 사이일 수 있다.
도 10에 도시된 바와 같이, 제4 MBC 트랜지스터는 2개의 제4 소스/드레인 콘택(134) 사이에 배치된 제4 게이트 구조물(120-4)을 포함한다. 제4 소스/드레인 콘택(134)은 SAC 프로세스를 사용하여 형성되고 제4 상부 스페이서(122-4)와 접촉하게 된다. 즉, 제4 소스/드레인 콘택(134)은 제4 상부 스페이서(122-4)로부터 실질적으로 제로인 제1 간격(S1) 만큼 이격된다. 제4 소스/드레인 콘택(134)은 X 방향을 따라 제4 콘택 치수(C4)를 갖는다. 제4 게이트 구조물(120-4)은 제4 게이트 길이(G4) 및 제4 피치(P4)를 갖는다. 제4 MBC 트랜지스터는 저전력 회로 애플리케이션을 위한 것이다. 제4 게이트 길이(G4)는 제1 게이트 길이(G1)보다 더 크다. 일부 실시예에서, 제1 게이트 길이(G1)에 대한 제4 게이트 길이(G4)의 비는 약 1.1 내지 약 1.5일 수 있다. 마찬가지로, 제1 피치(P1)에 대한 제4 피치(P4)의 비는 약 1.1 내지 1.5일 수 있다. 제1 피치(P1)에 대한 제4 피치(P4)의 비가 1.1보다 작을 때(즉, 10% 차이), 소스 컷오프 전류(Isoff)의 이득은 사소할 수 있으며 상이한 게이트 피치를 구현하는 것을 정당화하지 않는다. 제1 피치(P1)에 대한 제4 피치(P4)의 비가 1.5보다 클 때에는, 온-상태 전류(Ion)가 너무 많이 저하되어 고급 디바이스 노드에 대한 설계 요건을 충족시킬 수 없을 수 있다. 제4 상부 스페이서(122-4)는 제1 상부 스페이서(122-1)와 유사할 수 있다.
도 11에 도시된 바와 같이, 제5 MBC 트랜지스터는 2개의 제5 소스/드레인 콘택(135) 사이에 배치된 제5 게이트 구조물(120-5)을 포함한다. 제5 소스/드레인 콘택(135)은 SAC 프로세스를 사용하여 형성되고 제5 상부 스페이서(122-5)와 접촉하게 된다. 즉, 제5 소스/드레인 콘택(135)은 제5 상부 스페이서(122-5)로부터 실질적으로 제로인 제1 간격(S1)만큼 이격된다. 제5 소스/드레인 콘택(135)은 X 방향을 따라 제5 콘택 치수(C5)를 갖는다. 제5 게이트 구조물(120-5)은 제5 게이트 길이(G5) 및 제5 피치(P5)를 갖는다. 제5 MBC 트랜지스터는 고속 회로 애플리케이션을 위한 것이다. 제5 게이트 길이(G5)는 제1 게이트 길이(G1)와 유사할 수 있다. 마찬가지로, 제1 피치(P1)에 대한 제5 피치(P5)의 비는 약 1.1 내지 1.5일 수 있다. 제1 피치(P1)에 대한 제5 피치(P5)의 비가 1.1보다 작을 때(즉, 10% 차이), 소스 컷오프 전류(Isoff)의 이득은 사소할 수 있으며 상이한 게이트 피치를 구현하는 것을 정당화하지 않는다. 제1 피치(P1)에 대한 제5 피치(P5)의 비가 1.5보다 클 때에는, 온-상태 전류(Ion)가 너무 많이 저하되어 고급 디바이스 노드에 대한 설계 요건을 충족시킬 수 없을 수 있다.
일부 실시예에서, 반도체 디바이스(100)는 고주파수에서 동작하는 시리얼라이저/디시리얼라이저 회로로서 작용하도록 제1 디바이스 영역(100-1)에서의 제1 MBC 트랜지스터 및 및 제3 디바이스 영역(100-3)에서의 제3 MBC 트랜지스터를 포함할 수 있다. 일부 다른 실시예에서, 반도체 디바이스(100)는 아날로그 또는 저전력 회로로서 작용하도록 제1 디바이스 영역(100-1)에서의 제1 MBC 트랜지스터 및 제4 디바이스 영역(100-4)에서의 제4 MBC 트랜지스터(또는 제5 디바이스 영역(100-5)에서의 제5 MBC 트랜지스터)를 포함할 수 있다.
한정하는 것으로 의도되지 않지만, 본 개시의 하나 이상의 실시예는 반도체 디바이스 및 이의 형성에 많은 이점을 제공한다. 예를 들어, 본 개시는 더 작은 게이트 길이 및 피치와 자가 정렬 콘택(SAC) 프로세스를 사용하여 형성된 소스/드레인 콘택을 갖는 제1 MBC 트랜지스터 및 더 큰 게이트 길이 및 피치와 비-SAC 소스/드레인 콘택을 갖는 제2 MBC 트랜지스터의 구조물을 제공한다. 제1 MBC 트랜지스터는 고밀도 회로 애플리케이션에 적합한 조밀한 패킹을 가능하게 한다. 제2 MBC 트랜지스터는, 이-퓨즈 디바이스를 위한 드라이버 및 컨트롤러와 같은 고전압 애플리케이션에 적합한, 브레이크다운 전압 및 기생 커패시턴스를 개선하도록 더 큰 게이트-콘택 간격을 갖는다. 본 개시는 또한, 고주파수 애플리케이션에 적합한 제3 MBC 트랜지스터, 저전력 애플리케이션에 적합한 제4 MBC 트랜지스터, 및 고속 애플리케이션에 적합한 제5 MBC 트랜지스터를 제공한다.
하나의 예시적인 양상에서, 본 개시는 반도체 디바이스에 관한 것이다. 상기 반도체 디바이스는, 기판의 제1 디바이스 영역 내의 제1 트랜지스터 및 상기 기판의 제2 디바이스 영역 내의 제2 트랜지스터를 포함한다. 상기 제1 트랜지스터는, 제1 소스/드레인 특징부 및 제2 소스/드레인 특징부, 상기 제1 소스/드레인 특징부와 상기 제2 소스/드레인 특징부 사이에 샌드위치된 제1 복수의 채널 부재들, 상기 제1 복수의 채널 부재들의 각각을 둘러싸는 제1 게이트 구조물, 상기 제1 소스/드레인 특징부 위에 배치된 제1 소스/드레인 콘택, 및 상기 제1 게이트 구조물과 상기 제1 소스/드레인 콘택 사이에 배치된 제1 상부 게이트 스페이서를 포함한다. 상기 제2 트랜지스터는, 제3 소스/드레인 특징부 및 제4 소스/드레인 특징부, 상기 제3 소스/드레인 특징부와 상기 제4 소스/드레인 특징부 사이에 샌드위치된 제2 복수의 채널 부재들, 상기 제2 복수의 채널 부재들의 각각을 둘러싸는 제2 게이트 구조물, 상기 제3 소스/드레인 특징부 위에 배치된 제2 소스/드레인 콘택, 및 상기 제2 게이트 구조물과 상기 제2 소스/드레인 콘택 사이에 배치된 제2 상부 게이트 스페이서를 포함한다. 상기 제2 상부 게이트 스페이서와 상기 제2 소스/드레인 콘택 사이의 거리는 상기 제1 상부 게이트 스페이서와 상기 제1 소스/드레인 콘택 사이의 거리보다 더 크다.
일부 실시예에서, 상기 제1 복수의 채널 부재들의 각각은 제1 방향을 따라 연장되며, 상기 제2 복수의 채널 부재들의 각각은 제2 방향을 따라 연장되고, 상기 제1 상부 게이트 스페이서는 상기 제1 방향을 따라 제1 두께를 가지며, 상기 제2 상부 게이트 스페이서는 상기 제2 방향을 따라 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 더 크다. 일부 구현에서, 상기 제1 트랜지스터는 상기 제1 소스/드레인 콘택과 상기 제1 상부 게이트 스페이서 사이에 배치된 제1 에칭 정지 층을 더 포함하고, 상기 제2 트랜지스터는 상기 제2 소스/드레인 콘택과 상기 제2 상부 게이트 스페이서 사이에 배치된 제2 에칭 정지 층 및 로우-k 유전체 층을 더 포함한다. 일부 예에서, 상기 제1 에칭 정지 층은 상기 제1 소스/드레인 콘택 및 상기 제1 상부 게이트 스페이서와 직접 접촉한다. 일부 실시예에서, 상기 제2 에칭 정지 층은 상기 제2 상부 게이트 스페이서 및 상기 로우-k 유전체 층과 직접 접촉한다. 일부 실시예에서, 상기 제1 에칭 정지 층의 두께는 상기 제2 에칭 정지 층의 두께보다 더 작다. 일부 예에서, 상기 제1 에칭 정지 층 및 상기 제2 에칭 정지 층은 실리콘 질화물을 포함하고, 상기 로우-k 유전체 층은 실리콘 산화물을 포함한다. 일부 구현에서, 상기 제1 디바이스 영역은 고밀도 디바이스 영역이고, 상기 제2 디바이스 영역은 고전압 디바이스 영역이다. 일부 실시예에서, 상기 제1 게이트 구조물은 제1 게이트 길이를 포함하고, 상기 제2 게이트 구조물은 상기 제1 게이트 길이보다 더 큰 제2 게이트 길이를 포함한다.
또다른 예시적인 양상에서, 본 개시는 반도체 디바이스에 관한 것이다. 상기 반도체 디바이스는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 상기 제1 트랜지스터는 제1 소스/드레인 특징부 및 제2 소스/드레인 특징부, 제1 방향을 따라 상기 제1 소스/드레인 특징부와 상기 제2 소스/드레인 특징부 사이에 샌드위치된 제1 복수의 채널 부재들, 상기 제1 복수의 채널 부재들의 각각을 둘러싸는 제1 게이트 구조물, 및 상기 제1 게이트 구조물과 상기 제1 소스/드레인 특징부 사이에 배치된 제1 복수의 내측 스페이서 특징부들을 포함한다. 상기 제2 트랜지스터는, 제3 소스/드레인 특징부 및 제4 소스/드레인 특징부, 제2 방향을 따라 상기 제3 소스/드레인 특징부와 상기 제4 소스/드레인 특징부 사이에 샌드위치된 제2 복수의 채널 부재들, 상기 제2 복수의 채널 부재들의 각각을 둘러싸는 제2 게이트 구조물, 및 상기 제2 게이트 구조물과 상기 제3 소스/드레인 특징부 사이에 배치된 제2 복수의 내측 스페이서 특징부들을 포함한다. 상기 제1 복수의 내측 스페이서 특징부들의 각각은 상기 제1 방향을 따라 제1 두께를 가지며, 상기 제2 복수의 내측 스페이서 특징부들의 각각은 상기 제2 방향을 따라 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 더 크다.
일부 실시예에서, 상기 제1 복수의 채널 부재들은 상기 제1 복수의 내측 스페이서 특징부들에 의해 인터리브된다(interleaved). 일부 예에서, 상기 제1 방향을 따른 상기 제1 소스/드레인 특징부의 폭은 상기 제2 방향을 따른 상기 제3 소스/드레인 특징부의 폭보다 더 작다. 일부 구현에서, 상기 제1 트랜지스터는, 상기 제1 소스/드레인 특징부 위의 제1 소스/드레인 콘택, 및 상기 제1 복수의 채널 부재들 위에 상기 제1 게이트 구조물의 측벽을 따라 배치된 제1 상부 스페이서를 더 포함한다. 상기 제2 트랜지스터는, 상기 제3 소스/드레인 특징부 위의 제2 소스/드레인 콘택, 및 상기 제2 복수의 채널 부재들 위에 상기 제2 게이트 구조물의 측벽을 따라 배치된 제2 상부 스페이서를 더 포함한다. 상기 제1 소스/드레인 콘택과 상기 제1 상부 스페이서 사이의 거리는 상기 제2 소스/드레인 콘택과 상기 제2 상부 스페이서 사이의 거리보다 더 작다. 일부 실시예에서, 상기 제1 소스/드레인 콘택은 상기 제1 방향을 따른 제3 폭(W3)을 포함하고, 상기 제2 소스/드레인 콘택은 상기 제2 방향을 따른 제4 폭(W4)을 포함하고, 상기 제4 폭(W4)은 상기 제3 폭(W3)보다 더 크다. 일부 예에서, 상기 제3 폭에 대한 상기 제4 폭의 비(W4/W3)는 약 1.2 내지 3.0이다.
또 다른 예시적인 양상에서, 본 개시는 반도체 디바이스에 관한 것이다. 상기 반도체 디바이스는 고밀도 트랜지스터 및 고전압 트랜지스터를 포함한다. 상기 고밀도 트랜지스터는, 제1 피치를 정의하는 제1 게이트 구조물 및 제2 게이트 구조물, 및 제1 방향을 따라 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 배치된 제1 소스/드레인 콘택을 포함한다. 상기 고전압 트랜지스터는, 상기 제1 피치보다 더 큰 제2 피치를 정의하는 제3 게이트 구조물 및 제4 게이트 구조물, 및 제2 방향을 따라 상기 제3 게이트 구조물과 상기 제4 게이트 구조물 사이에 배치된 제2 소스/드레인 콘택을 포함한다. 상기 제1 소스/드레인 콘택은 상기 제1 게이트 구조물로부터 제1 거리만큼 이격된다. 상기 제2 소스/드레인 콘택은 상기 제3 게이트 구조물로부터 상기 제1 거리보다 더 큰 제2 거리만큼 이격된다.
일부 실시예에서, 상기 고밀도 트랜지스터는 상기 제1 소스/드레인 콘택 위의 제1 콘택 비아를 더 포함하고, 상기 고전압 트랜지스터는 상기 제2 소스/드레인 콘택 위의 제2 콘택 비아를 더 포함하고, 상기 제1 방향을 따른 상기 제1 콘택 비아의 폭은 상기 제2 방향을 따른 상기 제2 콘택 비아의 폭보다 더 작다. 일부 구현에서, 상기 반도체 디바이스는 기판을 더 포함할 수 있고, 상기 고밀도 트랜지스터는, 상기 기판으로부터 멀어지는 제3 방향을 따라 적층한 제1 복수의 채널 부재들, 및 상기 제1 복수의 채널 부재들과 접촉하는 제1 소스/드레인 특징부를 더 포함한다. 일부 예에서, 상기 고전압 트랜지스터는, 상기 제3 방향을 따라 적층한 제2 복수의 채널 부재들, 및 상기 제2 복수의 채널 부재들과 접촉하는 제2 소스/드레인 특징부를 더 포함한다. 상기 제1 소스/드레인 특징부는 상기 제3 방향을 따라 상기 제1 복수의 채널 부재들 중 최상부 채널 부재보다 더 높다. 상기 제2 소스/드레인 특징부는 상기 제3 방향을 따라 상기 제2 복수의 채널 부재들 중 최상부 채널 부재와 실질적으로 같은 높이에 있다. 일부 예에서, 상기 고밀도 트랜지스터는 상기 제1 소스/드레인 콘택과 상기 제1 게이트 구조물 사이에 배치된 제1 에칭 정지 층을 더 포함하고, 상기 고전압 트랜지스터는 상기 제2 소스/드레인 콘택과 상기 제3 게이트 구조물 사이에 배치된 제2 에칭 정지 층을 더 포함하고, 상기 제2 방향을 따른 상기 제2 에칭 정지 층의 두께는 상기 제1 방향을 따른 상기 제1 에칭 정지 층의 두께보다 더 크다. 일부 예에서, 상기 제1 에칭 정지 층은 상기 제1 소스/드레인 콘택과 접촉하고, 상기 제2 에칭 정지 층은 층간 유전체 층에 의해 상기 제2 소스/드레인 콘택으로부터 이격된다.
전술한 바는 당해 기술 분야에서의 통상의 지식을 가진 자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 디바이스에 있어서,
기판의 제1 디바이스 영역 내의 제1 트랜지스터로서,
제1 소스/드레인 특징부 및 제2 소스/드레인 특징부,
상기 제1 소스/드레인 특징부와 상기 제2 소스/드레인 특징부 사이에 샌드위치된 제1 복수의 채널 부재들,
상기 제1 복수의 채널 부재들의 각각을 둘러싸는 제1 게이트 구조물,
상기 제1 소스/드레인 특징부 위에 배치된 제1 소스/드레인 콘택, 및
상기 제1 게이트 구조물과 상기 제1 소스/드레인 콘택 사이에 배치된 제1 상부 게이트 스페이서
를 포함하는, 상기 제1 트랜지스터; 및
상기 기판의 제2 디바이스 영역 내의 제2 트랜지스터로서,
제3 소스/드레인 특징부 및 제4 소스/드레인 특징부,
상기 제3 소스/드레인 특징부와 상기 제4 소스/드레인 특징부 사이에 샌드위치된 제2 복수의 채널 부재들,
상기 제2 복수의 채널 부재들의 각각을 둘러싸는 제2 게이트 구조물,
상기 제3 소스/드레인 특징부 위에 배치된 제2 소스/드레인 콘택, 및
상기 제2 게이트 구조물과 상기 제2 소스/드레인 콘택 사이에 배치된 제2 상부 게이트 스페이서
를 포함하는, 상기 제2 트랜지스터
를 포함하고,
상기 제2 상부 게이트 스페이서와 상기 제2 소스/드레인 콘택 사이의 거리는 상기 제1 상부 게이트 스페이서와 상기 제1 소스/드레인 콘택 사이의 거리보다 더 큰 것인, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 복수의 채널 부재들의 각각은 제1 방향을 따라 연장되며,
상기 제2 복수의 채널 부재들의 각각은 제2 방향을 따라 연장되고,
상기 제1 상부 게이트 스페이서는 상기 제1 방향을 따라 제1 두께를 가지며,
상기 제2 상부 게이트 스페이서는 상기 제2 방향을 따라 제2 두께를 갖고,
상기 제2 두께는 상기 제1 두께보다 더 큰 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제1 트랜지스터는 상기 제1 소스/드레인 콘택과 상기 제1 상부 게이트 스페이서 사이에 배치된 제1 에칭 정지 층을 더 포함하고,
상기 제2 트랜지스터는 상기 제2 소스/드레인 콘택과 상기 제2 상부 게이트 스페이서 사이에 배치된 제2 에칭 정지 층 및 로우-k 유전체 층을 더 포함하는 것인, 반도체 디바이스.
실시예 4. 실시예 3에 있어서, 상기 제1 에칭 정지 층은 상기 제1 소스/드레인 콘택 및 상기 제1 상부 게이트 스페이서와 직접 접촉하는 것인, 반도체 디바이스.
실시예 5. 실시예 3에 있어서, 상기 제2 에칭 정지 층은 상기 제2 상부 게이트 스페이서 및 상기 로우-k 유전체 층과 직접 접촉하는 것인, 반도체 디바이스.
실시예 6. 실시예 3에 있어서, 상기 제1 에칭 정지 층의 두께는 상기 제2 에칭 정지 층의 두께보다 더 작은 것인, 반도체 디바이스.
실시예 7. 실시예 3에 있어서,
상기 제1 에칭 정지 층 및 상기 제2 에칭 정지 층은 실리콘 질화물을 포함하고,
상기 로우-k 유전체 층은 실리콘 산화물을 포함하는 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서,
상기 제1 디바이스 영역은 고밀도 디바이스 영역이고,
상기 제2 디바이스 영역은 고전압 디바이스 영역인 것인, 반도체 디바이스.
실시예 9. 실시예 1에 있어서,
상기 제1 게이트 구조물은 제1 게이트 길이를 포함하고,
상기 제2 게이트 구조물은 상기 제1 게이트 길이보다 더 큰 제2 게이트 길이를 포함하는 것인, 반도체 디바이스.
실시예 10. 반도체 디바이스에 있어서,
제1 트랜지스터로서,
제1 소스/드레인 특징부 및 제2 소스/드레인 특징부,
제1 방향을 따라 상기 제1 소스/드레인 특징부와 상기 제2 소스/드레인 특징부 사이에 샌드위치된 제1 복수의 채널 부재들,
상기 제1 복수의 채널 부재들의 각각을 둘러싸는 제1 게이트 구조물, 및
상기 제1 게이트 구조물과 상기 제1 소스/드레인 특징부 사이에 배치된 제1 복수의 내측 스페이서 특징부들
을 포함하는, 상기 제1 트랜지스터; 및
제2 트랜지스터로서,
제3 소스/드레인 특징부 및 제4 소스/드레인 특징부,
제2 방향을 따라 상기 제3 소스/드레인 특징부와 상기 제4 소스/드레인 특징부 사이에 샌드위치된 제2 복수의 채널 부재들,
상기 제2 복수의 채널 부재들의 각각을 둘러싸는 제2 게이트 구조물, 및
상기 제2 게이트 구조물과 상기 제3 소스/드레인 특징부 사이에 배치된 제2 복수의 내측 스페이서 특징부들
을 포함하는, 상기 제2 트랜지스터
를 포함하고,
상기 제1 복수의 내측 스페이서 특징부들의 각각은 상기 제1 방향을 따라 제1 두께를 가지며,
상기 제2 복수의 내측 스페이서 특징부들의 각각은 상기 제2 방향을 따라 제2 두께를 갖고,
상기 제2 두께는 상기 제1 두께보다 더 큰 것인, 반도체 디바이스.
실시예 11. 실시예 10에 있어서, 상기 제1 복수의 채널 부재들은 상기 제1 복수의 내측 스페이서 특징부들에 의해 인터리브되는(interleaved) 것인, 반도체 디바이스.
실시예 12. 실시예 10에 있어서, 상기 제1 방향을 따른 상기 제1 소스/드레인 특징부의 폭은 상기 제2 방향을 따른 상기 제3 소스/드레인 특징부의 폭보다 더 작은 것인, 반도체 디바이스.
실시예 13. 실시예 10에 있어서,
상기 제1 트랜지스터는:
상기 제1 소스/드레인 특징부 위의 제1 소스/드레인 콘택, 및
상기 제1 복수의 채널 부재들 위에 상기 제1 게이트 구조물의 측벽을 따라 배치된 제1 상부 스페이서
를 더 포함하고,
상기 제2 트랜지스터는:
상기 제3 소스/드레인 특징부 위의 제2 소스/드레인 콘택, 및
상기 제2 복수의 채널 부재들 위에 상기 제2 게이트 구조물의 측벽을 따라 배치된 제2 상부 스페이서
를 더 포함하고,
상기 제1 소스/드레인 콘택과 상기 제1 상부 스페이서 사이의 거리는 상기 제2 소스/드레인 콘택과 상기 제2 상부 스페이서 사이의 거리보다 더 작은 것인, 반도체 디바이스.
실시예 14. 실시예 13에 있어서,
상기 제1 소스/드레인 콘택은 상기 제1 방향을 따른 제3 폭(W3)을 포함하고,
상기 제2 소스/드레인 콘택은 상기 제2 방향을 따른 제4 폭(W4)을 포함하고,
상기 제4 폭(W4)은 상기 제3 폭(W3)보다 더 큰 것인, 반도체 디바이스.
실시예 15. 실시예 14에 있어서, 상기 제3 폭에 대한 상기 제4 폭의 비(W4/W3)는 약 1.2 내지 3.0인 것인, 반도체 디바이스.
실시예 16. 반도체 디바이스에 있어서,
고밀도 트랜지스터로서,
제1 피치를 정의하는 제1 게이트 구조물 및 제2 게이트 구조물, 및
제1 방향을 따라 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 배치된 제1 소스/드레인 콘택
을 포함하는, 상기 고밀도 트랜지스터; 및
고전압 트랜지스터로서,
상기 제1 피치보다 더 큰 제2 피치를 정의하는 제3 게이트 구조물 및 제4 게이트 구조물, 및
제2 방향을 따라 상기 제3 게이트 구조물과 상기 제4 게이트 구조물 사이에 배치된 제2 소스/드레인 콘택
을 포함하는, 상기 고전압 트랜지스터
를 포함하고,
상기 제1 소스/드레인 콘택은 상기 제1 게이트 구조물로부터 제1 거리만큼 이격되고,
상기 제2 소스/드레인 콘택은 상기 제3 게이트 구조물로부터 상기 제1 거리보다 더 큰 제2 거리만큼 이격된 것인, 반도체 디바이스.
실시예 17. 실시예 16에 있어서,
상기 고밀도 트랜지스터는 상기 제1 소스/드레인 콘택 위의 제1 콘택 비아를 더 포함하고,
상기 고전압 트랜지스터는 상기 제2 소스/드레인 콘택 위의 제2 콘택 비아를 더 포함하고,
상기 제1 방향을 따른 상기 제1 콘택 비아의 폭은 상기 제2 방향을 따른 상기 제2 콘택 비아의 폭보다 더 작은 것인, 반도체 디바이스.
실시예 18. 실시예 16에 있어서,
기판을 더 포함하고,
상기 고밀도 트랜지스터는:
상기 기판으로부터 멀어지는 제3 방향을 따라 적층한 제1 복수의 채널 부재들, 및
상기 제1 복수의 채널 부재들과 접촉하는 제1 소스/드레인 특징부
를 더 포함하고,
상기 고전압 트랜지스터는:
상기 제3 방향을 따라 적층한 제2 복수의 채널 부재들, 및
상기 제2 복수의 채널 부재들과 접촉하는 제2 소스/드레인 특징부
를 더 포함하고,
상기 제1 소스/드레인 특징부는 상기 제3 방향을 따라 상기 제1 복수의 채널 부재들 중 최상부 채널 부재보다 더 높고,
상기 제2 소스/드레인 특징부는 상기 제3 방향을 따라 상기 제2 복수의 채널 부재들 중 최상부 채널 부재와 실질적으로 같은 높이에 있는 것인, 반도체 디바이스.
실시예 19. 실시예 16에 있어서,
상기 고밀도 트랜지스터는 상기 제1 소스/드레인 콘택과 상기 제1 게이트 구조물 사이에 배치된 제1 에칭 정지 층을 더 포함하고,
상기 고전압 트랜지스터는 상기 제2 소스/드레인 콘택과 상기 제3 게이트 구조물 사이에 배치된 제2 에칭 정지 층을 더 포함하고,
상기 제2 방향을 따른 상기 제2 에칭 정지 층의 두께는 상기 제1 방향을 따른 상기 제1 에칭 정지 층의 두께보다 더 큰 것인, 반도체 디바이스.
실시예 20. 실시예 16에 있어서,
상기 제1 에칭 정지 층은 상기 제1 소스/드레인 콘택과 접촉하고,
상기 제2 에칭 정지 층은 층간 유전체 층에 의해 상기 제2 소스/드레인 콘택으로부터 이격된 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판의 제1 디바이스 영역 내의 제1 트랜지스터로서,
    제1 소스/드레인 특징부 및 제2 소스/드레인 특징부,
    제1 방향을 따라 상기 제1 소스/드레인 특징부와 상기 제2 소스/드레인 특징부 사이에 샌드위치된 제1 복수의 채널 부재들,
    상기 제1 복수의 채널 부재들의 각각을 둘러싸는 제1 게이트 구조물,
    상기 제1 소스/드레인 특징부 위에 배치된 제1 소스/드레인 콘택,
    상기 제1 소스/드레인 콘택과 상기 제1 소스/드레인 특징부 사이에 샌드위치된 실리사이드 특징부,
    상기 제1 게이트 구조물과 상기 제1 소스/드레인 콘택 사이에 배치된 제1 상부 게이트 스페이서, 및
    상기 제1 게이트 구조물과 상기 제1 소스/드레인 특징부 사이에 배치된 제1 복수의 내측 스페이서 특징부들
    을 포함하는, 상기 제1 트랜지스터; 및
    상기 기판의 제2 디바이스 영역 내의 제2 트랜지스터로서,
    제3 소스/드레인 특징부 및 제4 소스/드레인 특징부,
    제2 방향을 따라 상기 제3 소스/드레인 특징부와 상기 제4 소스/드레인 특징부 사이에 샌드위치된 제2 복수의 채널 부재들,
    상기 제2 복수의 채널 부재들의 각각을 둘러싸는 제2 게이트 구조물,
    상기 제3 소스/드레인 특징부 위에 배치된 제2 소스/드레인 콘택,
    상기 제2 게이트 구조물과 상기 제2 소스/드레인 콘택 사이에 배치된 제2 상부 게이트 스페이서, 및
    상기 제2 게이트 구조물과 상기 제3 소스/드레인 특징부 사이에 배치된 제2 복수의 내측 스페이서 특징부들
    을 포함하는, 상기 제2 트랜지스터
    를 포함하고,
    상기 제2 상부 게이트 스페이서와 상기 제2 소스/드레인 콘택 사이의 거리는 상기 제1 상부 게이트 스페이서와 상기 제1 소스/드레인 콘택 사이의 거리보다 더 크고,
    상기 제1 소스/드레인 콘택과 상기 제2 소스/드레인 콘택은 금속 또는 금속 질화물을 포함하고,
    상기 실리사이드 특징부는 티타늄　실리사이드, 코발트　실리사이드　또는 니켈　실리사이드를 포함하고,
    상기 제1 복수의 내측 스페이서 특징부들의 각각은 상기 제1 방향을 따라 제1 두께를 가지며,
    상기 제2 복수의 내측 스페이서 특징부들의 각각은 상기 제2 방향을 따라 제2 두께를 갖고,
    상기 제2 두께는 상기 제1 두께보다 더 큰 것인, 반도체 디바이스.
  2. 청구항 1에 있어서,
    상기 제1 복수의 채널 부재들의 각각은 제1 방향을 따라 연장되며,
    상기 제2 복수의 채널 부재들의 각각은 제2 방향을 따라 연장되고,
    상기 제1 상부 게이트 스페이서는 상기 제1 방향을 따라 제1 두께를 가지며,
    상기 제2 상부 게이트 스페이서는 상기 제2 방향을 따라 제2 두께를 갖고,
    상기 제2 두께는 상기 제1 두께보다 더 큰 것인, 반도체 디바이스.
  3. 청구항 1에 있어서,
    상기 제1 트랜지스터는 상기 제1 소스/드레인 콘택과 상기 제1 상부 게이트 스페이서 사이에 배치된 제1 에칭 정지 층을 더 포함하고,
    상기 제2 트랜지스터는 상기 제2 소스/드레인 콘택과 상기 제2 상부 게이트 스페이서 사이에 배치된 제2 에칭 정지 층 및 로우-k 유전체 층을 더 포함하는 것인, 반도체 디바이스.
  4. 청구항 3에 있어서, 상기 제1 에칭 정지 층은 상기 제1 소스/드레인 콘택 및 상기 제1 상부 게이트 스페이서와 직접 접촉하는 것인, 반도체 디바이스.
  5. 청구항 3에 있어서, 상기 제2 에칭 정지 층은 상기 제2 상부 게이트 스페이서 및 상기 로우-k 유전체 층과 직접 접촉하는 것인, 반도체 디바이스.
  6. 청구항 3에 있어서, 상기 제1 에칭 정지 층의 두께는 상기 제2 에칭 정지 층의 두께보다 더 작은 것인, 반도체 디바이스.
  7. 청구항 1에 있어서,
    상기 제1 디바이스 영역은 고밀도 디바이스 영역이고,
    상기 제2 디바이스 영역은 고전압 디바이스 영역인 것인, 반도체 디바이스.
  8. 청구항 1에 있어서,
    상기 제1 게이트 구조물은 제1 게이트 길이를 포함하고,
    상기 제2 게이트 구조물은 상기 제1 게이트 길이보다 더 큰 제2 게이트 길이를 포함하는 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    제1 트랜지스터로서,
    제1 소스/드레인 특징부 및 제2 소스/드레인 특징부,
    제1 방향을 따라 상기 제1 소스/드레인 특징부와 상기 제2 소스/드레인 특징부 사이에 샌드위치된 제1 복수의 채널 부재들,
    상기 제1 복수의 채널 부재들의 각각을 둘러싸는 제1 게이트 구조물, 및
    상기 제1 게이트 구조물과 상기 제1 소스/드레인 특징부 사이에 배치된 제1 복수의 내측 스페이서 특징부들
    을 포함하는, 상기 제1 트랜지스터; 및
    제2 트랜지스터로서,
    제3 소스/드레인 특징부 및 제4 소스/드레인 특징부,
    제2 방향을 따라 상기 제3 소스/드레인 특징부와 상기 제4 소스/드레인 특징부 사이에 샌드위치된 제2 복수의 채널 부재들,
    상기 제2 복수의 채널 부재들의 각각을 둘러싸는 제2 게이트 구조물, 및
    상기 제2 게이트 구조물과 상기 제3 소스/드레인 특징부 사이에 배치된 제2 복수의 내측 스페이서 특징부들
    을 포함하는, 상기 제2 트랜지스터
    를 포함하고,
    상기 제1 복수의 내측 스페이서 특징부들의 각각은 상기 제1 방향을 따라 제1 두께를 가지며,
    상기 제2 복수의 내측 스페이서 특징부들의 각각은 상기 제2 방향을 따라 제2 두께를 갖고,
    상기 제2 두께는 상기 제1 두께보다 더 큰 것인, 반도체 디바이스.
  10. 반도체 디바이스에 있어서,
    고밀도 트랜지스터로서,
    제1 피치를 정의하는 제1 게이트 구조물 및 제2 게이트 구조물,
    제1 방향을 따라 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 배치된 제1 소스/드레인 콘택,
    상기 제1 소스/드레인 콘택 아래에 배치된 제1 소스/드레인 특징부, 및
    상기 제1 게이트 구조물과 상기 제1 소스/드레인 특징부 사이에 배치된 제1 복수의 내측 스페이서 특징부들
    을 포함하는, 상기 고밀도 트랜지스터; 및
    고전압 트랜지스터로서,
    상기 제1 피치보다 더 큰 제2 피치를 정의하는 제3 게이트 구조물 및 제4 게이트 구조물,
    제2 방향을 따라 상기 제3 게이트 구조물과 상기 제4 게이트 구조물 사이에 배치된 제2 소스/드레인 콘택,
    상기 제2 소스/드레인 콘택 아래에 배치된 제2 소스/드레인 특징부, 및
    상기 제3 게이트 구조물과 상기 제2 소스/드레인 특징부 사이에 배치된 제2 복수의 내측 스페이서 특징부들
    을 포함하는, 상기 고전압 트랜지스터
    를 포함하고,
    상기 제1 소스/드레인 콘택은 상기 제1 게이트 구조물로부터 제1 거리만큼 이격되고,
    상기 제2 소스/드레인 콘택은 상기 제3 게이트 구조물로부터 상기 제1 거리보다 더 큰 제2 거리만큼 이격되고,
    상기 제1 소스/드레인 콘택은 실리사이드 특징부 상에 바로 배치되고,
    상기 제1 소스/드레인 콘택은 금속 또는 금속 질화물을 포함하고, 상기 실리사이드 특징부는 티타늄　실리사이드, 코발트　실리사이드　또는 니켈　실리사이드를 포함하고,
    상기 제1 복수의 내측 스페이서 특징부들의 각각은 상기 제1 방향을 따라 제1 두께를 가지며,
    상기 제2 복수의 내측 스페이서 특징부들의 각각은 상기 제2 방향을 따라 제2 두께를 갖고,
    상기 제2 두께는 상기 제1 두께보다 더 큰 것인, 반도체 디바이스.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437373B2 (en) * 2020-08-13 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190311969A1 (en) * 2018-03-29 2019-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368596B2 (en) * 2012-06-14 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a field effect transistor
US9536877B2 (en) 2014-03-03 2017-01-03 Globalfoundries Inc. Methods of forming different spacer structures on integrated circuit products having differing gate pitch dimensions and the resulting products
US9478636B2 (en) * 2014-05-16 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device including source/drain contact having height below gate stack
US10199502B2 (en) 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US20160111421A1 (en) 2014-10-21 2016-04-21 Mark S. Rodder Multiple cpp for increased source/drain area for fets including in a critical speed path
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10032627B2 (en) 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9887269B2 (en) 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9899269B2 (en) 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
US9899416B2 (en) 2016-01-11 2018-02-20 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
US9899398B1 (en) 2016-07-26 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device having nanocrystal floating gate and method of fabricating same
US10290546B2 (en) 2016-11-29 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage adjustment for a gate-all-around semiconductor structure
KR102568562B1 (ko) * 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
US9947804B1 (en) * 2017-07-24 2018-04-17 Globalfoundries Inc. Methods of forming nanosheet transistor with dielectric isolation of source-drain regions and related structure
US11404423B2 (en) * 2018-04-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd Fin-based strap cell structure for improving memory performance
US10529860B2 (en) * 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate
US10886368B2 (en) 2018-08-22 2021-01-05 International Business Machines Corporation I/O device scheme for gate-all-around transistors
US10930763B2 (en) * 2018-09-25 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device for forming metal gate electrodes for transistors
KR102267889B1 (ko) * 2018-09-28 2021-06-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 트랜지스터의 금속 게이트에서의 캡핑 층
US11437373B2 (en) * 2020-08-13 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190311969A1 (en) * 2018-03-29 2019-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device

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