TW202221890A - 半導體元件 - Google Patents

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Abstract

根據本揭露之一種半導體元件包含第一電晶體及第二電晶體。第一電晶體包含：在第一源極/汲極特徵與第二源極/汲極特徵之間的第一通道構件；包裹第一通道構件的第一閘極結構；設置於第一源極/汲極特徵上方的第一源極/汲極觸點；及設置於第一閘極結構與第一源極/汲極觸點之間的第一頂部閘極間隔物。第二電晶體包含：在第三源極/汲極特徵與第四源極/汲極特徵之間的第二通道構件；包裹第二通道構件的第二閘極結構；設置於第三源極/汲極特徵上方的第二源極/汲極觸點；及設置於第二閘極結構與第二源極/汲極觸點之間的第二頂部閘極間隔物。第二閘極間隔物與第二源極/汲極觸點之間的距離大於第一閘極間隔物與第一源極/汲極觸點之間的距離。

Description

多閘極元件結構
無
半導體積體電路(integrated circuit；IC)產業已經歷了指數式增長。IC材料及設計之技術進步已產生數代IC，其中每一代之電路比前一代更小且更複雜。在IC演變之過程中，功能密度(亦即，每晶片面積之互連元件數)已大體上增大，而幾何尺寸(亦即，使用製作製程可產生之最小組件(或線))已減小。此按比例縮減過程大體上藉由提高生產效率及降低相關聯成本而提供好處。此按比例縮減亦使處理及製造IC之複雜性增加。
例如，在積體電路(integrated circuit；IC)技術朝著更小之技術節點前進時，已引入多閘極元件以藉由增加閘極-通道耦接、減少斷態電流及減少短通道效應(short-channel effect；SCE)來改良閘極控制。多閘極元件大體上係指在通道區之一個以上側上方設置有閘極結構或其部分的元件。鰭狀場效電晶體(Fin-like field effect transistor；FinFET)及多橋-通道(multi-bridge-channel；MBC)電晶體為多閘極元件之實施例，該些多閘極元件已變成用於高效能及低洩漏應用的普遍且有希望之候選者。鰭式FET具有一個以上側被閘極包裹之凸起通道(例如，該閘極包裹自基板延伸之半導體材料的「鰭」之頂部及側壁)。MBC電晶體具有一閘極結構，該閘極結構可部分地或完全地繞著通道區延伸以在兩個或更多個側上提供去往通道區之通路。由於其閘極結構環繞通道區，因此MBC電晶體亦可被稱為環繞閘極電晶體(surrounding gate transistor；SGT)或閘極全環繞(gate-all-around；GAA)電晶體。MBC電晶體之通道區可由奈米線、奈米片或其他奈米結構形成，為此，MBC電晶體亦可被稱為奈米線電晶體或奈米片電晶體。
藉由實施多閘極元件促進之尺寸縮減亦減小閘極結構與源極/汲極觸點之間的間隔，此間隔減小可增加寄生電容且減小切換速度。雖然習知多閘極元件結構大體上足以實現其預期目的，但其並非在所有方面皆令人滿意。
無
以下揭示提供用於實施所提供主題之不同特徵的許多不同之實施方式或實施例。在下文描述組件及佈置之具體實施例，以簡化本揭露。當然，此等組件及佈置僅為示例且不意欲為限制性的。例如，在接下來之描述中第一特徵在第二特徵上方或之上形成可包含第一特徵與第二特徵直接接觸地形成之實施方式，且亦可包含在第一特徵與第二特徵之間可形成額外特徵使得第一特徵與第二特徵可能不直接接觸的實施方式。另外，本揭露在各種實施例中可重複參考數字及/或字母。此重複係為了簡單及清楚起見，且自身並未指定所討論之各種實施方式及/或配置之間的關係。
為便於描述，在本文可使用空間相關術語，諸如「下面」、「下方」、「下部」、「上方」、「上部」及類似者，來描述如圖中所示之一個元件或特徵與另一個(些)元件或特徵的關係。除了圖中繪示之方向之外，空間相關術語亦意欲涵蓋元件在使用中或在操作中之不同方向。設備可以是其他方向(旋轉90度或採取其他方向)，且本文中使用之空間相關描述詞可同樣地相應地進行解釋。
另外，如本領域具有通常知識者所理解的，當用「大約」、「約」及類似者描述數值或數值範圍時，此術語意欲涵蓋在考慮到在製造期間固有地出現之變化的合理範圍內的數值。例如，此數值或數值範圍涵蓋包含所描述之數值的合理範圍，諸如與所描述之數值的誤差在+/–10%之內，此合理範圍係基於與製造具有與此數值相關聯之特性之特徵相關聯的已知製造容限。例如，厚度「約5 nm」之材料層可涵蓋4.25 nm至5.75 nm之尺寸範圍，其中本領域具有通常知識者已知與沉積此材料層相關聯之製造容限為+/–15%。此外，本揭露在各種實施例中可重複參考數字及/或字母。此重複係為了簡單及清楚起見，且自身並未指定所討論之各種實施方式及/或配置之間的關係。
本揭露大體上係關於多閘極電晶體，且更明確而言，係關於多閘極電晶體之源極/汲極觸點。
MBC電晶體允許積極之閘極長度縮放，以實現效能與密度改良。為了滿足行動元件、通信網路、高效能計算(high-performance computing；HPC)、人工智慧(artificial intelligence；AI)、虛擬實境(virtual reality；VR)、大資料應用中之各種設計需要，IC晶片可包含協同工作的不同類型之元件。此等不同類型之元件可包含高密度元件、高電壓元件、低洩漏元件、高效能元件及高頻寬元件。在一個晶片上實施不同類型之MBC電晶體需要總體解決方式，而非逐步最佳化。
本揭露提供用於不同功能性及應用的各種類型之MBC電晶體及其組合的實施方式。例如，本揭露提供第一MBC電晶體之結構，此第一MBC電晶體具有較小之閘極長度及間距與使用自對準接觸(self-align contact；SAC)技術形成的源極/汲極觸點。本揭露亦提供第二MBC電晶體之結構，此第二MBC電晶體具有較大之閘極長度及間距與非SAC源極/汲極觸點。第一MBC電晶體可用於高密度電路應用。第二MBC電晶體可用於高電壓應用，諸如用於電熔絲元件之驅動器及控制器。
現在將參考各圖來更詳細地描述本揭露之各種態樣。第1圖示出半導體元件100之第一元件區域100-1的佈局圖。第2圖示出半導體元件100之第二元件區域100-2的佈局圖。第3圖示出第一元件區域1001-1的沿著第1圖中之剖面A-A’截取的片段剖面圖，其中剖面A-A’切穿第一閘極結構120-1。第4圖示出第二元件區域100-2的沿著第2圖中之剖面B-B’截取的片段剖面圖，其中剖面B-B’切穿第二閘極結構120-2。第5圖及第7圖示出第一元件區域100-1的沿著第1圖中之剖面C-C’截取的片段剖面圖，其中剖面C-C’切穿第一主動區110-1。第6圖及第8圖示出第二元件區域100-2的沿著第2圖中之剖面D-D’截取的片段剖面圖，其中剖面D-D’切穿第三主動區110-3。第9圖示出半導體元件100之第三元件區域100-3的沿著主動區截取的片段剖面圖。第10圖示出半導體元件100之第四元件區域100-4的佈局圖。第11圖示出半導體元件100之第五元件區域100-5的佈局圖。在第1圖至第11圖中，X方向、Y方向及Z方向彼此垂直且一致地使用。另外，貫穿本揭露，相似之參考數字用於表示相似之特徵。
首先參考第1圖，此圖示出半導體元件100。半導體元件100包含基板102且在基板102上製作。在一個實施方式中，基板102可為矽(Si)基板。在一些其他實施方式中，基板102可包含其他半導體，諸如鍺(Ge)、矽鍺(SiGe)或III-V半導體材料。示例III-V半導體材料可包含砷化鎵(GaAs)、磷化銦(InP)、磷化鎵(GaP)、氮化鎵(GaN)、砷磷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、磷化鎵銦(GaInP)及砷化銦鎵(InGaAs)。基板102亦可包含絕緣層，諸如氧化矽層，以具有絕緣體上矽(silicon-on-insulator；SOI)結構。
半導體元件100可包含在基板102上之複數個井區。在第1圖至第4圖及第10圖至第11圖中所示之一些實施方式中，半導體元件100包含n型井區102N (或n井102N)及p型井區102P (或p井102P)以製作不同導電類型之電晶體。n井102N及p井102P中之每一者由基板102形成且包含摻雜分佈。n井102N包含n型摻雜劑(諸如磷(P)或砷(As))之摻雜分佈。p井102P包含p型摻雜劑(諸如硼(B))之摻雜分佈。n井102N及p井102P之摻雜可使用離子植入或熱擴散來形成且可被視為基板102之部分。在第4圖中亦示出了n井102N及p井102P。如第1圖中所示，第一元件區域100-1包含在p井102P上方之第一n型MBC電晶體1000-1N及在n井102N上方之第一p型MBC電晶體1000-1P。在第2圖中，第二元件區域100-2包含在p井102P上方之第二n型MBC電晶體1000-2N及在n井102N上方之第二p型MBC電晶體1000-2P。第9圖中所示之第三元件區域100-3包含在p井102P上方之第三n型MBC電晶體1000-3N及在n井102N上方之第三p型MBC電晶體(未圖示)。如第10圖中所示，第四元件區域100-4包含在p井102P上方之第四n型MBC電晶體1000-4N及在n井102N上方之第四p型MBC電晶體1000-4P。如第11圖中所示，第五元件區域100-5包含在p井102P上方之第五n型MBC電晶體1000-5N及在n井102N上方之第五p型MBC電晶體1000-5P。第5圖及第7圖示出在p井102P上方之第一n型MBC電晶體1000-1N。第6圖及第8圖示出在p井102P上方之第二n型MBC電晶體1000-2N。
半導體元件100可包含一個以上元件區域，諸如第1圖中所示之第一元件區域100-1、第2圖中所示之第二元件區域100-2、第9圖中所示之第三元件區域100-3、第10圖中所示之第四元件區域100-4及第11圖中所示之第五元件區域100-5。如本文中所使用，半導體元件100之不同元件區域適合於不同應用。在一些實施方式中，第一元件區域100-1中之MBC電晶體用以具有高裝填密度且適合於高密度電路應用；第二元件區域100-2中之MBC電晶體用以耐受高電壓且適合於高電壓應用；第三元件區域100-3中之MBC電晶體用以具有低寄生電容且適合於高頻率電路應用；第四元件區域100-4中之MBC電晶體適合於低功率應用；且第五元件區域100-5中之MBC電晶體用以具有低電阻且適合於高速電路應用。請注意，半導體元件100可包含元件區域之不同組合以滿足不同特定電路之設計要求。例如，半導體元件100可包含第一元件區域100-1及第三元件區域100-3以充當串聯器/解串器電路，此串聯器/解串器電路在高頻率下操作。對於另一實施例，半導體元件100可包含第一元件區域100-1及第四元件區域100-4 (或第五元件區域100-5)以充當類比或低功率電路。
返回參考第1圖，第一元件區域100-1可包含一或多個主動區，諸如第一主動區110-1及第二主動區110-2。第一主動區110-1及第二主動區110-2中之每一者可由鰭狀結構形成，此鰭狀結構係自半導體層之堆疊圖案化而成。此類堆疊可包含與複數個犧牲層交錯之複數個通道層。此些通道層及此些犧牲層可具有不同之半導體組成。在一些實施方式中，通道層由矽(Si)形成，且犧牲層由矽鍺(SiGe)形成。在此等實施方式中，犧牲層中之額外鍺含量允許犧牲層之選擇性移除或凹進，而不會實質上損壞通道層。在一些實施方式中，可使用磊晶製程，諸如汽相磊晶(vapor-phase epitaxy；VPE)、超高真空CVD (ultra-high vacuum CVD；UHV-CVD)或分子束磊晶(molecular beam epitaxy；MBE)，來沉積犧牲層及通道層。可在此堆疊中形成任何數目之犧牲層及通道層以滿足設計需要。第3圖至第9圖中所示之第一通道構件1081、第二通道構件1082、第三通道構件1083及第四通道構件1084可由此些通道層形成。在一些實施方式中，此些通道構件可包含矽(Si)。
參考第3圖及第4圖，此些主動區可藉由隔離特徵106而彼此隔離。隔離特徵106亦可被稱為淺溝渠隔離(shallow trench isolation；STI)特徵106。在一些實施方式中，隔離特徵106可包含氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass；FSG)、低κ介電質、其組合及/或其他合適材料。第1圖、第3圖、第5圖及第7圖中之第一閘極結構120-1、第2圖、第4圖、第6圖及第8圖中之第二閘極結構120-2、第9圖中之第三閘極結構120-3、第10圖中之第四閘極結構120-4及第5圖中之第五閘極結構120-5可使用閘極替換或後閘極製程來形成。在後閘極製程中，首先在主動區之通道區上方形成虛設閘極堆疊，為功能閘極結構，諸如第一閘極結構120-1、第二閘極結構120-2、第三閘極結構120-3、第四閘極結構120-4及第五閘極結構120-5，保留位置。虛設閘極堆疊包含虛設介電層及虛設閘極電極。在一些實施方式中，虛設介電層包含氧化矽，且虛設閘極電極包含多晶矽。在形成虛設閘極堆疊之後，沿著虛設閘極堆疊之側壁形成閘極間隔物。由於閘極間隔物未設置於通道構件間而設置於主動區上方，因此閘極間隔物層亦可被稱為頂部間隔物或頂部閘極間隔物。第一元件區域100-1包含第1圖、第3圖、第5圖及第7圖中所示之第一頂部間隔物122-1，且第二元件區域100-2包含第2圖、第4圖、第6圖及第8圖中所示之第二頂部間隔物122-2。第三元件區域100-3亦包含第一頂部間隔物122-1。第四元件區域100-4及第五元件區域100-5包含第二頂部間隔物122-2。第一頂部間隔物122-1、第二頂部間隔物122-2及第三頂部間隔物122-3可包含氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、多孔氧化物及/或其組合。頂部間隔物可包含氣隙。
閘極結構，諸如第一閘極結構120-1、第二閘極結構120-2、第三閘極結構120-3、第四閘極結構120-4及第五閘極結構120-5，包含閘極介電層及閘極電極。閘極介電層包含界面層及高κ介電層。如本文所使用及所描述，高κ閘極介電質包含具有高介電常數之介電材料，此介電常數例如大於熱氧化矽之介電常數，熱氧化矽之介電常數約為3.9。界面層可包含介電材料，諸如氧化矽、矽酸鉿或氮氧化矽。在一個實施方式中，高κ介電層可包含氧化鉿。或者，高κ介電層可包含其他高κ介電質，諸如氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta 2O 5)、氧化鉿矽(HfSiO 4)、二氧化鋯(ZrO 2)、氧化鋯矽(ZrSiO 2)、氧化鑭(La 2O 3)、氧化鋁(Al 2O 3)、氧化鋯(ZrO)、氧化釔(Y 2O 3)、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、(Ba,Sr)TiO 3(BST)、氮化矽(SiN)、氮氧化矽(SiON)、其組合或其他合適材料。此閘極結構之閘極電極可包含單層或多層結構，諸如具有用於增強元件效能之所選功函數的金屬層(功函數金屬層)、襯層、潤濕層、黏附層、金屬合金或金屬矽化物的各種組合。舉例而言，閘極電極可包含氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、鉭碳氮化物(TaCN)、鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、碳化鉭(TaC)、氮化鉭矽(TaSiN)、銅(Cu)、其他耐火金屬、或其他合適金屬材料或其組合。
在一些實施方式中，閘極結構可包含用於n型MBC電晶體(諸如第一n型MBC電晶體1000-1N、第二n型MBC電晶體1000-2N、第三n型MBC電晶體1000-3N、第四n型MBC電晶體1000-4N或第五n型MBC電晶體1000-5N)及p型MBC電晶體(諸如第一p型MBC電晶體1000-1P、第二p型MBC電晶體1000-2P、第三n型MBC電晶體、第四p型MBC電晶體1000-4P或第五p型MBC電晶體1000-5P)的不同之功函數層。參考第3圖及第4圖。可在p井102P上方形成n型MBC電晶體，且可在n井102N上方形成p型MBC電晶體。如第3圖及第4圖中所示，第一閘極結構120-1及第二閘極結構120-2中之每一者由n型MBC電晶體及p型MBC電晶體共用。為了提供此兩種元件之所要臨限電壓，第一閘極結構120-1及第二閘極結構120-2中之每一者可包含兩個閘極電極部分。首先參考第3圖，第一閘極結構120-1包含閘極介電層1202、在p井102P上方之第一閘極電極部分1204及在n井102N上方之第二閘極電極部分1206。第一閘極電極部分1204包含n型功函數層，且第二閘極電極部分1206包含p型功函數層。第一閘極電極部分1204及第二閘極電極部分1206具有不同之組成且單獨地形成。類似地，第二閘極結構120-2包含閘極介電層1202、在p井102P上方之第一閘極電極部分1204及在n井102N上方之第二閘極電極部分1206。沿著其縱向方向(Y方向)，此些閘極結構可終止於第1圖至第4圖及第10圖至第11圖中所示之閘極端介電特徵140。在一些實施方式中，閘極端介電特徵140可由氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽、碳氮氧化矽、多孔氧化物及/或其組合形成。閘極介電層1202可具有在約3 nm與20 nm之間的厚度。在一些實施方式中，閘極介電層1202在第一元件區域100-1及第二元件區域100-2中具有均一厚度。在諸圖中未明確示出之一些替代實施方式中，第二元件區域100-2中之閘極介電層比第一元件區域100-1中之閘極介電層厚約0.5 nm及約3 nm。
根據本揭露之MBC電晶體包含兩個源極/汲極特徵、在此兩個源極/汲極特徵之間延伸的複數個通道構件及包裹此些通道構件中之每一者的閘極結構。此些通道構件沿著Z方向垂直地堆疊或佈置。例如，第5圖中所示之第一閘極結構120-1包裹沿著X方向在兩個第一n型源極/汲極特徵136N-1 (或兩個第一n型特徵136N-1)之間延伸的第一通道構件1081。在一些實施方式中，第一n型源極/汲極特徵136N-1包含摻雜有n型摻雜劑(諸如磷(P)或砷(As))之矽。第一n型源極/汲極特徵136N-1與第一通道構件1081接觸，但藉由第一內間隔物特徵124-1與第一閘極結構120-1間隔開。第一內間隔物特徵124-1與第一通道構件1081交錯。第一內間隔物特徵124-1可包含氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、多孔氧化物及/或其組合。類似地，第6圖中所示之第二閘極結構120-2包裹沿著X方向在兩個第二n型源極/汲極特徵136N-2 (或兩個第二n型特徵136N-2)之間延伸的第三通道構件1083。在一些實施方式中，第二n型源極/汲極特徵136N-2包含摻雜有n型摻雜劑(諸如磷(P)或砷(As))之矽(Si)。第二n型源極/汲極特徵136N-2與第三通道構件1083接觸，但藉由第二內間隔物特徵124-2與第二閘極結構120-2間隔開。第二內間隔物特徵124-2與第三通道構件1083交錯。就組成而言，第二內間隔物特徵124-2可類似於第一內間隔物特徵124-1。如下文將描述，第一內間隔物特徵124-1及第二內間隔物特徵124-2具有不同尺寸。雖然諸圖中未明確示出，但第一元件區域100-1包含在兩個第一p型源極/汲極特徵之間延伸的第二通道構件1082 (在第3圖中示出)，且第二元件區域100-2包含在兩個p型源極/汲極特徵之間延伸的第四通道構件1084 (在第4圖中示出)。p型源極/汲極特徵可包含摻雜有p型摻雜劑(諸如硼(B))之矽鍺(SiGe)。
第一元件區域100-1、第二元件區域100-2、第三元件區域100-3、第四元件區域100-4及第五元件區域100-5包含電耦接至源極/汲極特徵的源極/汲極觸點。在MBC電晶體之製作期間，在源極/汲極特徵形成而耦接至通道構件之後。層間介電(interlayer dielectric；ILD)層可沉積於源極/汲極特徵上方。在一些實施方式中，為了控制源極/汲極觸點開口之蝕刻，在ILD層沉積之前，在源極/汲極特徵上方沉積觸點蝕刻停止層(contact etch stop layer；CESL)。可使用自對準接觸(self-aligned contact；SAC)製程或非SAC製程來形成源極/汲極觸點。在SAC製程中，在被具有不同蝕刻選擇性之介電層圍繞的區域中界定源極/汲極觸點開口。在非SAC製程中，僅藉由光微影製程來界定源極/汲極觸點開口。因此，SAC製程較不依賴於光遮罩之上覆，而非SAC製程依賴於光遮罩的令人滿意之上覆。示例SAC製程包含使用SAC介電層，諸如第3圖至第9圖中所示之閘極SAC介電層150。如下文將描述，在SAC源極/汲極觸點與非SAC源極/汲極觸點在同一個基板上形成時，在使用非SAC製程來形成一些源極/汲極觸點時，SAC介電層可存在。SAC製程減小閘極結構與源極/汲極觸點之間的間隔( 亦即，距離)且適合於形成用於高密度電路應用之觸點結構，在高密度電路應用中閘極間距為緊密的。非SAC製程增大閘極結構與源極/汲極觸點之間的間隔( 亦即，距離)且適合於閘極至觸點電容及觸點至閘極擊穿電壓並非所要的應用。
使用SAC製程形成之源極/汲極觸點示出於第1圖、第5圖、第7圖、第10圖及第11圖中，而使用非SAC製程形成之源極/汲極觸點示出於第2圖、第6圖、第8圖及第9圖中。參考第1圖、第5圖及第7圖，使用SAC製程形成第一源極/汲極觸點130。在第1圖及第5圖中呈現的不形成CESL之實施方式中，第一源極/汲極觸點130夾於兩個第一頂部間隔物122-1之間及夾於兩個閘極SAC介電層150之間。亦即，第一源極/汲極觸點130與閘極SAC介電層150及第一頂部間隔物122-1直接接觸。在第7圖中呈現的在第一n型源極/汲極特徵136N-1上方形成第一CESL 156的實施方式中，第一CESL 156設置於第一源極/汲極觸點130與閘極SAC介電層150之間及設置於第一源極/汲極觸點130與第一頂部間隔物122-1之間。在一些實施方式中，第一CESL 156可包含氮化矽。類似地，如第10圖及第11圖中所示，第四源極/汲極觸點134及第五源極/汲極觸點135可直接地或藉由CESL (未圖示)間接地與第一頂部間隔物122-1接觸。如第3圖至第9圖中所示，源極/汲極觸點經由矽化物層138耦接至源極/汲極特徵。在一些實施方式中，矽化物層可包含矽化鈦、矽化鈷或矽化鎳。
在第2圖、第6圖及第8圖中呈現之實施方式中，第二源極/汲極觸點132延伸穿過第一ILD層151，此第一ILD層設置於兩個第二頂部間隔物122-2之間及設置於兩個閘極SAC介電層150之間。亦即，第二源極/汲極觸點132與第二頂部間隔物122-2藉由第一ILD層151間隔開。在第8圖中呈現的在第二n型源極/汲極特徵136N-2上方形成第二CESL 158的實施方式中，第二CESL 158設置於第一ILD層151與閘極SAC介電層150之間及設置於第一ILD層151與第二頂部間隔物122-2之間。如同第一CESL 156，第二CESL 158可包含氮化矽。第一ILD層151可包含低κ介電材料，諸如四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜矽酸鹽玻璃、或摻雜氧化矽諸如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、熔融矽石玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼摻雜矽玻璃(boron doped silicon glass；BSG)或類似者。類似地，如第9圖中所示，第三源極/汲極觸點133與閘極SAC介電層150及第二頂部間隔物122-2藉由第一ILD層151及第二CESL 158間隔開。在未明確示出之一些實施方式中，在未形成第二CESL 158時，第三源極/汲極觸點133可與閘極SAC介電層150及第二頂部間隔物122-2僅藉由第一ILD層151間隔開。
雖然第一CESL 156與第二CESL 158在一開始沉積時可具有相同厚度，但第一CESL 156與第二CESL 158歸因於不同之源極/汲極觸點形成製程而在最終結構中可具有不同厚度。第一CESL 156在SAC製程中經歷蝕刻製程，而第二CESL 158在非SAC製程中未經歷任何蝕刻製程。因此，第二CESL 158之厚度大於第一CESL 156之厚度。在一些實施方式中，第一CESL 156沿著X方向之厚度可在約0.2 nm與約3 nm之間。在一些實施方式中，第二CESL 158沿著X方向之厚度可在約1.2 nm與約5 nm之間。
閘極接觸連通柱將閘極結構電耦接至金屬層。在第3圖中，第一閘極接觸連通柱160自第一閘極結構120-1延伸穿過閘極SAC介電層150、第二ILD層152以耦接至第一金屬層200中之金屬線，第一金屬層200包含將金屬線圍封起來的金屬間介電(intermetal dielectric；IMD)層154。類似地，第二閘極接觸連通柱162自第二閘極結構120-2延伸穿過閘極SAC介電層150、第二ILD層152以耦接至第一金屬層200中之金屬線。第二ILD層152及IMD層154可具有與第一ILD層151類似之組成。第一源極/汲極觸點130、第二源極/汲極觸點132、第一閘極接觸連通柱160、第二閘極接觸連通柱162及第一金屬層200可包含鈦(Ti)、氮化鈦(TiN)、氮化鉭(TaN)、鉑(Pt)、銅(Cu)、鋁(Al)、釕(Ru)、鎢(W)、鎳(Ni)、鈷(Co)或其組合。在一些實施方式中，第一源極/汲極觸點130、第二源極/汲極觸點132、第一閘極接觸連通柱160、第二閘極接觸連通柱162及第一金屬層200可包含由金屬氮化物(諸如氮化鈦)形成的內襯或阻障層。
結合第1圖至第11圖進一步描述第一元件區域100-1、第二元件區域100-2、第三元件區域100-3、第四元件區域100-4及第五元件區域100-5中之MBC元件結構。再次參考第1圖。第一元件區域100-1包含使用SAC製程形成的第一源極/汲極觸點130。在第一源極/汲極觸點130與第一頂部間隔物122-1接觸之情況下，第一源極/汲極觸點130與第一頂部間隔物122-1之間的第一間隔S1實質上為零。第一閘極結構120-1中之每一者沿Y方向縱向地延伸且具有第一閘極長度G1。另外，第一元件區域100-1中之第一閘極結構120-1具有第一間距P1。第2圖中之第二元件區域100-2包含使用非SAC製程形成的第二源極/汲極觸點132。在第一ILD層151插入於第二頂部間隔物122-2與第二源極/汲極觸點132之間的情況下，第二源極/汲極觸點132與第二頂部間隔物122-2之間的第二間隔S2大於5 nm，諸如在約5 nm與約50 nm之間。由於第一間隔S1實質上為零，因此第二間隔S2與第一間隔S1之間的差可在約5 nm與約50 nm之間。另外，由於第二元件區域100-2中之MBC電晶體用於高電壓電路應用，因此第二閘極結構120-2之第二閘極長度G2大於第一閘極結構120-1之第一閘極長度G1。在一些情況下，第二閘極長度G2為第一閘極長度G1的約1.2倍至約5倍。第一ILD層151存在於第二頂部間隔物122-2與第二源極/汲極觸點132之間亦允許第二間距P2為第一間距P1的約1.4倍至約4倍。較大之第二間隔S2及低κ第一ILD層151的存在有助於減小第二閘極結構120-2與第二源極/汲極觸點132之間的閘極至觸點洩漏或寄生電容。第7圖及第8圖示出形成了第一CESL 156及第二CESL 158的實施方式。如上文所描述，由於沿著第二頂部間隔物122-2之側壁設置的第二CESL 158未被蝕刻，因此第二CESL 158之厚度大於第一CESL 156之厚度。
此外，非SAC源極/汲極觸點可大於SAC源極/汲極觸點以減少電阻器-電容器(resistor-capacitor；RC)延遲。例如，第2圖、第6圖及第8圖中所示之第二源極/汲極觸點132具有第二觸點尺寸C2，第二觸點尺寸C2大於第1圖、第5圖及第7圖中所示之第一源極/汲極觸點130的第一觸點尺寸C1。在一些實施方式中，第二觸點尺寸C2與第一觸點尺寸C1之比值(C2/C1)係在約1.2與約3之間。較大之第二觸點尺寸C2允許較大之源極/汲極接觸連通柱，此可導致減小之電阻。例如，由於第二源極/汲極觸點132具有較大之第二觸點尺寸C2，因此在第二源極/汲極觸點132上方之源極/汲極接觸連通柱170可沿著X方向增益尺寸。在一些實施方式中，與較小之第一觸點尺寸C1相比，就寬度或直徑(若為圓形)而言，較大之第二觸點尺寸C2允許源極/汲極接觸連通柱170擴大約1.2倍至約4倍。為了改良用於高電壓應用之閘極至觸點擊穿電壓，沿著X方向，第二元件區域100-2中之第二頂部間隔物122-2比第一元件區域100-1中之第一頂部間隔物122-1厚，且第二元件區域100-2中之第二內間隔物特徵124-2比第一元件區域100-1中之第一內間隔物特徵124-1厚。在一些情況下，第二頂部間隔物122-2之厚度與第一頂部間隔物122-1之厚度之間的差係在約0.5 nm與5 nm之間。第一頂部間隔物122-1可具有在約3 nm與約12 nm之間的厚度。在一些情況下，第二內間隔物特徵124-2之厚度與第一內間隔物特徵124-1之厚度之間的差係在約0.5 nm與5 nm之間。第一內間隔物特徵124-1可具有在約3 nm與約12 nm之間的厚度。較大之第二間隔S2及較大之第二觸點尺寸C2自然地導致沿著X方向的較寬之源極/汲極特徵。例如，第二n型源極/汲極特徵136N-2之寬度大於第一n型源極/汲極特徵136N-1之寬度。
在一些實施方式中，源極/汲極特徵的沿著Z方向之高度可視源極/汲極觸點之形成製程而不同。當使用SAC製程形成如第5圖及第7圖中所示之第一源極/汲極觸點130時，第一n型源極/汲極特徵136N-1具有第一高度H1。當使用非SAC製程形成如第6圖及第8圖中所示之第二源極/汲極觸點132時，第一n型源極/汲極特徵136N-1具有第二高度H2。為了適應SAC製程，沉積第一n型源極/汲極特徵136N-1，直至其高於最上面之第一通道構件1081為止，以在形成用於第一源極/汲極觸點130之觸點開口時減小縱橫比。相反地，第二n型源極/汲極特徵136N-2可與最上面之第三通道構件1083共面或低於最上面之第三通道構件1083，以改良源極/汲極至閘極擊穿電壓。在此等實施方式中，第一高度H1大於第二高度H2。
參考第3圖及第4圖。為了適應通道構件中之較低電洞遷移率且提供提高之互補金屬氧化物半導體(complimentary metal-oxide-semiconductor；CMOS)電晶體效能，第一通道構件1081、第二通道構件1082、第三通道構件1083及第四通道構件1084沿著Y方向可具有不同之通道寬度。如第3圖中所示，在第一元件區域100-1中，第一通道構件1081中之每一者可具有第一通道寬度W1，且第二通道構件1082中之每一者可具有第二通道寬度W2。在一些實施方式中，n井102N上方之p型MBC電晶體的第二通道寬度W2大於p井102P上方之n型MBC電晶體的第一通道寬度W1。在一些情況下，第二通道寬度W2與第一通道寬度W1之比值(W2/W1)係在約1.05與約2之間。此範圍之下限考慮了約5%之製程變化。此意謂著在1與1.05之間的W2/W1比值可能不指示第二通道寬度W2意欲大於第一通道寬度W1。此W2/W1比值可能不會超過約2，因為此寬度差可能需要實質過度蝕刻以釋離具有第二通道寬度W2之通道構件，且此過度蝕刻可能會不合意地減小具有第一通道寬度W1之通道構件的厚度。如第4圖中所示，在第一元件區域100-1中，第三通道構件1083中之每一者可具有第三通道寬度W3，且第四通道構件1084中之每一者可具有第四通道寬度W4。
在一些實施方式中，n井102N上方之p型MBC電晶體的第四通道寬度W4大於p井102P上方之n型MBC電晶體的第三通道寬度W3。在一些情況下，第四通道寬度W4與第三通道寬度W3之比值(W4/W3)係在約1.05與約2之間。此範圍之下限考慮了約5%之製程變化。此意謂著在1與1.05之間的W4/W3比值可能不指示第四通道寬度W4意欲大於第三通道寬度W3。此W4/W3比值可能不會超過約2，因為此寬度差可能需要實質過度蝕刻以釋離具有第四通道寬度W4之通道構件，且此過度蝕刻可能會不合意地減小具有第三通道寬度W3之通道構件的厚度。此外，第二元件區域100-2之通道寬度可等於或大於第一元件區域100-1以適應與高電壓應用相關聯的較大驅動電流。在一些情況下，第三通道寬度W3與第一通道寬度W1之比值可在約1與約3之間。在一些情況下，第四通道寬度W4與第二通道寬度W2之比值可在約1與約3之間。第一通道構件1081、第二通道構件1082、第三通道構件1083及第四通道構件1084的沿著Z方向之通道厚度及通道至通道間隔可實質上相同。
第一元件區域100-1或第二元件區域100-2中之MBC電晶體可與第9圖中所示之第三元件區域100-3、第10圖中所示之第四元件區域100-4或第11圖中所示之第五元件區域100-5中的不同結構之MBC電晶體一起使用。為便於參考，第一元件區域100-1中之MBC電晶體可被稱為第一MBC電晶體，第二元件區域100-2中之MBC電晶體可被稱為第二MBC電晶體，第三元件區域100-3中之MBC電晶體可被稱為第三MBC電晶體，第四元件區域100-4中之MBC電晶體可被稱為第四MBC電晶體，且第五元件區域100-5中之MBC電晶體可被稱為第五MBC電晶體。如上文所描述，第一、第二、第三、第四及第五MBC電晶體可為n型或p型。
現在參考第9圖，此圖示出第三元件區域100-3之佈局圖。第三元件區域100-3中之第三MBC電晶體用於對閘極結構與源極/汲極觸點之間的寄生電容敏感的高頻率電路應用。如第9圖中所示，第三MBC電晶體包含在兩個第二n型源極/汲極特徵136N-2之間延伸的第三通道構件1083。第三閘極結構120-3包裹第三通道構件1083中之每一者。第三源極/汲極觸點133設置於第二n型源極/汲極特徵136N-2上方。第三源極/汲極觸點133係使用非SAC製程形成且與第三閘極結構120-3間隔開第三間隔S3。第三源極/汲極觸點133具有沿著X方向的第三觸點尺寸C3。第三閘極結構120-3具有第三閘極長度G3及第三間距P3。由於第三MBC電晶體不用於高電壓應用，因此第三閘極長度G3小於第二閘極長度G2且可類似於第一閘極長度G1。在一些情況下，第二閘極長度G2與第三閘極長度G3之比值可在1.2與約2之間。為了增大閘極至觸點間隔，第三間距P3可類似於第二間距P2。第三間隔S3可類似於第二間隔S2。在一些情況下，第三間隔S3大於5 nm，諸如在約5 nm與約50 nm之間。第三觸點尺寸C3大於第一觸點尺寸C1。在一些實施方式中，第三觸點尺寸C3與第一觸點尺寸C1之比值可大於1.4，諸如在約1.4與約2之間。
如第10圖中所示，第四MBC電晶體包含設置於兩個第四源極/汲極觸點134之間的第四閘極結構120-4。第四源極/汲極觸點134係使用SAC製程形成且與第四頂部間隔物122-4接觸。亦即，第四源極/汲極觸點134與第四頂部間隔物122-4以第一間隔S1間隔開，第一間隔S1實質上為零。第四源極/汲極觸點134具有沿著X方向的第四觸點尺寸C4。第四閘極結構120-4具有第四閘極長度G4及第四間距P4。第四MBC電晶體用於低功率電路應用。第四閘極長度G4大於第一閘極長度G1。在一些實施方式中，第四閘極長度G4與第一閘極長度G1之比值可在約1.1與約1.5之間。類似地，第四間距P4與第一間距P1之比值可在約1.1與1.5之間。當第四間距P4與第一間距P1之比值小於1.1 (亦即，10%差值)時，源極截止電流(Isoff)之增益可較小且不能證明實施不同閘極間距係合理的。當第四間距P4與第一間距P1之比值大於1.5時，通態電流(Ion)可降級過多而無法滿足先進元件節點之設計要求。第四頂部間隔物122-4可類似於第一頂部間隔物122-1。
如第11圖中所示，第五MBC電晶體包含設置於兩個第五源極/汲極觸點135之間的第五閘極結構120-5。第五源極/汲極觸點135係使用SAC製程形成且與第五頂部間隔物122-5接觸。亦即，第五源極/汲極觸點135與第五頂部間隔物122-5間隔開第一間隔S1，第一間隔S1實質上為零。第五源極/汲極觸點135具有沿著X方向的第五觸點尺寸C5。第五閘極結構120-5具有第五閘極長度G5及第五間距P5。第五MBC電晶體用於高速電路應用。第五閘極長度G5可類似於第一閘極長度G1。類似地，第五間距P5與第一間距P1之比值可在約1.1與1.5之間。當第五間距P5與第一間距P1之比值小於1.1 (亦即，10%差值)時，源極截止電流(Isoff)之增益可較小且不能證明實施不同閘極間距係合理的。當第五間距P5與第一間距P1之比值大於1.5時，通態電流(Ion)可降級過多而無法滿足先進元件節點之設計要求。
在一些實施方式中，半導體元件100可包含第一元件區域100-1中之第一MBC電晶體及第三元件區域100-3中之第三MBC電晶體以充當串聯器/解串器電路，此串聯器/解串器電路在高頻率下操作。在一些其他實施方式中，半導體元件100可包含第一元件區域100-1中之第一MBC電晶體及第四元件區域100-4中之第四MBC電晶體(或第五元件區域100-5中之第五MBC電晶體)以充當類比或低功率電路。
雖然未意欲為限制性的，但本揭露之一或多個實施方式給半導體元件及其形成提供了許多好處。例如，本揭露提供以下兩者之結構：第一MBC電晶體，此第一MBC電晶體具有較小閘極長度及間距與使用自對準接觸(self-align contact；SAC)製程形成之源極/汲極觸點；及第二MBC電晶體，此第二MBC電晶體具有較大之閘極長度及間距與非SAC源極/汲極觸點。第一MBC電晶體允許密集裝填，適合於高密度電路應用。第二MBC電晶體具有較大之閘極至觸點間隔以改良擊穿電壓及寄生電容，適合於高電壓應用，諸如用於電熔絲元件之驅動器及控制器。本揭露亦提供適合於高頻率應用之第三MBC電晶體、適合於低功率應用之第四MBC電晶體及適合於高速應用之第五MBC電晶體。
在一個例示性態樣中，本揭露係關於一種半導體元件。半導體元件包含在基板之第一元件區域中的第一電晶體及在基板之第二元件區域中的第二電晶體。第一電晶體包含：第一源極/汲極特徵及第二源極/汲極特徵；多個第一通道構件，夾於第一源極/汲極特徵與第二源極/汲極特徵之間；第一閘極結構，包裹多個第一通道構件中之每一者；第一源極/汲極觸點，設置於第一源極/汲極特徵上方；及第一頂部閘極間隔物，設置於第一閘極結構與第一源極/汲極觸點之間。第二電晶體包含：第三源極/汲極特徵及一第四源極/汲極特徵；多個第二個通道構件，夾於第三源極/汲極特徵與第四源極/汲極特徵之間；第二閘極結構，包裹多個第二通道構件中之每一者；第二源極/汲極觸點，設置於第三源極/汲極特徵上方；及第二頂部閘極間隔物，設置於第二閘極結構與第二源極/汲極觸點之間。第二頂部閘極間隔物與第二源極/汲極觸點之間的距離大於第一頂部閘極間隔物與第一源極/汲極觸點之間的距離。
在一些實施方式中，多個第一通道構件中之每一者沿著第一方向延伸，多個第二通道構件中之每一者沿著第二方向延伸，第一頂部閘極間隔物沿著第一方向具有第一厚度，第二頂部閘極間隔物沿著第二方向具有第二厚度，且第二厚度大於第一厚度。在一些實施方式中，第一電晶體進一步包含設置於第一源極/汲極觸點與第一頂部閘極間隔物之間的第一蝕刻停止層，且第二電晶體進一步包含設置於第二源極/汲極觸點與第二頂部閘極間隔物之間的第二蝕刻停止層及低κ介電層。在一些情況下，第一蝕刻停止層與第一源極/汲極觸點及第一頂部間閘極間隔物直接接觸。在一些實施方式中，第二蝕刻停止層與第二頂部閘極間隔物及低κ介電層直接接觸。在一些實施方式中，第一蝕刻停止層之厚度小於第二蝕刻停止層之厚度。在一些情況下，第一蝕刻停止層及第二蝕刻停止層包含氮化矽，且低κ介電層包含氧化矽。在一些實施方式中，第一元件區域為高密度元件區域，且第二元件區域為高電壓元件區域。在一些實施方式中，第一閘極結構包含第一閘極長度，且第二閘極結構包含比第一閘極長度大的第二閘極長度。
在另一個例示性態樣中，本揭露係關於一種半導體元件。半導體元件包含第一電晶體及第二電晶體。第一電晶體包含：第一源極/汲極特徵及第二源極/汲極特徵；多個第一通道構件，沿著第一方向夾於第一源極/汲極特徵與第二源極/汲極特徵之間；第一閘極結構，包裹多個第一通道構件中之每一者；及多個第一內間隔物特徵，設置於第一閘極結構與第一源極/汲極特徵之間。第二電晶體包含：第三源極/汲極特徵及第四源極/汲極特徵；多個第二通道構件，沿著第二方向夾於第三源極/汲極特徵與第四源極/汲極特徵之間；第二閘極結構，包裹多個第二通道構件中之每一者；及多個第二內間隔物特徵，設置於第二閘極結構與第三源極/汲極特徵之間。多個第一內間隔物特徵中之每一者沿著第一方向具有第一厚度，多個第二內間隔物特徵中之每一者沿著第二方向具有第二厚度，且第二厚度大於第一厚度。
在一些實施方式中，多個第一通道構件與多個第一內間隔物特徵交錯。在一些情況下，第一源極/汲極特徵的沿著第一方向之寬度小於第三源極/汲極特徵的沿著第二方向之寬度。在一些實施方式中，第一電晶體可進一步包含：第一源極/汲極觸點，第一源極/汲極觸點在第一源極/汲極特徵上方；及第一頂部間隔物，第一頂部間隔物沿著第一閘極結構之側壁設置於多個第一通道構件上方。第二電晶體可進一步包含：第二源極/汲極觸點，第二源極/汲極觸點在第三源極/汲極特徵上方；及第二頂部間隔物，第二頂部間隔物沿著第二閘極結構之側壁設置於多個第二通道構件上方。第一源極/汲極觸點與第一頂部間隔物之間的距離小於第二源極/汲極觸點與第二頂部間隔物之間的距離。在一些實施方式中，第一源極/汲極觸點包含沿著第一方向之第三寬度(W3)，第二源極/汲極觸點包含沿著第二方向之第四寬度(W4)，且第四寬度(W4)大於第三寬度(W3)。在一些情況下，第四寬度與第三寬度之比值(W4/W3)係在約1.2與3.0之間。
在又一個例示性態樣中，本揭露係關於一種半導體元件。半導體元件包含高密度電晶體及高電壓電晶體。高密度電晶體包含：第一閘極結構及第二閘極結構，界定第一間距；及第一源極/汲極觸點，沿著第一方向設置於第一閘極結構與第二閘極結構之間。高電壓電晶體包含：第三閘極結構及第四閘極結構，界定比第一間距大的第二間距；及第二源極/汲極觸點，沿著第二方向設置於第三閘極結構與第四閘極結構之間。第一源極/汲極觸點與第一閘極結構間隔開第一距離。第二源極/汲極觸點與第三閘極結構間隔開比第一距離大的第二距離。
在一些實施方式中，高密度電晶體進一步包含在第一源極/汲極觸點上方的第一接觸連通柱，高電壓電晶體進一步包含在第二源極/汲極觸點上方的第二接觸連通柱，且第一接觸連通柱的沿著第一方向之寬度小於第二接觸連通柱的沿著第二方向之寬度。在一些實施方式中，半導體元件可進一步包含一基板，且高密度電晶體進一步包含：多個第一通道構件，多個第一通道構件背對基板沿著第三方向堆疊；及第一源極/汲極特徵，第一源極/汲極特徵與多個第一通道構件接觸。在一些情況下，高電壓電晶體進一步包含：多個第二通道構件，多個第二通道構件沿著第三方向堆疊；及第二源極/汲極特徵，第二源極/汲極特徵與多個第二通道構件接觸。沿著第三方向，第一源極/汲極特徵比多個第一通道構件中的最上面之通道構件高。沿著第三方向，第二源極/汲極特徵與多個第二通道構件中的最上面之通道構件實質上齊平。在一些情況下，高密度電晶體進一步包含設置於第一源極/汲極觸點與第一閘極結構之間的第一蝕刻停止層，高電壓電晶體進一步包含設置於第二源極/汲極觸點與第三閘極結構之間的第二蝕刻停止層，且第二蝕刻停止層的沿著第二方向之厚度大於第一蝕刻停止層的沿著第一方向之厚度。在一些情況下，第一蝕刻停止層與第一源極/汲極觸點接觸，且第二蝕刻停止層與第二源極/汲極觸點藉由層間介電層間隔開。
前文概述了若干實施方式之特徵，使得本領域具有通常知識者可更好地理解本揭露之態樣。本領域具有通常知識者將瞭解，其可容易地使用本揭露作為依據來設計或修改用於實現相同目的及/或達成本文中介紹之實施方式之相同優點的其他方法及結構。本領域具有通常知識者亦將認識到，此類等效構造不脫離本揭露之精神及範疇，且本領域具有通常知識者可在不脫離本揭露之精神及範疇的情況下於此進行各種改變、替代及更改。
100:半導體元件 100-1:第一元件區域 100-2:第二元件區域 100-3:第三元件區域 100-4:第四元件區域 100-5:第五元件區域 102:基板 102N:n井 102P:p井 110-1:第一主動區 110-2:第二主動區 110-3:第三主動區 120-1:第一閘極結構 120-2:第二閘極結構 120-3:第三閘極結構 120-4:第四閘極結構 120-5:第五閘極結構 122-1:第一頂部間隔物 122-2:第二頂部間隔物 122-3:第三頂部間隔物 122-4:第四頂部間隔物 122-5:第五頂部間隔物 124-1:第一內間隔物特徵 124-2:第二內間隔物特徵 130:第一源極/汲極觸點 132:第二源極/汲極觸點 133:第三源極/汲極觸點 134:第四源極/汲極觸點 135:第五源極/汲極觸點 136N-1:第一n型源極/汲極特徵 136N-2:第二n型源極/汲極特徵 138:矽化物層 140:閘極端介電特徵 150:閘極SAC介電層 151:第一ILD層 152:第二ILD層 154:IMD層 156:第一CESL 158:第二CESL 160:第一閘極接觸連通柱 162:第二閘極接觸連通柱 170:源極/汲極接觸連通柱 200:第一金屬層 1000-1N:第一n型MBC電晶體 1000-2N:第二n型MBC電晶體 1000-3N:第三n型MBC電晶體 1000-4N:第四n型MBC電晶體 1000-5N:第五n型MBC電晶體 1000-1P:第一p型MBC電晶體 1000-2P:第二p型MBC電晶體 1000-4P:第四p型MBC電晶體 1000-5P:第五p型MBC電晶體 1081:第一通道構件 1082:第二通道構件 1083:第三通道構件 1084:第四通道構件 1202:閘極介電層 1204:第一閘極電極部分 1206:第二閘極電極部分 A-A’,B-B’,C-C,D-D’:剖面 C1:第一觸點尺寸 C2:第二觸點尺寸 C3:第三觸點尺寸 C4:第四觸點尺寸 C5:第五觸點尺寸 G1:第一閘極長度 G2:第二閘極長度 G3:第三閘極長度 G4:第四閘極長度 G5:第五閘極長度 P1:第一間距 P2:第二間距 P3:第三間距 P4:第四間距 P5:第五間距 H1:第一高度 H2:第二高度 S1:第一間隔 S2:第二間隔 S3:第三間隔 W1:第一通道寬度 W2:第二通道寬度 W3:第三通道寬度 W4:第四通道寬度
在結合附圖閱讀時，自以下詳細說明將能最好地理解本揭露。要強調的是，根據業界之標準做法，各種特徵未按比例繪製且僅用於進行說明。實際上，為了便於討論，各種特徵之尺寸可任意地增大或減小。 第1圖示出根據本揭露之各種態樣的半導體元件之第一元件區域的佈局圖。 第2圖示出根據本揭露之各種態樣的半導體元件之第二元件區域的佈局圖。 第3圖示出根據本揭露之各種態樣的第一元件區域的沿著第1圖中之剖面A-A’截取的片剖面圖。 第4圖示出根據本揭露之各種態樣的第二元件區域的沿著第2圖中之剖面B-B’截取的片剖面圖。 第5圖及第7圖示出根據本揭露之各種態樣的第一元件區域的沿著第1圖中之剖面C-C’截取的片段剖面圖。 第6圖及第8圖示出根據本揭露之各種態樣的第二元件區域的沿著第2圖中之剖面D-D’截取的片段剖面圖。 第9圖示出根據本揭露之一或多個態樣的半導體元件之第三元件區域的沿著主動區截取的片段剖面圖。 第10圖示出根據本揭露之一或多個態樣的半導體元件之第四元件區域的佈局圖。 第11圖示出根據本揭露之一或多個態樣的半導體元件之第五元件區域的佈局圖。
100:半導體元件
100-1:第一元件區域
102:基板
102N:n井
102P:p井
110-1:第一主動區
110-2:第二主動區
120-1:第一閘極結構
122-1:第一頂部間隔物
130:第一源極/汲極觸點
140:閘極端介電特徵
200:第一金屬層
1000-1N:第一n型MBC電晶體
1000-1P:第一p型MBC電晶體
A-A’,C-C’:剖面
C1:第一觸點尺寸
G1:第一閘極長度
P1:第一間距
S1:第一間隔
W1:第一通道寬度
W2:第二通道寬度

Claims (20)

  1. 一種半導體元件，包含： 在一基板之一第一元件區域中之一第一電晶體，包含： 一第一源極/汲極特徵以及一第二源極/汲極特徵； 複數個第一通道構件，該些第一通道構件夾於該第一源極/汲極特徵與該第二源極/汲極特徵之間； 一第一閘極結構，該第一閘極結構包裹該些第一通道構件中之每一者； 一第一源極/汲極觸點，該第一源極/汲極觸點設置於該第一源極/汲極特徵上方；以及 一第一頂部閘極間隔物，該第一頂部閘極間隔物設置於該第一閘極結構與該第一源極/汲極觸點之間；以及 在該基板之一第二元件區域中之一第二電晶體，包含： 一第三源極/汲極特徵以及一第四源極/汲極特徵； 複數個第二通道構件，該些第二通道構件夾於該第三源極/汲極特徵與該第四源極/汲極特徵之間； 一第二閘極結構，該第二閘極結構包裹該些第二通道構件中之每一者； 一第二源極/汲極觸點，該第二源極/汲極觸點設置於該第三源極/汲極特徵上方；以及 一第二頂部閘極間隔物，該第二頂部閘極間隔物設置於該第二閘極結構與該第二源極/汲極觸點之間； 其中該第二頂部閘極間隔物與該第二源極/汲極觸點之間之一距離大於該第一頂部閘極間隔物與該第一源極/汲極觸點之間之一距離。
  2. 如請求項1所述之半導體元件， 其中該些第一通道構件中之每一者沿著一第一方向延伸； 其中該些第二通道構件中之每一者沿著一第二方向延伸； 其中該第一頂部閘極間隔物沿著該第一方向具有一第一厚度； 其中該第二頂部閘極間隔物沿著該第二方向具有一第二厚度；以及 其中該第二厚度大於該第一厚度。
  3. 如請求項1所述之半導體元件， 其中該第一電晶體進一步包含設置於該第一源極/汲極觸點與該第一頂部閘極間隔物之間之一第一蝕刻停止層； 其中該第二電晶體進一步包含設置於該第二源極/汲極觸點與該第二頂部閘極間隔物之間之一第二蝕刻停止層以及一低κ介電層。
  4. 如請求項3所述之半導體元件，其中該第一蝕刻停止層與該第一源極/汲極觸點以及該第一頂部閘極間隔物直接接觸。
  5. 如請求項3所述之半導體元件，其中該第二蝕刻停止層與該第二頂部閘極間隔物以及該低κ介電層直接接觸。
  6. 如請求項3所述之半導體元件，其中該第一蝕刻停止層之一厚度小於該第二蝕刻停止層之一厚度。
  7. 如請求項3所述之半導體元件， 其中該第一蝕刻停止層以及該第二蝕刻停止層包含氮化矽； 其中該低κ介電層包含氧化矽。
  8. 如請求項1所述之半導體元件， 其中該第一元件區域為一高密度元件區域； 其中該第二元件區域為一高電壓元件區域。
  9. 如請求項1所述之半導體元件， 其中該第一閘極結構包含一第一閘極長度； 其中該第二閘極結構包含比該第一閘極長度大之一第二閘極長度。
  10. 一種半導體元件，包含： 一第一電晶體，包含： 一第一源極/汲極特徵以及一第二源極/汲極特徵； 複數個第一通道構件，該些第一通道構件沿著一第一方向夾於該第一源極/汲極特徵與該第二源極/汲極特徵之間； 一第一閘極結構，該第一閘極結構包裹該些第一通道構件中之每一者；以及 複數個第一內間隔物特徵，該些第一內間隔物特徵設置於該第一閘極結構與該第一源極/汲極特徵之間；以及 一第二電晶體，包含： 一第三源極/汲極特徵以及一第四源極/汲極特徵； 複數個第二通道構件，該些第二通道構件沿著一第二方向夾於該第三源極/汲極特徵與該第四源極/汲極特徵之間； 一第二閘極結構，該第二閘極結構包裹該些第二通道構件中之每一者；以及 複數個第二內間隔物特徵，該些第二內間隔物特徵設置於該第二閘極結構與該第三源極/汲極特徵之間； 其中該些第一內間隔物特徵中之每一者沿著該第一方向具有一第一厚度； 其中該些第二內間隔物特徵中之每一者沿著該第二方向具有一第二厚度； 其中該第二厚度大於該第一厚度。
  11. 如請求項10所述之半導體元件，其中該些第一通道構件與該些第一內間隔物特徵交錯。
  12. 如請求項10所述之半導體元件，其中該第一源極/汲極特徵之沿著該第一方向之一寬度小於該第三源極/汲極特徵之沿著該第二方向之一寬度。
  13. 如請求項10所述之半導體元件， 其中該第一電晶體進一步包含： 一第一源極/汲極觸點，該第一源極/汲極觸點在該第一源極/汲極特徵上方；以及 一第一頂部間隔物，該第一頂部間隔物沿著該第一閘極結構之側壁設置於該些第一通道構件上方； 其中該第二電晶體進一步包含： 一第二源極/汲極觸點，該第二源極/汲極觸點在該第三源極/汲極特徵上方；以及 一第二頂部間隔物，該第二頂部間隔物沿著該第二閘極結構之側壁設置於該些第二通道構件上方； 其中該第一源極/汲極觸點與該第一頂部間隔物之間之一距離小於該第二源極/汲極觸點與該第二頂部間隔物之間之一距離。
  14. 如請求項13所述之半導體元件， 其中該第一源極/汲極觸點包含沿著該第一方向之一第三寬度(W3)； 其中該第二源極/汲極觸點包含沿著該第二方向之一第四寬度(W4)；以及 其中該第四寬度(W4)大於該第三寬度(W3)。
  15. 如請求項14所述之半導體元件，其中該第四寬度與該第三寬度之一比值(W4/W3)係在約1.2與3.0之間。
  16. 一種半導體元件，包含： 一高密度電晶體，包含： 一第一閘極結構以及一第二閘極結構，該第一閘極結構與該第二閘極結構界定一第一間距；以及 一第一源極/汲極觸點，該第一源極/汲極觸點沿著一第一方向設置於該第一閘極結構與該第二閘極結構之間；以及 一高電壓電晶體，包含： 一第三閘極結構以及一第四閘極結構，該第三閘極結構與該第四閘極結構界定比該第一間距大之一第二間距；以及 一第二源極/汲極觸點，該第二源極/汲極觸點沿著一第二方向設置於該第三閘極結構與該第四閘極結構之間； 其中該第一源極/汲極觸點與該第一閘極結構間藉由一第一距離隔開； 其中該第二源極/汲極觸點與該第三閘極結構藉由比該第一距離大之一第二距離間隔開。
  17. 如請求項16所述之半導體元件， 其中該高密度電晶體進一步包含在該第一源極/汲極觸點上方之一第一接觸連通柱； 其中該高電壓電晶體進一步包含在該第二源極/汲極觸點上方之一第二接觸連通柱； 其中該第一接觸連通柱之沿著該第一方向之一寬度小於該第二接觸連通柱之沿著該第二方向之一寬度。
  18. 如請求項16所述之半導體元件，進一步包含一基板， 其中該高密度電晶體進一步包含： 複數個第一通道構件，該些第一通道構件背對該基板沿著一第三方向堆疊；以及 一第一源極/汲極特徵，該第一源極/汲極特徵與該些第一通道構件接觸； 其中該高電壓電晶體進一步包含： 複數個第二通道構件，該些第二通道構件沿著該第三方向堆疊；以及 一第二源極/汲極特徵，該第二源極/汲極特徵與該些第二通道構件接觸；以及 其中沿著該第三方向，該第一源極/汲極特徵比該些第一通道構件中之一最上面之通道構件高； 其中沿著該第三方向，該第二源極/汲極特徵與該些第二通道構件中之一最上面之通道構件實質上齊平。
  19. 如請求項16所述之半導體元件， 其中該高密度電晶體進一步包含設置於該第一源極/汲極觸點與該第一閘極結構之間之一第一蝕刻停止層； 其中該高電壓電晶體進一步包含設置於該第二源極/汲極觸點與該第三閘極結構之間之一第二蝕刻停止層； 其中該第二蝕刻停止層之沿著該第二方向之一厚度大於該第一蝕刻停止層之沿著該第一方向之一厚度。
  20. 如請求項19所述之半導體元件， 其中該第一蝕刻停止層與該第一源極/汲極觸點接觸； 其中該第二蝕刻停止層與該第二源極/汲極觸點藉由一層間介電層間隔開。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368596B2 (en) * 2012-06-14 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a field effect transistor
US9536877B2 (en) 2014-03-03 2017-01-03 Globalfoundries Inc. Methods of forming different spacer structures on integrated circuit products having differing gate pitch dimensions and the resulting products
US9478636B2 (en) * 2014-05-16 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device including source/drain contact having height below gate stack
US10199502B2 (en) 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US20160111421A1 (en) 2014-10-21 2016-04-21 Mark S. Rodder Multiple cpp for increased source/drain area for fets including in a critical speed path
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10032627B2 (en) 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9887269B2 (en) 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9899269B2 (en) 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
US9899416B2 (en) 2016-01-11 2018-02-20 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
US9899398B1 (en) 2016-07-26 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device having nanocrystal floating gate and method of fabricating same
US10290546B2 (en) 2016-11-29 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage adjustment for a gate-all-around semiconductor structure
KR102568562B1 (ko) * 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
US9947804B1 (en) * 2017-07-24 2018-04-17 Globalfoundries Inc. Methods of forming nanosheet transistor with dielectric isolation of source-drain regions and related structure
US10332819B1 (en) * 2018-03-29 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US11404423B2 (en) * 2018-04-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd Fin-based strap cell structure for improving memory performance
US10529860B2 (en) * 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate
US10886368B2 (en) 2018-08-22 2021-01-05 International Business Machines Corporation I/O device scheme for gate-all-around transistors
US10930763B2 (en) * 2018-09-25 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device for forming metal gate electrodes for transistors
CN110970303A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11437373B2 (en) * 2020-08-13 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device structure

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