KR102544673B1 - 반도체 발광소자 및 이를 제조하는 방법 - Google Patents
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Abstract
본 개시는 반도체 발광소자에 있어서, 제1 반도체 영역, 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 구비되는 활성 영역을 포함하는 발광부; 발광부를 덮고 있는 페시베이션층; 페시베이션층에 형성된 개구를 통해 제1 반도체 영역과 전기적으로 연결되고, 페시베이션층 위로 걸쳐진 제1 전극; 그리고 페시베이션층에 형성된 다른 개구를 통해 제2 반도체 영역과 전기적으로 연결되고, 페시베이션층 위로 걸쳐진 제2 전극;을 포함하며, 제1 전극 및 제2 전극 각각의 최상층은 다공성 금속으로 이루어지고, 페시베이션층은 SiNx 또는 Al2O3 중의 하나를 외부막으로 하는, 반도체 발광소자에 관한 것이다.
Description
본 개시(Disclosure)는 전체적으로 반도체 발광소자 및 이를 제조하는 방법에 관한 것으로, 특히 미니 엘이디 디스플레이 또는 마이크로 엘이디 디스플레이에 사용되는 반도체 발광소자(예: 미니 엘이디(폭이 100㎛ 정도(300㎛ 이하)), 마이크로 엘이디(폭이 100㎛ 미만의 소자)) 및 이를 제조하는 방법에 관한 것이다. 마이크로 엘이디 디스플레이는 기존 엘이디 백라이팅 LCD와 달리 반도체 발광소자를 백라이트로 사용하는 것이 아니라, OLED 디스플레이와 마찬가지로 직접 발광에 이용한다. 여기서, 반도체 발광소자는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 광소자를 의미하며, 자외선, 청색 및 녹색을 발광하는 AlGaInN계 반도체 발광소자 및 적색을 발광하는 AlGaInP(As)계 반도체 발광소자를 예로 들 수 있다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 미국 공개특허공보 제US2019/0067255호에 제시된 반도체 발광 구조물의 일 예를 나타내는 도면으로서, 반도체 발광 구조물은 제1 반도체 발광소자(101; 예: 적색 발광 엘이디 플립칩), 제2 반도체 발광소자(103; 예: 청색 발광 엘이디 플립칩), 제3 반도체 발광소자(105; 예: 녹색 발광 엘이디 플립칩) 그리고 3개의 반도체 발광소자(101,103,105)가 놓이는 배선 기판(107)을 포함한다.
도 2는 미국 등록특허공보 제7,262,436호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 성장 기판(100), 성장 기판(100) 위에 성장되는 제1 반도체 영역(300; 예: n형 반도체 영역), 제1 반도체 영역(300) 위에 성장되는 활성 영역(400), 활성 영역(400) 위에 성장되는 제2 반도체 영역(500; 예: p형 반도체 영역), 제2 반도체 영역(500) 위에 형성되는 반사막으로 기능하는 전극(901,902,903) 그리고 식각되어 노출된 제1 반도체 영역(300) 위에 형성되는 전극(800)을 포함한다. 제1 반도체 영역(300)과 제2 반도체 영역(500)은 그 도전성을 반대로 하는 것이 가능하다. 바람직하게는, 성장 기판(100)과 제1 반도체 영역(300) 사이에 버퍼 영역(도시 생략)이 구비된다. 이러한 구조의 칩, 즉 성장 기판(100)의 반대 측에 전극(901,902,903) 및 전극(800) 모두가 형성되어 있고, 전극(901,902,903)이 반사막으로 기능하는 형태의 칩을 플립칩이라 한다. 전극(901,902,903)은 반사율이 높은 전극(901; 예: Ag), 본딩을 위한 전극(903; 예: Au) 그리고 전극(901) 물질과 전극(903) 물질 사이의 확산을 방지하는 전극(902; 예: Ni)으로 이루어진다. 이러한 금속 반사막 구조는 반사율이 높고, 전류 확산에 이점을 가진다.
도 3은 미국 등록특허공보 제9,466,768호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 성장 기판(100), 성장 기판(100)에 성장되는 버퍼 영역(200), 버퍼 영역(200)위에 성장되는 제1 반도체 영역(300), 제1 반도체 영역(300) 위에 성장되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(400), 활성 영역(400) 위에 성장되는 제2 반도체 영역(500)을 구비한다. 성장 기판(100)으로 주로 사파이어, SiC, Si, GaN 등이 이용되며, 성장 기판(100)은 최종적으로 제거될 수 있고, 버퍼 영역(200)은 생략될 수 있다. 제1 반도체 영역(300)과 제2 반도체 영역(500)은 그 위치가 바뀔 수 있으며, 3족 질화물 반도체 발광소자에 있어서 주로 GaN으로 이루어진다. 각각의 반도체층(200,300,400,500)이 다층으로 구성될 수 있으며, 추가의 층이 구비될 수도 있다. 한편, 도 2와 달리 반사막으로 기능하는 전극(901,902,903) 대신에 비도전성 반사막(910)이 구비되어 있다. 비도전성 반사막(910)은 단층의 유전체막(예: SiOx, TiOx, Ta2O5, MgF2), 다층의 유전체막, DBR 반사막(예: SiO2/TiO2)으로 이루어지거나 이들의 조합으로 이루질 수 있다. 전류의 공급을 위해, 전극(920,930)과 전극(800,810)이 구비되어 있고, 전극(920)과 전극(930)의 연결을 위해 비도전성 반사막(910)을 관통하는 전기적 연결(940)이 형성되어 있다. 제1 반도체 영역(300)과 제2 반도체 영역(500)의 전류 확산을 위해 가지 전극(810)과 가지 전극(930)이 구비될 수 있으며, 제2 반도체 영역(500)의 전류 확산을 보다 원활하게 하기 위해 투광성 도전막(600; 예: ITO, TCO)이 형성되어 있다. 미설명 부호는 950는 전류 차단층(CBL; Current Blocking layer)이다.
도 4는 일본 공개특허공보 제2006-120913호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 성장 기판(100), 성장 기판(100) 위에 성장되는 버퍼 영역(200), 버퍼 영역(200) 위에 성장되는 제1 반도체 영역(300), 제1 반도체 영역(300) 위에 성장되는 활성 영역(400), 활성 영역(400) 위에 성장되는 제2 반도체 영역(500), 제2 반도체 영역(500) 위에 형성되며, 전류 확산 기능을 하는 투광성 도전막(600; 예: ITO, TCO), 투광성 도전막(600) 위에 형성되는 전극(700) 그리고 식각되어 노출된 제1 반도체 영역(300) 위에 형성되는 전극(800)을 포함한다. 그리고 투광성 도전막(600) 위에는 분포 브래그 리플렉터(900; DBR: Distributed Bragg Reflector)와 금속 반사막(904)이 구비되어 있다.
도 5는 미국 등록특허공보 제9,748,446호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 도 2에 도시된 바와 같이, 성장 기판(100), 버퍼 영역(200), 제1 반도체 영역(300), 활성 영역(400), 제2 반도체 영역(500), 투광성 도전막(600), 비도전성 반사막(910), 전극(920,930,940), 전극(800,810) 그리고 전류 차단층(950)을 포함한다. 다만, 전극(800)과 전극(920) 간의 구조적 기울어짐(높이차)을 줄이기 위해 전극(800)이 비도전성 반사막(920) 위에 형성되어 있으며, 가지 전극(810)과 전극(800)의 전기적 연결을 위해 비도전성 반사막(910)을 관통하는 전기적 연결(820)이 이용된다. 이외에도 반도체층을 식각하여 비아홀을 형성하고, 여기에 n측 전극을 형성하여, p측 전극과의 높이차를 없앤 예들을 일본 공개특허공보 제S55-009442호 등에서 찾아볼 수 있다.
도 6 내지 도 9는 미국 등록특허공보 제US7,067,340호에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면으로서, 먼저, 도 6에 도시된 바와 같이, 성장 기판(300; 예: GaAs 기판)에 n형 반도체 영역(302), 활성 영역(304) 및 p형 반도체 영역(306)을 순차로 성장시킨 다음, 연성을 가지며 투명한 접착층(308; Soft transparent adhesive layer; 예: BCB(Bisbenzocyclobutene), 폴리이미드, 글라스, 에폭시)을 이용하여, 임시 기판(310; 예: 글라스, 실리콘, 세라믹, Al2O3)을 p형 반도체 영역(306)에 부착한다. 다음으로, 도 7에 도시된 바와 같이, 임시 기판(310)을 지지 기판으로 하여, 성장 기판(300)을 제거한다. 다음으로, 도 8에 도시된 바와 같이, 성장 기판(300)이 제거된 n형 반도체 영역(302)에, 연성을 가지며 투명한 접착층(312; Soft transparent adhesive layer; 예: BCB(Bisbenzocyclobutene), 폴리이미드, 글라스, 에폭시)을 이용하여, 투광성 기판(314; 예: 투광성을 가지는 기판(사파이어, 글라스, GaP, SiC))을 부착한 다음, 연성을 가지는 투명한 접착층(308)과 임시 기판(310)을 제거한다. 마지막으로, 도 9에 도시된 바와 같이, 식각을 통해 p형 반도체 영역(306)과 활성 영역(304)의 일부를 제거한 다음, n형 반도체 영역(302)과 p형 반도체 영역(306) 각각에, n측 전극(316,318,320)과 p측 전극(316,318,322)을 형성하여 반도체 발광소자를 제조한다. 전극(316)은 금속 반사층(예: Au, Al, Ag, Ag 합금)이며, 전극(318)은 장벽층(예: Ni, W, TiN, WN, Pt, ZnO, ITO)이고, 전극(320,322)은 본딩 패드층(예: Au, Al)이다.
도 2 내지 도 9에 제시된 반도체 발광소자에서, 지지 기판으로 기능하는 성장 기판(100) 내지 투광성 기판(314)은 일반적으로 100㎛ 전후의 두께를 가지지만, 미니 엘이디, 마이크로 엘이디에서와 같이, 칩이 소형화함에 따라 문제를 야기한다. 즉, 세로와 가로 길이가 100㎛ 이하이고, 지지 기판(100,314)의 두께가 100㎛ 전후인 반도체 발광소자는 제조가 쉽지 않을 뿐만 아니라, 배선 기판으로 전사하는 것도 쉽지가 않다. 또한 칩 사이즈가 작아짐에 따라, 레이저 가공 횟수 증가로 인해 생산성과 품질 이슈 발생 및 대량 투자 등의 문제가 발생한다. 따라서 지지 기판(100,314)을 최종적으로 제거하는 방안이 제시되어 상기 생산성 및 품질 이슈 해결 가능성과 함께, 얇은 두께를 가지는(지지 기판 제거) 초소형 박막 반도체 발광소자를 이용하여 픽셀 및/또는 서브픽셀 간의 빛 간섭(혼색)을 억제할 수 있는 이점을 가진다. 하지만 지지 기판(100,314)을 구비하는 경우처럼 반도체 발광소자의 전광 특성을 자유롭게 Probing & Sorting 할 수 없어, 최종적으로 공정을 완료한 디스플레이 및 조명 등의 모듈 및/또는 세트 완제품의 전광 특성을 만족시킬 수 있는 가능성이 매우 희박할 뿐만 아니라 가성비 관점에서 바람직하지 않다.
이하에서, 지지 기판(100,314)의 두께를 자유롭게 조절할 수 있는, 특히 지지 기판(100,314)의 두께를 얇게 (예를 들어, 50㎛ 이하로) 조절할 수 있는 반도체 발광소자를 제조하는 방법을 제안한다.
이에 대하여 '발명을 실시하기 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 반도체 발광소자에 있어서, 상면과 하면, 및 상면과 하면을 연결하는 측면을 구비하는 영구 지지 기판; 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 구비되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역을 포함하는 발광부;로서, 영구 지지 기판의 상면에 놓이는 발광부; 발광부를 기준으로 영구 지지 기판에 대향하는 측에 구비되며, 제1 반도체 영역과 전기적으로 연결되는 제1 전극; 발광부를 기준으로 영구 지지 기판에 대향하는 측에 구비되며, 제2 반도체 영역과 전기적으로 연결되는 제2 전극; 제2 전극과 제2 반도체 영역 간의 전기적 연통이 가능되도록 제2 전극과 제2 반도체 영역 사이에 구비되는 게재층; 그리고, 제1 전극과 제2 전극을 노출시키며, 제1 전극 및 제2 전극 측으로부터 게재층 및 발광부로 이어져서 영구 지지 기판의 측면까지 덮고 있는 페시베이션층;을 포함하는 반도체 발광소자 및 이를 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 구비되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역을 포함하는 발광부; 발광부를 덮고 있는 페시베이션층; 페시베이션층에 형성된 개구를 통해 제1 반도체 영역과 전기적으로 연결되고, 페시베이션층 위로 걸쳐진 제1 전극; 그리고 페시베이션층에 형성된 다른 개구를 통해 제2 반도체 영역과 전기적으로 연결되고, 페시베이션층 위로 걸쳐진 제2 전극;을 포함하며, 제1 전극 및 제2 전극 각각의 최상층은 다공성 금속으로 이루어지고, 페시베이션층은 SiNx 또는 Al2O3 중의 하나를 외부막으로 하는, 반도체 발광소자가 제공된다.
이에 대하여 '발명을 실시하기 위한 구체적인 내용'의 후단에 기술한다.
도 1은 미국 공개특허공보 제US2019/0067255호에 제시된 반도체 발광 구조물의 일 예를 나타내는 도면,
도 2는 미국 등록특허공보 제7,262,436호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 3은 미국 등록특허공보 제9,466,768호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 4는 일본 공개특허공보 제2006-120913호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 5는 미국 등록특허공보 제9,748,446호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 6 내지 도 9는 미국 등록특허공보 제US7,067,340호에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 10은 본 개시에 따른 반도체 발광소자의 일 예를 나타내는 도면,
도 11은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 12는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 13은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 14는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 15 및 도 16은 도 10에 제시된 반도체 발광소자(반도체 칩) 및 도 11에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 일 예를 나타내는 도면,
도 17은 도 12에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 일 예를 나타내는 도면,
도 18 및 도 19는 도 12에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 20은 도 13에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 21은 도 14에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 22는 도 10에 제시된 반도체 발광소자(반도체 칩)를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 23은 도 10에 제시된 반도체 발광소자(반도체 칩)를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 24는 미국 등록특허공보 제8,673,773호에 제시된 반도체 칩을 기판에 접합하는 방법의 일 예를 나타내는 도면,
도 25는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 26은 도 25에 제시된 반도체 발광소자가 일반 반도체 발광소자로 확장된 예를 나타내는 도면.
도 2는 미국 등록특허공보 제7,262,436호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 3은 미국 등록특허공보 제9,466,768호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 4는 일본 공개특허공보 제2006-120913호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 5는 미국 등록특허공보 제9,748,446호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 6 내지 도 9는 미국 등록특허공보 제US7,067,340호에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 10은 본 개시에 따른 반도체 발광소자의 일 예를 나타내는 도면,
도 11은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 12는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 13은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 14는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 15 및 도 16은 도 10에 제시된 반도체 발광소자(반도체 칩) 및 도 11에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 일 예를 나타내는 도면,
도 17은 도 12에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 일 예를 나타내는 도면,
도 18 및 도 19는 도 12에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 20은 도 13에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 21은 도 14에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 22는 도 10에 제시된 반도체 발광소자(반도체 칩)를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 23은 도 10에 제시된 반도체 발광소자(반도체 칩)를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 24는 미국 등록특허공보 제8,673,773호에 제시된 반도체 칩을 기판에 접합하는 방법의 일 예를 나타내는 도면,
도 25는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 26은 도 25에 제시된 반도체 발광소자가 일반 반도체 발광소자로 확장된 예를 나타내는 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 10은 본 개시에 따른 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 지지 기판(10), 제1 반도체 영역(30), 활성 영역(40), 제2 반도체 영역(50), 게재층(60; Interposed Layer), 제1 전극(92), 제2 전극(93) 그리고 페시베이션층(94)을 포함한다. 페시베이션층(94)은 50㎛ 이하의 두께를 가지는 지지 기판(10)의 측면(A)을 덮고 있으며, 반도체 발광소자는 캐리어(C; 예: 테이프)에 놓여 있다. 게재층(60)은 단순히 투광성 도전막(예: ITO)으로 이루어질 수 있지만, 도 2 내지 도 5에 제시된 것과 같이, 투광성 전도막, 금속 반사막, 비도전성 절연막(또는 반사막) 또는 이들의 조합으로 이루어질 수 있으며, 이러한 구성에 따라 제2 전극(93)도 도 2 내지 도 5에 제시된 형태를 가질 수 있고, 페이베이션층(94) 또한 단일의 절연막(예: SiO2), 다층의 절연막(예: SiO2/TiO2), 분포 브래그 리플렉터(DBR) 또는 이들의 조합으로 이루어질 수 있다. 제1 반도체 영역(30) 아래에 버퍼층이 구비될 수 있음은 물론이다. 여기서, 도 10에 도시된 것과 같이 제1 전극(92) 및 제2 전극(93)을 구비하는 형태의 반도체 발광소자를 반도체 칩이라 칭한다.
도 11은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면으로서, 반도체 발광소자는 도 10에 도시된 반도체 칩과 달리 제1 전극(92) 및 제2 전극(93)을 구비하지 않으며, 지지 기판(10), 제1 반도체 영역(30), 활성 영역(40), 제2 반도체 영역(50), 그리고 게재층(60; Interposed Layer)을 포함한다. 지지 기판(10)으로 성장 기판(예: 사파이어 기판)이 사용되었으며, 단차(S)를 가지고 있다. 단차(S)의 상부는 반도체 칩에 남겨지는 영역으로 상부 지지 기판 내지 영구 지지 기판(11)이라 칭하며, 단차(S)의 하부는 반도체 칩에서 제거되는 영역으로 하부 지지 기판 내지 임시 지지 기판(12)이라 칭한다. 영구 지지 기판(11)은 칩 레벨의 크기와 형상을 가지며, 임시 지지 기판(12)은 웨이퍼 레벨의 크기와 형상을 가질 수 있다. 여기서, 도 11에 도시된 것과 같이 제1 전극(92) 및 제2 전극(93)을 구비하지 않는 형태의 반도체 발광소자를 반도체 다이(Die)라 칭한다.
도 12는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면으로서, 반도체 발광소자는 도 11에 도시된 것과 같이 반도체 다이의 형태를 가지지만, 영구 지지 기판(11)과 임시 지지 기판(12) 사이에 접착층(81; 예: BCB)을 구비한다는 점에서 차이를 가지며, 지지 기판(10), 제1 반도체 영역(30), 활성 영역(40), 제2 반도체 영역(50), 그리고 게재층(60; Interposed Layer)을 포함한다. 지지 기판(10)은 단차(S) 또는 접착층(81)을 기준으로 영구 지지 기판(11)과 임시 지지 기판(12)으로 나뉘며, 영구 지지 기판(11)과 임시 지지 기판(12)은 접착층(81)으로 접합되어 있다. 영구 지지 기판(11)은 성장 기판일 수 있고, 임시 지지 기판(12)은 지지를 위한 것으로 별도로 마련되며, 예를 들어, 영구 지지 기판(11)과 열팽창계수를 고려하여 사파이어 기판으로 구성될 수 있다. 접착층(81)은 투명한 유기물 접착층 경우는 BCB, 실리콘(Silicone), 폴리이미드, 글라스, 에폭시 등으로 구성될 수 있으며, 불투명한 금속성 접착층 경우는 저융점 금속(In, Sn, Z, Ga) 포함한 솔더링 물질층과 함께 적층 결합된 ITO, SiO2, ZnO, InGaZnO, 3-5족 및 2-6족 화합물 반도체 물질층 등으로 이루어질 수 있다. 임시 지지 기판(12)은 우선적으로 영구 지지 기판(11)의 열팽창계수와 2ppm 이하(300℃ 이하에서 접착 본딩 공정) 차이를 갖는 물질로 선택하는 것이 바람직하여, 영구 지지 기판(11)과 동일한 사파이어(단결정 Al2O3), 알루미늄(Al) 금속이 포함된 세라믹(다결정 Al2O3, AlN)이 가능하다. 더 나아가서는 접착 본딩 공정 온도가 100℃ 미만인 경우에는 5ppm 이하의 열팽창계수 차이를 갖는 글라스(SiO2 포함한 세라믹), 실리콘(Si) 물질도 가능하다.
도 13는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면으로서, 반도체 발광소자는 도 12에 도시된 것과 같이 반도체 다이의 형태를 가지지만, 영구 지지 기판(11)과 제1 반도체 영역(30) 사이에 추가 접착층(82; 예: BCB)을 구비한다는 점에서 차이를 가지며, 지지 기판(10), 추가 접착층(82), 제1 반도체 영역(30), 활성 영역(40), 제2 반도체 영역(50), 그리고 게재층(60; Interposed Layer)을 포함한다. 지지 기판(10)은 단차(S) 또는 접착층(81)을 기준으로 영구 지지 기판(11)과 임시 지지 기판(12)으로 나뉘며, 영구 지지 기판(11)과 임시 지지 기판(12)은 접착층(81)으로 접합되어 있고, 영구 지지 기판(11)과 제1 반도체 영역(30)은 추가 접착층(82)으로 접합되어 있다. 추가 접착층(82)은 활성 영역(40)에서 발광하는 빛의 파장에서 견디어 내는 내광 특성을 갖고 투명한 물질이라면 특별히 제한되지 않는다.
도 14는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면으로서, 반도체 발광소자는 도 13에 도시된 것과 같이 반도체 다이의 형태를 가지지만, 게재층(60)이 생략되어 있고, 제1 반도체 영역(30)과 제2 반도체 영역(50)의 위치가 바뀌어 있다. 반도체 발광소자는 지지 기판(10), 추가 접착층(82), 제2 반도체 영역(50), 활성 영역(40), 그리고 제1 반도체 영역(30)을 포함한다. 지지 기판(10)은 단차(S) 또는 접착층(81)을 기준으로 영구 지지 기판(11)과 임시 지지 기판(12)으로 나뉘며, 영구 지지 기판(11)과 임시 지지 기판(12)은 접착층(81)으로 접합되어 있고, 영구 지지 기판(11)과 제2 반도체 영역(50)은 추가 접착층(82)으로 접합되어 있다.
도 15 및 도 16은 도 10에 제시된 반도체 발광소자(반도체 칩) 및 도 11에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 일 예를 나타내는 도면으로서, 먼저, 도 15(a)에 도시된 바와 같이, 성장 기판인 지지 기판(10; 예: 사파이어 기판)에 반도체 영역(30,40,50)을 순차로 성장한다. 다음으로, 도 15(b)에 도시된 바와 같이, 게재층(60)을 형성하고, 그 위에 보호막(61; 예: SiO2)과 식각 마스크(62)를 형성한다. 식각 마스크(62)는 Ni, Co, Fe와 같은 강자성을 띠는 금속으로 형성될 수 있다. 보호막(61)은 후술하는 식각 과정에서 게재층(60)과 반도체 영역(30,40,50)을 보호하며, 식각 마스크(62)의 제거를 도와준다. 다음으로, 도 15(c)에 도시된 바와 같이, 지지 기판(10)의 측면(A)이 노출되도록 예를 들어, 30㎛가 노출되도록 건식 식각을 행한다. 이 과정에서, 개별의 반도체 다이 또는 반도체 칩 형성을 위한 아이솔레이션이 이루어진다. 강자성을 띠는 금속으로 된 식각 마스크(62)를 이용함으로써, 깊게 식각하기 어려운 지지 기판(10)을 50㎛에 이르는 깊이까지도 건식 식각(예: ICP)을 통해 식각할 수 있게 된다(논문: Bulk vertical micromachining of single-crystal sapphire using inductively coupled plasma etching for x-ray resonant cavities; Journal of Micromechanics and Microengineering, Published 30 December, 2014). 마지막으로, 습식 식각(wet etching; BOE 이용)을 통해 남겨진 보호막(61)과 식각 마스크(62)를 제거한다. 이를 통해, 도 11에 제시된 반도체 다이가 완성된다. 지지 기판(10)은 단차(S)를 기준으로 영구 지지 기판(11)과 임시 지지 기판(12)으로 나뉜다. 다음으로, 도 16(a)에 도시된 바와 같이, 식각을 통해, 제2 반도체 영역(50; 예: p형 GaN)과 활성 영역(40; 예: MQWs)을 부분적으로 제거하여, 제1 반도체 영역(예: n형 GaN)의 일부(31)를 노출시킨다. 다음으로, 도 16(b)에 도시된 바와 같이, 페이시베이션층(94; 예: SiO2)을 형성한다. 다음으로, 도 16(c)에 도시된 바와 같이, 페이시베이션층(94)에 개구를 형성하고, 제1 전극(92)과 제2 전극(93)을 형성한다. 다음으로, 도 16(d)에 도시된 바와 같이, 피복층(95; 예: 고내열성 PR)을 통해 반도체 칩(D)의 상부를 평탄화하고, 접착층(83; 예: BCB)을 통해 보조 기판(TS)을 반도체 칩(D)의 전극(92,93) 측에 접착한다. 다음으로, 도 16(e)에 도시된 바와 같이, 랩핑&폴리싱을 통해, 지지 기판(10) 중 영구 지지 기판(11)을 남기고, 임시 지지 기판(12)에 해당하는 부분을 제거한다. 마지막으로, 도 16(f)에 도시된 바와 같이, 캐리어(C; 예: 테이프)에 반도체 칩(D)을 놓은 다음, 접착층(83)과 보조 기판(TS)을 제거하고, 이어서 피복층(95)을 제거(예: 플라즈마 클리닝(Plasma Cleaning)하여, 원하는 정도로 조절된 두께를 가지는 반도체 칩(D)을 완성한다. 보조 기판(TS)은 임시 지지 기판(12)과 같은 제약을 가진 물질로 형성될 수 있다. 접착층(83)과 보조 기판(TS) 사이에 희생층(85; 도 17 참조)을 도입할 수 있음은 물론이다.
도 17은 도 12에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 일 예를 나타내는 도면으로서, 먼저, 도 17(a)에 도시된 바와 같이, 도 15(c)에 도시된 형태를 준비한 다음, 보호층(96; 예: SiO2)을 형성한다. 다음으로, 도 17(b)에 도시된 바와 같이, 접착층(84)을 통해 보조 기판(TS)를 보호층(96)과 접합한다. 접착층(84)은 유기 접착제(예: BCB) 또는 무기 접착제(예: SiO2)로 이루어질 수 있지만, 바람직하게는 금속 접착층(예: NiSn)을 이용한다. 접합 이전에, 접착층(84)은 보조 기판(TS) 및/또는 보호층(96)에 형성될 수 있다. 금속으로 된 접착층(84)을 이용함으로써, 보조 기판(TS)과 접착층(84) 사이에 Laser-Lift Off(LLO) 공정을 위한 희생층(85; 예: 산화물 반도체(In2O3, SnO2, ITO, ZnO, CdO, PbO, PZT, 이들의 합금 화합물), 질화물 반도체(InN, GaN, AlN, 이들의 합금 화합물))을 둘 수 있게 되며, 보조 기판(TS)은 LLO 공정을 통해 분리할 수 있게 된다. LLO 공정을 이용하는 경우에, 보조 기판(TS)은 투광성을 가져야 하며, 예를 들어 사파이어 기판으로 이루어질 수 있다. 다음으로, 도 17(c)에 도시된 바와 같이, 도 16(e)에 도시된 것과 마찬가지로, 랩핑&폴리싱을 통해, 지지 기판(10) 중 영구 지지 기판(11)을 남기고, 지지 기판(10)의 일부를 제거한다. 다음으로, 도 17(d)에 도시된 바와 같이, 보조 기판(TS)의 대향하는 측에 접착층(81)을 통해 영구 지지 기판(11)과 임시 지지 기판(12; 예: 사파이어 기판)을 접합한다. 다음으로, 도 17(e)에 도시된 바와 같이, LLO 공정을 통해 보조 기판(TS)을 제거한다. 마지막으로, 접착층(84), 보호층(96)을 순차로 제거하여, 도 12에 제시된 반도체 다이를 완성한다. 도 11에 제시된 반도체 다이와 달리, 임시 지지 기판(12)은 성장 기판이 아니라는 점에서 차이를 가지며, 도 15에 사용되는 접착층(83)과 달리 금속으로 된 접착층(84)을 이용함으로써, 전체 공정에 열적 및 기계적 안정성이 더해지는 이점을 가진다. 한편, 지지 기판(10)의 연마 과정에는 기계적인 방법을 이용하고, 보조 기판(TS)의 제거에는 LLO 공정을 이용하고, 접착층(84)의 제거에는 금속 제거 공정을 이용하며, 보호층(96; 예: SiO2)의 제거에는 BOE와 같은 식각액을 이용함으로써, 접착층(81)을 BCB와 같은 유기 접착층으로 형성하는 경우에, 위 각각의 제거 공정에서 접착층(81)의 손상을 방지하는 이점을 가지게 된다.
도 18 및 도 19는 도 12에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 먼저, 도 18(a)에 도시된 바와 같이, 도 15(a)에서와 같이, 성장 기판인 지지 기판(10; 예: 사파이어 기판)에 반도체 영역(30,40,50)을 순차로 성장한다. 다음으로, 도 18(b)에 도시된 바와 같이, 도 15(b)에서와 같이, 반도체 영역(30,40,50)에 게재층(60)과 보호막(61; 예: SiO2)을 형성한 다음, 도 17(b)에서와 같이, 접착층(84)을 이용하여 보조 기판(TS)을 접합한다. 선택적으로, 희생층(85)을 구비할 수 있다. 다음으로, 도 18(c)에 도시된 바와 같이, 랩핑&폴리싱을 통해 지지 기판(10)의 두께를 감소시킨다. 다음으로, 도 18(d)에 도시된 바와 같이, 두께가 감소된 지지 기판(10)에 식각 마스크(62)를 형성하고, 도 18(e)에 도시된 바와 같이, 식각을 행하며, 바람직하게는, 식각이 접합층(84)의 일부에도 행해지도록 한다. 다음으로, 도 18(f)에 도시된 바와 같이, 식각 영역을 덮도록 피복층(97; 예: PR)을 형성한다. 다음으로, 도 19(a)에 도시된 바와 같이, 플라즈마 클리닝(Plasma Cleaning)과 같은 방법으로 식각 마스크(62)를 노출시키고, 도 19(b)에 도시된 바와 같이, 식각액(예: HCl)을 통해 식각 마스크(62)를 제거하여, 지지 기판(10)을 노출시킨다. 다음으로, 도 19(c)에 도시된 바와 같이, 피복층(97)을 제거한 다음, 접착층(81)을 통해 임시 지지 기판(12)을 영구 지지 기판(11)에 접합한다. 마지막으로, 도 19(d)에 도시된 바와 같이, 식각액(예: BOE)을 통해, 게재층(60)으로부터 보호막(61)을 바로 제거함으로써, 도 12에 제시된 반도체 다이를 완성한다. 이러한 공정을 통해, 고비용이 소요되는 LLO 공정 없이도 도 12에 제시된 반도체 다이를 완성한다. LLO 공정을 통해, 보조 기판(TS)을 제거한 다음, 보호막(61)을 제거할 수 있음은 물론이다.
도 20은 도 13에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 성장 기판(13; 예: GaAs 기판)이 랩핑&폴리싱이 아닌, 습식 식각(wet etching)을 통해 제거될 수 있을 때, 적용될 수 있는 방법이며, 주로 적색을 발광하는 반도체 발광소자에 적용될 수 있는 방법이다. 먼저 도 20(a)에 도시된 바와 같이, 도 18(a)에서와 같이, 성장 기판(13; 예: GaAs 기판)에 반도체 영역(30,40,50)을 순차로 성장한다. 다음으로, 도 20(b)에 도시된 바와 같이, 도 18(b)에서와 같이, 반도체 영역(30,40,50)에 게재층(60)과 보호막(61; 예: SiO2)을 형성한 다음, 보조 기판(TS)을 접합하되, 금속으로 된 접착층(84)을 이용하는 대신에, 유기 접착제(예: BCB) 또는 무기 접착제(예: SiO2, FOX)로 된 접착층(86)을 이용하며, 보조 기판(TS)에는 금속층(87; 예: Ni층)이 마련되어 있다. 도 18(b)에 제시된 방식이 사용될 수 있음은 물론이다. 다음으로, 도 20(c)에 도시된 바와 같이, 도 18(c)에서와 같이 성장 기판(13)을 제거하되, 식각액(예: NH4OH+H2O2)을 통해 반도체 영역(30,40,50)이, 정확히는 제1 반도체 영역(30)이 노출되도록 성장 기판(13) 전체를 제거한다. 성장 기판(13)을 제외하고, 반도체 영역(30,40,50; 예: AlGaInP(As)계 반도체), 게재층(60; 예: ITO), 보호층(61; 예: SiO2), 접착층(86), 금속층(87) 및 보조 기판(TS; 예: 사파이어 기판)은 모두 식각액에 대해 반응하지 않는 물질로 구성되어 있다. 다음으로, 도 20(d)에 도시된 바와 같이, 추가 접착층(82; 예: BCB)을 통해 지지 기판(10; 예: 사파이어 기판)을 반도체 영역(30,40,50)에, 정확히는 제1 반도체 영역(30)에 접합한다. 다음으로, 20(e)에 도시된 바와 같이, 도 18(c)에서와 같이, 랩핑&폴리싱을 통해 영구 지지 기판(11)에 대응하는 두께만이 남도록 지지 기판(10)의 두께를 감소시킨다. 다음으로, 도 20(f)에 도시된 바와 같이, 도 18(d) 및 도 18(e)에서와 같이, 식각을 행하며, 식각은 접착층(86)까지가 제거되어 금속층(87)이 노출될 때까지 행해진다. 금속층(87)은 접착층(86)의 접착을 향상시키는 한편, 식각 멈춤층으로 기능한다. 이후, 도 18(f)의 공정, 도 19(a)의 공정, 도 19(b)의 공정, 도 19(c)의 공정 및 도 19(d)의 공정을 거쳐, 도 13에 제시된 반도체 다이를 완성한다. 도 13에 제시된 반도체 다이는 영구 지지 기판(11) 및 임시 지지 기판(12) 모두가 성장 기판이 아니라는 점에서도 도 11 및 도 12에 제시된 반도체 다이와 구분될 수 있다.
도 21은 도 14에 제시된 반도체 발광소자(반도체 다이)를 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 도 20에서와 마찬가지로, 성장 기판(13; 예: GaAs 기판)이 랩핑&폴리싱이 아닌, 습식 식각(wet etching)을 통해 제거될 수 있을 때, 적용될 수 있는 방법이며, 주로 적색을 발광하는 반도체 발광소자에 적용될 수 있는 방법이다. 먼저 도 21(a)에 도시된 바와 같이, 도 20(a)에서와 같이, 성장 기판(13; 예: GaAs 기판)에 반도체 영역(30,40,50)을 순차로 성장한다. 다음으로, 도 21(b)에 도시된 바와 같이, 추가 접착층(82; 예: BCB)을 통해 반도체 영역(30,40,50)에, 정확히는 제2 반도체 영역(50)에 지지 기판(10; 예: 사파이어 기판)을 접합한다. 다음으로, 도 21(c)에 도시된 바와 같이, 도 20(c)에서와 같이, 성장 기판(13) 전체를 제거하여, 반도체 영역(30,40,50)을, 정확히는 제1 반도체 영역(30)을 노출한다. 다음으로, 도 21(d)에 도시된 바와 같이, 반도체 영역(30,40,50)에, 정확히는 제1 반도체 영역(30)에 보호막(61)을 형성하고, 이를 접착층(86)을 통해, 금속층(87)이 마련된 보조 기판(TS)에 접합한다. 이후, 도 20(e)에서와 같이 지지 기판(10)의 두께를 감소시키고, 도 20(f)의 공정, 도 18(f)의 공정, 도 19(a)의 공정, 도 19(b)의 공정, 도 19(c)의 공정 및 도 19(d)의 공정을 거쳐, 도 14에 제시된 반도체 다이를 완성한다. 도 14에 제시된 반도체 다이는 영구 지지 기판(11) 및 임시 지지 기판(12) 모두가 성장 기판이 아니라는 점에서도 도 11 및 도 12에 제시된 반도체 다이와 구분될 수 있으며, 제1 반도체 영역(30)와 제2 반도체 영역(50)의 위치가 바뀌었다는 점에서 도 11 내지 도 13에 제시된 반도체 다이와 구분될 수 있다.
도 22는 도 10에 제시된 반도체 발광소자(반도체 칩)를 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 도 12에 제시된 반도체 발광소자(반도체 다이)를 예로 하여 설명한다. 먼저, 도 22(a)에 도시된 바와 같이, 도 16(a)에서와 같이 식각을 통해, 제2 반도체 영역(50; 예: p형 GaN)과 활성 영역(40; 예: MQWs)을 부분적으로 제거하여, 제1 반도체 영역(예: n형 GaN)의 일부(31)를 노출시킨다. 다음으로, 도 22(b)에 도시된 바와 같이, 도 16(b)에서와 같이 페이시베이션층(94; 예: SiO2)을 형성한 다음, 도 16(c)에서와 같이 페이시베이션층(94)에 개구를 형성하고, 제1 전극(92)과 제2 전극(93)을 형성한다. 다음으로, 도 22(c)에 도시된 바와 같이, 보조 기판(E; 예: 테이프)에 반도체 칩(D)의 전극(92,93) 측을 붙인 다음, 접착층(81)과 임시 지지 기판(12)을 제거하여, 반도체 칩(D)을 완성한다. 마지막으로 도 22(d)에 도시된 바와 같이, 도 16(f)에서와 같이 캐리어(C; 예: 테이프)에 반도체 칩(D)을 놓아, 보조 기판(E)을 제거하고, 원하는 정도로 조절된 두께를 가지는 반도체 칩(D)을 완성한다.
도 23은 도 10에 제시된 반도체 발광소자(반도체 칩)를 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 도 12에 제시된 반도체 발광소자(반도체 다이)를 예로 하여 설명한다. 먼저, 도 23(a)에 도시된 바와 같이, 임시 지지 기판(12)이 노출되도록 접착층(81)을 플라즈마 클리닝(Plasma Cleaning)과 같은 방법을 통해 제거한다. 다음으로, 도 23(b)에 도시된 바와 같이, 도 22(a)에서와 같이 식각을 통해, 제2 반도체 영역(50; 예: p형 GaN)과 활성 영역(40; 예: MQWs)을 부분적으로 제거하여, 제1 반도체 영역(예: n형 GaN)의 일부(31)을 노출시킨다. 다음으로, 도 23(c)에 도시된 바와 같이, 도 22(b)에서와 같이 페이시베이션층(94; 예: SiO2)을 형성한 다음, 페이시베이션층(94)에 개구를 형성하고, 제1 전극(92)과 제2 전극(93)을 형성한다. 마지막으로, 도 23(d)에 도시된 바와 같이, 도 22(c)에서와 같이, 보조 기판(E; 예: 테이프)에 반도체 칩(D)의 전극(92,93) 측을 붙인 다음, 접착층(81)과 임시 지지 기판(12)을 제거하여, 동일한 과정을 거쳐 반도체 칩(D)을 완성한다.
도 24는 미국 등록특허공보 제8,673,773호에 제시된 반도체 칩을 기판에 접합하는 방법의 일 예를 나타내는 도면으로서, 반도체 소자는 몸체(601)와 전극(602,603)을 포함하되, 전극(602,603) 각각은 접착 금속층(602; 예: Cr,Ti), 베이스층(603: 예: Au) 그리고 나노 다공층(604; Nanoporous Layer, 예: AuAg)으로 되어 있다. 전극(602,603)은 나노 다공층(604)을 구비함으로써, 접합되는 측과의 접합 면적을 넓혀 접합력을 높일 수 있을 뿐만 아니라, 나노 다공층(604)을 스퍼터링과 같은 증착법을 이용하여 형성함으로써, 위치의 정확성을 도모하는 이점을 가질 수 있게 된다. 나노 다공층(604)은 합금층(예: Au/Ag, Ag/Al)을 증착한 다음, 상대적으로 덜 귀중한 (less noble), 선택된 금속(예: Ag, Al)을 식각액(예: HNO3)을 통해 제거(dealloying)함으로써, 형성되는 남겨진 금속층(예: Au, Ag)을 말한다. 한편, 미국 등록특허공보 제9,254,993호에는 이러한 나노 다공층이 금속으로 된 전극과 접합할 수 있을 뿐만 아니라, 폴리머인 접착제(예: BCB)와의 결합에도 이용될 수 있다는 점을 제시하고 있다. 그러나 종래기술에 언급된 산성 식각액의 사용은 전극(92,93; 도 10 참조)을 나노 다공성 금속으로 만들지만, 동시에 페시베이션층(94)에 손상을 가하므로, 반도체 발광소자 실제 제작에는 적용이 어렵다 하겠다.
도 25는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면으로서, 도 10에 도시된 반도체 발광소자와 동일하지만, 전극(93)이 다공성 금속으로 이루어진 나노 다공층(93a)을 최상층으로 포함한다는 점에서 차이를 가진다. 바람직하게는, 전극(93)은 도 24에서와 마찬가지로, 베이스층(93b)과 접착 금속층(93c)을 더 포함한다. 전극(93)은 페시베이션층(94) 위로 걸쳐진 형태로 형성되며, 전극(92)도 전극(93)과 동일한 구조를 가진다. 전극(92,93) 각각은 페시베이션층(94)에 형성된 개구(98)를 통해 제1 반도체 영역(30) 및 제2 반도체 영역(50)에 전기적으로 연결된다. 앞서 지적한 바와 같이, 산성 식각액(예: HNO3, HF)을 통해 나노 다공층(93a)을 형성하면, 페이페이션층(94)이 손상될 수 있으므로, 본 개시에서는 염기 식각액(예: KOH)을 이용하여 나노 다공층(93a)을 형성하는 한편(논문: Fabrication of nanoporous gold thin films on glass substrates for amperometric detection of aniline; Proceedings of the Korean Vacuum Society Conference, 한국진공학회: 학술대회논문 집Pages.354.1-354.1 / 2016), 염기 식각액에 손상되지 않는 물질(예: SiNx, Al2O3)을 페시베이션층(94)으로 선택함으로써, 전술한 문제점을 해소한다. 나노 다공층(93a)은 Au-Si 합금을 증착한 다음, 염기 식각액(예: KOH)을 통해 Si을 제거함으로써, 형성될 수 있다. 또한 페시베이션층(94)을 다중막으로 구성할 수 있으며, 내부를 안정성이 우수한 SiO2 막으로 형성하고, 외부를 SiNx 또는 Al2O3으로 형성하는 것도 가능하다. 또한 SiNx(내부)/Al2O3(외부)로 구성하는 것도 가능하고, Al2O3(내부)/SiNx(외부)로 구성하는 것도 가능하며, SiNx 또는 Al2O3 내부에 DBR 및/또는 금속 반사막을 구비할 수 있음은 물론이다. Au와 결합될 요소로 Si 이외에 Al, Ti, V, Ni, Ta, Cr 등을 고려할 수 있으며, 식각액으로 KOH, NaOH와 같은 염기 OH 포함하는 용액을 사용할 있다.
도 26은 도 25에 제시된 반도체 발광소자가 일반 반도체 발광소자로 확장된 예를 나타내는 도면으로서, 도 25에 도시된 반도체 발광소자와 동일하지만, 캐리어(C)가 생략되고, 페시베이션층(94)이 성장 기판 내지 지지 기판(10)의 측면이 아닌 상면까지만 형성된 예를 제시하고 있으며, 이는 도 25에 제시된 전극(92,95) 구조 및 페시베이션층(94)이 반도체 발광소자 일반으로 확장될 수 있다는 것을 보여준다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 반도체 발광소자에 있어서, 상면과 하면, 및 상면과 하면을 연결하는 측면을 구비하는 영구 지지 기판; 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 구비되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역을 포함하는 발광부;로서, 영구 지지 기판의 상면에 놓이는 발광부; 발광부를 기준으로 영구 지지 기판에 대향하는 측에 구비되며, 제1 반도체 영역과 전기적으로 연결되는 제1 전극; 발광부를 기준으로 영구 지지 기판에 대향하는 측에 구비되며, 제2 반도체 영역과 전기적으로 연결되는 제2 전극; 제2 전극과 제2 반도체 영역 간의 전기적 연통이 가능되도록 제2 전극과 제2 반도체 영역 사이에 구비되는 게재층; 그리고, 제1 전극과 제2 전극을 노출시키며, 제1 전극 및 제2 전극 측으로부터 게재층 및 발광부로 이어져서 영구 지지 기판의 측면까지 덮고 있는 페시베이션층;을 포함하는 반도체 발광소자.
(2) 영구 지지 기판은 50㎛ 이하의 두께를 가지는 반도체 발광소자.
(3) 영구 지지 기판은 발광부의 성장 기판인 반도체 발광소자.
(4) 영구 지지 기판과 제1 반도체 영역 사이에 접착층;을 더 포함하는 반도체 발광소자.
(5) 상기 (1)에 제시된 반도체 발광소자를 제조하는 방법에 있어서, 영구 지지 기판과 단차를 가지도록 임시 지지 기판을 형성하는 단계; 그리고, 임시 지지 기판을 영구 지지 기판으로부터 제거하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법.
(6) 영구 지지 기판과 임시 지지 기판은 발광부의 성장 기판인 반도체 발광소자를 제조하는 방법.
(7) 제거하는 단계에 앞서, 영구 지지 기판을 기준으로 임시 지지 기판에 대향하는 측에 보조 기판을 접착하는 단계;를 더 포함하는 반도체 발광소자를 제조하는 방법.
(8) 임시 지지 기판은 접착층을 통해 영구 지지 기판에 접합되는 반도체 발광소자를 제조하는 방법.
(9) 임시 지지 기판을 형성하는 단계에 앞서, 발광부의 성장 기판의 두께를 감소시켜 영구 지지 기판을 형성하는 단계;를 더 포함하는 반도체 발광소자를 제조하는 방법.
(10) 발광부의 성장 기판을 제거하고 추가 접착층을 통해 영구 지지 기판을 발광부에 접착하는 단계;를 더 포함하는 반도체 발광소자를 제조하는 방법.
(11) 추가 접착층을 통해 영구 지지 기판을 제2 반도체 영역에 접착하는 단계;를 더 포함하는 반도체 발광소자를 제조하는 방법.
(12) 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 구비되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역을 포함하는 발광부; 발광부를 덮고 있는 페시베이션층; 페시베이션층에 형성된 개구를 통해 제1 반도체 영역과 전기적으로 연결되고, 페시베이션층 위로 걸쳐진 제1 전극; 그리고 페시베이션층에 형성된 다른 개구를 통해 제2 반도체 영역과 전기적으로 연결되고, 페시베이션층 위로 걸쳐진 제2 전극;을 포함하며, 제1 전극 및 제2 전극 각각의 최상층은 다공성 금속으로 이루어지고, 페시베이션층은 SiNx 또는 Al2O3 중의 하나를 외부막으로 하는, 반도체 발광소자.
(13) 다공성 금속은 다공성 금(Au)인, 반도체 발광소자.
(14) 발광부를 기준으로 제1 전극 및 제2 전극에 대향하는 측에 구비되며, 발광부를 지지하는 영구 지지 기판;을 더 포함하며, 페시베이션층은 제1 전극 및 제2 전극 측으로부터 발광부로 이어져서 영구 지지 기판의 측면까지 덮고 있는, 반도체 발광소자.
본 개시에 따른 반도체 발광소자 및 이를 제조하는 방법에 의하면, 지지 기판의 두께를 자유롭게 조절할 수 있는, 특히 지지 기판의 두께를 얇게 (예를 들어, 50㎛ 이하로) 조절할 수 있는 반도체 발광소자의 제조가 가능해진다.
또한 본 개시에 따른 반도체 발광소자 및 이를 제조하는 방법에 의하면, 칩 소형화에 맞추어, 이에 요구되는 전극 접합력과 본딩의 위치적 안정성을 제공할 수 있게 된다.
지지 기판(10), 제1 반도체 영역(30), 활성 영역(40), 제2 반도체 영역(50), 게재층(60), 제1 전극(92), 제2 전극(93), 페시베이션층(94)
Claims (5)
- 반도체 발광소자를 제조하는 방법에 있어서, 반도체 발광소자는 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 구비되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역을 포함하는 발광부; 발광부를 덮고 있는 페시베이션층; 페시베이션층에 형성된 개구를 통해 제1 반도체 영역과 전기적으로 연결되고, 페시베이션층 위로 걸쳐진 제1 전극; 그리고 페시베이션층에 형성된 다른 개구를 통해 제2 반도체 영역과 전기적으로 연결되고, 페시베이션층 위로 걸쳐진 제2 전극;을 포함하며, 제1 전극 및 제2 전극 각각의 최상층은 다공성 금속으로 이루어지고, 페시베이션층은 염기 식각액에 손상되지 않는 물질인 SiNx 또는 Al2O3 중의 하나를 외부막으로 하며, 제1 전극 및 제2 전극 각각은 최상층 아래에 베이스층 및 접착 금속층 중의 적어도 하나를 포함하는, 반도체 발광소자를 제조하는 방법에 있어서,
제1 전극 및 제2 전극을, 염기 식각액에 손상되지 않는 물질인 SiNx 또는 Al2O3 중의 하나를 외부막으로 하는 페시베이션층 위로 걸쳐지도록 형성하는 단계; 그리고,
염기 식각액을 이용하여, 염기 식각액에 제거되지 않는 금속과 염기 식각액으로 제거가능한 물질의 합금인 최상층으로부터 염기 식각액으로 제거되는 물질을 제거하여 나노 다공층을 형성하여 다공성 금속으로 이루어진 최상층을 형성하는 단계;를 포함하며,
최상층을 형성하는 단계에서, 염기 식각액에 제거되지 않는 금속은 Au이며, 염기 식각액으로 제거가능한 물질은 Si, Al, Ti, V, Ni, Ta, Cr인, 반도체 발광소자를 제조하는 방법. - 청구항 1에 있어서,
다공성 금속은 다공성 금(Au)인, 반도체 발광소자를 제조하는 방법. - 삭제
- 삭제
- 삭제
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Citations (8)
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|---|---|---|---|---|
| JP2000277804A (ja) | 1995-06-15 | 2000-10-06 | Nichia Chem Ind Ltd | 窒化物半導体素子の製造方法及び窒化物半導体素子、並びに発光素子 |
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| JP4420233B2 (ja) | 2002-07-11 | 2010-02-24 | 住友電気工業株式会社 | 多孔質半導体及びその製造方法 |
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Patent Citations (8)
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|---|---|---|---|---|
| JP2000277804A (ja) | 1995-06-15 | 2000-10-06 | Nichia Chem Ind Ltd | 窒化物半導体素子の製造方法及び窒化物半導体素子、並びに発光素子 |
| JP4420233B2 (ja) | 2002-07-11 | 2010-02-24 | 住友電気工業株式会社 | 多孔質半導体及びその製造方法 |
| JP2004228408A (ja) | 2003-01-24 | 2004-08-12 | Sanyo Electric Co Ltd | 半導体発光素子および半導体素子 |
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| US20100307804A1 (en) | 2007-11-14 | 2010-12-09 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Method for connecting a precious metal surface to a polymer |
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