KR101114126B1 - 발광 장치 및 그 제조방법 - Google Patents

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엘지이노텍 주식회사
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Abstract

실시 예는 발광 장치 및 그 제조방법에 관한 것이다.
실시 예에 따른 발광 장치는, 상측에 제1리드 패턴 및 제2리드 패턴을 포함하는 기판; 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 화합물 반도체층; 상기 제1도전형 반도체층의 아래에 형성되어 상기 제1리드 패턴에 접합된 제1패드; 및 상기 제2도전형 반도체층의 아래에 형성되어 상기 제2리드 패턴에 접합된 제2패드를 포함하는 칩 구조체를 포함한다.
반도체, LED, 기판

Description

발광 장치 및 그 제조방법{Light emitting apparatus and fabrication method thereof}
실시 예는 발광 장치 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 칩 구조체를 기판 위에 다이 접착할 수 있도록 한 발광 장치 및 그 제조방법을 제공한다.
실시 예는 칩 구조체를 기판 위에 다이 접착한 후, 일정 크기의 칩을 갖는 패키지 크기로 다이싱할 수 있도록 한 발광 장치 및 그 제조방법을 제공한다.
실시 예는 캐비티 구조 또는 비아 구조를 채용한 기판 위에 개별 칩 크기로 분리되지 않는 칩 구조체를 다이 접착한 후, 일정 크기로 다이싱할 수 있도록 한 발광 장치 및 그 제조방법을 제공한다.
실시 예에 따른 발광 장치는, 상측에 제1리드 패턴 및 제2리드 패턴을 포함하는 기판; 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 화합물 반도체층; 상기 제1도전형 반도체층의 아래에 형성되어 상기 제1리드 패턴에 접합된 제1패드; 및 상기 제2도전형 반도체층의 아래에 형성되어 상기 제2리드 패턴에 접합된 제2패드를 포함하는 칩 구조체를 포함한다.
실시 예에 따른 발광 장치 제조방법은, 성장 기판 위에 제1도전형 및 제2도전형을 갖는 복수의 화합물 반도체층의 성장하고, 상기 제1도전형 반도체층에 제1패드 및 상기 제2도전형 반도체층에 제2패드를 구비한 칩 구조체를 형성하는 단계; 기판 위에 상기 제1패드 및 제2패드에 대응되는 제1리드 패턴 및 제2리드 패턴을 형성하는 단계; 및 상기 칩 구조체의 제1패드 및 상기 제2패드를 상기 기판의 제1 리드패턴 및 제2리드 패턴에 다이 접합하는 단계를 포함하는 반도체 발광소자 제조방법.
실시 예는 습기에 강한 LED를 제공할 수 있다.
실시 예는 절연층에 의해 발광 구조물과 제2전극층 사이의 접착력을 강화시켜 줄 수 있다.
실시 예는 발광 구조물의 외벽 전체에 절연층을 형성하지 않아도 된다.
실시 예는 발광 구조물의 전기적인 신뢰성 및 방열 특성을 개선시켜 줄 수 있다.
실시 예는 LED 패키지의 사이즈를 LED 칩 사이즈와 동일하게 구현할 수 있다.
실시 예는 기판 상에 칩 구조체를 부착하여 패키지로 제조하게 되므로, LED 칩을 개별적으로 분리하는 공정이 제거되며, LED 칩의 다이 본딩 또는/및 와이어 본딩 공정등이 생략될 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 이하, 실시 예를 설명함에 있어서, 각 층의 위 또는 아래는 도면을 참조하여 설명하기로 한다.
도 1은 제1실시 예에 따른 발광 장치를 나타낸 측 단면도이다.
도 1을 참조하면, 발광 장치(100)는 기판(101) 및 칩 구조체(103)를 포함한다. 이러한 발광 장치(100)는 상기 기판(101)과 상기 칩 구조체(103)의 사이즈가 동일한 사이즈 즉, 상기 기판(101)의 직경과 상기 칩 구조체(103)의 직경이 동일하게 형성될 수 있다.
상기 기판(101)은 절연 기판, 전도성 기판, 또는 플렉시블 기판을 포함할 수 있다. 상기 기판(101)은 Si 기판, AlN 기판, MOPCB(Matal core PCB), 단층 또는 다층의 LTCC(low temperature co-fired ceramic) 기판, 단층 또는 다층의 HTCC(High temperature co-fired ceramic), 일반 PCB 등을 선택적으로 사용할 수 있다.
상기 기판(101)에는 미리 설정된 깊이의 홈 형상의 캐티비 구조 또는/및 비아 구조를 포함할 수 있다. 이하, 설명의 편의를 위해 상기 기판(101)은 도전형 몸체(110)이고 비아 구조를 채용한 예로 설명하기로 한다.
상기 기판(101)의 표면 및 상기 비아 구조에는 제1절연층(111,113,115)이 형성된다. 상기 제1절연층(111,113,115)은 상기 기판 상면에 상면 절연층(111)이 형성되고, 상기 기판(111)의 비아 홀(113A)에 비아 절연층(113)이 형성되며, 상기 기판 하면에 하면 절연층(115)이 형성될 수 있다. 상기 제1절연층(111,113,115)은 도전형 기판이 아닌 경우, 형성하지 않을 수 있다.
상기 기판(101)의 상면에는 제1 및 제2리드 패턴(122,112)이 형성된다. 상기 제1 및 제2리드 패턴(122,112)은 오픈부(121A)에 의해 서로 이격된다. 상기 제1 및 제2리드 패턴(122,112)은 미리 설정된 회로 설계의 패턴에 따라 다양한 크기 및 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(101)의 비아 홀(113A)에는 비아 절연층(113)이 형성되며, 상기 비아 절연층(113) 내부에는 비아 전극(114,124)이 형성된다. 상기 제1비아 전극(124)는 상기 제1리드 패턴(122)으로부터 분기된 형태이고, 상기 제2비아 전극(114)은 상기 제2리드 패턴(112)으로부터 분기된 형태로 형성된다.
상기 기판(101)의 하면에는 외부전극(116,126)이 형성되며, 제1외부전극(126)과 상기 제2외부전극(116)은 오픈부(121B)에 의해 서로 이격된다. 외부 전극(116,126)은 상기 미리 설정된 회로 설계의 패턴에 따라 다양한 크기 및 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1비아 전극(124)은 상기 제1리드 패턴(122)과 상기 제1외부 전극(126) 사이를 서로 연결해 주며, 상기 제2비아 전극(114)은 상기 제2리드 패턴(112)과 상기 제2외부 전극(116) 사이를 서로 연결해 준다.
상기 기판(101)의 외측 하부 둘레에는 노치(Notch) 에칭에 의한 커팅된 다이싱 홈이 형성될 수 있으며, 상기 다이싱 홈은 리드 패턴 및 몸체 일부를 에칭한 형태로 형성될 수 있다.
상기 칩 구조체(103)는 2족 내지 6족 화합물 반도체를 포함하는 복수의 화합물 반도체층을 포함하며, 일 예로서, 3족-5족 화합물 반도체를 이용한 LED 칩으로 구현될 수 있다. 상기 LED 칩은 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED 칩이거나 UV LED 칩일 수 있다. 상기 LED 칩의 반도체 재료 및 그 방출 광은 실시 예의 기술적 범위 내에서 다양하게 구현될 수 있다.
상기 칩 구조체(103)는 제1도전형 반도체층(131), 활성층(132), 제2도전형 반도체층(133), 제1패드(135) 및 제2패드(136)을 포함한다.
상기 칩 구조체(103)의 상면에는 화합물 반도체 예컨대, 2족 내지 6족 화합물 반도체층(예: 버퍼층 또는 언도프드 반도체층)이 배치될 수 있으며, 실시 예는 제1도전형 반도체층(131)이 배치된 구조로 설명하기로 한다.
상기 제1도전형 반도체층(131)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다.
상기 제1도전형 반도체층(131)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(131)는 전극 접촉층으로 기능할 수 있으며, 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제 1도전형 반도체층(131) 아래에는 활성층(132)이 형성되며, 상기 활성층(132)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(132)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있다.
상기 제1도전형 반도체층(131) 또는 상측 반도체층의 상면에는 러프니스 패턴이 형성될 수 있으며, 상기 러프니스 패턴은 외부 양자 효율을 개선시켜 줄 수 있다.
상기 활성층(132)은 발광시키는 빛의 파장에 따른 밴드 갭 에너지를 갖는 재료로 선택될 수 있다. 상기 활성층(132)은 청색 파장의 광, 레드 파장의 광, 녹색 파장의 광 등의 유색 광을 발광하는 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 활성층(132)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaN층으로 형성될 수 있다.
상기 활성층(132) 아래에는 제 2도전형 반도체층(133)이 형성된다. 상기 제 2도전형 반도체층(133)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaAsP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(133)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(133)은 전극 접촉층으로 기능할 수 있으며, 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
여기서, 상기 제1도전형 반도체층(131), 상기 활성층(132), 상기 제2도전형 반도체층(133)은 발광 구조물로 정의될 수 있다. 상기 제1도전형 반도체층(131)은 N형 반도체이고, 상기 제2도전형 반도체층(133)은 P형 반도체로 형성될 수 있다. 상기 제2도전형 반도체층(133) 아래에는 제3도전형 반도체층 예컨대, N형 반도체층 또는 P형 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 제1도전형 반도체층(131)의 아래에는 제1패드(135)가 형성될 수 있다. 상기 제1패드(135)는 원 형상, 다각형 형상, 링 형상, 가지 형상으로 분기되거나 절곡된 형상, 다지창 형상 등의 패턴으로 형성될 수 있다. 상기 제1패드(135)는 칩 구조체(103) 내에 단일개 또는 복수개로 형성될 수 있으며, 이러한 제1패드(135)의 위치, 형성, 개수는 실시 예의 기술적 범위 내에서 변경될 수 있다. 상기 제1패드(135)의 패턴 형상은 상기 활성층(132)의 발광 면적을 고려하여 형성될 수 있다.
상기 제2도전형 반도체층(133)의 아래에는 제2패드(136)이 형성된다. 상기 제2패드(136)은 상기 제2도전형 반도체층(133)의 아래면 전체에 형성된다.
상기 제1패드(135) 또는/및 상기 제2패드(136)는 Ag, Rh, Ni, Au, Pd, Ir, Ti, Pt, W, Al 등 중에서 적어도 하나 또는 복수의 합금 물질로 형성될 수 있다.
상기 제2패드(136)와 상기 제2도전형 반도체층(133) 사이에는 오믹 접촉층이 패턴 또는 층 형상으로 형성될 수 있다. 상기 오믹 접촉층은 산화물 재료를 포함하는 물질층 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있다. 또한 상기 오믹 접촉층은 P형 반도체층과 오믹 접촉하는 금속 재질 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성될 수 있으며, 또는 산화물 재료와 혼합되거나 적층 구조로 배치될 수 있다.
상기 칩 구조체(103)의 외측 둘레에는 제2절연층(137)이 형성될 수 있다. 상기 제2절연층(137)은 상기 칩 구조체(103)의 하측에서 상기 제2패드(136) 및 제1 패드(135)를 제외한 전 영역에 형성될 수 있다.
상기 제2절연층(137)은 상기 제1패드(135)와 상기 칩 구조체(103)의 각 반도체층(133,136) 및 상기 제2패드(136) 사이에 형성된다.
상기 제2절연층(137)은 상기 제1패드(135)의 둘레에 형성되어 다른 층과의 쇼트 문제를 방지하게 된다. 상기 제2절연층(137)은 절연 물질로 형성될 수 있는 데 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있다. 또한 상기 제1패드(135)는 절연 물질과 비아 구조를 이용하여 상기 제1도전형 반도체층(131)에 직접 접촉될 수 있으며, 이러한 특징은 실시 예의 기술적 범위 내에서 변경될 수 있다.
상기 제1패드(135)와 상기 제2패드(136)는 동일 평면상에 형성될 수 있다. 상기 제1패드(135)는 상대적으로 두껍게 형성하여 상기 제2패드(136)과 동일 평면에 놓이도록 하거나, 상기 제1패드(135)의 하면에 접합 물질을 두껍게 하여, 상기 제2패드(136)와의 높이 차이를 없앨 수 있다.
상기 칩 구조체(103)는 상기 기판(101) 위에 다이 접착 구조로 본딩된다. 상기 칩 구조체(103)의 제1패드(135)는 상기 기판(101)의 제1리드 패턴(122)에 다이 접합되며, 상기 제2패드(136)은 상기 기판(101)의 제2리드 패턴(112)에 다이 접합된다. 이에 따라 상기 칩 구조체(103)의 두 패드(135,136)는 상기 기판(101) 위의 리드 패턴(122,112)에 직접 접합되어 열 전도 특성이 개선될 수 있다.
도 2는 도 1의 제1패드 및 제2패드의 다른 예를 나타낸 도면이다.
도 2를 참조하면, 제1패드(135)는 칩 구조체 둘레에 분기된 전극 패턴이 형성되고, 칩 일측에 복수개 형성될 수 있다. 상기 제1패드(135)의 일부 전극 패턴은 다지창 형상으로 칩 내측으로 분기될 수 있으며, 이러한 제1패드(135)의 위치 및 패턴 형상은 메사 에칭에 의해 구현될 수 있으며, 상기 제1패드(135) 및 그 패턴은 제2절연층(137)에 의해 다른 층이나 패드와 전기적으로 절연될 수 있다.
상기 제2패드(136)는 상기 제1패드(135) 및 제2절연층(137)의 형성 위치를 제외한 전 상면에 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 3은 도 1의 제1패드를 나타낸 측 단면도이다.
도 3을 참조하면, 제1패드(135)는 다층 구조인 경우, 상기 제2도전형 반도체층 아래에 형성된 투명 전도층(P1), 상기 투명 전도층(P1) 아래에 형성된 미러 금속층(P2), 상기 미러 금속층(P2) 아래에 형성된 베리어 금속층(P3), 상기 베리어 금속층(P3)아래에 형성된 본딩 금속층(P4)을 포함한다.
상기 투명 전도층(P1)은 ITO와 같은 물질을 포함하며, 상기 미러 금속층(P2)은 반사 금속 물질로 이루어지며, 베리어 금속층(P3)은 Ni, Ta과 TaN 등으로 구현되며, 상기 본딩 금속층(P4)은 Au/Sn, SnPb 과 Pb-free 솔더와 같은 유테틱 금속으로 형성될 수 있다.
상기 제2패드(136)와 동일한 구조로 상기 제1패드가 형성될 수 있으며, 이 에 대해 한정하지는 않는다.
도 4 내지 도 8은 제1실시 예에 따른 발광 장치의 제조과정을 나타낸 도면이며, 도 9는 상기 발광 장치의 제조과정을 나태낸 플로우이다.
도 4 및 도 5를 참조하면, 성장 기판(130)은 성장 장비 내에 로딩되며 그 위에 2족 내지 6족의 화합물 반도체층이 형성된다(도 9의 S101). 상기 성장 기판(130)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs, Ga2O3 등으로 이루어진 군에서 선택될 수 있다. 상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 성장 기판(101) 위에는 3족 내지 6족 화합물 반도체를 이용하여 층 또는 패턴이 형성될 수 있다. 상기 성장 기판(101 위에는 버퍼층(미도시)이 형성될 수 있으며, 상기 버퍼층은 3족-5족 화합물 반도체 예컨대, 상기 기판(101)과의 격자 상수를 줄여줄 수 있는 반도체로서, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 언도프드 반도체층(미도시)은 undoped GaN계 반도체로 이루어질 수 있으며, 이에 대해 한정하지는 않는다.
상기 성장 기판(130) 위에는 제1도전형 반도체층(131)이 형성되며, 상기 제1도전형 반도체층(131)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다.
상기 제1도전형 반도체층(131)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함하며, 단층 또는 다층으로 형성될 수 있다.
상기 제 1도전형 반도체층(131) 위에는 활성층(132)이 형성되며, 상기 활성층(132)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(132)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있다.
상기 활성층(132)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaN층으로 형성될 수 있다.
상기 활성층(132) 아래에는 제 2도전형 반도체층(133)이 형성된다. 상기 제 2도전형 반도체층(133)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaAsP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(133)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(133)는 전극 접촉층으로 기능할 수 있으며, 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
여기서, 상기 제1도전형 반도체층(131), 상기 활성층(132), 및 상기 제2도전형 반도체층(133)은 발광 구조물로 정의될 수 있다. 또한 상기 제1도전형 반도체층(131)은 N형 반도체이고, 상기 제2도전형 반도체층(133)은 P형 반도체로 형성될 수 있다. 상기 제2도전형 반도체층(133) 아래에는 제3도전형 반도체층 예컨대, N형 반도체층 또는 P형 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
메사 에칭 과정을 수행하여 에칭 홈(141)을 형성시켜 준다(도 9의 S103). 상기 에칭 홈(141)은 제1패드 형성 영역에 대응되는 형상으로 형성될 수 있으며, 그 깊이는 상기 제1도전형 반도체층(141)이 노출되는 정도로 형성될 수 있다. 상기 에칭 홈(141)은 발광 면적이나 전기적인 신뢰성을 위해 개별 칩의 둘레에 에칭을 통해 형성될 수 있다.
절연층 형성 공정 및 전극 형성 공정(도 9의 S105,S107)을 수행한다.
상기 절연층 형성 공정을 수행하여 제2절연층(137)을 형성하게 된다. 상기 제2절연층(137)은 상기 에칭 홈(도 4의 141)에 형성되며, 상기 제1패드(135)의 두께 정도로 형성될 수 있다. 상기 제2절연층(137)은 상기 제1패드(135)의 둘레에 형성되며, 상기 제1패드(135)가 상기 제2도전형 반도체층(133), 상기 활성층(132) 및 상기 제2패드(136)과의 전기적인 접촉을 차단시켜 준다.
전극 형성 공정을 통해 패드를 형성하게 된다. 상기 전극 형성 공정은 상기 에칭 홈(141)을 통해 상기 제1도전형 반도체층(131) 위에 제1패드(135)가 형성되며, 상기 제2도전형 반도체층(133) 위에 제2패드(136)이 형성된다.
상기 제1패드(135)와 상기 제2패드(136)의 두께가 다를 경우, 일부 층은 서로 다른 제조 과정으로 형성할 수 있다. 상기 제1패드(135) 또는/및 상기 제2패드(136)은 도 3의 구조로 형성될 수 있다.
상기 제1패드(35)는 상기 에칭 홈(141)의 형상에 따라 변경될 수 있으며, 상기 활성층(132) 및 상기 제2도전형 반도체층(133)과는 이격된다. 상기 제2패드(136)은 상기 제2도전형 반도체층(133) 위의 전 상면 즉, 상기 에칭 홈(141)을 제외한 전 표면에 형성될 수 있다.
상기 전극 형성 공정은 상기 제2절연층 형성 후 에칭 과정을 거쳐 수행될 수 있어, 상기 전극 형성 공정과 상기 절연층 형성 공정은 서로 변경될 수 있으며, 이에 대해 한정하지는 않는다. 이러한 방식으로 칩 구조체(103A)가 완성된다. 상기 칩 구조체(103A)은 복수의 칩이 어레이된 수평형 반도체 발광소자의 형태로 구현된다.
도 6 및 도 7을 참조하면, 상기 칩 구조체(103A)는 180도 뒤집은 후, 미리 제조된 기판(101A) 위에 대응시킨 후, 도 7과 같이 접합시켜 줄 수 있다.
상기 기판(101A)은 절연 기판, 플렉시블 기판 또는 전도성 기판을 포함할 수 있다. 상기 기판(101A)은 Si 기판, AlN 기판, MOPCB(Matal core PCB), 단층 또는 다층의 LTCC(low temperature co-fired ceramic) 기판, 단층 또는 다층의 HTCC(High temperature co-fired ceramic), 일반 PCB 등을 선택적으로 사용할 수 있다. 이하, 상기 기판(101A)의 몸체(110)는 도전형 특성을 갖고 비아 구조를 채용한 구조로 설명하기로 한다.
상기 기판(101A)은 비아 홀 형성 과정을 통해 비아 홀을 형성하고(S121), 패키지 경계 영역을 에칭하여 다이싱 홈(120)을 형성하며(도 9의 S123), 제1절연층 형성 과정(도 9의 S124) 및 비아 홀에 전도성 물질을 채워 비아 전극을 형성하고(도 9의 S125), 배선 공정을 통해 리드 패턴 및 외부 전극을 형성시켜 준다(도 9의 S127)
구체적으로 설명하면, 상기 기판(101A)은 그 표면 및 상기 비아 구조에는 제1절연층(111,113,115)이 형성된다. 상기 제1절연층(111,113,115)은 상기 기판 상면에 형성된 상면 절연층(111), 상기 기판(101A)의 비아 홀(113A)에 형성된 비아 절연층(113)이 형성되며, 상기 기판 하면에 형성된 하면 절연층(115)을 포함한다.
상기 제1절연층(111,113,115)은 절연 물질로 형성될 수 있는 데 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(101A)의 상면에는 제1 및 제2리드 패턴(122,112)이 형성된다. 상기 제1 및 제2리드 패턴(122,112)은 오픈부(121A)에 의해 서로 이격된다. 상기 제1 및 제2리드 패턴(122,112)은 미리 설정된 회로 설계의 배선 패턴에 따라 다양한 크기 및 형상으로 형성될 수 있다.
상기 기판(101A)의 비아 홀(113A)에는 비아 전극(114,124)이 비아 절연층(113)에 의해 절연된다.
상기 기판(101A)의 하면에는 오픈부(121A)에 의해 서로 이격된 제1 및 제2 외부 전극(126,116)이 형성되며, 상기 제1 및 제2외부 전극(126,116)은 미리 설정된 회로 설계의 패턴에 따라 다양하게 형성될 수 있다.
상기 제1비아 전극(124)은 상기 제1리드 패턴(122)과 상기 제1외부 전극(126) 사이를 서로 연결해 주며, 제2비아 전극(114)은 상기 제2리드 패턴(112)과 상기 제2외부 전극(116) 사이를 서로 연결해 준다.
상기 기판(101A)의 하부에는 패키지 간격(D1)에 대응되는 다이싱 홈(120)이 형성되며, 상기 다이싱 홈(120)은 패키지 경계 영역으로서, 상기 리드 패턴을 통해 상기 기판 몸체 둘레를 노치 에칭(notch etching) 과정에 의해 에칭되어 형성될 수 있다. 상기 노칭 에칭 과정은 상기 절연층 형성 전에 수행될 수 있으며, 이러한 과정에 대해 한정하지는 않는다.
상기 다이싱 홈(120)은 마스크층을 이용하여 마스크 패터닝 후, 습식 에칭 또는/및 건식 에칭을 통해 진행될 수 있다. 상기 습식 에칭은 마스크층이 형성되지 않는 영영역에 대해 KOH 또는 HNA용액(불산, 질산, 초산 혼합물)을 이용하여 수행하며, 상기 건식 에칭은 SF6 또는 XeF2 계 반응가스를 이용하여 에칭을 수행하게 된다.
상기 기판(101A) 위에 상기 칩 구조체(103A)의 패드(135,136)이 대향되도록 배치하고, 칩 구조체의 패드를 본딩하고(도 9의 S129), 상기 성장 기판(도 9의 S131)을 제거하게 된다.
구체적으로 설명하면, 상기 기판(101A)의 제1리드 패턴(122)에 상기 칩 구 조체(103A)의 제1패드(135)을 대향시키고, 상기 제2리드 패턴(112)에 상기 칩 구조체(103A)의 제2패드(136)을 대향시켜 준다. 그리고, 상기 제1패드(135) 및 상기 제2패드(136)은 상기 제1리드 패턴(122) 및 상기 제2리드 패턴(122)에 다이 본딩된다. 여기서, 상기 다이 본딩은 전도성 접착제를 이용하여 본딩되거나, 솔더 범프, 스터드(Stud) 범프, 솔더 범프를 이용하여 선택적으로 본딩될 수 있다.
여기서, 도 3에 도시된 바와 같이, 상기 제1 및 제2패드(135,136)는 고융점을 이용한 유테틱 본딩 방식을 이용할 수 있다. 이 경우 물질은 Au/Sn 물질을 포함한다.
상기 기판(101A) 위에 칩 구조체(103A)가 다이 본딩되면, 상기 칩 구조체(103A)의 패드 하면은 상기 기판(101A) 상에 밀착 접착된 형태로 접착되어, 열 전도 효율을 개선시켜 줄 수 있다.
상기 칩 구조체(103A)의 상측에 배치된 성장 기판(130)을 제거하게 된다. 상기 성장 기판 제거 방법은 물리적 방법 또는/및 화학적 방법으로 제거할 수 있으며, 상기 물리적 방법은 상기 성장 기판(130)을 통해 일정 파장의 레이저를 조사하여 화합물 반도체층으로부터 상기 성장 기판(130)을 제거하게 되며. 상기 화학적 방법은 상기 성장 기판(130)과 상기 제1도전형 반도체층 사이의 소거층(예: 버퍼층)에 습식 에칭액을 주입하여 상기 기판을 제거할 수 있다. 이러한 성장 기판 제거 방법에 대해서는 실시 예의 기술적 범위 내에서 다양하게 변경될 수 있다.
상기 성장 기판(130)이 제거되면, 상기 칩 구조체(103A)의 상면은 화합물 반도체층 예컨대, 제1도전형 반도체층(131)이 배치된다. 상기 제1도전형 반도체 층(131)의 상면에 요철 형상의 러프니스 패턴을 형성시켜 줄 수 있다.
도 7 및 도 8을 참조하면, 다이싱 공정을 통해 개별 패키지 크기로 분리한다(도 9의 133). 상기 다이싱 공정은 기판(101A) 하부를 통해 또는 상기 칩 구조체(103A)의 상부를 통해 블레이드로 진행될 수 있으며, 이러한 다이싱 공정은 기판(101A)을 개별 패키지 단위로 커팅하기 위한 공정으로서, 실시 예의 기술적 범위 내에서 변경될 수 있다.
이러한 다이싱 공정을 통해 기판(101) 위에 칩 구조체(103)가 탑재된 형태의 발광 장치(100)를 도 8과 같이 구현할 수 있다. 상기 칩 구조체(103)의 크기 예컨대, 직경은 상기 기판(101)의 직경과 동일한 직경으로 형성될 수 있다. 즉, 개별 칩으로 분리되지 않는 칩 구조체(103A)를 기판(101)에 다이 접합한 다음, 개별 칩 크기 또는 개별 패키지 크기로 다이싱한 기판(101)과 칩 구조체(103A)의 직경은 동일하게 형성될 수 있다.
이러한 제조 공정은 LED 칩을 개별적으로 분리하는 공정이 제거되며, LED 칩의 다이 본딩 또는/및 와이어 본딩 공정 등이 생략될 수 있다. 또한 제조 과정은 LED 칩의 신뢰성 및 열 특성이 개선될 수 있다.
또한 칩 구조체(103)로부터 성장 기판을 제거함으로써, 사파이어와 같은 성장 기판에 의한 열 저항이 제거될 수 있으며, 또한 상기 칩 구조체(103)는 다이 어태치시 직접적으로 기판(101)에 접합이 이루어지므로 다이 어태치에 의한 열 저항도 감소될 수 있다.
이러한 발광 장치(100)는 수평형 반도체 발광소자를 기판(101) 위에 단순하 게 플립 방식으로 다이 본딩하는 것이 아니라, 웨이퍼 상의 칩 구조체를 다이 접합한 것으로서, 광 방출 효율을 개선시키고 열 저항을 줄여줄 수 있다.
도 10은 제2실시 예에 따른 발광 장치를 나타낸 측 단면도이다. 상기 제2실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 10을 참조하면, 발광 장치(101)는 기판(101) 위에 제1리드 패턴(122) 및 제2리드 패턴(112)을 배치하게 된다. 상기 제1리드 패턴(122)은 분기된 형태의 배선 패턴이 서로 연결된 형상이며, 상기 제2리드 패턴(122)은 분기된 형태의 리드 배선이 서로 연결된 형상이다.
상기 기판(101) 내에는 복수의 제1 및 제2비아 전극(124,114)이 형성될 수 있으며, 상기 비아 전극(114,124)은 전기적으로 기판 몸체과 절연된다. 상기 기판(101) 아래에는 제1외부 전극(126) 및 제2외부 전극(116)이 배치되어, 외부로부터 전원을 공급받게 된다.
칩 구조체(103)는 가지 형상으로 분기된 전극 패턴을 갖는 제1 패드(135) 및 제2패드(136)를 포함하며, 상기 제1패드(135)는 상기 제1리드 패턴(122) 위에 각각 대응되며, 상기 제2패드(136)은 상기 제2리드 패턴(112) 위치에 각각 대응된다.
이에 따라 상기 기판(101) 위의 제1리드 패턴(126) 및 제2리드 패턴(116)을 각각 복수개 배치하고 서로 연결하는 패턴으로 형성한 후, 칩 구조체(103)의 패 드(135,136)를 상기 리드 패턴(126,116)에 대응되도록 제조한 후, 상기 기판(101) 위에 상기 칩 구조체(103)을 다이 본딩하게 된다.
이러한 발광 장치(101)는 대면적의 LED 칩을 탑재할 수 있으며, 전류를 분산시켜 공급할 수 있는 구조로 사용될 수 있고, 열 전도율도 개선될 수 있다.
도 11은 제3실시 예에 따른 반도체 발광소자를 나타낸 도면이다. 상기 제3실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 11을 참조하면, 발광 장치(103)는 기판(101) 위에 칩 구조체(103) 즉, 반도체 발광 소자를 탑재하게 된다. 상기 기판(101)의 몸체(110A) 표면에는 제1절연층(111)이 형성되며, 상기 제1절연층(111)은 상기 몸체 상면, 외측면 및 배면 일부까지 연장되어 형성된다. 상기 제1절연층(111) 위에는 제1 및 제2리드 패턴(122A,122A)이 상기 기판 상면에서 외측면을 따라 배면 일부까지 연장된 구조이다.
또한 상기 기판(101A)의 직경 또는 상면 면적은 상기 칩 구조체(103)의 직경 또는 하면 면적 이하로 형성될 수 있다. 이 경우, 상기 칩 구조체(103)를 밀봉하는 수지물을 형성할 수 있으며, 상기 수지물은 실리콘 또는 에폭시 재질이며, 필요시 형광체가 첨가될 수 있다.
이러한 기판의 제1 및 제2리드 패턴(122A,122A)의 타단(122b,112b)은 상기 기판 하면에서 외부 전극으로 사용될 수 있다. 상기 기판(101)이 절연기판인 경우, 상기 절연층은 형성하지 않을 수 있다.
도 12는 제4실시 예에 따른 발광 장치를 나타낸 측 단면도이다. 상기 제4실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 12를 참조하면, 발광 장치(104)는 기판(101B)의 몸체(110) 내에는 적어도 하나의 슬러그(112A,116A)가 배치될 수 있으며, 상기 슬러그(112A,116A)는 상기 제2리드 패턴(112)에 형성된 상부 슬러그(112A) 및, 상기 제2외부 전극(116)에 형성된 하부 스러그(116A)를 포함할 수 있다. 상기 상부 슬러그(112A) 및 상기 하부 슬러그(116A)의 외주면에는 절연층(117)이 형성될 수 있으며, 이러한 절연층(117)은 상기 기판(104)이 절연재질인 경우 형성하지 않을 수 있다.
이러한 슬러그(112A,116A)는 열 전도율을 개선시켜 줄 수 있어, 열에 의한 효율 저하를 방지할 수 있다.
상기에서 언급한 실시 예의 기판에는 캐비티 즉, 베이스 튜브 형상, 반사 컵 형상으로 미리 설정된 깊이의 홈으로 형성하는 구조를 채용하여, 상기 캐비티 내에 상기 칩 구조체를 탑재할 수 있고, 또한 상기 캐비티에 수지물을 몰딩하여 상기 칩 구조체를 밀봉시켜 줄 수 있다.
상기 실시 예는 각 실시 예로 한정되지 않고, 다른 실시 예에 선택적으로 적용될 수 있다. 예컨대, 상기 기판의 슬러그 구조는 제1내지 제4실시 예에 적용될 수 있고, 상기 캐비티 구조는 제1내지 제5실시 예에 적용될 수 있다.
상기의 실시 예를 설명함에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 그 바람직한 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제1실시 예에 따른 발광장치를 나타낸 측 단면도이다.
도 2는 도 1의 패드의 다른 예를 나타낸 칩 구조체의 평면도이다.
도 3은 도 1의 제2패드의 상세 측 단면도이다.
도 4내지 도 8은 제1실시 예에 따른 발광 장치의 제조과정을 나타낸 도면이다.
도 9는 제1실시 예에 따른 발광 장치의 제조과정을 나타낸 플로우이다.
도 10은 제2실시 예에 따른 발광 장치를 나타낸 측 단면도이다.
도 11은 제3실시 예에 따른 발광 장치를 나타낸 측 단면도이다.
도 12는 제4실시 예에 따른 발광 장치를 나타낸 측 단면도이다.

Claims (21)

  1. 상측에 제1리드 패턴 및 제2리드 패턴을 포함하는 기판; 및
    제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 화합물 반도체층; 상기 제1도전형 반도체층의 아래에 형성되어 상기 제1리드 패턴에 접합된 제1패드; 및 상기 제2도전형 반도체층의 아래에 형성되어 상기 제2리드 패턴에 접합된 제2패드를 포함하는 칩 구조체;
    를 포함하고,
    상기 제2패드는, 상기 제2도전형 반도체층의 아래에 배치되어 상기 제2도전형 반도체층과 오믹 접촉을 제공하는 투명 전도층; 상기 투명 전도층 아래에 배치된 미러 금속층; 상기 미러 금속층 아래에 배치된 베리어 금속층; 상기 베리어 금속층 아래에 배치되어 상기 제2리드 패턴에 전기적으로 연결된 본딩 금속층을 포함하는 발광 장치.
  2. 제1항에 있어서, 상기 기판은 Si 기판, AlN 기판, HTCC 기판, 및 LTCC 기판 중 적어도 하나를 포함하는 발광 장치.
  3. 제1항에 있어서, 상기 칩 구조체는 상기 제1패드 및 상기 제2패드가 상기 기판 위에 동일 평면상에 형성되는 발광 장치.
  4. 제3항에 있어서, 상기 제1패드와 상기 제2패드, 상기 활성층 및 상기 제2도전형 반도체층 사이를 절연시켜 주는 제2절연층을 포함하는 발광 장치.
  5. 제1항에 있어서, 상기 기판 아래 일측에 상기 제1리드 패턴과 전기적으로 연결된 제1외부 전극, 상기 기판 아래 타측에 상기 제2리드 패턴과 전기적으로 연결 된 제2외부 전극을 포함하는 발광 장치.
  6. 제5항에 있어서, 상기 제1리드 패턴과 상기 제1외부 전극 사이를 연결하는 제1비아 전극; 상기 제2리드 패턴과 상기 제2외부 전극 사이를 연결하는 제2비아 전극을 포함하는 발광 장치.
  7. 제6항에 있어서, 상기 기판 표면, 상기 제1비아 전극 및 상기 제2비아 전극의 둘레에 형성된 절연층을 포함하는 발광 장치.
  8. 제1항에 있어서, 상기 기판 상면에는 2족 내지 6족의 화합물 반도체층이 배치되는 발광 장치.
  9. 삭제
  10. 제1항에 있어서, 상기 제1패드는 상기 제1리드 패턴에 직접 접합되며, 상기 제2패드는 상기 제2리드 패턴에 직접 접합되는 발광 장치.
  11. 제1항에 있어서, 상기 칩 구조체의 직경은 상기 기판과 동일한 직경으로 형성되는 발광 장치.
  12. 제1항 내지 제8항, 제10항, 제11항 중 어느 한 항에 있어서, 상기 칩 구조체는 LED칩이며,
    상기 칩 구조체 위에 형성된 수지물을 포함하는 발광 장치.
  13. 제1항 내지 제8항, 제10항, 제11항 중 어느 한 항에 있어서, 상기 기판 위에 상기 칩 구조체가 다이 접합된 미리 설정된 깊이의 캐비티를 포함하는 발광 장치.
  14. 성장 기판 위에 제1도전형 및 제2도전형을 갖는 복수의 화합물 반도체층을 성장하고, 상기 제1도전형 반도체층에 제1패드 및 상기 제2도전형 반도체층에 제2패드를 구비한 칩 구조체를 형성하는 단계;
    기판 위에 상기 제1패드 및 제2패드에 대응되는 제1리드 패턴 및 제2리드 패턴을 형성하는 단계;
    상기 칩 구조체의 제1패드 및 상기 제2패드를 상기 기판의 제1리드패턴 및 제2리드 패턴에 접합하는 단계를 포함하고,
    상기 제2패드는, 상기 제2도전형 반도체층의 아래에 배치되어 상기 제2도전형 반도체층과 오믹 접촉을 제공하는 투명 전도층; 상기 투명 전도층 아래에 배치된 미러 금속층; 상기 미러 금속층 아래에 배치된 베리어 금속층; 상기 베리어 금속층 아래에 배치되어 상기 제2리드 패턴에 전기적으로 연결되는 본딩 금속층을 포함하는 발광 장치 제조방법.
  15. 제14항에 있어서, 상기 칩 구조체의 성장 기판을 제거하는 단계를 포함하는 발광 장치 제조방법.
  16. 제14항에 있어서, 상기 기판 및 상기 칩 구조체를 일정 패키지 크기로 다이싱하는 단계를 포함하는 발광 장치 제조방법.
  17. 삭제
  18. 제15항 또는 제16항에 있어서, 상기 기판의 리드 패턴 형성 전에, 상기 기판의 표면에 절연층을 형성하거나, 상기 기판에 비아 구조를 형성한 후 절연층을 형성하는 단계를 포함하는 발광 장치 제조방법.
  19. 제15항 또는 제16항에 있어서, 상기 기판의 하면에 상기 제1리드 패턴 및 제2리드 패턴에 전기적으로 연결된 제1외부전극 및 제2외부 전극이 형성되는 발광장치 제조방법.
  20. 제15항 또는 제16항에 있어서, 상기 기판 상부 내측에 미리 정해진 깊이의 홈 형상의 캐비티를 포함하며, 상기 캐비티에 상기 칩 구조체가 탑재되는 상기 제1 리드 패턴 및 제2리드 패턴이 배치되는 발광장치 제조방법.
  21. 제15항 또는 제16항에 있어서, 상기 칩 구조체는 LED 칩인 발광 장치 제조방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004228549A (ja) * 2002-11-25 2004-08-12 Kyocera Corp 発光素子収納用パッケージおよび発光装置
JP2006114820A (ja) * 2004-10-18 2006-04-27 Matsushita Electric Works Ltd 発光素子とその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004228549A (ja) * 2002-11-25 2004-08-12 Kyocera Corp 発光素子収納用パッケージおよび発光装置
JP2006114820A (ja) * 2004-10-18 2006-04-27 Matsushita Electric Works Ltd 発光素子とその製造方法

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