KR102504698B1 - 펠리클 제조방법 - Google Patents
펠리클 제조방법 Download PDFInfo
- Publication number
- KR102504698B1 KR102504698B1 KR1020220041468A KR20220041468A KR102504698B1 KR 102504698 B1 KR102504698 B1 KR 102504698B1 KR 1020220041468 A KR1020220041468 A KR 1020220041468A KR 20220041468 A KR20220041468 A KR 20220041468A KR 102504698 B1 KR102504698 B1 KR 102504698B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon nitride
- nitride layer
- etching
- layer
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 148
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 148
- 229910052751 metal Inorganic materials 0.000 claims abstract description 64
- 239000002184 metal Substances 0.000 claims abstract description 64
- 238000005530 etching Methods 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 40
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910021389 graphene Inorganic materials 0.000 claims abstract description 19
- 239000010409 thin film Substances 0.000 claims abstract description 12
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 10
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims description 10
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 5
- 229910001092 metal group alloy Inorganic materials 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 4
- 229910052742 iron Inorganic materials 0.000 claims description 3
- 239000012528 membrane Substances 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 167
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 238000000059 patterning Methods 0.000 description 10
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 238000002834 transmittance Methods 0.000 description 7
- 239000000428 dust Substances 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 239000010949 copper Substances 0.000 description 5
- XEEYBQQBJWHFJM-UHFFFAOYSA-N iron Substances [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 239000011651 chromium Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000012792 core layer Substances 0.000 description 2
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 2
- MVFCKEFYUDZOCX-UHFFFAOYSA-N iron(2+);dinitrate Chemical compound [Fe+2].[O-][N+]([O-])=O.[O-][N+]([O-])=O MVFCKEFYUDZOCX-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- -1 Mo Cr Substances 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/62—Pellicles, e.g. pellicle assemblies, e.g. having membrane on support frame; Preparation thereof
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
개시된 본 발명의 개시된 본 발명의 바람직한 실시예에 의한 펠리클 제조 방법은, 웨이퍼 기판의 양면에 상부 및 하부 질화 실리콘 층을 형성하는 단계, 하부 질화 실리콘 층에 메탈 층을 형성하는 단계, 메탈 층 형성 단계후, 상부 질화 실리콘 층을 기설정된 두께로 에칭하는 단계, 질화 실리콘 층이 에칭된 후 메탈 층을 에칭하여 제거하는 단계, 상부 질화 실리콘 층에 그래핀 박막을 형성하는 단계, 하부 질화 실리콘 층에 패턴을 형성하는 단계, 형성된 패턴에 따라 하부 질화 실리콘 층을 에칭하는 단계, 및 패턴에 따라 에칭된 하부 질화 실리콘 층을 따라 웨이퍼 기판을 에칭하는 단계를 포함한다. 이로써, 종래 질화 실리콘 층을 100nm 이하의 두께로 증착하기 어려울 뿐만 아니라 설령 증착한다고 하여도 그 신뢰도를 담보할 수 없던 문제를 해결할 수 있을 뿐만 아니라 얇은 멤브레인 상태에서가 아니라 메탈 층이 형성된 즉, 안정된 상태에서 질화 실리콘 층을 5nm 두께 이하로 에칭할 수 있어 펠리클의 수율을 획기적으로 증가시킬 수 있게 된다.
Description
본 발명은 펠리클 제조방법 및 이에 의해 제조된 펠리클에 관한 것으로서, 보다 구체적으로는 에칭 방식을 이용하여 5nm 이하 두께의 질화실리콘 박막을 가지는 펠리클 제조방법 및 이에 의해 제조된 펠리클에 관한 것이다.
반도체 장치 등의 제조에서 반도체 웨이퍼 기판에 패터닝을 하는 경우 포토리소그래피 방법이 사용되는데, 포토리소그래피 방법에서는 패터닝의 원판으로서 포토 마스크가 사용된다.
패터닝 원판으로서 포토 마스크에 광을 투과시켜 웨이퍼 기판에 패턴을 전사시키는데 이 포토 마스크에 먼지 등이 부착되어 있는 경우 광이 먼지에 흡수되거나 반사되어 마스크 패턴이 웨이퍼에 전사되지 않거나 전사된 패턴이 손상되어 반도체 장치의 성능저하 또는 불량률이 높아지는 문제가 있으며, 클린룸에서 공정이 진행되는 경우에도 먼지 등이 존재할 수 밖에 없어 이러한 문제가 발생되는 것을 차단하기 어려운 문제가 있다.
이와 같이 포토 마스크가 먼지가 부착되는 현상을 방지하기 위하여 펠리클을 부착하여 먼지가 포토 마스크 표면에는 직접 부착되지 않고 펠리클에 부착되게 하는 방법을 이용하고 있다.
펠리클을 부착함으로써 리소그래피 시에 광 촛점이 포토 마스크의 패턴 상에 위치되므로 펠리클에 부착된 먼지는 촛점이 맞지 않아 패턴으로 웨이퍼 기판상에 전사되지 않게 된다.
한편, 반도체 장치 등의 고집적화에 따라 리소그래피에 의해 형성되는 패턴은 점점 미세화되고, 이를 실현하기 위해 광원의 파장이 점점 짧아져서 최근에는 극자외선(EUV, Extreme UltraViolet)을 이용하는 방식이 많이 제시되고 있다.
그러나, EUV는 높은 에너지를 가지고 있어서 얇은 펠리클의 물성을 변화시켜 적용시키기 어려운 문제가 있어서, 최근에는 웨이퍼 기판의 양면에 질화실리콘 층을 증착하고 웨이퍼 기판의 윗면의 질화 실리콘 층 위에 극자외선 투과율이 높은 코어 층인 단결정 또는 다결정 실리콘 층, 질화 실리콘 층 및 캐핑 층을 순차적으로 형성한 후 웨이퍼 기판의 아랫면에 형성된 질화 실리콘 층에 포토레지스트를 도포한 후 패터닝하고, 질화 실리콘 층의 중싱부를 건식에칭으로 제거하고 웨이퍼 기판의 중심부를 습식에칭으로 제거하여 EUV가 투과되는 윈도우를 형성하여 펠리클을 제조하는 방식이 사용되고 있다.
또한, 코어층으로 열전도도가 높고 EUV 흡수율이 낮은 그래핀 층을 사용하는 방법도 연구되고 있다.
그러나, 펠리클에서 EUV의 투과율을 증가시키기 위해서는 박막이 얇아야 하는데 일반적으로 웨이퍼 기판에 증착되는 질화 실리콘 막을 100nm 정도 두께로 증증착될 수 있고 그 이하는 기술적으로 상당히 어려우며, 기술적으로 100nm 이하 두께로 증착한다고 하여도 기술적 한계는 10 내지 50nm가 될 수도 있으나 그 신뢰도를 담보할 수 없다.
또한, 실제 사용되는 펠리클에서 질화 실리콘 층의 두께는 5nm 이하이어야 하므로 기술적인 한계로 인하여 질화 실리콘 층이 두껍게 증착되고, 증착된 멤브레인 상태에서 다시 질화 실리콘 층을 에칭하는 방식을 사용하는데 얇은 멤브레인 상태에서 질화 실리콘 층을 에칭하여 5nm 두께 이하로 만들어야 함에 따라 그 성공률이 매우 낮으며 그에 따라 펠리클의 수율도 매우 낮은 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하여 도출된 것으로서, 얇은 멤브레인 상태에서 질화 실리콘 층을 에칭하지 않고 안정적인 상태에서 증착된 질화 실리콘 층을 5nm 이하로 에칭하여 EUV 투과율 및 생산수율이 높은 펠리클 제조 방법 및 이에 의한 펠리클을 제공하는데 목적이 있다.
본 발명의 바람직한 실시예에 의한 하는 펠리클 제조 방법은, 웨이퍼 기판의 양면에 상부 및 하부 질화 실리콘 층을 형성하는 단계; 상기 하부 질화 실리콘 층에 패턴을 형성하는 단계; 상기 형성된 패턴에 따라 상기 하부 질화 실리콘 층을 에칭하는 단계; 상기 하부 질화 실리콘 층에 메탈 층을 형성하는 단계; 상기 메탈 층 형성 단계후, 상기 상부 질화 실리콘 층을 기설정된 두께로 에칭하는 단계; 상기 질화 실리콘 층이 에칭된 후 상기 메탈 층을 에칭하여 제거하는 단계; 상기 상부 질화 실리콘 층에 그래핀 박막을 형성하는 단계; 및 상기 패턴에 따라 에칭된 하부 질화 실리콘 층을 따라 상기 웨이퍼 기판을 에칭하는 단계;를 포함한다.
한편, 본 발명의 다른 바람직한 실시예에 의한 펠리클 제조 방법은, 웨이퍼 기판의 양면에 상부 및 하부 질화 실리콘 층을 형성하는 단계; 상기 하부 질화 실리콘 층에 메탈 층을 형성하는 단계; 상기 메탈 층 형성 단계후, 상기 상부 질화 실리콘 층을 기설정된 두께로 에칭하는 단계; 상기 상부 질화 실리콘 층이 에칭된 후 상기 메탈 층을 에칭하여 제거하는 단계; 상기 하부 질화 실리콘 층에 패턴을 형성하는 단계; 상기 형성된 패턴에 따라 상기 하부 질화 실리콘 층을 에칭하는 단계; 상기 상부 질화 실리콘 층에 그래핀 박막을 형성하는 단계; 및 상기 패턴에 따라 에칭된 하부 질화 실리콘 층을 따라 상기 웨이퍼 기판을 에칭하는 단계;를 포함한다.
이로써, 종래 질화 실리콘 층을 100nm 이하의 두께로 증착하기 어려울 뿐만 아니라 설령 증착한다고 하여도 그 신뢰도를 담보할 수 없던 문제를 해결할 수 있을 뿐만 아니라 얇은 멤브레인 상태에서가 아니라 메탈 층이 형성된 즉, 안정된 상태에서 질화 실리콘 층을 5nm 두께 이하로 에칭할 수 있어 펠리클의 수율을 획기적으로 증가시킬 수 있게 된다.
또한, 상기 하부 질화 실리콘 층에 패턴을 형성하는 단계는, 상기 하부 질화 실리콘 층에 포토리소그래피 공정으로 패턴을 형성하고, 상기 하부 질화 실리콘을 에칭하는 단계는, 상기 형성된 패턴에 따라 드라이 에칭으로 에칭하는 것이 바람직하다.
이로써, 메탈 층에 의해 상부 질화 실리콘 층이 5nm 두께 이하로 에칭될 때 하부 질화 실리콘 층은 에칭되지 않게 보호될 수 있어서, 실리콘 웨이퍼 기판이 수산화칼륨(KOH)에 의해 에칭될 때 하부 질화 실리콘 층이 5nm 이하 두께로 되면 실리콘 웨이퍼 기판을 보호할 수 있는 능력이 없어서 패터닝을 할 수 없게 되는 문제를 해결할 수 있다.
또한, 상기 메탈 층의 메탈은 상기 상부 질화 실리콘 층을 에칭하는 에칭액에 저항력이 있는 것이 바람직하며, 보다 바람직하게는 상기 상부 질화 실리콘 층을 에칭하는 에칭액은 불화 수소를 포함하는 용액이며, 상기 메탈 층의 메탈은, Ni, Ti, Mo Cr, Fe 및 Cu로 이루어진 군으로부터 선택된 적어도 하나 이상의 금속 합금으로 한다.
이로써, 상부 질화 실리콘 층이 에칭될 때 메탈 층의 메탈은 에칭되지 않게 되어, 종래 멤브레인 상태에서 상부 질화 실리콘 층을 5nm 두께로 에칭하여야 함에 따라 수율이 좋지 않은 문제를 해결할 수 있을 뿐만 아니라, 하부 질화 실리콘 층이 메탈 층에 의해 보호되어 즉, 충분한 두께를 확보할 수 있어 안정적인 실리콘 웨이퍼 기판이 수산화칼륨에 의해 에칭될 때 보호할 수 있어 패터닝을 안정적으로 할 수 있게 된다.
또한, 위 펠리클 제조 방법에 의해 펠리클이 제조되는 것이 바람직하다.
이로써, 얇으면서 기계적 특성도 우수한 EUV 투과율이 좋으며, 생산 수율도 획기적으로 증가시킨 펠리클을 획득할 수 있다.
본 발명에 의하면, 종래 질화 실리콘 층을 100nm 이하의 두께로 증착하기 어려울 뿐만 아니라 설령 증착한다고 하여도 그 신뢰도를 담보할 수 없던 문제를 해결할 수 있을 뿐만 아니라 얇은 멤브레인 상태에서가 아니라 메탈 층이 형성된 즉, 안정된 상태에서 질화 실리콘 층을 5nm 두께 이하로 에칭할 수 있어 펠리클의 수율을 획기적으로 증가시킬 수 있게 된다.
또한, 메탈 층에 의해 상부 질화 실리콘 층이 5nm 두께 이하로 에칭될 때 하부 질화 실리콘 층은 에칭되지 않게 보호될 수 있어서, 실리콘 웨이퍼 기판이 수산화칼륨(KOH)에 의해 에칭될 때 하부 질화 실리콘 층이 5nm 이하 두께로 되면 실리콘 웨이퍼 기판을 보호할 수 있는 능력이 없어서 패터닝을 할 수 없게 되는 문제를 해결할 수 있다.
또한, 상부 질화 실리콘 층이 에칭될 때 메탈 층의 메탈은 에칭되지 않게 되어, 종래 멤브레인 상태에서 상부 질화 실리콘 층을 5nm 두께로 에칭하여야 함에 따라 수율이 좋지 않은 문제를 해결할 수 있을 뿐만 아니라, 하부 질화 실리콘 층이 메탈 층에 의해 보호되어 즉, 충분한 두께를 확보할 수 있어 안정적인 실리콘 웨이퍼 기판이 수산화칼륨에 의해 에칭될 때 보호할 수 있어 패터닝을 안정적으로 할 수 있게 된다.
도 1은 본 발명의 바람직한 실시예에 의한 펠리클 제조방법을 설명하기 위한 순서도,
도 2a 내지 도 2g는 도 1에 도시된 펠리클 제조방법을 설명하기 위한 개념도,
도 3은 본 발명의 다른 바람직한 실시예에 의한 펠리클 제조방법을 설명하기 위한 순서도,
도 4a 내지 도 4g는 도 3에 도시된 펠리클 제조방법을 설명하기 위한 개념도이다.
도 2a 내지 도 2g는 도 1에 도시된 펠리클 제조방법을 설명하기 위한 개념도,
도 3은 본 발명의 다른 바람직한 실시예에 의한 펠리클 제조방법을 설명하기 위한 순서도,
도 4a 내지 도 4g는 도 3에 도시된 펠리클 제조방법을 설명하기 위한 개념도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 수 있을 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것일 수 있다.
본 명세서에서 제1, 제2 등의 용어가 구성요소들을 기술하기 위해 사용된 경우, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
또한, 제1 엘리먼트(또는 구성요소)가 제2 엘리먼트(또는 구성요소) 상(ON)에서 동작 또는 실행된다고 언급될 때, 제1 엘리먼트(또는 구성요소)는 제2 엘리먼트(또는 구성요소)가 동작 또는 실행되는 환경에서 동작 또는 실행되거나 또는 제2 엘리먼트(또는 구성요소)가 직접 또는 간접적으로 상호 작용을 통해서 동작 또는 실행되는 것으로 이해되어야 할 것이다.
어떤 엘리먼트, 구성요소, 장치 또는 시스템이 프로그램 또는 소프트웨어로 이루어진 구성요소를 포함한다고 언급되는 경우, 명시적인 언급이 없더라도 그 엘리먼트, 구성요소, 장치 또는 시스템은 그 프로그램 또는 소프트웨어가 실행 또는 동작하는데 필요한 하드웨어(예를 들면, 메모리, CPU 등)나 다른 프로그램 또는 소프트웨어(예를 들면, 운영체제나 하드웨어를 구동하는데 필요한 드라이버 등)를 포함하는 것으로 이해되어야 할 것이다.
또한, 어떤 엘리먼트(또는 구성요소)가 구현됨에 있어서 특별한 언급이 없다면, 그 엘리먼트(또는 구성요소)는 소프트웨어, 하드웨어, 또는 소프트웨어 및 하드웨어 어떤 형태로도 구현될 수 있는 것으로 이해되어야 할 것이다.
또한, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 다른 바람직한 실시예에 의한 펠리클 제조 방법을 나타낸 도면이고, 도 2a 내지 도 2g는 도 1에 도시된 펠리클 제조방법을 설명하기 위한 개념도이다.
이하, 도 1 내지 도 2g를 참조하여 본 발명의 바람직한 실시예에 의한 펠리클 제조방법을 설명한다.
도 1에 도시된 바와 같이 본 발명의 바람직한 실시예에 의한 펠리클 제조방법은, 웨이퍼 기판(10)의 양면에 상부 및 하부 질화 실리콘 층(21)(22)을 형성하는 단계(S110), 하부 질화 실리콘 층(22)에 패턴(22a)을 형성하는 단계(S120), 형성된 패턴(22a)에 따라 하부 질화 실리콘 층(22')을 에칭하는 단계(S130), 하부 질화 실리콘 층(22')에 메탈 층(30)을 형성하는 단계(S140), 메탈 층(30) 형성 단계후(S140), 상부 질화 실리콘 층(21)을 기설정된 두께로 에칭하는 단계(S150), 상부 질화 실리콘 층(21)이 에칭된 후 메탈 층(30)을 에칭하여 제거하는 단계(S160), 상부 질화 실리콘 층(21')에 그래핀 박막(40)을 형성하는 단계(S170) 및 패턴(22a)에 따라 에칭된 하부 질화 실리콘 층(22')을 따라 웨이퍼 기판(10)을 에칭하는 단계(S180)를 포함한다.
각각의 단계를 살펴 보면, 도 2a 및 도 2b에 도시된 바와 같이 먼저 웨이퍼 기판(10)의 양면에 상부 및 하부 질화 실리콘 층(21)(22)을 형성한다(S110).
상부 및 하부 질화 실리콘 층(21)(22)은 CVD, PVD 공정, LPCVD 공정, 원자층 증착(Atomic layer deposition, ALD) 공정을 통해서 증착할 수 있다.
종래에는 이러한 상부 및 하부 질화 실리콘 층(21)(22)은 EUV(극자외선) 투과율이 낮아서 얇게 증착하여야 하는데 기술 난이도가 높아서 수율이 낮았으나, 본 발명에서는 증착되는 두께에 대한 민감도가 크지 않아 높은 수율을 달성할 수 있게 된다.
이어서, 하부 질화 실리콘 층(22)에 패턴(22a)을 형성하는데, 이때 증착된 충분한 두께를 가지고 있는 상태에서 하부 질화 실리콘 층(22)에 패턴(22a)을 안정적으로 형성할 수 있다(S120).
이후, 형성된 패턴(22a)에 따라 하부 질화 실리콘 층(22')을 에칭한다(S130).
이어서, 도 2c에 도시된 바와 같이 하부 질화 실리콘 층(22')에 메탈 층(30)을 형성한다(S140).
메탈 층(30)은 스퍼터링이나 진공증착 방법 등의 공정을 통해 형성할 수 있는데, 후술하는 상부 질화 실리콘 층(21)을 에칭하는 에칭액에 저항력이 있는 금속인 것이 바람직하다. 이로써, 상부 실리콘 층(21)이 에칭될 때 메탈 층(30)에 의해 하부 실리콘 층(22')이 보호될 수 있다.
이어서, 도 2d에 도시된 바와 같이 상부 질화 실리콘 층(21)을 기설정된 두께로 에칭한다(S150).
메탈 층(30)이 하부 질화 실리콘 층(22')에 증착된 후 상부 질화 실리콘 층(21)은 불화수소를 포함하는 용액에 의해 에칭되어 기설정된 두께가 될 수 있는데, 메탈 층(30)에 의해 멤브레인 상태가 아닌 안정적인 상태에서 상부 질화 실리콘 층(21)이 에칭될 수 있어 수율이 획기적으로 증가할 수 있게 되며 하부 질화 실리콘 층(22')이 메탈 층(30)에 의해 보호되어 후술하는 바와 같이 웨이퍼 기판(10)이 에칭될 수 있게 패터닝 처리가 될 수 있다.
이때, 상부 질화 실리콘 층(21)이 불화수소를 포함하는 용액에 의해 에칭될 때 하부 질화 실리콘 층(22')을 보호하는 메탈 층(30)은 불화수소에 저항력을 가지고 에칭처리되지 않도록, 니켈(Ni), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr), 철(Fe) 및 구리(Cu)로 이루어진 군으로부터 선택된 적어도 하나 이상의 금속 합금인 것이 바람직하다.
이후, 도 2e에 도시된 바와 같이 상부 질화 실리콘 층(21)이 기설정된 두께로 에칭처리된 후 메탈 층(30)을 에칭하여 제거한다(S160).
메탈 층(30) 에칭은 질산을 기반으로 하는 혼합용액을 에칭액으로 사용하는데 일부 실시형태에서는 염화철(FeCl3)이나 질산철(Fe(NO3))을 포함한 혼합물을 이용할 수 있다.
이어서 도 2f에 도시된 바와 같이 에칭 처리로 얇은 두께로 처리된 상부 질화 실리콘 층(21')에 그래핀 박막(40)을 형성한다(S170).
그래핀은 높은 투명성, 양호한 기계적 강도 및 우수한 열전도율을 갖는 것으로서 펠리클에 사용되는 경우 충분히 얇은 두께로 형성하면서도 높은 기계적 강도를 가질 수 있다.
일부 실시형태에 따라 단층 그래핀, 복층 그래핀 또는 다층 그래핀으로 형성할 수 있으며, 화학 증착(CVD), 물리 증착(PVD), 원자층 증창(ALD), 고밀도 플라즈마 CVD(HDCVD), 플라즈마 강화 CVD(PECVD) 방식 등의 방법으로 형성할 수 있다.
이어서 도 2g에 도시된 바와 같이 패턴(22a)에 따라 에칭된 하부 질화 실리콘 층(22')을 따라 웨이퍼 기판(10)을 에칭하여 윈도우를 형성한다(S180).
하부 질화 실리콘 층(22')에 패터닝을 한 후 건식 에칭으로 중심 부분을 제거하고, 습식에칭을 통해서 웨이퍼 기판(10)의 중심부분을 제거하여 EUV(극자외선)이 투과될 수 있는 윈도우를 형성하여 최종적으로 펠리클을 획득할 수 있다.
이와 같은 방법에 의해, 웨이퍼 기판의 양면에 상부 및 하부 질화 실리콘 층(21)(22)을 형성할 때 두께에 대한 제한없이 두껍게 질화 실리콘 층을 형성하여도 안정적인 상태(메탈 층에 의한 지지)를 유지하면서 상부 질화 실리콘 층을 에칭처리하여 얇게 유지할 수 있어 최종 획득된 펠리클의 EUV 투과도를 확보할 수 있으며, 상부 질화 실리콘 층(21)에 대한 에칭 처리시 하부 질화 실리콘(22)은 그 두께를 보호받을 수 있어 안정적으로 웨이퍼 기판을 보호하여 패터닝 처리하여 윈도우를 형성할 수 있게 된다.
한편, 도 3은 본 발명의 바람직한 실시예에 의한 펠리클 제조방법을 설명하기 위한 순서도이고, 도 4a 내지 도 4g는 도 3에 도시된 펠리클 제조방법을 설명하기 위한 개념도이다.
이하, 도 3 내지 도 4g를 참조하여 본 발명의 바람직한 실시예에 의한 펠리클 제조방법을 설명한다.
도 3에 도시된 바와 같이 본 발명의 바람직한 실시예에 의한 펠리클 제조방법은, 웨이퍼 기판(10)의 양면에 상부 및 하부 질화 실리콘 층(21)(22)을 형성하는 단계(S310), 하부 질화 실리콘 층(22)에 메탈 층(30)을 형성하는 단계(S320), 메탈 층(30)을 형성한 후 상부 질화 실리콘 층(21)을 기설정된 두께로 에칭하는 단계(S330), 상부 질화 실리콘 층(21)이 에칭된 후 메탈 층(30)을 에칭하여 제거하는 단계(S340), 하부 질화 실리콘 층(22)에 패턴(22a)을 형성하는 단계(S350), 형성된 패턴(22a)에 따라 하부 질화 실리콘 층(22')을 에칭하는 단계(S360), 상부 질화 실리콘 층(21')에 그래핀 박막(40)을 형성하는 단계(S370) 및 패턴(22a)에 따라 에칭된 하부 질화 실리콘 층(22')을 따라 웨이퍼 기판(10)을 에칭하는 단계(S380)를 포함한다.
각각의 단계를 살펴 보면, 도 4a 및 도 4b에 도시된 바와 같이 먼저 웨이퍼 기판(10)의 양면에 상부 및 하부 질화 실리콘 층(21)(22)을 형성한다(S310).
상부 및 하부 질화 실리콘 층(21)(22)은 CVD, PVD 공정, LPCVD 공정, 원자층 증착(Atomic layer deposition, ALD) 공정을 통해서 증착할 수 있다.
종래에는 이러한 상부 및 하부 질화 실리콘 층(21)(22)은 EUV(극자외선) 투과율이 낮아서 얇게 증착하여야 하는데 기술 난이도가 높아서 수율이 낮았으나, 본 발명에서는 증착되는 두께에 대한 민감도가 크지 않아 높은 수율을 달성할 수 있게 된다.
이후, 도 4c에 도시된 바와 같이 하부 질화 실리콘 층(22)에 메탈 층(30)을 형성한다(S320).
메탈 층(30)은 스퍼터링이나 진공증착 방법 등의 공정을 통해 형성할 수 있는데, 후술하는 상부 질화 실리콘 층(21)을 에칭하는 에칭액에 저항력이 있는 금속인 것이 바람직하다. 이로써, 상부 실리콘 층(21)이 에칭될 때 메탈 층(30)에 의해 하부 실리콘 층(22)이 보호될 수 있다.
이어서, 도 4d에 도시된 바와 같이 상부 질화 실리콘 층(21)을 기설정된 두께로 에칭한다(S340).
메탈 층(30)이 하부 질화 실리콘 층(22)에 증착된 후 상부 질화 실리콘 층(21)은 불화수소를 포함하는 용액에 의해 에칭되어 기설정된 두께가 될 수 있는데, 메탈 층(30)에 의해 멤브레인 상태가 아닌 안정적인 상태에서 상부 질화 실리콘 층(21)이 에칭될 수 있어 수율이 획기적으로 증가할 수 있게 되며 하부 질화 실리콘 층(22)이 메탈 층(30)에 의해 보호되어 후술하는 바와 같이 실리콘 웨이퍼가 에칭될 수 있게 패터닝 처리가 될 수 있다.
이때, 상부 질화 실리콘 층(21)이 불화수소를 포함하는 용액에 의해 에칭될 때 하부 질화 실리콘 층(22)을 보호하는 메탈 층(30)은 불화수소에 저항력을 가지고 에칭처리되지 않도록, 니켈(Ni), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr), 철(Fe) 및 구리(Cu)로 이루어진 군으로부터 선택된 적어도 하나 이상의 금속 합금인 것이 바람직하다.
이후, 도 4e에 도시된 바와 같이 상부 질화 실리콘 층(21)이 기설정된 두께로 에칭처리된 후 메탈 층(30)을 에칭하여 제거한다(S340).
메탈 층(30)에 대한 에칭은 질산을 기반으로 하는 혼합용액을 에칭액으로 사용하는데 일부 실시형태에서는 염화철(FeCl3)이나 질산철(Fe(NO3))을 포함한 혼합물을 이용할 수 있다.
이어서 도 4f에 도시된 바와 같이 하부 질화 실리콘 층(22)에 패턴(22a)을 형성한다(S350).
메탈 층(30)에 의해 하부 질화 실리콘 층(22)이 상부 질화 실리콘 층(21)이 불화수소를 포함하는 용액에 에칭될 때 보호될 수 있어 충분한 두께를 유지할 수 있고 이러한 안정적인 두께로 인하여 패턴(22a)을 형성할 수 있다.
이후, 패턴(22a)에 따라 하부 질화 실리콘 층(22)을 에칭하고(S360), 에칭 처리로 얇은 두께로 처리된 상부 질화 실리콘 층(21')에 그래핀 박막(40)을 형성한다(S370).
그래핀은 높은 투명성, 양호한 기계적 강도 및 우수한 열전도율을 갖는 것으로서 펠리클에 사용되는 경우 충분히 얇은 두께로 형성하면서도 높은 기계적 강도를 가질 수 있다.
일부 실시형태에 따라 단층 그래핀, 복층 그래핀 또는 다층 그래핀으로 형성할 수 있으며, 화학 증착(CVD), 물리 증착(PVD), 원자층 증창(ALD), 고밀도 플라즈마 CVD(HDCVD), 플라즈마 강화 CVD(PECVD) 방식 등의 방법으로 형성할 수 있다.
이어서 도 2g에 도시된 바와 같이 패턴(22a)에 따라 에칭된 하부 질화 실리콘 층(22)을 따라 웨이퍼 기판(10)을 에칭하여 윈도우를 형성한다(S380).
하부 질화 실리콘 층(22)에 패터닝을 한 후 건식 에칭으로 중심 부분을 제거하고, 습식에칭을 통해서 웨이퍼 기판(10)의 중심부분을 제거하여 EUV(극자외선)이 투과될 수 있는 윈도우를 형성하여 최종적으로 펠리클을 획득할 수 있다.
이와 같은 방법에 의해, 웨이퍼 기판(10)의 양면에 상부 및 하부 질화 실리콘 층(21)(22)을 형성할 때 두께에 대한 제한없이 두껍게 질화 실리콘 층을 형성하여도 안정적인 상태(메탈 층에 의한 지지)를 유지하면서 상부 질화 실리콘 층(21)을 에칭처리하여 얇게 유지할 수 있어 최종 획득된 펠리클의 EUV 투과도를 확보할 수 있으며, 상부 질화 실리콘 층(21)에 대한 에칭 처리시 하부 질화 실리콘(22)은 그 두께를 보호받을 수 있어 안정적으로 웨이퍼 기판을 보호하여 패터닝 처리하여 윈도우를 형성할 수 있게 된다.
10 : 웨이퍼 기판 21 : 상부 질화 실리콘 층
21' : 에칭 처리된 상부 질화 실리콘 층 22 : 하부 질화 실리콘 층
22' : 패터닝된 하부 질화 실리콘 층 30 : 메탈 층
40 : 그래핀 층
21' : 에칭 처리된 상부 질화 실리콘 층 22 : 하부 질화 실리콘 층
22' : 패터닝된 하부 질화 실리콘 층 30 : 메탈 층
40 : 그래핀 층
Claims (10)
- 웨이퍼 기판의 상부면에 상부 질화 실리콘층 및 상기 웨이퍼 기판의 하부면에 하부 질화 실리콘층을 형성하는 단계;
상기 하부 질화 실리콘 층에 패턴을 형성하는 단계;
상기 형성된 패턴에 따라 상기 하부 질화 실리콘 층을 에칭하는 단계;
상기 하부 질화 실리콘 층에 메탈 층을 형성하는 단계;
상기 메탈 층 형성 단계후, 상기 상부 질화 실리콘 층을 기설정된 두께로 에칭하는 단계;
상기 상부 질화 실리콘 층이 에칭된 후 상기 메탈 층을 에칭하여 제거하는 단계;
상기 상부 질화 실리콘 층에 그래핀 박막을 형성하는 단계; 및
상기 패턴에 따라 에칭된 하부 질화 실리콘 층을 따라 상기 웨이퍼 기판을 에칭하는 단계;를 포함하는 펠리클 제조 방법. - 웨이퍼 기판의 상부면에 상부 질화 실리콘층 및 상기 웨이퍼 기판의 하부면에 하부 질화 실리콘층을 형성하는 단계;
상기 하부 질화 실리콘 층에 메탈 층을 형성하는 단계;
상기 메탈 층 형성 단계후, 상기 상부 질화 실리콘 층을 기설정된 두께로 에칭하는 단계;
상기 상부 질화 실리콘 층이 에칭된 후 상기 메탈 층을 에칭하여 제거하는 단계;
상기 하부 질화 실리콘 층에 패턴을 형성하는 단계;
상기 형성된 패턴에 따라 상기 하부 질화 실리콘 층을 에칭하는 단계;
상기 상부 질화 실리콘 층에 그래핀 박막을 형성하는 단계; 및
상기 패턴에 따라 에칭된 하부 질화 실리콘 층을 따라 상기 웨이퍼 기판을 에칭하는 단계;를 포함하는 펠리클 제조 방법. - 제1항 또는 제2항에 있어서,
상기 하부 질화 실리콘 층에 패턴을 형성하는 단계는, 상기 하부 질화 실리콘 층에 포토리소그래피 공정으로 패턴을 형성하고,
상기 하부 질화 실리콘을 에칭하는 단계는, 상기 형성된 패턴에 따라 드라이 에칭으로 에칭하는 것을 특징으로 하는 펠리클 제조 방법. - 제1항 또는 제2항에 있어서,
상기 메탈 층의 메탈은 상기 상부 질화 실리콘 층을 에칭하는 에칭액에 저항력이 있는 것을 특징으로 하는 펠리클 제조 방법. - 제3항에 있어서,
상기 메탈 층의 메탈은 상기 상부 질화 실리콘 층을 에칭하는 에칭액에 저항력이 있는 것을 특징으로 하는 펠리클 제조 방법. - 제4항에 있어서,
상기 상부 질화 실리콘 층을 에칭하는 에칭액은 불화 수소를 포함하는 용액이며,
상기 메탈 층의 메탈은, Ni, Ti, Mo Cr, Fe 및 Cu로 이루어진 군으로부터 선택된 적어도 하나 이상의 금속 합금인 것을 특징으로 하는 펠리클 제조 방법. - 제5항에 있어서,
상기 상부 질화 실리콘 층을 에칭하는 에칭액은 불화 수소를 포함하는 용액이며,
상기 메탈 층의 메탈은, Ni, Ti, Mo Cr, Fe 및 Cu로 이루어진 군으로부터 선택된 적어도 하나 이상의 금속 합금인 것을 특징으로 하는 펠리클 제조 방법. - 삭제
- 삭제
- 삭제
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220041468A KR102504698B1 (ko) | 2022-04-04 | 2022-04-04 | 펠리클 제조방법 |
| KR1020230004192A KR102610659B1 (ko) | 2022-04-04 | 2023-01-11 | 펠리클 |
| PCT/KR2023/004144 WO2023195677A1 (ko) | 2022-04-04 | 2023-03-29 | 펠리클 제조방법 및 이에 의해 제조된 펠리클 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220041468A KR102504698B1 (ko) | 2022-04-04 | 2022-04-04 | 펠리클 제조방법 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230004192A Division KR102610659B1 (ko) | 2022-04-04 | 2023-01-11 | 펠리클 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102504698B1 true KR102504698B1 (ko) | 2023-02-28 |
Family
ID=85326699
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220041468A KR102504698B1 (ko) | 2022-04-04 | 2022-04-04 | 펠리클 제조방법 |
| KR1020230004192A KR102610659B1 (ko) | 2022-04-04 | 2023-01-11 | 펠리클 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230004192A KR102610659B1 (ko) | 2022-04-04 | 2023-01-11 | 펠리클 |
Country Status (2)
| Country | Link |
|---|---|
| KR (2) | KR102504698B1 (ko) |
| WO (1) | WO2023195677A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023195677A1 (ko) * | 2022-04-04 | 2023-10-12 | 주식회사 그래핀랩 | 펠리클 제조방법 및 이에 의해 제조된 펠리클 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100111447A (ko) * | 2009-04-07 | 2010-10-15 | 삼성전자주식회사 | 그래핀의 제조 방법 |
| KR20150123145A (ko) * | 2014-04-24 | 2015-11-03 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 펠리클 구조 및 그 형성 방법 |
| KR20190005911A (ko) * | 2016-06-28 | 2019-01-16 | 미쯔이가가꾸가부시끼가이샤 | 펠리클막, 펠리클 프레임체, 펠리클 및 그 제조 방법 |
| KR20190013460A (ko) * | 2017-07-31 | 2019-02-11 | 삼성전자주식회사 | 포토마스크용 펠리클과 이를 포함하는 레티클 및 포토마스크용 펠리클의 제조방법 |
| KR20200063945A (ko) * | 2018-11-28 | 2020-06-05 | 성균관대학교산학협력단 | 펠리클 구조체 및 이의 제조방법 |
| KR20210030621A (ko) * | 2019-09-10 | 2021-03-18 | 주식회사 에프에스티 | 탄화규소 층을 포함하는 극자외선용 펠리클의 제조방법 |
| KR20220006887A (ko) * | 2020-07-09 | 2022-01-18 | 주식회사 에프에스티 | 극자외선 리소그라피용 펠리클의 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102504698B1 (ko) * | 2022-04-04 | 2023-02-28 | 주식회사 그래핀랩 | 펠리클 제조방법 |
-
2022
- 2022-04-04 KR KR1020220041468A patent/KR102504698B1/ko active
-
2023
- 2023-01-11 KR KR1020230004192A patent/KR102610659B1/ko active IP Right Grant
- 2023-03-29 WO PCT/KR2023/004144 patent/WO2023195677A1/ko unknown
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100111447A (ko) * | 2009-04-07 | 2010-10-15 | 삼성전자주식회사 | 그래핀의 제조 방법 |
| KR20150123145A (ko) * | 2014-04-24 | 2015-11-03 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 펠리클 구조 및 그 형성 방법 |
| KR20190005911A (ko) * | 2016-06-28 | 2019-01-16 | 미쯔이가가꾸가부시끼가이샤 | 펠리클막, 펠리클 프레임체, 펠리클 및 그 제조 방법 |
| KR20190013460A (ko) * | 2017-07-31 | 2019-02-11 | 삼성전자주식회사 | 포토마스크용 펠리클과 이를 포함하는 레티클 및 포토마스크용 펠리클의 제조방법 |
| KR20200063945A (ko) * | 2018-11-28 | 2020-06-05 | 성균관대학교산학협력단 | 펠리클 구조체 및 이의 제조방법 |
| KR20210030621A (ko) * | 2019-09-10 | 2021-03-18 | 주식회사 에프에스티 | 탄화규소 층을 포함하는 극자외선용 펠리클의 제조방법 |
| KR20220006887A (ko) * | 2020-07-09 | 2022-01-18 | 주식회사 에프에스티 | 극자외선 리소그라피용 펠리클의 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023195677A1 (ko) * | 2022-04-04 | 2023-10-12 | 주식회사 그래핀랩 | 펠리클 제조방법 및 이에 의해 제조된 펠리클 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20230143553A (ko) | 2023-10-12 |
| KR102610659B1 (ko) | 2023-12-07 |
| WO2023195677A1 (ko) | 2023-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102018530B1 (ko) | 극자외선 리소그래피용 펠리클 및 그의 제조방법 | |
| KR20190107603A (ko) | 극자외선 리소그래피용 펠리클 및 그의 제조방법 | |
| TWI776597B (zh) | 極紫外線遮罩以及形成極紫外線遮罩之方法 | |
| JP6545795B2 (ja) | マスクブランク、転写用マスク、マスクブランクの製造方法、転写用マスクの製造方法および半導体デバイスの製造方法 | |
| KR102504698B1 (ko) | 펠리클 제조방법 | |
| US20210096458A1 (en) | Pellicle for euv lithography and method for manufacturing the same | |
| JP2017223905A (ja) | 反射型マスクブランクおよび反射型マスク | |
| US20150132685A1 (en) | Lithography Mask and Method of Forming a Lithography Mask | |
| JP6828221B2 (ja) | マスクブランク、転写用マスクおよび半導体デバイスの製造方法 | |
| TWI797383B (zh) | 遮罩基底、轉印用遮罩以及半導體元件之製造方法 | |
| EP1360552B1 (en) | Fabrication of structures of metal/semiconductor compound by x-ray/euv projection lithography | |
| US11619875B2 (en) | EUV photo masks and manufacturing method thereof | |
| TWI785417B (zh) | 用於極紫外光微影的護膜 | |
| JP2013068727A (ja) | マスクブランクの製造方法及び転写用マスク | |
| KR20210036770A (ko) | 극자외선 리소그래피용 펠리클 및 그의 제조방법 | |
| WO2021059890A1 (ja) | マスクブランク、位相シフトマスク及び半導体デバイスの製造方法 | |
| KR20240049899A (ko) | 펠리클 제조 방법 | |
| US20080248431A1 (en) | Pattern forming method used in semiconductor device manufacturing and method of manufacturing semiconductor device | |
| KR20230114485A (ko) | 루테늄 선택적 성장을 통한 캐핑층 형성 및 이를 통한 다층막 구조의 euv 펠리클 제조방법 | |
| KR20240061663A (ko) | Euv 펠리클 제조시 캐핑층을 보호하기 위한 상온공정 및 이에 의해 제조된 euv 펠리클 | |
| TW202144900A (zh) | 反射遮罩及其製造方法 | |
| TW202334734A (zh) | 極紫外線遮罩、其使用方法和圖案化方法 | |
| JPH0722396A (ja) | ドライエッチング方法 | |
| CN104229725B (zh) | 一种半导体器件及其形成方法 | |
| JP3387034B2 (ja) | 金属膜の表面処理プロセスおよび半導体メタライゼーションの製造プロセス |