KR102494149B1 - Data driving circuit and image display device - Google Patents

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Abstract

본 발명은 래치 어레이의 수를 1/2로 감소시킬 수 있는 데이터 구동 회로 및 그를 이용한 표시 장치에 관한 것으로, 본 발명의 데이터 구동 회로는 각 수평 기간이 업데이트 기간과 액티브 기간으로 시분할된 소스 출력 인에이블 신호를 포함하는 복수의 제어 신호들과, 영상 데이터를 전송 신호로 공급받아 복원하여 출력하는 직렬 인터페이스의 수신부와; 수신부로부터 공급된 제어 신호들을 이용하여 업데이트 기간 동안 순차적으로 샘플링 신호를 발생하는 쉬프트 레지스터와; 업데이트 기간 동안 수신부로부터 공급되는 영상 데이터들을 쉬프트 레지스터로부터 공급된 샘플링 신호에 응답하여 순차 래치하고, 래치된 영상 데이터들을 액티브 기간 동안 동시 출력 및 홀딩하는 래치 어레이와; 액티브 기간 동안 래치 어레이로부터 공급된 영상 데이터들을 아날로그 데이터 신호로 변환하여 출력하는 디지털-아날로그 변환기 어레이와; 액티브 기간 동안 디지털-아날로그 변환기 어레이로부터 공급된 데이터 신호들을 버퍼링하여 출력 채널들로 각각 출력하는 출력 버퍼 어레이를 구비한다.The present invention relates to a data driving circuit capable of reducing the number of latch arrays by 1/2 and a display device using the same. a receiver of a serial interface that receives a plurality of control signals including an enable signal and image data as a transmission signal and restores and outputs the image data; a shift register for sequentially generating sampling signals during an update period using control signals supplied from the receiver; a latch array that sequentially latches image data supplied from the receiver during the update period in response to a sampling signal supplied from the shift register, and simultaneously outputs and holds the latched image data during an active period; a digital-to-analog converter array that converts image data supplied from the latch array into analog data signals during an active period and outputs the converted analog data signals; An output buffer array buffering data signals supplied from the digital-to-analog converter array during an active period and outputting them to output channels, respectively.

Description

데이터 구동 회로 및 그를 이용한 표시 장치{DATA DRIVING CIRCUIT AND IMAGE DISPLAY DEVICE}Data driving circuit and display device using the same

본 발명은 래치 어레이의 수를 1/2로 감소시킬 수 있는 데이터 구동 회로 및 그를 이용한 표시 장치에 관한 것이다.The present invention relates to a data driving circuit capable of reducing the number of latch arrays by half and a display device using the same.

최근 널리 이용되는 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; 이하 LCD), 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치 등이 대표적이다.As display devices widely used in recent years, a liquid crystal display (LCD) using a liquid crystal, an OLED display device using an organic light emitting diode (OLED), and the like are representative.

표시 장치는 픽셀 매트릭스를 통해 영상을 표시하는 표시부와, 표시부의 게이트 라인들을 순차 구동하는 게이트 구동 회로와, 표시부의 데이터 라인들로 데이터 신호를 공급하는 데이터 구동 회로 등을 구비한다.The display device includes a display unit displaying an image through a pixel matrix, a gate driving circuit sequentially driving gate lines of the display unit, and a data driving circuit supplying data signals to data lines of the display unit.

데이터 구동 회로는 타이밍 컨트롤러로부터 공급받은 영상 데이터를 제1 수평 기간에서 순차적으로 래치하고 래치된 1 수평 라인분의 데이터를 동시 출력하는 제1 래치 어레이와, 다음 제2 수평 기간에서 제1 래치 어레이로부터 공급된 1 수평 라인분의 데이터를 동시에 래치하여 디지털-아날로그 변환부로 출력하며 그 수평 기간 동안 출력을 홀딩하는 제2 래치 어레이를 구비한다.The data driving circuit sequentially latches the image data supplied from the timing controller in a first horizontal period and simultaneously outputs the latched data of one horizontal line from a first latch array and a first latch array in a second horizontal period. A second latch array is provided which simultaneously latches the supplied data of one horizontal line and outputs the data to the digital-to-analog converter and holds the output during the horizontal period.

제1 및 제2 래치 어레이 각각은 n개 출력 채널들에 공급되는 영상 데이터를 채널별로 래치하므로 출력 채널 수와 동일한 n개의 래치들을 포함하여 구성되므로, 총 2n개의 래치들을 포함하고 있다.Since each of the first and second latch arrays latches image data supplied to n output channels for each channel, they include n latches equal to the number of output channels, and thus include a total of 2n latches.

한편, 데이터 구동 회로는 코스트 절감을 위하여 회로 구성의 단순화가 필요한 상황이므로, 이를 위하여 본 발명에서는 래치 어레이의 수를 줄이는 방안을 제안한다. On the other hand, since the data driving circuit needs to simplify its circuit configuration in order to reduce costs, the present invention proposes a method of reducing the number of latch arrays.

본 발명은 래치 어레이의 수를 1/2로 감소시킬 수 있는 데이터 구동 회로 및 그를 이용한 표시 장치를 제공한다.The present invention provides a data driving circuit capable of reducing the number of latch arrays by half and a display device using the same.

본 발명의 실시예에 따른 데이터 구동 회로는 각 수평 기간이 업데이트 기간과 액티브 기간으로 시분할된 소스 출력 인에이블 신호를 포함하는 복수의 제어 신호들과, 영상 데이터를 전송 신호로 공급받아 복원하여 출력하는 직렬 인터페이스의 수신부와; 수신부로부터 공급된 제어 신호들을 이용하여 업데이트 기간 동안 순차적으로 샘플링 신호를 발생하는 쉬프트 레지스터와; 업데이트 기간 동안 수신부로부터 공급되는 영상 데이터들을 쉬프트 레지스터로부터 공급된 샘플링 신호에 응답하여 순차 래치하고, 래치된 영상 데이터들을 액티브 기간 동안 동시 출력 및 홀딩하는 래치 어레이와; 액티브 기간 동안 래치 어레이로부터 공급된 영상 데이터들을 아날로그 데이터 신호로 변환하여 출력하는 디지털-아날로그 변환기 어레이와; 액티브 기간 동안 디지털-아날로그 변환기 어레이로부터 공급된 데이터 신호들을 버퍼링하여 출력 채널들로 각각 출력하는 출력 버퍼 어레이를 구비한다.A data driving circuit according to an embodiment of the present invention receives a plurality of control signals including a source output enable signal in which each horizontal period is time-divided into an update period and an active period, and image data as a transmission signal, and restores and outputs the image data. a receiver of a serial interface; a shift register for sequentially generating sampling signals during an update period using control signals supplied from the receiver; a latch array that sequentially latches image data supplied from the receiver during the update period in response to a sampling signal supplied from the shift register, and simultaneously outputs and holds the latched image data during an active period; a digital-to-analog converter array that converts image data supplied from the latch array into analog data signals during an active period and outputs the converted analog data signals; An output buffer array buffering data signals supplied from the digital-to-analog converter array during an active period and outputting them to output channels, respectively.

또한, 본 발명의 데이터 구동 회로는 소스 출력 인에이블 신호에 응답하여 업데이트 기간 동안 상기 출력 채널들의 차징을 쉐어링하고, 액티브 기간 동안 출력 버퍼 어레이로부터 공급받은 데이터 신호들을 출력 채널들로 출력하는 출력 스위칭부를 추가로 구비한다.In addition, the data driving circuit of the present invention includes an output switching unit that shares the charging of the output channels during an update period in response to a source output enable signal and outputs data signals supplied from an output buffer array to the output channels during an active period. provide additional

전술한 수신부는 전술한 업데이트 기간 동안에만 영상 데이터에 대응하는 전송 신호를 입력받고, 업데이트 기간 동안에만 소스 쉬프트 클럭을 쉬프트 레지스터로 출력할 수 있다.The above-described receiving unit may receive a transmission signal corresponding to image data only during the above-described update period and output a source shift clock to a shift register only during the update period.

본 발명의 실시예에 따른 표시 장치는 전술한 데이터 구동 회로와; 데이터 구동 회로부터 공급된 데이터 전압들을 이용하여 영상을 표시하는 표시부와; 제어 신호들 및 영상 데이터를 전송 신호로 변환하여 데이터 구동 회로로 공급하는 직렬 인터페이스의 송신부를 포함하는 타이밍 컨트롤러를 구비한다.A display device according to an embodiment of the present invention includes the aforementioned data driving circuit; a display unit that displays an image using the data voltages supplied from the data driving circuit; and a timing controller including a transmitter of a serial interface that converts control signals and image data into transmission signals and supplies them to a data driving circuit.

전술한 타이밍 컨트롤러는 각 수평 기간마다 업데이트 기간 동안 영상 데이터에 대응하는 전송 신호를 데이터 구동 회로로 공급한다. The aforementioned timing controller supplies a transmission signal corresponding to image data to a data driving circuit during an update period for each horizontal period.

전술한 데이터 구동 회로는 표시부의 데이터 라인들을 분할 구동하는 복수의 데이터 구동 IC들을 포함하고, 타이밍 컨트롤러는 복수의 데이터 구동 IC들과 개별적으로 연결된 한 쌍의 전송 라인을 이용하거나 두 쌍의 전송 라인을 각각 이용하고 각 전송 라인 쌍을 통해 제어 신호들 및 영상 데이터를 포함하는 전송 신호를 직렬 전송한다.The aforementioned data driving circuit includes a plurality of data driving ICs that divide and drive the data lines of the display unit, and the timing controller uses a pair of transmission lines individually connected to the plurality of data driving ICs or uses two pairs of transmission lines. Each transmission line pair is used to serially transmit a transmission signal including control signals and video data through each transmission line pair.

본 발명의 실시예에 따른 데이터 구동 회로 및 그를 이용한 표시 장치는 인터페이스 고속 전송 기술을 이용하여 데이터 전송 기간을 단축함으로써 각 수평 기간마다 업데이트 기간 동안 데이터를 공급받아 래치 어레이를 업데이트하고, 액티브 기간 동안 그 래치 어레이가 데이터 출력 및 홀딩할 수 있으므로 제2 래치 어레이를 제거할 수 있다. A data driving circuit and a display device using the same according to an embodiment of the present invention shortens a data transmission period using interface high-speed transmission technology, receives data during an update period for each horizontal period, updates a latch array, and updates a latch array during an active period. Since the latch array can output and hold data, the second latch array can be eliminated.

따라서, 본 발명의 실시예에 따른 데이터 구동 회로 및 그를 이용한 표시 장치는 제2 래치 어레이의 제거에 의해 래치 어레이의 수를 기존 대비 1/2로 감소시킬 수 있으므로 데이터 구동 회로의 구성을 단순화하고 코스트를 절감할 수 있다.Therefore, the data driving circuit and the display device using the data driving circuit according to the exemplary embodiment of the present invention can reduce the number of latch arrays to 1/2 by removing the second latch array, thereby simplifying the configuration of the data driving circuit and reducing costs. can save

도 1은 본 발명의 한 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 표시 패널로 적용된 LCD 패널의 화소 구성을 예를 들어 나타낸 등가회로도이다.
도 3은 본 발명의 한 실시예에 따른 데이터 구동 IC들과 타이밍 컨트롤러의 연결 관계를 나타낸 도면이다.
도 4는 본 발명의 한 실시예에 따른 데이터 구동 IC들과 타이밍 컨트롤러의 연결 관계를 나타낸 도면이다.
도 5는 본 발명의 한 실시예에 따른 데이터 구동 IC의 내부 구성을 나타낸 도면이다.
도 6은 본 발명의 한 실시예에 따른 데이터 구동 IC의 구동 파형도이다.
도 7은 본 발명의 한 실시예에 따른 데이터 구동 IC의 구동 파형도이다.1 is a schematic block diagram of a display device according to an exemplary embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram showing a pixel configuration of an LCD panel applied to the display panel shown in FIG. 1 as an example.
3 is a diagram illustrating a connection relationship between data driving ICs and a timing controller according to an embodiment of the present invention.
4 is a diagram illustrating a connection relationship between data driving ICs and a timing controller according to an embodiment of the present invention.
5 is a diagram showing an internal configuration of a data driving IC according to an embodiment of the present invention.
6 is a driving waveform diagram of a data driving IC according to an embodiment of the present invention.
7 is a driving waveform diagram of a data driving IC according to an embodiment of the present invention.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예들을 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.1 is a schematic block diagram of a display device according to an exemplary embodiment of the present invention.

도 1에서 표시 장치(200)는 타이밍 컨트롤러(300)와, 패널 구동부인 데이터 구동 회로(400) 및 게이트 구동 회로(500)와, 표시 패널(600) 등을 포함하고, 호스트 시스템(100)과 접속된다.In FIG. 1 , the display device 200 includes a timing controller 300, a data driving circuit 400 and a gate driving circuit 500 as panel driving units, a display panel 600, and the like, and includes a host system 100 and connected

표시 패널(600)은 화소들(P)이 매트릭스 형태로 배열된 화소 어레이를 통해 영상을 표시한다. 화소 어레이는 R/G/B 화소들로 구성되거나, 휘도 향상을 위하여 R/W/G/B 화소들로 구성될 수 있다. 표시 패널(600)로는 LCD 패널이나 OLED 패널 등이 적용될 수 있으며, 이하에서는 LCD 패널을 예를 들어 설명하기로 한다.The display panel 600 displays an image through a pixel array in which pixels P are arranged in a matrix form. The pixel array may be composed of R/G/B pixels or may be composed of R/W/G/B pixels to improve luminance. An LCD panel or an OLED panel may be applied to the display panel 600, and the LCD panel will be described below as an example.

표시 패널(600)이 LCD 패널인 경우, 도 2에 도시된 바와 같이 각 화소(P)는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)와 공통 전극 사이에 병렬 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)를 통해 픽셀 전극에 공급된 데이터 신호와, 공통 전극에 공급된 공통 전압(Vcom)과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과량을 제어한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다. When the display panel 600 is an LCD panel, as shown in FIG. 2 , each pixel P includes a thin film transistor TFT connected to the gate line GL and the data line DL, and a thin film transistor TFT connected to the gate line GL and the data line DL. A liquid crystal capacitor Clc and a storage capacitor Cst are connected in parallel between common electrodes. The liquid crystal capacitor (Clc) charges the difference voltage between the data signal supplied to the pixel electrode and the common voltage (Vcom) supplied to the common electrode through the thin film transistor (TFT), and drives the liquid crystal according to the charged voltage to determine the amount of light transmittance. to control The storage capacitor Cst stably maintains the voltage charged in the liquid crystal capacitor Clc.

호스트 시스템(100)은 영상 데이터 및 타이밍 신호를 표시 장치(200)로 공급한다. 호스트 시스템(100)은 스케일러(scaler)가 내장된 시스템 온 칩(System on Chip; SoC)을 포함하여 영상 데이터를 표시 장치(200)의 표시 패널(600)에 표시하기에 적합한 해상도 데이터 포맷으로 변환하거나 디더링 등과 같은 필요한 영상 처리를 하여 출력한다. 예를 들면, 호스트 시스템(100)은 컴퓨터, TV 시스템, 셋탑 박스, 태플릿이나 휴대폰 등과 같은 휴대 단말기의 시스템 중 어느 하나일 수 있다.The host system 100 supplies image data and timing signals to the display device 200 . The host system 100 converts image data into a resolution data format suitable for display on the display panel 600 of the display device 200 by including a system on chip (SoC) having a built-in scaler. or output after necessary image processing such as dithering. For example, the host system 100 may be any one of a computer, a TV system, a set-top box, a portable terminal system such as a tablet or mobile phone.

호스트 시스템(100)과 표시 장치(200)의 타이밍 컨트롤러(300)는 LVDS(Low Voltage Differential Signal), DP(Display Port), eDP (embedded Display Port) 등과 같은 다양한 인터페이스 어느 하나를 이용하여 데이터를 송수신한다. LVDS 인터페이스는 낮은 전압의 차동 신호를 이용한다. DP 또는 eDP 인터페이스는 LVDS 인터페이스와 DVI(Digital Visual Interface)를 통합한 인터페이스 방식으로, 호스트 시스템(200)을 소스부로 이용하고, 표시 장치(100)를 싱크부로 이용하여 양방향 통신을 할 수 있다. The timing controller 300 of the host system 100 and the display device 200 transmits and receives data using any one of various interfaces such as Low Voltage Differential Signal (LVDS), Display Port (DP), and embedded Display Port (eDP). do. The LVDS interface uses a low voltage differential signal. The DP or eDP interface is an interface method combining an LVDS interface and a Digital Visual Interface (DVI), and can perform bidirectional communication by using the host system 200 as a source unit and using the display device 100 as a sink unit.

예를 들면, LVDS 인터페이스는 채널당 한 쌍의 전송 라인을 이용하고, 영상 데이터 및 타이밍 신호들을 LVDS 신호로 변환하며, 다수의 채널을 통해 클럭 및 LVDS 신호를 전송한다. LVDS 인터페이스를 통해 한 클럭당 전송되는 LVDS 데이터 포맷은 한 화소 단위의 R(Red)/G(Green)/B(Blue) 데이터와, 적어도 하나의 타이밍 신호를 포함한다. 적어도 하나의 타이밍 신호는 데이터 인에이블 신호(DE), 수직 동기 신호(Vsync), 수평 동기 신호(Hsync)를 포함하거나, 수직 및 수평 동기 신호(Vsync, Hsync)는 생략 가능하다.For example, an LVDS interface uses a pair of transmission lines per channel, converts video data and timing signals into LVDS signals, and transmits clock and LVDS signals through multiple channels. The LVDS data format transmitted per clock through the LVDS interface includes R (Red)/G (Green)/B (Blue) data of one pixel unit and at least one timing signal. The at least one timing signal includes a data enable signal DE, a vertical synchronization signal Vsync, and a horizontal synchronization signal Hsync, or the vertical and horizontal synchronization signals Vsync and Hsync may be omitted.

타이밍 컨트롤러(300)는 호스트 시스템(100)으로부터 인터페이스를 통해 공급받은 전송 신호로부터 영상 데이터 및 타이밍 신호들을 복원한다. 타이밍 컨트롤러(300)는 호스트 시스템(100)으로부터 공급받은 타이밍 신호들을 이용하여 데이터 구동 회로(400) 및 게이트 구동 회로(500)의 동작 타이밍을 각각 제어하는 데이터 제어 신호들 및 게이트 제어 신호들을 생성하여 데이터 구동 회로(400) 및 게이트 구동 회로(500)로 각각 출력한다. The timing controller 300 restores image data and timing signals from transmission signals supplied from the host system 100 through an interface. The timing controller 300 generates data control signals and gate control signals that control operation timings of the data driving circuit 400 and the gate driving circuit 500, respectively, using timing signals supplied from the host system 100. It is output to the data driving circuit 400 and the gate driving circuit 500, respectively.

데이터 제어 신호들은 소스 스타트 펄스(Source Start Pulse: SSP), 소스 쉬프트 클럭(Source Shift Clock: SSC), 소스 출력 인에이블 신호(Source Output Enable: SOE), 극성 제어 신호(POL) 등을 포함한다. 소스 스타트 펄스(SSP) 및 소스 쉬프트 클럭(SSC)은 데이터 구동 회로(400)의 쉬프트 레지스터(420; 도 5)에 공급되는 것으로, 소스 스타트 펄스(SSP)는 1 수평 라인의 시작을 지시하고, 소스 쉬프트 클럭(SSC)은 순차적인 샘플링 신호를 생성하는데 이용된다. 소스 출력 인에이블 신호(Source Output Enable: SOE)는 데이터 구동 회로(400)의 래치 어레이(430; 도 5) 및 출력 스위칭부(470)에 공급되는 것으로, 1 수평 기간에 대응하는 각 주기는 데이터를 순차적으로 래치하는 업데이트 기간과, 데이터를 출력 및 홀딩하는 액티브 기간을 지시한다. The data control signals include a source start pulse (SSP), a source shift clock (SSC), a source output enable signal (SOE), a polarity control signal (POL), and the like. The source start pulse (SSP) and the source shift clock (SSC) are supplied to the shift register 420 (FIG. 5) of the data driving circuit 400, and the source start pulse (SSP) indicates the start of one horizontal line, A source shift clock (SSC) is used to generate sequential sampling signals. The source output enable signal (SOE) is supplied to the latch array 430 (FIG. 5) and the output switching unit 470 of the data driving circuit 400, and each period corresponding to one horizontal period is data Indicates an update period for sequentially latching and an active period for outputting and holding data.

타이밍 컨트롤러(300)는 호스트 시스템(100)으로부터의 R/G/B 데이터를 필요한 화질 보상 등과 같은 영상 처리를 통해 가공하여 출력한다. 타이밍 컨트롤러(300)는 필요시 R/G/B 데이터를 R/W(White)/G/B 데이터로 변환하여 출력하기도 한다.The timing controller 300 processes R/G/B data from the host system 100 through image processing such as image quality compensation and outputs the processed data. The timing controller 300 also converts R/G/B data into R/W (White)/G/B data and outputs it, if necessary.

타이밍 컨트롤러(300)와 데이터 구동 회로(400)는 LVDS 인터페이스를 포함하는 다양한 인터페이스 중 어느 하나를 이용하여 데이터를 송수신한다.The timing controller 300 and the data driving circuit 400 transmit and receive data using any one of various interfaces including an LVDS interface.

예를 들면, 타이밍 컨트롤러(300)는 다양한 제어 정보 및 영상 데이터를 클럭을 포함하는 직렬 형태로 변환하여 패킷 단위로 포인트-투-포인트(Point-to-Point) 방식으로 전송하는 임베디드 포인트-투-포인트 인터페이스(Embedded Point-to-point Interface; EPI)를 이용한다. 타이밍 컨트롤러(300)는 EPI 프로토콜을 이용하여 제어 정보와, 영상 데이터를 클럭을 포함하는 EPI 패킷으로 변환하고 EPI 패킷을 데이터 구동 회로(400)에 전송한다. For example, the timing controller 300 converts various control information and image data into a serial format including a clock and transmits the embedded point-to-point in packet units in a point-to-point manner. It uses an Embedded Point-to-point Interface (EPI). The timing controller 300 converts control information and image data into EPI packets including a clock using an EPI protocol, and transmits the EPI packets to the data driving circuit 400 .

데이터 구동 회로(400)는 도 3에 도시된 바와 같이 다수의 데이터 IC(#1~#N)로 구성된다. As shown in FIG. 3 , the data driving circuit 400 is composed of a plurality of data ICs #1 to #N.

EPI 패킷은 클럭과 제어 정보를 직렬 형태로 포함하는 제어 패킷, 클럭과 RGB 또는 RWGB 중 어느 하나의 컬러 데이터를 직렬 형태로 포함하는 데이터 패킷 등을 포함하고, 데이터 IC의 내부 클럭 록킹(locking)을 위한 클럭 트레이닝 패턴을 더 포함한다. 제어 정보는 데이터 IC(#1~#N) 각각의 구동에 필요한 다수의 데이터 제어 신호들을 포함하고, 게이트 구동 회로(500)로 전달해 주기 위한 다수의 게이트 제어 신호들을 포함하기도 한다. The EPI packet includes a control packet including a clock and control information in serial form, a data packet including a clock and color data of either RGB or RWGB in serial form, etc., and locking the internal clock of the data IC. It further includes a clock training pattern for The control information includes a plurality of data control signals necessary for driving each of the data ICs #1 to #N, and also includes a plurality of gate control signals to be transmitted to the gate driving circuit 500.

도 3을 참조하면, 타이밍 컨트롤러(300)는 다수의 데이터 IC(#1~#N) 각각에 개별 전송 라인 쌍을 통해 연결되고, 각 전송 라인 쌍을 통해 데이터 IC(#1~#N) 각각에 EPI 패킷을 전송한다. 타이밍 컨트롤러(300)는 EPI 패킷의 전송 속도를 높임으로써 각 수평 기간에서 영상 데이터가 전송되는 기간을 감소시킬 수 있고, 추가로 전송 라인 쌍의 수를 증가시켜서 데이터 전송 기간을 더욱 감소시킬 수 있다.Referring to FIG. 3 , the timing controller 300 is connected to each of a plurality of data ICs (#1 to #N) through individual transmission line pairs, and to each of the data ICs (#1 to #N) through each transmission line pair. EPI packets are sent to The timing controller 300 can reduce the transmission period of image data in each horizontal period by increasing the transmission rate of EPI packets, and can further reduce the data transmission period by increasing the number of transmission line pairs.

예를 들면, 종래의 타이밍 컨트롤러(300)는 통상 0.4Gbps의 전송 속도로 각 수평 기간의 액티브 기간에 1 수평 라인분의 영상 데이터를 포함하는 EPI 패킷을 전송하고 있으나, 최근 고속 직렬 인터페이스는 최대 3.2Gbps까지 전송 속도를 높여 데이터를 전송하는 것이 가능하다. 따라서, 본 발명의 실시예에 따른 타이밍 컨트롤러(300)는 기존 0.4Gbps 대비 5배 빠른 2Gbps의 전송 속도로 EPI 패킷을 전송할 수 있으며 이 경우 기존 대비 영상 데이터를 전송하는 기간을 각 수평 기간에서 1/5로 감소시킬 수 있다.For example, the conventional timing controller 300 transmits EPI packets including video data for one horizontal line in the active period of each horizontal period at a transmission rate of 0.4 Gbps, but recent high-speed serial interfaces have a maximum of 3.2 Gbps. It is possible to transmit data by increasing the transmission speed to Gbps. Therefore, the timing controller 300 according to an embodiment of the present invention can transmit EPI packets at a transmission rate of 2 Gbps, which is 5 times faster than the conventional 0.4 Gbps. can be reduced to 5.

도 4를 참조하면, 타이밍 컨트롤러(300)는 다수의 데이터 IC(#1~#N) 각각에 연결된 두 쌍씩의 전송 라인을 통해 EPI 패킷을 전송할 수 있다. 타이밍 컨트롤러(300)는 다수의 데이터 IC(#1~#N) 각각에 두 쌍씩의 전송 라인을 통해 EPI 패킷을 기존 0.4Gbps 대비 5배 빠른 2Gbps의 전송 속도로 전송할 수 있으며 이 경우 기존 대비 영상 데이터의 전송 기간을 각 수평 기간에서 1/10로 더욱 감소시킬 수 있다.Referring to FIG. 4 , the timing controller 300 may transmit EPI packets through two pairs of transmission lines connected to each of the plurality of data ICs #1 to #N. The timing controller 300 can transmit EPI packets at a transmission rate of 2 Gbps, which is 5 times faster than the conventional 0.4 Gbps, through two pairs of transmission lines for each of the plurality of data ICs (#1 to #N), and in this case, video data compared to the conventional The transmission period of can be further reduced to 1/10 in each horizontal period.

데이터 구동 회로(400)를 구성하는 다수의 데이터 IC(#1~#N) 각각은 타이밍 컨트롤러(300)로부터 개별적으로 전송된 EPI 패킷으로부터 클럭, 제어 정보, 영상 데이터를 복원하며, 영상 데이터를 아날로그 데이터 신호로 변환하여 표시 패널(600)의 데이터 라인들로 공급한다.Each of the plurality of data ICs #1 to #N constituting the data driving circuit 400 restores the clock, control information, and image data from the EPI packets individually transmitted from the timing controller 300, and converts the image data to analog. It is converted into a data signal and supplied to the data lines of the display panel 600 .

특히, 타이밍 컨트롤러(300)로부터의 EPI 전송 속도가 높아지는 만큼 데이터 전송 기간이 단축됨으로써, 데이터 구동 회로(400)는 각 수평 기간을 래치 어레이가 데이터를 업데이트하는 업데이트 기간과, 래치 어레이가 데이터를 출력 및 홀딩하는 액티브 기간으로 시분할 구동된다. 이에 따라, 데이터 구동 회로(400)는 기존의 제2 래치 어레이를 제거하여 회로 구성을 단순화할 수 있다. 이에 대한 구체적인 설명은 후술하기로 한다.In particular, since the data transmission period is shortened as the EPI transmission rate from the timing controller 300 increases, the data driving circuit 400 divides each horizontal period into an update period in which the latch array updates data, and the latch array outputs data. and time-division driving with an active period of holding. Accordingly, the data driving circuit 400 may simplify the circuit configuration by removing the existing second latch array. A detailed description of this will be described later.

데이터 구동 회로(400)는 적어도 하나의 데이터 IC로 구성되고, 각 데이터 IC는 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 표시 패널(600)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 표시 패널(600) 상에 실장될 수 있다.The data driving circuit 400 is composed of at least one data IC, and each data IC is mounted on a circuit film such as a tape carrier package (TCP), a chip on film (COF), or a flexible printed circuit (FPC) to display a display panel ( 600) using a Tape Automatic Bonding (TAB) method or mounted on the display panel 600 using a COG (Chip On Glass) method.

게이트 구동 회로(500)는 타이밍 컨트롤러(300)로부터 공급된 게이트 제어 신호에 응답하여 표시 패널(600)의 다수의 게이트 라인을 각각 구동한다. 게이트 구동 회로(500)는 게이트 제어 신호에 응답하여 각 게이트 라인에 해당 스캔 기간에서 게이트 온 전압의 스캔 펄스를 공급하고, 나머지 기간에서는 게이트 오프 전압을 공급한다. 게이트 구동 회로(500)는 타이밍 컨트롤러(300)로부터 게이트 제어 신호를 공급받거나, 타이밍 컨트롤러(300)로부터 데이터 구동 회로(400)를 경유하여 게이트 제어 신호를 공급받을 수 있다. 게이트 구동 회로(500)는 적어도 하나의 게이트 IC로 구성되고 TCP, COF, FPC 등과 같은 회로 필름에 실장되어 표시 패널(600)에 TAB 방식으로 부착되거나, COG 방식으로 표시 패널(600) 상에 실장될 수 있다. 이와 달리, 게이트 구동 회로(500)는 표시 패널(600)의 화소 어레이를 구성하는 박막 트랜지스터 어레이와 함께 박막 트랜지스터 기판에 형성됨으로써 표시 패널(600)의 비표시 영역에 내장된 GIP(Gate In Panel) 타입으로 구비될 수 있다.The gate driving circuit 500 drives a plurality of gate lines of the display panel 600 in response to a gate control signal supplied from the timing controller 300 . The gate driving circuit 500 supplies a scan pulse of a gate-on voltage to each gate line in a corresponding scan period in response to a gate control signal, and supplies a gate-off voltage in the remaining period. The gate driving circuit 500 may receive a gate control signal from the timing controller 300 or may receive a gate control signal from the timing controller 300 via the data driving circuit 400 . The gate driving circuit 500 is composed of at least one gate IC, mounted on a circuit film such as TCP, COF, FPC, etc., and attached to the display panel 600 in a TAB method or mounted on the display panel 600 in a COG method. It can be. In contrast, the gate driving circuit 500 is formed on a thin film transistor substrate together with the thin film transistor array constituting the pixel array of the display panel 600, thereby forming a Gate In Panel (GIP) embedded in the non-display area of the display panel 600. It can be provided as a type.

도 5는 본 발명의 한 실시예에 따른 데이터 구동 회로(400)의 내부 구성을 나타낸 블록도이고, 도 6 및 도 7은 본 발명의 각 실시예에 따른 데이터 구동 회로(400)의 구동 파형도이다.5 is a block diagram showing the internal configuration of a data driving circuit 400 according to an embodiment of the present invention, and FIGS. 6 and 7 are driving waveform diagrams of the data driving circuit 400 according to each embodiment of the present invention. am.

도 5에 도시된 데이터 구동 회로(400)는 수신부(410), 쉬프트 레지스터(420), 래치 어레이(430), 계조 전압 생성부(450), 디지털/아날로그 변환기(이하 DAC) 어레이(440), 출력 버퍼 어레이(460), 출력 스위칭부(470)를 포함한다.The data driving circuit 400 shown in FIG. 5 includes a receiver 410, a shift register 420, a latch array 430, a grayscale voltage generator 450, a digital/analog converter (DAC) array 440, An output buffer array 460 and an output switching unit 470 are included.

수신부(410)는 타이밍 컨트롤러(300)로부터 EPI 인터페이스 등과 같은 고속 전송 기술로 공급된 신호들을 수신하고, 수신 신호로부터 영상 데이터 및 데이터 제어 신호들(SSP, SSC, SOE, POL 등)를 복원하여 출력한다. 수신부(410)는 각 수평 기간 중 업데이트 기간 동안 타이밍 컨트롤러(300)로부터 공급받은 EPI 신호로부터 영상 데이터를 복원하여 오드 버스 라인(odd) 및 이븐 버스 라인(even)을 통해 출력한다. 수신부(410)는 도 6 및 도 7에 도시된 바와 같이 업데이트 기간에만 소스 쉬프트 클럭(SSC)를 출력하여 소비 전력을 감소시킬 수 있다. 소스 출력 인에이블 신호(SOE)가 각 수평 기간(1H)마다 업데이트 기간과 액티브 기간을 지시한다.The receiving unit 410 receives signals supplied from the timing controller 300 through a high-speed transmission technology such as an EPI interface, and restores and outputs image data and data control signals (SSP, SSC, SOE, POL, etc.) from the received signals. do. The receiving unit 410 restores image data from the EPI signal supplied from the timing controller 300 during an update period of each horizontal period and outputs the restored image data through an odd bus line (odd) and an even bus line (even). As shown in FIGS. 6 and 7 , the receiver 410 may reduce power consumption by outputting the source shift clock SSC only during the update period. The source output enable signal SOE indicates an update period and an active period for each horizontal period 1H.

쉬프트 레지스터(420)는 소스 스타트 펄스(SSP)를 소스 쉬프트 클럭(SSC)에 따라 쉬프트시키면서 샘플링 신호들을 순차 출력한다. 쉬프트 레지스터(420)는 도 6 및 도 7과 같이 각 수평 기간 중 업데이트 기간 동안에만 수신부(410)로부터 공급되는 소스 쉬프트 클럭(SSC)을 이용하여 샘플링 신호들을 출력할 수 있다.The shift register 420 sequentially outputs sampling signals while shifting the source start pulse SSP according to the source shift clock SSC. As shown in FIGS. 6 and 7 , the shift register 420 may output sampling signals using the source shift clock SSC supplied from the receiver 410 only during the update period of each horizontal period.

래치 어레이(430)는 쉬프트 레지스터(420)로부터 순차적으로 입력되는 샘플링 신호에 응답하여, 소스 출력 인에이블 신호(SOE)가 지시하는 각 수평 기간(1H) 중 업데이트 기간 동안 수신부(410)로부터 입력되는 영상 데이터를 일정 단위씩 순차적으로 래치하여 업데이트하고, 소스 출력 인에이블 신호(SOE)가 지시하는 액티브 기간 동안 영상 데이터들을 동시에 DAC 어레이(440)로 출력 및 홀딩한다. 래치 어레이(430)는 출력 채널(CH1~CHm)의 수와 동일한 m개의 래치들을 구비하고, 각 샘플링 신호마다 오드 버스 라인(odd)으로부터의 오드 화소의 데이터와, 이븐 버스 라인(even)으로부터의 이븐 화소의 데이터를 샘플링하여 래치한다.The latch array 430 responds to the sampling signal sequentially input from the shift register 420, and receives input from the receiver 410 during an update period of each horizontal period 1H indicated by the source output enable signal SOE. Image data is sequentially latched and updated by a predetermined unit, and during an active period indicated by the source output enable signal SOE, the image data is simultaneously output to and held by the DAC array 440 . The latch array 430 includes m latches equal to the number of output channels CH1 to CHm, and data of an odd pixel from an odd bus line (odd) and data from an even bus line (even) for each sampling signal. Data of even pixels is sampled and latched.

계조 전압 생성부(450)는 외부로부터 공급된 기준 감마 전압들을 영상 데이터의 계조값에 각각 대응하는 정극성 및 부극성 계조 전압들로 세분화한 다음, 세분화된 계조 전압들을 DAC 어레이(440)로 출력한다.The grayscale voltage generator 450 divides the reference gamma voltages supplied from the outside into positive and negative grayscale voltages respectively corresponding to the grayscale values of the image data, and then outputs the divided grayscale voltages to the DAC array 440. do.

DAC 어레이(440)는 계조 전압 생성부(450)로부터 공급된 계조 전압들을 이용하여, 액티브 기간 동안 래치 어레이(430)로부터 공급되는 영상 데이터를 극성 제어 신호(POL)에 따라 정극성 또는 부극성 데이터 전압으로 변환하여 출력한다. The DAC array 440 uses the grayscale voltages supplied from the grayscale voltage generator 450 to convert image data supplied from the latch array 430 to positive or negative polarity data according to the polarity control signal POL during the active period. Convert to voltage and output.

출력 버퍼 어레이(460)는 액티브 기간 동안 DAC 어레이(440)로부터 공급되는 데이터 전압을 채널별로 버퍼링하여 출력하는 다수의 출력 버퍼들(OB)을 포함한다.The output buffer array 460 includes a plurality of output buffers OB that buffer and output data voltages supplied from the DAC array 440 for each channel during an active period.

출력 스위칭부(470)는 소스 출력 인에이블 신호(SOE)에 응답하여 스위칭되는 제1 스위치들(S1)을 채널별로 구비하고, 도 6 및 도 7에 도시된 바와 같이 액티브 기간 동안 출력 버퍼 어레이(460)로부터 공급되는 데이터 전압들을 각각 출력 채널(CH1~CHm)로 공급한다. 또한, 출력 스위칭부(470)는 출력 채널들(CH1~CHm) 사이에 접속된 제2 스위치들(S2)을 더 구비하고, 소스 출력 인에이블 신호(SOE)에 응답하여 업데이트 기간 동안 출력 채널들(CH1~CHm)을 서로 쇼트시킴으로써 출력 채널들(CH1~CHm)에 차징된 정극성 및 부극성 전하들을 차지 쉐어링한다. 이에 따라, 업데이트 기간동안 출력 채널들(CH1~CHm)의 전압 레벨이 균등하게 평균화됨으로써 정극성 데이터 전압과 부극성 데이터 전압 사이의 스윙폭을 감소시킬 수 있다.The output switching unit 470 includes first switches S1 for each channel that are switched in response to the source output enable signal SOE, and as shown in FIGS. 6 and 7 , the output buffer array ( 460) is supplied to the output channels CH1 to CHm, respectively. In addition, the output switching unit 470 further includes second switches S2 connected between the output channels CH1 to CHm, and output channels during the update period in response to the source output enable signal SOE. By shorting (CH1 to CHm) with each other, positive and negative charges charged in the output channels (CH1 to CHm) are charge-shared. Accordingly, since the voltage levels of the output channels CH1 to CHm are uniformly averaged during the update period, a swing width between the positive data voltage and the negative data voltage may be reduced.

도 6 및 도 7을 참조하면, 각 수평 기간(1H) 중 업데이트 기간 동안 타이밍 컨트롤러(300)로부터 EPI 신호가 고속 전송되어 데이터 구동 회로(400)로 입력되고, 데이터 구동 회로(400)는 영상 데이터 등을 복원하여 래치 어레이(430)를 업데이트한다. 이어서, 데이터 구동 회로(400)는 각 수평 기간(1H) 중 액티브 기간 동안 래치 어레이(430)로부터 출력 및 홀딩되는 영상 데이터를 아날로그 데이터 전압으로 변환하여 표시 패널(600)로 출력한다.6 and 7, during an update period of each horizontal period (1H), an EPI signal is transmitted at high speed from the timing controller 300 and inputted to the data driving circuit 400, and the data driving circuit 400 transmits image data. etc. to update the latch array 430. Subsequently, the data driving circuit 400 converts image data output and held from the latch array 430 into an analog data voltage during an active period of each horizontal period 1H and outputs the converted analog data voltage to the display panel 600 .

타이밍 컨트롤러(300)와 데이터 구동 회로(400) 사이의 전송 라인 쌍을 도 4와 같이 2배로 증가시키는 경우, 도 7에 도시된 바와 같이 각 수평 기간(1H)에서 EPI 신호가 전송되고 래치 어레이를 업데이트하는 업데이트 기간을 더욱 단축시킬 수 있다.When the transmission line pair between the timing controller 300 and the data driving circuit 400 is doubled as shown in FIG. 4, as shown in FIG. 7, the EPI signal is transmitted in each horizontal period 1H and the latch array is formed. The update period for updating can be further shortened.

전술한 본 발명의 실시예에서는 LCD 표시 장치를 예로 들어 설명하였으나, OLED 표시 장치에도 적용 가능하므로 본 발명은 본 발명은 LCD로 한정되지 않는다.In the above-described embodiments of the present invention, the LCD display device has been described as an example, but since the present invention can be applied to an OLED display device, the present invention is not limited to the LCD.

이상 설명한 바와 같이, 본 발명의 실시예에 따른 데이터 구동 회로 및 그를 이용한 표시 장치는 인터페이스 고속 전송 기술을 이용하여 데이터 전송 기간을 단축함으로써 각 수평 기간마다 업데이트 기간 동안 데이터를 공급받아 래치 어레이를 업데이트하고, 액티브 기간 동안 그 래치 어레이가 데이터 출력 및 홀딩할 수 있으므로 제2 래치 어레이를 제거할 수 있다. As described above, the data driving circuit and the display device using the same according to an embodiment of the present invention shortens the data transmission period using the interface high-speed transmission technology, receives data during the update period for each horizontal period, and updates the latch array. , since the latch array can output and hold data during the active period, the second latch array can be removed.

따라서, 본 발명의 실시예에 따른 데이터 구동 회로 및 그를 이용한 표시 장치는 제2 래치 어레이의 제거에 의해 래치 어레이의 수를 기존 대비 1/2로 감소시킬 수 있으므로 데이터 구동 회로의 구성을 단순화하고 코스트를 절감할 수 있다.Therefore, the data driving circuit and the display device using the data driving circuit according to the exemplary embodiment of the present invention can reduce the number of latch arrays to 1/2 by removing the second latch array, thereby simplifying the configuration of the data driving circuit and reducing costs. can save

이상에서 본 발명의 기술적 사상을 예시하기 위해 구체적인 실시예로 도시하고 설명하였으나, 본 발명은 상기와 같이 구체적인 실시예와 동일한 구성 및 작용에만 국한되지 않고, 여러가지 변형이 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 실시될 수 있다. 따라서, 그와 같은 변형도 본 발명의 범위에 속하는 것으로 간주해야 하며, 본 발명의 범위는 후술하는 특허청구범위에 의해 결정되어야 한다.Although the above has been shown and described as specific embodiments to illustrate the technical idea of the present invention, the present invention is not limited to the same configuration and operation as the specific embodiments as described above, and various modifications do not deviate from the technical idea of the present invention. It can be implemented within the scope. Accordingly, such modifications should be regarded as belonging to the scope of the present invention, and the scope of the present invention should be determined by the claims described below.

100: 호스트 시스템 200: 표시 장치
300: 타이밍 컨트롤러 400: 데이터 구동 회로
500: 게이트 구동 회로 600: 표시 패널
410: 수신부 420: 쉬프트 레지스터
430: 래치 어레이 440: DAC 어레이
450: 계조 전압 생성부 460: 출력 버퍼 어레이
470: 출력 스위칭부100: host system 200: display device
300: timing controller 400: data driving circuit
500: gate driving circuit 600: display panel
410: receiver 420: shift register
430: latch array 440: DAC array
450: gradation voltage generator 460: output buffer array
470: output switching unit

Claims (6)

각 수평 기간이 업데이트 기간과 액티브 기간으로 시분할된 소스 출력 인에이블 신호를 포함하는 복수의 제어 신호들과, 영상 데이터를 전송 신호로 공급받아 복원하여 출력하는 직렬 인터페이스의 수신부와;
상기 수신부로부터 공급된 제어 신호들을 이용하여 상기 업데이트 기간 동안 순차적으로 샘플링 신호를 발생하는 쉬프트 레지스터와;
상기 업데이트 기간 동안 상기 수신부로부터 공급되는 영상 데이터들을 상기 쉬프트 레지스터로부터 공급된 샘플링 신호에 응답하여 순차 래치하고, 래치된 영상 데이터들을 상기 액티브 기간 동안 동시 출력 및 홀딩하는 래치 어레이와;
상기 액티브 기간 동안 상기 래치 어레이로부터 공급된 영상 데이터들을 아날로그 데이터 신호로 변환하여 출력하는 디지털-아날로그 변환기 어레이와;
상기 액티브 기간 동안 상기 디지털-아날로그 변환기 어레이로부터 공급된 데이터 신호들을 버퍼링하여 출력 채널들로 각각 출력하는 출력 버퍼 어레이를 구비하는 데이터 구동 회로. a receiver of a serial interface that receives a plurality of control signals including a source output enable signal in which each horizontal period is time-divided into an update period and an active period, and video data as a transmission signal, and restores and outputs the restored image data;
a shift register for sequentially generating sampling signals during the update period using control signals supplied from the receiver;
a latch array that sequentially latches image data supplied from the receiver during the update period in response to a sampling signal supplied from the shift register, and simultaneously outputs and holds the latched image data during the active period;
a digital-to-analog converter array that converts the image data supplied from the latch array into analog data signals during the active period and outputs the converted analog data signals;
and an output buffer array buffering the data signals supplied from the digital-to-analog converter array during the active period and outputting them to output channels, respectively. 청구항 1에 있어서,
상기 소스 출력 인에이블 신호에 응답하여 상기 업데이트 기간 동안 상기 출력 채널들의 차징을 쉐어링하고, 상기 액티브 기간 동안 상기 출력 버퍼 어레이로부터 공급받은 데이터 신호들을 상기 출력 채널들로 출력하는 출력 스위칭부를 추가로 구비하는 데이터 구동 회로. The method of claim 1,
In response to the source output enable signal, an output switching unit that shares the charging of the output channels during the update period and outputs data signals supplied from the output buffer array to the output channels during the active period data drive circuit. 청구항 1에 있어서,
상기 수신부는
상기 업데이트 기간 동안 상기 영상 데이터에 대응하는 전송 신호를 공급받고,
상기 업데이트 기간 동안에만 소스 쉬프트 클럭을 상기 쉬프트 레지스터로 출력하는 데이터 구동 회로.The method of claim 1,
the receiver
receive a transmission signal corresponding to the image data during the update period;
A data driving circuit outputting a source shift clock to the shift register only during the update period. 청구항 1 내지 청구항 3 중 어느 한 청구항에 기재된 데이터 구동 회로와;
상기 데이터 구동 회로부터 공급된 데이터 전압들을 이용하여 영상을 표시하는 표시부와;
상기 제어 신호들 및 상기 영상 데이터를 상기 전송 신호로 변환하여 상기 데이터 구동 회로로 공급하는 상기 직렬 인터페이스의 송신부를 포함하는 타이밍 컨트롤러를 구비하는 표시 장치.a data driving circuit according to any one of claims 1 to 3;
a display unit that displays an image using the data voltages supplied from the data driving circuit;
A display device comprising a timing controller including a transmission unit of the serial interface for converting the control signals and the image data into the transmission signal and supplying the converted signal to the data driving circuit. 청구항 4에 있어서,
상기 타이밍 컨트롤러는 상기 각 수평 기간마다 상기 업데이트 기간 동안 상기 영상 데이터에 대응하는 전송 신호를 상기 데이터 구동 회로로 공급하는 표시 장치.The method of claim 4,
wherein the timing controller supplies a transmission signal corresponding to the image data to the data driving circuit during the update period for each horizontal period. 청구항 5에 있어서,
상기 데이터 구동 회로는 상기 표시부의 데이터 라인들을 분할 구동하는 복수의 데이터 구동 IC들을 포함하고,
상기 타이밍 컨트롤러는 상기 복수의 데이터 구동 IC들과 개별적으로 연결된 한 쌍의 전송 라인을 이용하거나 두 쌍의 전송 라인을 각각 이용하고 각 전송 라인 쌍을 통해 상기 제어 신호들 및 영상 데이터를 포함하는 상기 전송 신호를 직렬 전송하는 표시 장치. The method of claim 5,
The data driving circuit includes a plurality of data driving ICs that divide and drive the data lines of the display unit;
The timing controller uses a pair of transmission lines individually connected to the plurality of data driving ICs or uses two pairs of transmission lines, respectively, and transmits the control signals and image data through each transmission line pair. A display device that transmits signals serially.
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