KR102466365B1 - 센서 시스템 - Google Patents

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트레이시 헬렌 펑
하이 쾅 트란
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일루미나, 인코포레이티드
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Abstract

본 시스템은 이미지 센서 구조체 및 플로우 셀을 포함한다. 이미지 센서 구조체는 베이스 기판 상에 배치되는 이미지층을 포함한다. 디바이스 스택은 이미지층 상에 배치된다. 본드 패드는 디바이스 스택에 배치된다. 패시베이션 스택은 디바이스 스택과 본드 패드 상에 배치된다. 나노웰의 어레이는 패시베이션 스택의 상부층에 배치된다. 실리콘관통전극(TSV)은 본드 패드과 전기접촉한다. TSV는 베이스 기판을 통해 연장되어 있다. 재배선층(RDL)은 베이스 기판의 하부면에 배치된다. RDL은 TSV와 전기접촉된다. 플로우 셀은 그 사이에 플로우 채널을 형성하도록 패시베이션 스택의 상부층 상에 배치된다. 플로우 채널은 나노웰의 어레이와 본드 패드 상에 배치된다.

Description

센서 시스템{Sensor System}
센서 시스템, 예를 들어 바이오 센서 시스템은 이미지 센서 구조체의 층들의 패시베이션 스택(본 명세서에서는 "패시베이션 스택")의 상부층에 배치된 플로우 셀을 포함할 수 있으며, 여기서 플로우 셀 및 패시베이션 스택은 그 사이에 플로우 채널을 형성한다. 이러한 센서 시스템은 종종 패시베이션 스택의 상부층에 그리고 플로우 셀의 플로우 채널 내에 배치되는 나노웰의 고밀도 어레이를 사용하여 나노웰 내에 배치되는 분석물에 대해 제어된 반응 프로토콜을 수행한다.
이러한 반응 프로토콜의 예에서, 이미지 센서 구조체의 나노웰 어레이에 배치된 분석물(예를 들어, DNA 세그먼트의 클러스터, 핵산 분자 사슬 등)은 플로우 채널을 통해 유체 흐름으로 분석물로 전달되는 식별 가능한 표지(가령 형광-표지된 분자)로 태그될 수 있다. 이후, 하나 이상의 여기 광이 나노웰 내의 표지된 분석물로 지향될 수 있다. 분석물은 이후 패시베이션 스택을 통해 각각의 나노웰과 연관된 (예를 들어, 바로 아래에 위치된) 이미지 센서 구조체의 광 가이드로 투과될 수 있는 방출 광의 광자를 방출할 수 있다.
각각의 광 가이드의 상부면은 패시베이션 스택의 하부면과 직접 접촉하며, 여기서 각각의 광 가이드의 상부면은 관련된 나노웰로부터 투과된 방출성 광 광자의 상당 부분을 수용한다. 광 가이드는 방출성 광 광자를 이미지 센서 구조체 내에 배치되고 광 가이드와 연관된 (예를 들어, 바로 아래에 위치된) 광 검출기로 지향시킨다. 광 검출기는 방출성 광 광자를 검출한다. 이후, 이미지 센서 구조체 내 디바이스 회로부는 검출된 광자를 이용하여 데이터 신호를 처리하고 전송한다. 이후, 데이터 신호는 분석물의 특성을 나타내기 위해 분석될 수 있다. 이러한 반응 프로토콜의 예는 건강 및 제약 산업 등을 위한 처리량이 많은 DNA 시퀀싱을 포함한다.
이러한 반응 프로토콜로부터 생성된 데이터 처리량을 증가시킬 필요성이 지속적으로 증가함에 따라, 이미지 센서 구조체에서 나노웰 어레이 내 나노웰의 크기를 지속적으로 감소시키고 나노웰 어레이 내 나노웰의 수를 증가시킬 필요성이 증가한다. 또한, 크기를 줄이고 나노웰의 수를 증가시킬 필요성이 증가함에 따라, 이러한 화학 반응을 준비하고 수행하는데 필요한 표면 화학이 센서 시스템 내의 전자 부품(예컨대, 본드 패드)과 호환되는 것이 점점 더 중요해지고 있다.
본 발명은 이미지 센서 시스템의 패시베이션 스택 아래에 배치된 본드 패드를 포함하는 센서 시스템, 예를 들어 바이오 센서 시스템을 제공함으로써 종래 기술에 비해 장점 및 대안을 제공한다. 본드 패드는 패시베이션 스택에 의해 보호되기 때문에, 센서 시스템의 플로우 채널 영역은 더 이상 본드 패드에 의해 제한되지 않으며, 나노웰 뿐 아니라 본드 패드 위에 배치되도록 확대될 수 있다. 따라서, 고정된 풋프린트를 갖는 이미지 센서 구조체를 위한 플로우 채널 아래에 들어갈 수 있는 나노웰의 수가 증가될 수 있다.
본 명세서의 하나 이상의 태양에 따른 시스템은 이미지 센서 구조체 및 플로우 셀을 포함한다. 이미지 센서 구조체는 베이스 기판 상에 배치되는 이미지층을 포함한다. 디바이스 스택은 이미지층 상에 배치된다. 본드 패드는 디바이스 스택에 배치된다. 패시베이션 스택은 디바이스 스택과 본드 패드 상에 배치된다. 나노웰의 어레이는 패시베이션 스택의 상부층에 배치된다. 실리콘관통전극(TSV)은 본드 패드과 전기접촉한다. TSV는 베이스 기판을 통해 연장되어 있다. 재배선층(RDL)은 베이스 기판의 하부면에 배치된다. RDL은 TSV와 전기접촉된다. 플로우 셀은 그 사이에 플로우 채널을 형성하도록 패시베이션 스택의 상부층 상에 배치된다. 플로우 채널은 나노웰의 어레이와 본드 패드 상에 배치된다.
본 명세서의 하나 이상의 태양에 따른 또 다른 시스템은 플로우 셀 및 이미지 센서 구조체를 포함한다. 이미지 센서 구조체는 베이스 기판 상에 배치되는 이미지층을 포함한다. 이미지층은 그 내부에 배치되는 광 검출기의 어레이를 포함한다. 디바이스 스택은 이미지층 상에 배치된다. 복수의 본드 패드들은 디바이스 스택에 배치된다. 광 가이드의 어레이는 디바이스 스택에 배치된다. 패시베이션 스택은 디바이스 스택과 복수의 본드 패드들 상에 배치된다. 나노웰의 어레이는 패시베이션 스택의 상부층에 배치된다. 실리콘관통전극(TSV)은 복수의 본드 패드들의 본드 패드와 전기접촉한다. TSV는 베이스 기판을 통해 연장되어 있다. 재배선층(RDL)은 베이스 기판의 하부면 상에 배치된다. RDL은 TSV와 전기접촉한다. 플로우 셀은 그 사이에 플로우 채널을 형성하도록 패시베이션 스택의 상부층에 배치된다. 플로우 채널은 나노웰의 어레이 및 복수의 본드 패드들 상에 배치된다.
본 명세서의 하나 이상의 태양에 따른 방법은 베이스 기판층 상에 디바이스 스택 및 이미지층을 배치하는 단계를 포함한다. 본드 패드는 디바이스 스택에 배치된다. 패시베이션 스택은 디바이스 스택과 본드 패드 상에 배치된다. 나노웰의 어레이는 패시베이션 스택의 상부층에 형성된다. TSV는 베이스 기판의 하부면을 통해 에칭된다. TSV는 본드 패드로 뻗어있다. TSV는 본드 패스와 전기접촉하도록 도금(plating)된다. RDL은 베이스 기판의 하부면 상에 배치된다. RDL은 TSV와 전기접촉한다. 플로우 셀은 그 사이에 플로우 채널을 형성하도록 패시베이션 스택의 상부층 상에 배치된다. 플로우 채널은 나노웰의 어레이 및 본드 패드 상에 배치된다.
본 발명의 내용 중에 포함되어 있다.
본 명세서는 첨부도면과 함께 하기의 상세한 설명으로부터 더 완전히 이해될 것이다.
도 1은 그 사이에 플로우 채널을 형성하도록 플로우 채널 내에 배치되는 나노웰의 어레이를 가지고 플로우 채널 외부에 배치되는 본드 패드도 또한 가지는 이미지 센서 구조체 상에 배치되는 플로우 셀을 구비한 센서 시스템의 하나의 유형의 일 예의 개략적인 측단면도이다.
도 2는 본 명세서에 개시된 일 예에 따라 그 사이에 플로우 채널을 형성하도록 플로우 채널 내에 배치되는 나노웰의 어레이를 가지고 플로우 채널 내에 배치되는 본드 패드도 또한 가지는 이미지 센서 구조체 상에 배치되는 플로우 셀을 구비한 센서 시스템의 개략적인 측단면도이다.
도 3은 본 명세서에 개시된 일 예에 따라, 이미지 센서 구조체가 디바이스 스택에 배치된 광 가이드 및 베이스 기판에 배치된 디바이스 스택을 포함하는, 제조의 중간 단계에서의 도 2의 센서 시스템의 개략적인 단면도이다.
도 4는 본 명세서에 개시된 일 예에 따라, 이미지 센서 구조체가 디바이스 스택에 배치되는 본드 패드를 포함하는, 도 3의 센서 시스템의 개략적인 단면도이다.
도 5는 본 명세서에 개시된 일 예에 따라, 이미지 센서 구조체가 본드 패드 및 디바이스 스택 상에 배치되는 패시베이션 스택을 포함하는, 도 4의 센서 시스템의 개략적인 단면도이다.
도 6은 본 명세서에 개시된 일 예에 따라, 이미지 센서 구조체가 패시베이션 스택의 상부층에 배치되는 나노웰을 포함하는, 도 5의 센서 시스템의 개략적인 단면도이다.
도 7은 본 명세서에 개시된 일 예에 따라, 이미지 센서 구조체가 베이스 기판의 하부면으로부터 본드 패드로 뻗어있는 실리콘관통전극(TSV)을 포함하는, 도 6의 센서 시스템의 개략적인 단면도이다.
도 8은 본 명세서에 개시된 일 예에 따라, 이미지 센서 구조체가 베이스 기판의 하부면에 배치되고 TSV와 전기접촉하는 재배선층(RDL)을 포함하는, 도 7의 센서 시스템의 개략적인 단면도이다.
도 9는 본 명세서에 개시된 일 예에 따라, 이미지 센서 구조체가 RDL의 제1 부분 상에 배치되는 제1 환경 보호층을 포함하는, 도 8의 센서 시스템의 개략적인 단면도이다.
도 10은 본 명세서에 개시된 일 예에 따라, 이미지 센서 구조체가 제1 환경 보호층에 결합되는 기계적 지지 구조체 및 RDL의 제2 부분을 덮는 임시 보호층을 포함하는, 도 9의 센서 시스템의 개략적인 단면도이다.
도 11은 본 명세서에 개시된 일 예에 따라, 이미지 센서 구조체가 나노웰 내에 배치되는 하이드로겔 층(hydrogel layer)을 포함하는, 도 10의 센서 시스템의 개략적인 단면도이다.
도 12는 본 명세서에 개시된 일 예에 따라, 플로우 셀이 이미지 센서 구조체와 결합되는, 도 11의 센서 시스템의 개략적인 단면도이다.
도 13은 본 명세서에 개시된 일 예에 따라, 와이어가 RDL의 제2 부분과 결합되는, 도 12의 센서 시스템의 개략적인 단면도이다.
도 14는 본 명세서에 개시된 일 예에 따라, 제2 환경 보호층이 RDL의 제2 부분 및 결합된 와이어 상에 배치되어 센서 시스템의 형성을 완료시키는, 도 13의 센서 시스템의 개략적인 단면도이다.
본 명세서에 개시된 방법, 시스템 및 장치의 구조, 기능, 제조 및 사용의 원리에 대한 전반적인 이해를 제공하기 위해 특정 예가 이제 설명될 것이다. 하나 이상의 예가 첨부도면에 도시되어 있다. 당업자는 본 명세서에 구체적으로 설명되고 첨부도면에 도시된 방법, 시스템 및 장치가 비-제한적인 예이며, 본 명세서의 범위는 청구항들에 의해서만 정의된다는 것을 이해할 것이다. 일 예와 관련하여 도시되거나 설명된 특징들은 다른 예들의 특징과 결합될 수 있다. 이러한 수정 및 변형은 본 명세서의 범위 내에 포함되는 것으로 의도된다.
청구항들을 포함하여, 본 명세서 전반에 걸쳐 사용될 수 있는 용어들 "실질적으로", "대략", "약", "상대적으로" 또는 다른 이런 유사한 용어들은 가공 상의 변형과 같이 작은 변동을 설명하거나 참작하기 위해 사용된다. 예를 들어, 이런　용어들은 ±10% 이하, 예컨대 ±5% 이하, 예컨대 ±2% 이하, 예컨대　±1% 이하, 예컨대 ±0.5% 이하, 예컨대 ±0.2% 이하, 예컨대 ±0.1% 이하, 예컨대 ±0.05% 이하를 지칭할 수 있다.
본 명세서에서 제공되는 예들은 센서 시스템 및 센서 시스템의 제조방법에 관한 것이다. 더 상세하게, 본 명세서에서 제공되는 예들은 본드 패드 및 나노웰 상에 배치되는 플로우 채널을 갖는 센서 시스템에 관한 것이다.
도 1은 플로우 채널 내에 배치된 나노웰 및 플로우 채널 외부에 배치된 본드 패드를 갖는 종래의 센서 시스템을 도시한다. 도 2는 본 명세서에 따른 나노웰 및 본드 패드 위에 배치된 플로우 채널을 갖는 센서 시스템의 예를 도시한다. 도 3-14는 본 명세서에 따라 도 2의 센서 시스템을 제조하는 방법의 다양한 예를 도시한다.
도 1을 참조하면, 센서 시스템(10)(이 예에서는 바이오 센서 시스템(10))의 한 유형의 예는 이미지 센서 구조체(14)에 결합된 플로우 셀(12)을 포함한다. 센서 시스템(10)의 플로우 셀(12)은 플로우 셀 측벽(18)에 부착되는 플로우 셀 커버(16)를 포함한다 플로우 셀 측벽(18)은 이미지 센서 구조체(14)의 패시베이션 스택(24)의 상부층(22)에 접합되어 그 사이에 플로우 채널(20)을 형성한다.
패시베이션 스택(24)의 상부층(22)은 그 내부에 배치된 다수의 나노웰(26) 어레이를 포함한다. 나노웰(26)은 나노웰(26)의 내부 표면에 부합하는 얇은 하이드로겔(27) 층을 포함한다. 하이드로겔 층(27)은 분석물(28)(예컨대, DNA 세그먼트, 올리고뉴클레오티드, 다른 핵산 사슬 등)을 고정시키고 기능화하는데 도움을 주도록 사용되며, 나노웰(26) 내에 배치될 수 있다.
플로우 셀 커버는 유체 플로우(34)가 플로우 채널(20)을 통해 그리고 플로우 채널(20) 내외로 유동할 수 있도록 크기가 조정되는 입구 포트(30) 및 출구 포트(32)를 포함한다. 유체 플로우(34)는 나노웰(26) 내에 배치되는 분석물(28)에 대해 다수의 다양한 제어된 반응 프로토콜을 수행하는데 사용될 수 있다. 또한, 유체 플로우(34)는 분석물(28)을 태그하는데 사용될 수 있는 식별가능 표지(36)(예컨대, 형광표지된 뉴클레오티드 분자 등)를 전달할 수 있다.
센서 시스템(10)의 이미지 센서 구조체(14)는 베이스 기판(38) 위에 배치된 이미지층(40)을 포함한다. 이미지층(38)은 실리콘 질화물(SixNx)과 같은 유전체 층일 수 있고 그 내부에 배치되는 광 검출기의 어레이를 포함할 수 있다. 본 명세서에서 사용되는 광 검출기(42)는 예를 들어 포토다이오드, CMOS(Complementary Metal Oxide Semiconductor) 재료 또는 둘 다인 반도체일 수 있다. 광 검출기(42)는 나노웰(26)에서 분석물(28)에 부착된 형광 표지(36)로부터 방출되는 방출 광(44)의 광 광자(light photons)를 검출한다. 베이스 기판(38)은 유리, 실리콘 또는 다른 유사한 물질일 수 있다.
디바이스 스택(46)은 이미지층(40) 위에 배치된다. 디바이스 스택(44)은 광 검출기(42)와 인터페이스하고 방출 광(44)의 검출된 광 광자를 사용하여 데이터 신호를 처리하는 다양한 디바이스 회로부(48)를 포함하는 복수의 유전체 층(미도시)을 포함할 수 있다.
또한, 광 가이드(50)의 어레이가 디바이스 스택(46)에 배치된다. 각각의 광 가이드(50)는 광 검출기 어레이 중 적어도 하나의 광 검출기(42)와 관련된다. 예를 들어, 광 가이드(50)는 해당 광 검출기(42) 바로 위에 위치될 수 있다. 광 가이드(50)는 나노웰(26)에 배치된 분석물(28)상의 형광 표지(36)로부터 해당 광 검출기(42)로 방출 광(44)의 광자를 지향시킨다.
또한, 디바이스 스택(46) 내에 광 차폐층(52), 반사 방지층(54) 및 보호 라이너 층(56)이 배치된다. 보호 라이너 층(56)은 실리콘 질화물(SiN) 또는 실리콘 이산화물(SiO2)로 구성될 수 있고, 광 가이드(50)의 내부 벽을 라이너한다. 광 차폐층(52)은 텅스텐(W) 또는 알루미늄(Al)으로 구성될 수 있고, 디바이스 스택(46)으로 투과되는 여기 광(58) 및 방출 광(44)을 감쇠시킨다. 반사 방지층(54)은 아래의 금속층의 포토리소그래피 패터닝(photolithographic patterning)을 위해 텅스텐 질화물(WN) 또는 실리콘 산질화물(SiON)로 구성될 수 있다.
패시베이션 스택(24)은 디바이스 스택(46) 위에 배치된다. 패시베이션 스택(24)은 광 가이드(50)의 상부면(62)과 직접 접촉하는 하부면(60)을 포함한다. 패시베이션 스택(24)은 패시베이션 층(64) 및 화학 보호층(66)(이 경우, 패시베이션 스택(24)의 상부층(22))을 포함할 수 있다. 패시베이션 층(64)은 SiN으로 구성될 수 있고 패시베이션 스택(24)의 하부면(60)을 포함할 수 있다. 화학 보호층(66)은 탄탈륨 오산화물(Ta2O5)로 구성될 수 있고 패시베이션 스택(24)의 상부층(22)일 수 있다.
또한, 나노웰(26)의 어레이는 패시베이션 스택(24)의 상부층(22)에 배치되며, 각각의 나노웰(26)은 광 가이드 어레이의 광 가이드(50)와 관련된다. 예를 들어, 각각의 나노웰(26)은 해당 광 가이드(50) 바로 위에 위치될 수 있어서, 각각의 광 가이드(50)의 상부면(62)으로 진입하는 방출 광의 광자(44)의 대부분이 그 광 가이드의 해당 나노웰(26) 내에서 생성된다. 또한, 나노웰(26)의 어레이는 플로우 채널(20) 내에 배치된다.
또한, 복수의 본드 패드(70)가 디바이스 스택(46)에 배치된다. 본드 패드(70)는 패드 금속(미도시)의 하나 이상의 층으로 구성될 수 있다. 본드 패드는 검출된 광 광자를 사용하여 처리된 데이터 신호를 본드 패드(70)에 본딩된 와이어(72)로 전도하기 위해 디바이스 회로(48)와 인터페이스한다.
작동 중에, 다양한 유형의 여기 광(58)이 나노웰(26)에서 분석물(28) 상으로 조사되어, 표지된 분자(36)가 방출 광(44)을 형광시킨다. 대부분의 방출 광(44)의 광자는 패시베이션 스택(24)을 통해 투과될 수 있고 해당 광 가이드(50)의 상부면(62)으로 입사할 수 있다. 광 가이드(50)는 여기 광(58)의 대부분을 필터링하고 광 가이드(50) 바로 아래에 위치한 해당 광 검출기(42)로 방출 광(44)을 지향시킬 수 있다.
광 검출기(42)는 방출 광 광자를 검출한다. 디바이스 스택(46) 내의 디바이스 회로부(48)는 이렇게 검출된 광자를 이용하여 데이터 신호를 처리하고 전송한다. 이후, 데이터 신호는 본드 패드(70)를 통해 전송되고 분석물의 특성을 나타내기 위해 분석될 수 있다.
본드 패드(70)는 패시베이션 스택(24)의 상부 층(22) 상에 배치된 와이어 본드(74)를 통해 와이어(72)에 본딩되어 데이터 신호의 외부 전송을 가능하게 할 수 있다. 이는 와이어 본딩 또는 솔더 범프 본딩(solder bump bonding)을 통해 공융 금속 본드(eutectic metal bond)를 형성함으로써 수행될 수 있다. 또한, 나노웰(26)의 표면은 나노웰(26) 내에 배치될 수 있는 분석물(28)을 수용할 수 있도록 예를 들어 하이드로겔 층(27)의 증착과 같이 화학적으로 기능화될 수 있다.
그러나, 이러한 와이어 본딩 기술을 위해 패시베이션 스택(24)의 상부 층(22) 상에 본드 패드(70)를 제조하는 공정은 나노웰의 표면 기능화를 오염시킬 수 있다. 또한, 나노웰의 화학적 작용화는 개방 결합 패드 상에 잔류물을 침착시키고/시키거나 잠재적으로 부식시킬 수 있다. 또한, 다양한 제어된 반응 프로토콜 동안 사용되는 플로우 채널(20)을 통한 유체 플로우(34)는 그러한 유체 플로우(34)에 노출된 임의의 본드 패드(70)를 잠재적으로 손상 및/또는 부식시킬 수 있다. 게다가, 와이어(70)가 플로우 채널(20) 내로 연장되어야 한다면, 와이어(72)를 패시베이션 스택(24)의 상부 층(22)에서 본드 패드(70)와 전기적으로 연결하는 것이 어려울 수 있다.
적어도 상기 이유로, 본드 패드(70)는 플로우 셀(12)의 플로우 채널(20) 외부의 패시베이션 스택(24)의 상부 층(22) 상에 배치된다. 따라서, 본드 패드(70)와의 본딩 와이어 또는 솔더 범프는 플로우 채널(20)의 크기를 제한하며, 이는 또한 고정된 풋프린트를 갖는 센서 시스템(10)을 위해 플로우 채널(20) 내에 배치될 수있는 나노웰(26)의 양을 제한한다.
본 명세서에 설명된 예시적인 센서 시스템은 몇몇 측면에서 몇몇 기존의 센서 시스템과 상이하다. 예를 들어, 본 명세서의 일부 예의 본드 패드(70)는 플로우 채널(20) 내에 배치된다. 추가로, 본 명세서의 예는 동일한 바이오센서 풋프린트에서 더 큰 표면적을 덮도록 본드 패드(70) 위로 플로우 채널(20)을 연장시키는 것을 제공한다. 또한, 본 명세서의 예는 플로우 채널(20)을 통한 유체 플로우(34)에 노출됨으로써 본드 패드(70)가 손상 및/또는 부식되는 것을 방지하는 메커니즘을 제공한다.
도 2를 참조하면, 이미지 센서 구조체(104) 상에 배치된 플로우 셀(102)을 갖는 센서 시스템(100)의 예의 측단면도로서, 나노웰의 어레이(108) 및 복수의 본드 패드(110) 위로 연장되는 플로우 채널(106)을 형성한다. 나노웰(108)의 어레이는 이미지 센서 구조체(104)의 패시베이션 스택(114)의 상부 층(112)에 배치된다. 복수의 본드 패드(110)는 패시베이션 스택(114)의 하부면(116) 아래에 배치된다. 더 구체적으로, 본드 패드(110)는 디바이스 스택(118)에 배치되며, 본드 패드(110)의 상부면(120)은 패시베이션 스택의 하부면(116) 아래에 배치된다.
센서 시스템(100)의 플로우 셀(102)은 플로우 셀 측벽(124)에 부착된 플로우 셀 커버(122)를 포함한다. 플로우 셀 측벽(124)은 이미지 센서 구조체(104)의 패시베이션 스택(114)의 상부 층(112)에 본딩되어 그 사이에 플로우 채널(106)을 형성한다.
패시베이션 스택(114)의 상부 층(112)은 그 내부에 배치된 큰 나노웰 어레이(108)를 포함한다. 나노웰(108)은 나노웰(108) 내에 하이드로겔(126)의 얇은 층을 포함한다. 하이드로겔 층(126)은 분석물(128)(예를 들어 DNA 세그먼트, 올리고뉴클레오티드, 다른 핵산 사슬 등)을 고정하고 기능화하는데 사용되며, 이는 나노웰(108) 내에 배치될 수 있다.
플로우 셀 커버(122)는 유체 플로우(134)가 플로우 채널(106)을 통해 그리고 플로우 채널(106) 내외로 유동할 수 있도록 크기가 조정되는 입구 포트(130) 및 출구 포트(132)를 포함한다. 유체 플로우(134)는 나노웰(106) 내에 배치되는 분석물(128)에 대해 다수의 다양한 제어된 반응 프로토콜을 수행하는데 사용될 수 있다. 또한, 유체 플로우(134)는 분석물(128)을 태그하는데 사용될 수 있는 식별가능 표지(136)(예컨대, 형광표지된 뉴클레오티드 분자 등)를 전달할 수 있다. 다양한 제어된 반응 프로토콜 동안, 여기 광(138)은 형광 표지(136)에 인도되어서 표지(136)가 방출 광(140)을 형광되게 한다.
센서 시스템(100)의 이미지 센서 구조체(104)는 베이스 기판(144) 위에 배치된 이미지층(142)을 포함한다. 이미지층(142)은 실리콘 질화물(SiN)과 같은 유전체 층일 수 있고 그 내부에 배치되는 광 검출기(146)의 어레이를 포함할 수 있다. 본 명세서에서 사용되는 광 검출기(146)는 예를 들어 포토다이오드, CMOS(Complementary Metal Oxide Semiconductor) 재료 또는 둘 다인 반도체일 수 있다. 광 검출기(146)는 나노웰(108)에서 분석물(128)에 부착된 형광 표지(136)로부터 방출되는 방출 광(140)의 광 광자를 검출한다. 베이스 기판(144)은 유리, 실리콘 또는 다른 유사한 물질일 수 있다.
디바이스 스택(118)은 이미지층(142) 위에 배치된다. 디바이스 스택(118)은 광 검출기(146)와 인터페이스하고 방출 광(140)의 검출된 광 광자를 사용하여 데이터 신호를 처리하는 다양한 디바이스 회로부(148)를 포함하는 복수의 유전체 층(미도시)을 포함할 수 있다.
또한, 광 가이드(150)의 어레이가 디바이스 스택(118)에 배치된다. 각각의 광 가이드(150)는 광 검출기 어레이 중 적어도 하나의 광 검출기(146)와 관련된다. 예를 들어, 광 가이드(150)는 해당 광 검출기(146) 바로 위에 위치될 수 있다. 광 가이드(150)는 나노웰(108)에 배치된 분석물(128)상의 형광 표지(136)로부터 해당 광 검출기(146)로 방출 광(140)의 광자를 지향시킨다.
광 가이드(150)는 공지된 파장의 여기 광(138)을 필터링하고 공지된 파장의 방출 광(140)을 통해 전송할 수 있는 유기 필터 물질일 수 있다. 광 가이드 물질은 하이 인덱스 폴리머 매트릭스로 배열되는 주문제작 염료분자(custom formulated dye molecules)로 구성될 수 있다.
또한, 디바이스 스택(118) 내에 광 차폐층(152), 반사 방지층(154) 및 보호 라이너 층(156)이 배치된다. 보호 라이너 층(156)은 실리콘 질화물(SiN) 또는 다른 유사 물질과 같은 유전체 물질로 구성될 수 있고, 광 가이드(150)의 내부 벽을 라이너한다. 광 차폐층(152)은 텅스텐(W) 또는 다른 유사한 물질로 구성될 수 있고, 디바이스 스택(118)으로 투과되는 여기 광(140) 및 방출 광(138)을 감쇠시킨다. 반사 방지층(154)은 아래의 금속층의 포토리소그래피 패터닝(photolithographic patterning)을 위해 텅스텐 질화물(WN) 또는 실리콘 산질화물(SiON) 또는 다른 유사한 물질과 같은 반사 방지 화합물로 구성될 수 있다.
패시베이션 스택(114)은 디바이스 스택(118) 위에 배치된다. 패시베이션 스택(114)은 광 가이드(150)의 상부면(158)과 직접 접촉하고 본드 패드(110)의 상부면(120) 위에 있는 하부면(116)을 포함한다. 또한, 패시베이션 스택은 나노웰(108)이 배치되는 상부층(112)을 포함한다.
패시베이션 스택(114)은 임의의 수의 층을 포함할 수 있다. 예를 들어, 패시베이션 스택(114)은 디바이스 스택(118) 위에 배치된 제1 패시베이션 층(160) 및 제1 패시베이션 층(160) 위에 배치된 제1 화학 보호층(162)을 포함할 수 있다. 이 예에서, 패시베이션 스택(114)의 상부 층(112)은 그 내부에 배치된 나노웰(108)을 포함하는 제1 화학 보호층(162)이다.
그러나, 도 2에 도시된 특정 예에서, 패시베이션 스택(114)은 제1 화학 층(162) 위에 배치된 추가의 제2 패시베이션 층(164) 및 제2 패시베이션 층(164) 위에 배치된 추가의 제2 화학 보호층(166)을 포함한다. 도 2의 특정 예에서, 패시베이션 스택(114)의 상부 층(112)은 제2 화학 보호층(166)이며, 나노웰(108)은 제2 화학 보호층(166)에 배치된다.
패시베이션 층들(160, 164)은 SiN으로 구성될 수 있다. 화학 보호층(162, 166)은 탄탈륨 오산화물(Ta2O5) 또는 다른 유사한 재료와 같은 전이 금속 산화물로 구성될 수 있다.
나노웰 어레이의 각각의 나노웰(108)은 광 가이드 어레이의 광 가이드(150)와 관련된다. 예를 들어, 각각의 나노웰(108)은 관련된 광 가이드(150) 바로 위에 위치될 수 있어서, 각각의 광 가이드(150)의 상부면(158)으로 진입하는 방출 광(140)의 광자의 대부분이 광 가이드의 관련 나노웰(108) 내에서 생성된다. 나노웰(108)의 어레이는 플로우 채널(106) 내에 배치된다.
또한, 복수의 본드 패드들(110)은 디바이스 스택(118)에 배치된다. 비록 도 2에는 단지 2개의 본드 패드(110)만이 도시되어 있지만, 하나의 본드 패드로부터 수백 개의 본드 패드들 등에 이르는 임의의 개수의 본드 패드(110)가 있을 수 있다. 본드 패드(110)는 텅스텐, 구리 또는 다른 유사한 재료를 포함하는 임의의 적합한 금속과 같은 패드 금속의 하나 이상의 층(미도시)으로 구성될 수 있다.
실리콘관통전극(TSV)(168)은 본드 패드(110)와 전기적으로 접촉하여 배치된다. TSV(168)는 본드 패드(110)로부터 베이스 기판(144)을 통해 베이스 기판(144)의 하부면(170)까지 연장된다. TSV는 텅스텐 또는 다른 유사한 재료와 같은 전이 금속으로 구성될 수 있다.
재배선층(RDL)(172)은 베이스 기판(144)의 바닥면(170) 상에 배치된다. RDL(172)은 TSV(168)와 전기적으로 접촉한다. RDL은 텅스텐, 구리, 금, 니켈 또는 다른 유사한 재료와 같은 금속으로 구성될 수 있다.
RDL(172)의 제1 부분(176) 위에 제1 환경 보호층(174)이 배치된다. 제1 환경 보호층은 폴리이미드(polyimide)로 구성될 수 있다.
기계적 지지 구조체(178)는 제1 환경 보호층(174) 위에 배치된다. 기계적 지지 층(178)은 실리콘 웨이퍼, 유리 웨이퍼 또는 다른 유사한 재료와 같은 웨이퍼로 구성될 수 있다.
와이어(180)는 RDL(172)의 제2 부분(182)에 전기 접촉으로 본딩되어 와이어 본드(184)를 형성한다. 이는 와이어 본딩, 솔더 범프 본딩을 통해 공융 금속 본드를 형성하거나 다른 공지된 와이어 연결 기술을 이용함으로써 수행될 수 있다. 와이어(180)는 구리 또는 다른 유사한 재료와 같은 전기 전도성 재료를 포함할 수 있다.
제2 환경 보호층(186)은 RDL(172)의 제2 부분(182) 위에 배치되며, 제1 및 제2 환경 보호층(174, 186)은 전체 RDL(172)을 덮는다. 제2 환경 보호층(186)은 예컨대 에폭시, UV 경화성 폴리머 또는 다른 유사한 재료와 같은 폴리머로 구성될 수 있다.
제어된 반응 프로토콜의 작동 동안, 나노웰(108)은 형광 분자 표지(136)로 태그된 분석물(128)을 수용한다. 형광 표지(136)는 플로우 채널(106)을 통해 유체 플로우(134)에 의해 분석물로 전달된다. 형광 표지(136)는 여기 광(138)에 응답하여 방출 광(140)을 생성한다. 방출 광(140)의 광자는 나노웰(108)로부터 패시베이션 스택(114)을 통해 그리고 관련 광 가이드(150)의 상부면(158)으로 투과되며, 이 광 가이드는 나노웰(108) 바로 아래에 위치될 수 있다. 이후, 방출 광(140)의 광자는 관련 광 가이드(150)에 의해 관련 광 검출기(146)로 안내되며, 이 광 검출기는 광 가이드(150) 바로 아래에 위치될 수 있다. 관련 광 검출기(146)는 방출 광(140)의 광자를 검출한다. 또한, 디바이스 회로부(148)는 광 검출기(146)와 통합되어 검출된 방출 광 광자를 처리하고 검출된 방출 광 광자를 사용하여 데이터 신호를 제공한다. 디바이스 회로부(148)는 또한 데이터 신호가 본드 패드(110)를 통해, TSV(168)를 통해 그리고 베이스 기판(114)의 하부면(170)에 위치한 와이어(180) 밖으로 전송되도록 본드 패드(110)와 통합되며, 이런 데이터 신호는 이후 분석될 수 있다.
많은 이러한 제어된 반응 프로토콜 동안, 유체 플로우(134)는 본드 패드(110)의 임의의 노출된 영역에 손상을 줄 수 있고/있거나 부식시킬 수 있다. 그러나, 도 2의 이런 예에서 본드 패드(110)는 본드 패드(110) 상에 배치되는 패시베이션 스택(114)에 의해 보호된다. 따라서, 패시베이션 스택(114)이 플로우 채널(106)과 본드 패드(110) 사이에 배치되기 때문에, 플로우 채널(106)은 본드 패드(110) 위에 배치될 수 있다. 또한, 플로우 셀(102) 영역은 본드 패드(110) 위로 확장되어 플로우 채널(106) 내에 배치된 나노웰(108)의 수를 증가시키고 센서 시스템(100)의 풋프린트를 증가시키지 않으면서 센서 시스템(100)의 처리량을 증가시킬 수 있다.
도 3을 참조하면, 제조의 중간 단계에서 센서 시스템(100)의 예의 측단면도가 도시되어 있다. 공정 흐름의 이런 단계에서, 디바이스 스택(118) 및 이미지층(142)은 베이스 기판층(144) 상에 각각 배치된다.
이미지 층은 그 내부에 배치된 광 검출기 어레이(146)를 포함한다. 이미지 층(142)은 예컨대 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)과 같은 여러 증착 기술 중 임의의 하나를 사용하여 베이스 기판(144) 위에 배치될 수 있다.
또한, 디바이스 스택(118)의 다수의 유전체 층(미도시)은 그와 연관된 디바이스 회로부(148)와 함께 증착 기술을 사용하여 이미지 층(142) 위에 배치될 수 있다. 광 차폐층(152) 및 반사 방지층(154)은 이후에 예컨대 CVD, PVD, 원자층 증착(ALD) 또는 전기-도금과 같은 임의의 적절한 증착 기술을 사용하여 디바이스 스택(118) 위에 배치될 수 있다.
이후, 공정 흐름에서, 광 가이드 개구(188)의 어레이가 디바이스 스택(118) 내로 에칭된다. 이는 가령 반응성 이온 에칭(RIE)과 같이 이방성 에칭 프로세스와 같은 임의의 적절한 에칭 프로세스를 사용하여 수행될 수 있다. 본 명세서의 에칭 프로세스는 가령 리소그래피 패터닝과 같은 패터닝을 포함할 수 있다.
이후, 보호 라이너 층(156)은 개구(100)의 내부 표면을 포함하여 부분적으로 형성된 이미지 센서 구조체(104) 위에 배치될 수 있다. 이는 가령 CVD, PVD 또는 ALD와 같은 임의의 적합한 증착 기술을 사용하여 수행될 수 있다.
이후, 공정 흐름에서, 광 가이드 층(미도시)은 개구(188)를 채우도록 전체 구조체(100) 위에 배치된다. 광 가이드 층은 공지된 파장의 여기 광(138)을 필터링하고 공지된 파장의 방출 광(140)을 통해 전송할 수 있는 유기 필터 물질로 구성될 수 있다.
이후, 광 가이드 층은 광 가이드 개구(188)에서 광 가이드(150)의 어레이의 형성을 완료하도록 평탄화된다. 각각의 광 가이드(150)는 광 검출기의 어레이의 하나 이상의 광 검출기(146)와 관련된다. 이는 가령 화학기계적 연마 공정과 같은 임의의 적합한 연마 기술을 사용하여 수행될 수 있다.
도 4를 참조하면, 본드 패드(110)는 디바이스 스택(118) 내에 배치된다. 이는 디바이스 스택(118)에 본드 패드 개구(190)를 형성하기 위해 디바이스 스택(118)을 리소그래피 패터닝 및 에칭함으로써 먼저 수행될 수 있다. 이후, 가령 ALD 공정과 같은 임의의 적절한 배치 기술을 사용하여 본드 패드 개구(190) 내에 다양한 층의 본드 패드 금속(미도시)이 배치되어 본드 패드(110)를 형성할 수 있다.
본드 패드(110)가 형성되면, 그 상부면(120)은 전기 탐색(electrical probing)을 위해 노출될 수 있고 전기 탐색에 접근 가능할 수 있다. 전기 탐색은 센서 시스템(100)에서 일련의 수락 테스트(예컨대, 연속성 테스트)를 가능하게 한다.
도 5를 참조하면, 이후, 공정 흐름에서, 패시베이션 스택(114)의 적어도 일부가 디바이스 스택(118) 및 본드 패드(110) 위에 배치된다. 도 5에 도시된 특정 예에서, 제1 패시베이션 층(160)은 제1 패시베이션 층(160)의 하부면(116)이 광 가이드(150)의 상부면(158)과 직접 접촉하도록 광 가이드(150)의 어레이 위에 배치된다. 이어서, 제1 화학 보호층(162)은 제1 패시베이션 층(166) 위에 배치될 수 있다. 제2 패시베이션 층(166)은 이후 제1 화학 보호층(162) 위에 배치될 수 있다. 이들 프로세스 각각은 가령 CVD 또는 PVD와 같은 임의의 적절한 증착 프로세스에 의해 수행될 수 있다. 제1 화학 보호층(162)과 제1 및 제2 패시베이션 층들(160, 164)은 패시베이션 스택(114)의 적어도 일부를 형성한다. 패시베이션 스택(114)의 일부는 이후 본드 패드(110)를 코팅할 수 있다.
도 6을 참조하면, 이후 공정 흐름에서, 나노웰(108)의 어레이는 패시베이션 스택(114)의 상부 층(112)에 형성된다. 각각의 나노웰(108)은 광 가이드의 어레이에서 광 가이드(150)와 관련된다.
도 6에 도시된 특정 예에서, 이는 이후에 제2 화학 보호층(164)에 나노웰(108)의 어레이를 리소그래피 패터닝하고 에칭함으로써 수행된다. 그런 다음, 제2 화학 보호층(164)이 제2 패시베이션 층(164) 상에 배치된다. 제2 화학 보호층(166)은 가령 CVD, PVD 또는 ALD와 같은 임의의 적절한 증착 공정을 사용하여 배치될 수 있다.
제2 화학 보호층(166)은 패시베이션 스택(114)의 상부 층(112)이다. 제2 화학 보호층(166)은 제2 패시베이션 층(164) 내로 에칭된 나노웰(108)에 맞춰서 패시베이션 스택(114)의 상부 층(112)에 나노웰(108)을 형성한다.
도 7을 참조하면, 이후 공정 흐름에서, 베이스 기판(144)은 기결정된 두께로 얇아진다. 이는 가령 화학기계적 연마(CMP) 공정 또는 분쇄 공정과 같은 임의의 적합한 연마 공정에 의해 수행될 수 있다.
일단 얇아지면, TSV(168)는 베이스 기판(144)의 하부면(170)을 통해 에칭된다. TSV(168)는 베이스 기판(144)의 하부면(170)으로부터 본드 패드(110)로 연장되도록 에칭된다. 이는 가령 RIE 공정과 같은 임의의 적절한 에칭 공정에 의해 수행될 수 있다.
이후, TSV(168)는 본드 패드(110)와 전기적으로 접촉하도록 도금된다. 이는 전기 도금 프로세스와 같은 임의의 적절한 도금 프로세스에 의해 수행될 수 있다.
도 8을 참조하면, 이후 공정 흐름에서, RDL(172)은 베이스 기판(144)의 하부면(170) 상에 배치된다. 이는 먼저 하부면(170) 전체에 RDL(172)을 배치한 다음, 기결정된 형상으로 리소그래피에 의해 RDL을 패터닝 및 에칭함으로써 수행될 수 있다.
도 9를 참조하면, 이후 공정 흐름에서, 제1 환경 보호층(174)은 RDL(172)의 제1 부분(176) 위에 배치된다. 이는 가령 CVD 또는 PVD와 같은 임의의 적절한 증착 프로세스에 의해 수행될 수 있다. RDL(172)의 제2 부분(182)은 와이어(180)(도 13에서 가장 잘 보여짐)를 위한 하나 이상의 본딩 장소로서 노출된 채로 남는다.
도 10을 참조하면, 이후 공정 흐름에서, 기계적 지지 구조체(178)는 제1 환경 보호층(174) 위에 본딩된다. 이는 접착제 또는 다른 기계적 본딩 공정과 같은 물리적 본딩에 의해 수행될 수 있다.
이후, 센서 시스템(100)의 후속 처리 동안 임시 보호층(194)은 RDL(172)의 노출된 제2 부분(182) 상에 배치되어 이들 제2 부분(182)을 보호한다. 임시 보호층(194)은 저항 재료로 구성될 수 있다. 임시 보호층(194)은 또한 제거 가능한 감압 접착제 층을 통해 테이프, 유리 또는 실리콘 웨이퍼를 본딩하는 것을 포함하지만 이에 한정되지 않는 몇몇 임시 공정을 이용함으로써 배치될 수 있다. 또한, 임시 보호층(194)은 용매 가용성 왁스 코팅의 형태일 수 있다.
도 11을 참조하면, 이후 공정 흐름에서, 하이드로겔 층(126)은 나노웰(108)에 배치된다. 하이드로겔 층은 가령 실란-프리 아크릴아미드(SFA) 폴리머, 메타크릴아미드, 하이드록시에틸 메타크릴레이트 또는 N-비닐 피롤리디논과 같은 임의의 적합한 폴리머로 구성될 수 있다. 이런 전체 증착 공정을 위해 하기 내용을 포함하지만 이에 국한되지 않는 몇몇 공정이 이용될 수 있다:
- 패시베이션 스택(114)의 상부층(112)을 하이드로겔(126)로 스핀-코팅하는 공정;
- 하이드로겔(126)을 경화시키는 공정; 및
- 하이드로겔(126) 아래로 CMP를 내려서 적어도 실질적으로 나노웰(108)의 내부면 상에 배치되도록 하는 공정.
도 12를 참조하면, 이후 공정 흐름에서, 플로우 셀(102)은 패시베이션 스택(114)의 상부 층(112) 상에 배치되어 그 사이에 플로우 채널(106)을 형성하여, 플로우 채널이 나노웰(108)의 어레이 및 본드 패드(110) 위에 배치된다. 이는 접착 본딩 또는 다른 본딩 공정과 같은 임의의 적합한 본딩 공정에 의해 수행될 수 있다.
도 13을 참조하면, 이후 공정 흐름에서, 임시 보호층(194)은 RDL(172)의 제2 부분(182)을 노출시키도록 제거될 수 있다. 이는 레지스트 박리(resist stripping) 또는 습식 또는 건식 에칭과 같은 임의의 적절한 제거 공정에 의해 수행될 수 있다.
이후, 와이어(180)는 RDL(172)의 제2 부분(182)에 본딩될 수 있어서, 본딩된 와이어(180)는 와이어 본드(184)를 통해 RDL(172)과 전기적으로 접촉된다. 이는 와이어를 통한 공융 금속 본드를 형성함으로써, 솔더 범프 와이어 본드(184)를 형성하기 위한 솔더 범프 본딩에 의해 또는 다른 와이어 본딩 공정을 사용함으로써 수행될 수 있다.
도 14를 참조하면, 이후 공정 흐름에서, 제2 환경 보호층(186)은 RDL(172)의 제2 부분(182) 위에 배치된다. 제2 환경 보호층(186) 및 제1 환경 보호층(174)은 RDL(174)을 완전히 덮는다. 이는 가령 CVD 또는 PVD와 같은 임의의 적합한 증착 공정에 의해 수행될 수 있다.
제1 및 제2 환경 보호층(174, 186)은 또한 RDL(174)에 부착된 와이어(180) 및 와이어 본드(184)를 안정화하고 보호한다. 또한, 제2 환경 보호층의 증착은 센서 시스템(100)의 형성을 완료한다.
상술한 개념(이러한 개념이 서로 일치하는 경우)의 모든 조합은 본 명세서에 개시된 본 발명의 주제의 일부인 것으로 고려된다는 것을 이해해야 한다. 특히, 본 명세서의 말단에 나타나는 청구된 주제의 모든 조합은 본 명세서에 개시된 본 발명의 주제의 일부인 것으로 고려된다.
비록 상술한 예가 특정 예를 참조하여 설명되었지만, 설명된 본 발명의 개념의 사상 및 범위 내에서 많은 변경이 이루어질 수 있음을 이해해야 한다. 따라서, 예들은 설명된 예들로 제한되지 않지만, 하기의 청구항들의 언어에 의해 정의된 전체 범위를 갖도록 의도된다.

Claims (20)

  1. 베이스 기판 층 상에 디바이스 스택 및 이미지층을 각각 배치하는 단계;
    디바이스 스택에 본드 패드를 배치하는 단계;
    디바이스 스택과 본드 패드 상에 패시베이션 스택(passivation stack)의 적어도 한 부분을 배치하는 단계;
    패시베이션 스택의 상부층에 나노웰의 어레이를 형성하는 단계;
    본드 패드에 연장되어 있는 실리콘관통전극(through-silicon via, TSV)을 베이스 기판의 하부면을 통해 에칭하는 단계;
    본드 패드와 전기접촉하도록 TSV를 플레이팅하는 단계;
    TSV와 전기접촉하는 재배선층(redistribution layer, RDL)을 베이스 기판의 하부면에 배치하는 단계; 및
    플로우 채널을 형성하도록 패시베이션 스택의 상부층에 플로우 셀을 배치하는 단계를 포함하며,
    상기 플로우 채널은 본드 패드 및 나노웰의 어레이 상에 배치되는 방법.
  2. 제 1 항에 있어서,
    RDL의 제1 부분 상에 제1 환경 보호층을 배치하는 단계;
    제1 환경 보호층 상에 기계적 지지구조체를 본딩하는 단계; 및
    RDL과 전기접촉하도록 RDL의 제2 부분에 와이어를 본딩하는 단계를 포함하는 방법.
  3. 제 2 항에 있어서,
    RDL의 제2 부분 상에 제2 환경 보호층을 배치하는 단계; 및
    제1 및 제2 환경 보호층으로 전체 RDL을 커버하는 단계를 포함하는 방법.
  4. 제 1 항에 있어서,
    패시베이션 스택의 적어도 한 부분을 배치하는 단계는:
    디바이스 스택과 본드 패드 상에 제1 패시베이션층을 배치하는 단계;
    제1 패시베이션층 상에 제1 화학 보호층을 배치하는 단계; 및
    제1 화학 보호층 상에 제2 패시베이션층 배치하는 단계를 포함하는 방법.
  5. 제 4 항에 있어서,
    나노웰의 어레이를 형성하는 단계는:
    제2 패시베이션층에 나노웰의 어레이를 에칭하는 단계; 및
    제2 패시베이션층 상에 제2 화학 보호층을 배치하는 단계를 포함하는 방법.
  6. 제 1 항에 있어서,
    이미지층은 광 검출기의 어레이를 포함하는 방법.
  7. 제 6 항에 있어서,
    디바이스 스택은 광 가이드의 어레이를 포함하고,
    광 가이드의 어레이의 각각의 광 가이드는 광 검출기의 어레이의 적어도 하나의 광 검출기와 연관되는 방법.
  8. 제 1 항에 있어서,
    플로우 채널을 형성하도록 패시베이션 스택의 상부층에 플로우 셀을 배치하는 단계는:
    패시베이션 스택의 상부층에 플로우 셀 측벽을 본딩하는 단계; 및
    플로우 셀 측벽에 플로우 셀 커버를 부착하는 단계를 포함하는 방법.
  9. 제 1 항에 있어서,
    디바이스 스택 상에 광 차폐층을 배치하는 단계를 더 포함하며,
    광 차폐층은 디바이스 스택과 패시베이션 스택 사이에 배치되는, 방법.
  10. 제 9 항에 있어서,
    본드 패드는 광 차폐층을 통해 뻗어있는 방법.
  11. 베이스 기판 층 상에 디바이스 스택 및 이미지층을 각각 배치하는 단계;
    디바이스 스택에 본드 패드를 배치하는 단계;
    디바이스 스택과 본드 패드 상에 패시베이션 스택(passivation stack)의 적어도 한 부분을 배치하는 단계;
    본드 패드에 연장되어 있는 실리콘관통전극(through-silicon via, TSV)을 베이스 기판의 하부면을 통해 에칭하는 단계;
    본드 패드와 전기접촉하도록 TSV를 플레이팅하는 단계; 및
    패시베이션 스택 상에 플로우 셀을 배치하는 단계를 포함하며,
    이미지층은 광 검출기의 어레이를 포함하고, 디바이스 스택은 광 가이드의 어레이를 포함하며,
    패시베이션 스택은 플로우 셀과 본드 패드 사이에 배치되는 방법.
  12. 제 11 항에 있어서,
    TSV와 전기접촉하는 재배선층(redistribution layer, RDL)을 베이스 기판의 하부면에 배치하는 단계를 더 포함하는 방법.
  13. 제 11 항에 있어서,
    패시베이션 스택 상에 플로우 셀을 배치하는 단계는:
    패시베이션 스택에 플로우 셀 측벽을 본딩하는 단계; 및
    플로우 셀 측벽과 플로우 셀 커버를 부착하는 단계를 포함하는 방법.
  14. 제 11 항에 있어서,
    패시베이션 스택의 적어도 한 부분을 배치하는 단계는:
    디바이스 스택과 본드 패드 상에 제1 패시베이션층을 배치하는 단계;
    제1 패시베이션층 상에 제1 화학 보호층을 배치하는 단계; 및
    제1 화학 보호층 상에 제2 패시베이션층 배치하는 단계를 포함하는 방법.
  15. 제 14 항에 있어서,
    제2 패시베이션층에 나노웰의 어레이를 에칭하는 단계; 및
    제2 패시베이션층 상에 제2 화학 보호층을 배치하는 단계를 더 포함하는 방법.
  16. 베이스 기판 상에 배치되는 이미지층,
    이미지층 상에 배치되는 디바이스 스택,
    디바이스 스택에 배치되는 본드 패드,
    디바이스 스택과 본드 패드 상에 배치되는 패시베이션 스택,
    패시베이션 스택의 상부층에 배치되는 나노웰의 어레이,
    베이스 기판을 통해 연장되어 있고 본드 패드와 전기접촉하는 실리콘관통전극(TSV), 및
    TSV와 전기접촉하고 베이스 기판의 하부면에 배치되는 재배선층(RDL)을 포함하는, 이미지 센서 구조체를 포함하는 시스템으로서,
    플로우 채널은 나노웰의 어레이 상에 배치되고,
    패시베이션 스택은 플로우 채널과 본드 패드 사이에 배치되는 시스템.
  17. 제 16 항에 있어서,
    패시베이션 스택은:
    디바이스 스택과 본드 패드 상에 배치되는 제1 패시베이션층; 및
    제1 패시베이션층 상에 배치되는 제1 화학 보호층을 포함하는 시스템.
  18. 제 17 항에 있어서,
    패시베이션 스택은:
    제1 화학 보호층 상에 배치되는 제2 패시베이션층; 및
    제2 패시베이션층 상에 배치되는 제2 화학 보호층을 포함하는 시스템.
  19. 제 16 항에 있어서,
    이미지층에 배치되는 광 검출기의 어레이; 및
    디바이스 스택에 배치되는 광 가이드의 어레이를 더 포함하며,
    각각의 광 가이드는 광 검출기의 어레이의 적어도 하나의 광 검출기와 연관되는 시스템.
  20. 제 16 항에 있어서,
    디바이스 스택과 패시베이션 스택 사이에 배치되는 광 차폐층을 포함하고,
    본드 패드는 광 차폐층을 통해 뻗어있는 시스템.
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