KR20220030917A - 광 검출 디바이스 상의 광학 결합 구조체와의 도파관 통합 - Google Patents

광 검출 디바이스 상의 광학 결합 구조체와의 도파관 통합 Download PDF

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KR20220030917A
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아르빈 에마디
아르노드 라이벌
파비앙 아벨
알리 아가
크레이그 시에슬라
아타반 카루나카란
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일루미나, 인코포레이티드
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Abstract

본 명세서에서 제공되는 것은 장치의 다양한 예들, 장치의 이들 예를 포함하는 플로우 셀들, 및 장치의 이들 예를 제조하는 방법들을 포함한다. 장치는, 기판 위에 있고 광 검출 디바이스의 측면들을 덮는 몰딩 층을 포함할 수 있다. 몰딩 층은 제1 영역 및 제2 영역을 포함하며, 이들은 광 검출 디바이스의 활성 표면과 함께 인접 표면을 형성한다. 도파관 통합 층이 인접 표면과 도파관 사이에 있다. 도파관 통합 층은 광원으로부터의 광파를 도파관에 광학적으로 결합시키기 위해, 제1 및 제2 영역들 위의 광학 결합 구조체들을 포함한다. 도파관은 광파를 이용하여, 나노웰들 내의 광 민감성 재료들을 여기시킨다. 도파관 위의 나노구조체 층은 나노웰들을 포함한다. 각각의 나노웰은 광 검출 디바이스의 활성 표면 상의 위치와 수직 축을 공유한다.

Description

광 검출 디바이스 상의 광학 결합 구조체와의 도파관 통합
관련 출원의 상호 참조
본 특허 출원은 2019년 7월 8일자로 출원되고 발명의 명칭이 "Waveguide Integration with Optical Coupling Structures on Light Detection Device"인 미국 가특허 출원 제62/871,596호에 대한 우선권을 주장한다. 상기 언급된 출원의 전체 내용은 이에 의해 본 명세서에 참고로 포함된다.
생물학적 또는 화학적 연구에서의 다양한 프로토콜들은 제어된 반응들을 수행하는 것을 수반한다. 이어서, 지정된 반응들이 관찰되거나 검출될 수 있으며, 후속 분석은 반응에 수반된 화학물질들의 속성들을 식별하거나 드러내는 것을 도울 수 있다. 일부 다중 검정들에서, 식별가능한 표지(예컨대, 형광 표지)를 갖는 미지의 분석물이 제어된 조건 하에서 수천 개의 공지된 프로브들에 노출될 수 있다. 각각의 공지된 프로브는 마이크로플레이트의 대응하는 웰(well) 내에 침착될 수 있다. 공지된 프로브들과 웰들 내의 미지의 분석물 사이에서 발생하는 임의의 화학 반응들을 관찰하는 것은 분석물의 속성들을 식별하거나 드러내는 것을 도울 수 있다. 그러한 프로토콜들의 다른 예들은 합성에 의한 서열분석(sequencing-by-synthesis, SBS) 또는 사이클릭-어레이 서열분석(cyclic-array sequencing)과 같은 공지된 DNA 서열분석 프로세스들을 포함한다.
일부 형광 검출 프로토콜들에서, 광학 시스템은 여기 광을 형광단, 예컨대 형광 표지된 분석물 상으로 지향시키고, 또한 부착된 형광단을 갖는 분석물로부터 방출될 수 있는 형광 방출 신호 광을 검출하는 데 사용된다. 그러나, 그러한 광학 시스템들은 비교적 고가일 수 있으며, 비교적 큰 벤치탑 풋프린트(benchtop footprint)를 수반할 수 있다. 예를 들어, 광학 시스템은 렌즈들, 필터들, 및 광원들의 배열을 포함할 수 있다. 다른 제안된 검출 시스템들에서, 플로우 셀(flow cell) 내의 제어된 반응들은 솔리드 스테이트 광 센서 어레이(예컨대, 상보형 금속 산화물 반도체(CMOS) 검출기)에 의해 정의된다. 이들 시스템은 형광 방출을 검출하기 위해 큰 광학 조립체를 수반하지 않는다. 그러나, 기능성을 가능하게 하기 위해 CMOS를 포함하는 일부 기존의 플로우 셀들에서, 상부 층은 광학적으로 불투명하거나, 광 확산 또는 광 산란 특징부들을 포함하지 않는데, 그 이유는 이들 예시적인 플로우 셀에서 이들 특징부는 여기 또는 방출 광 경로들을 차단하거나 교란시킬 수 있기 때문이다.
따라서, 플로우 셀이 작고 저렴한 디바이스인 것이 유익할 수 있다. 비교적 작은 플로우 셀에서는, 광 검출 디바이스의 센서 활성 영역 중 가능한 한 많은 부분을 이용하고/하거나 센서 활성 영역 중 가능한 한 큰 부분을 제공하는 것이 유익할 수 있다. 플로우 셀 내에서 이용하기 위한 장치의 제공을 통해 종래 기술의 단점들이 극복될 수 있고 본 개시내용에서 나중에 기술되는 바와 같은 이득들이 달성될 수 있으며, 본 장치는: 기판 위에 있고 광 검출 디바이스의 측면들을 덮는 몰딩 층 - 여기서 몰딩 층은 광 검출 디바이스의 활성 표면의 제1 에지에 인접한 제1 영역 및 광 검출 디바이스의 활성 표면의 제2 에지에 인접한 제2 영역을 포함하고, 제1 영역, 제2 영역, 및 광 검출 디바이스의 활성 표면은 인접 표면(contiguous surface)을 형성함 -; 인접 표면과 도파관 사이의 도파관 통합 층 - 여기서 도파관 통합 층은 제1 영역의 상부 표면 위의 그리고 제2 영역의 상부 표면 위의, 도파관 통합 층의 상부 표면의 부분들 상의 광학 결합 구조체들을 포함하고, 광학 결합 구조체들은 광원으로부터의 광파를 도파관에 결합시킴 -; 도파관 통합 층 위의 도파관 - 여기서 도파관은 도파관 통합 층으로부터의 광파를 이용하여 하나 이상의 나노웰(nanowell)들 내의 광 민감성 재료들을 여기시킴 -; 및 도파관 위의 나노구조체 층을 포함하며, 나노구조체 층은 하나 이상의 나노웰들을 포함하고, 하나 이상의 나노웰들은 나노구조체 층 상의 하나 이상의 위치들 상에 형성되고, 하나 이상의 위치들의 각각의 위치는 광 검출 디바이스의 활성 표면 상의 위치와 수직 축을 공유한다.
일부 예들에서, 제1 영역 및 제2 영역은 광 검출 디바이스의 활성 표면과 중첩되지 않는다.
일부 예들에서, 광학 결합 구조체들은 격자들을 포함한다.
일부 예들에서, 도파관 통합 층은 낮은 굴절률을 갖는 재료로 구성된다.
일부 예들에서, 도파관은 높은 굴절률을 갖는 재료를 포함한다.
일부 예들에서, 나노구조체 층은 낮은 굴절률을 갖는 재료를 포함한다.
일부 예들에서, 본 장치는 도파관과 나노구조체 층 사이에 하나 이상의 낮은 지수 층(index layer)들을 추가로 포함한다.
일부 예들에서, 본 장치는, 인접 표면 위의 그리고 도파관 통합 층 아래의 필터 층을 추가로 포함하며, 여기서 필터 층은 도파관으로부터의 광이 광 검출 디바이스로 누설되는 것을 차단한다.
일부 예들에서, 광원은 발광 다이오드 및 레이저 다이오드로 이루어진 군으로부터 선택된다.
일부 예들에서, 광 검출 디바이스는 하나 이상의 포토다이오드들을 포함하며, 여기서 하나 이상의 포토다이오드들 각각은 하나 이상의 나노웰들 아래에 위치된다.
일부 예들에서, 광 검출 디바이스는 상보형 금속-산화물-반도체(CMOS) 검출 디바이스를 포함한다.
일부 예들에서, 본 장치는 인접 표면 위의 상부 층을 추가로 포함하며, 여기서 상부 층 및 활성 표면은 집합적으로 나노구조체 층 위에 공간을 형성하고, 공간은 플로우 채널을 한정한다.
일부 예들에서, 상부 층은 전기 컴포넌트 및 물리적 구조체로 이루어진 군으로부터 선택된 특징부를 추가로 포함한다.
일부 예들에서, 상부 층은 전극을 포함한다.
일부 예들에서, 상부 층은 헤링본 트렌치를 포함한다.
일부 예들에서, 도파관은 하나 이상의 슬래브 도파관들을 포함한다.
일부 예들에서, 상부 층은: 제2 기판 아래에 있고 제2 광 검출 디바이스의 측면들을 덮는 제2 몰딩 층 - 여기서 제2 몰딩 층은 제2 광 검출 디바이스의 활성 표면의 제1 에지에 인접한 제1 영역 및 제2 광 검출 디바이스의 활성 표면의 제2 에지에 인접한 제2 영역을 포함하고, 제2 몰딩 층의 제1 영역, 제2 몰딩 층의 제2 영역, 및 제2 광 검출 디바이스의 활성 표면은 제2 인접 표면을 형성함 -; 제2 인접 표면과 제2 도파관 사이의 제2 도파관 통합 층 - 여기서 제2 도파관 통합 층은 제2 몰딩 층의 제1 영역의 상부 표면 아래의 그리고 제2 몰딩 층의 제2 영역의 상부 표면 아래의, 제2 도파관 통합 층의 상부 표면의 부분들 상의 광학 결합 구조체들을 포함하고, 제2 도파관 통합 층의 상부 표면의 부분들 상의 광학 결합 구조체들은 광원으로부터의 광파를 제2 도파관에 결합시킴 -; 도파관 통합 층 아래의 제2 도파관 - 제2 도파관은 제2 도파관 통합 층으로부터의 광파를 이용하여 하나 이상의 추가의 나노웰들 내의 광 민감성 재료들을 여기시킴 -; 및 제2 도파관 아래의 제2 나노구조체 층을 포함하며, 제2 나노구조체 층은 하나 이상의 추가의 나노웰들을 포함하고, 하나 이상의 추가의 나노웰들은 제2 나노구조체 층 상의 하나 이상의 위치들 상에 형성되고, 제2 나노구조체 층 상의 하나 이상의 위치들의 각각의 위치는 제2 광 검출 디바이스의 활성 표면 상의 위치와 수직 축을 공유한다.
일부 예들에서, 제2 기판의 저부 표면에 대한 제2 몰딩의 수직 높이는 제2 기판의 저부 표면에 대한 제2 광 검출 디바이스의 활성 표면의 높이와 적어도 실질적으로 동일하다.
일부 예들에서, 도파관 통합 층의 광학 결합 구조체들로부터 도파관으로 전달되는 광파의 주기는 가변 및 고정으로 이루어진 군으로부터 선택된다.
일부 예들에서, 광원으로부터의 광파를 하나 이상의 나노웰들에 적어도 광학적으로 결합시킴으로써, 도파관의 특정 부분은 하나 이상의 나노웰들 중 특정 수의 나노웰들을 여기시킨다.
일부 예들에서, 본 장치는 플로우 셀의 일부이다.
일부 예들에서, 본 장치는 소켓의 인클로저 내에 고정되고, 소켓은 베이스 부분, 복수의 전기 접점들, 및 적어도 하나의 제1 포트를 포함하는 베이스 부분과 결합된 커버 부분을 포함하고, 여기서 베이스 부분 및 커버 부분은 인클로저를 협력하여 형성하고, 전기 접점들은 인클로저와 베이스 부분의 외부 측면 사이에서 연장되고, 적어도 하나의 제1 포트는 인클로저와 커버 부분의 외부 측면 사이에서 연장되고, 광 검출 디바이스는 소켓의 전기 접점들에 전기적으로 결합된다.
일부 예들에서, 기판의 상부 표면에 대한 몰딩의 수직 높이는 기판의 상부 표면에 대한 광 검출 디바이스의 활성 표면의 높이와 적어도 실질적으로 동일하다.
일부 예들에서, 제1 영역의 상부 표면 위의 도파관 통합 층의 상부 표면의 부분들 위의 광학 결합 구조체들의 일부분은 제1 격자를 포함하고, 제2 영역의 상부 표면 위의 도파관 통합 층의 상부 표면의 부분들 위의 광학 결합 구조체들의 일부분은 제2 격자를 포함하며, 여기서 나노웰들의 제1 부분은 제1 격자에 광학적으로 결합되고, 나노웰들의 제2 부분은 제2 격자에 광학적으로 결합된다.
일부 예들에서, 나노웰들의 제1 부분은 제1 격자의 미리정의된 근접도 내의 나노웰들의 일부분을 포함하고, 나노웰들의 제2 부분은 제2 격자의 미리정의된 근접도 내의 나노웰들의 일부분을 포함한다.
일부 예들에서, 나노웰들의 제1 부분 및 나노웰들의 제2 부분은 나노웰들 모두를 포함하고, 각각의 나노웰은 제1 부분 또는 제2 부분 중 어느 하나에 있다.
플로우 셀의 제공을 통해 종래 기술의 단점들이 극복될 수 있고 본 개시내용에서 나중에 기술되는 바와 같은 이득들이 달성될 수 있으며, 본 플로우 셀은, 베이스 부분, 복수의 전기 접점들, 및 적어도 하나의 제1 포트를 포함하는 베이스 부분과 결합된 커버 부분을 포함하는 소켓 - 여기서 베이스 부분 및 커버 부분은 인클로저를 협력하여 형성하고, 전기 접점들은 인클로저와 베이스 부분의 외부 측면 사이에서 연장되고, 적어도 하나의 제1 포트는 인클로저와 커버 부분의 외부 측면 사이에서 연장됨 -; 및 소켓의 인클로저 내에 고정된 발광 디바이스를 포함하며, 발광 디바이스는, 기판 위에 있고 광 검출 디바이스의 측면들을 덮는 몰딩 층 - 여기서 몰딩 층은 광 검출 디바이스의 활성 표면의 제1 에지에 인접한 제1 영역 및 광 검출 디바이스의 활성 표면의 제2 에지에 인접한 제2 영역을 포함하고, 제1 영역, 제2 영역, 및 광 검출 디바이스의 활성 표면은 인접 표면을 형성함 -; 인접 표면과 도파관 사이의 도파관 통합 층 - 여기서 도파관 통합 층은 제1 영역의 상부 표면 위의 그리고 제2 영역의 상부 표면 위의, 도파관 통합 층의 상부 표면의 부분들 상의 광학 결합 구조체들을 포함하고, 광학 결합 구조체들은 광원으로부터의 광파를 도파관에 결합시킴 -; 도파관 통합 층 위의 도파관 - 여기서 도파관은 도파관 통합 층으로부터의 광파를 이용하여 하나 이상의 나노웰들 내의 광 민감성 재료들을 여기시킴 -; 및 도파관 위의 나노구조체 층 - 나노구조체 층은 하나 이상의 나노웰들을 포함하고, 여기서 하나 이상의 나노웰들은 나노구조체 층 상의 하나 이상의 위치들 상에 형성되고, 하나 이상의 위치들의 각각의 위치는 광 검출 디바이스의 활성 표면 상의 위치와 수직 축을 공유함 - 을 포함하며, 여기서 광 검출 디바이스는 소켓의 전기 접점들에 전기적으로 결합된다.
방법의 제공을 통해 종래 기술의 단점들이 극복될 수 있고 본 개시내용에서 나중에 기술되는 바와 같은 이득들이 달성될 수 있으며, 본 방법은, 플로우 셀의 저부 층을 형성하는 단계 - 여기서 플로우 셀은 상부 층과 저부 층 사이에 채널이 있는 상부 층 및 저부 층을 포함함 - 를 포함하며, 저부 층을 형성하는 단계는, 광 검출 디바이스의 활성 표면, 광 검출 디바이스의 활성 표면의 제1 에지에 인접한 몰딩 층의 제1 영역, 및 광 검출 디바이스의 활성 표면의 제2 에지에 인접한 몰딩 층의 제2 영역으로 구성된 인접 표면 상에 도파관 통합 층을 형성하는 단계 - 여기서 몰딩 층은 기판 위에 있고 광 검출 디바이스의 측면들을 덮으며, 몰딩 층은 기판의 상부에 대한 몰딩 높이를 갖고, 몰딩 높이는 기판의 상부 표면에 대한 광 검출 디바이스의 활성 표면의 높이와 적어도 실질적으로 동일함 -; 제1 영역의 상부 표면 위의 그리고 제2 영역의 상부 표면 위의, 도파관 통합 층의 상부 표면의 부분들 상에서 도파관 통합 층 내에 광학 결합 구조체들을 형성하는 단계; 도파관 통합 층 위에 도파관 층을 형성하는 단계 - 여기서 도파관 통합 층은 광원으로부터의 광파를 도파관 층에 광학적으로 결합시키고, 도파관 층은 도파관 통합 층으로부터의 광파를 이용하여 하나 이상의 나노웰들 내의 광 민감성 재료들을 여기시킴 -; 도파관 층 위에 나노구조체 층을 형성하는 단계; 및 나노구조체 층 상의 하나 이상의 위치들 상에 하나 이상의 나노웰들을 형성하는 단계를 포함하며, 여기서 하나 이상의 위치들의 각각의 위치는 광 검출 디바이스의 활성 표면 상의 위치와 수직 축을 공유한다.
일부 예들에서, 광학 결합 구조체들을 형성하는 단계는 임프린팅 및 리소그래피로 이루어진 군으로부터 선택된, 광학 결합 구조체들을 생성하기 위한 프로세스를 이용하는 단계를 포함한다.
일부 예들에서, 하나 이상의 나노웰들을 형성하는 단계는 나노임프린트 리소그래피 및 광학 리소그래피로 이루어진 군으로부터 선택된 리소그래피 프로세스를 이용하는 단계를 포함한다.
일부 예들에서, 본 방법은, 나노구조체 층 위에 상부 층을 형성하는 단계를 추가로 포함하며, 여기서 상부 층 및 활성 표면은 집합적으로 광 검출 디바이스의 나노구조체 층 위에 공간을 형성하고, 공간은 플로우 채널을 한정한다.
일부 예들에서, 본 방법은 특징부를 상부 층 내에 통합하는 단계를 추가로 포함하며, 특징부는 전기 컴포넌트 및 물리적 구조체로 이루어진 군으로부터 선택된다.
추가의 특징부들이 본 명세서에 기술된 기법들을 통해 실현된다. 다른 실시예들 및 양태들이 본 명세서에서 상세히 기술되며, 청구된 양태들의 일부로 간주된다. 본 개시내용의 이들 및 다른 목적들, 특징들 및 이점들은 첨부 도면과 관련하여 취해진 본 개시내용의 다양한 양태들의 하기의 상세한 설명으로부터 명백해질 것이다.
하기에 더 상세히 논의되는 전술한 양태들 및 추가의 개념들의 모든 조합들은 (그러한 개념들이 상호 불일치하지 않는다면) 본 명세서에 개시된 발명 요지의 일부인 것으로 고려되고, 본 명세서에 제공된 바와 같은 이득들을 달성하도록 구현되고 조합될 수 있다는 것이 이해되어야 한다.
하나 이상의 양태들은 본 명세서의 결론부에서의 청구범위에서 예들로서 구체적으로 지적되고 명확하게 청구된다. 하나 이상의 양태들의 전술한 목적들, 특징들, 및 이점들은 첨부 도면과 함께 취해진 하기의 상세한 설명으로부터 명백하다.
도 1 및 도 2는 일부 예시적인 플로우 셀들을 예시한다.
도 3은 일부 플로우 셀들에서 이용되는 나노구조체들의 예들을 도시한다.
도 4는 도파관 통합 층이 도파관과 검출기를 통합하는, 본 개시내용의 플로우 셀의 저부 층의 예를 부분적으로 도시한다.
도 5는 이중-서열분석이 가능해지는, 본 개시내용에서의 플로우 셀의 예의 다양한 양태들을 도시한다.
도 6은 광 도파관 및 검출기 둘 모두를 포함하는, 본 개시내용의 플로우 셀의 저부 층의 예를 도시한다.
도 7은 광 도파관 및 검출기 둘 모두를 포함하고, 또한 낮은 굴절률을 갖는 추가의 층을 포함하는, 본 개시내용의 플로우 셀의 저부 층의 예를 도시한다.
도 8a 내지 도 8g는 본 개시내용의 플로우 셀의 저부 층의 예를 형성하는 프로세스를 예시한다.
도 9는 광 도파관 및 검출기 둘 모두를 포함하고, 또한 도광체를 포함하는, 본 개시내용의 플로우 셀의 저부 층의 예를 도시한다.
도 10은 본 구현예의 일부 예들에 따른 플로우 셀의 저부 층의 예의 평면도를 예시한다.
도 11은 본 구현예의 일부 예들에 따른 플로우 셀의 예의 다양한 양태들을 예시하며, 이는 더 빠른 SBS 동역학적 결과(kinetics)를 돕는 것을 달성하는 데 도움을 줄 수 있는, 광학적으로 불투명한 특징부들을 포함하는 상부 층을 포함한다.
도 12는 상보형 금속-산화물 반도체(CMOS) (광) 검출 디바이스 및 2개의 서열분석 표면들을 포함하는 본 구현예의 플로우 셀의 예의 다양한 양태들을 예시한다.
도 13a 및 도 13b는 본 구현예의 일부 예들에 따른 저부 층을 포함할 수 있는, 플로우 셀 내에 형성되는 소켓의 예를 도시한다.
도 14는 본 구현예의 일부 예들의 소정 양태들에 따른 플로우 셀의 저부 층을 형성하는 방법의 작업흐름을 도시한다.
유사한 도면 부호들이 별개의 도면들 전체에 걸쳐 동일하거나 기능적으로 유사한 요소들을 지칭하고, 본 명세서에 포함되고 그 일부를 형성하는 첨부 도면은, 추가로 본 구현예를 예시하고, 그리고 구현예의 상세한 설명과 함께, 본 구현예의 원리들을 설명하는 역할을 한다. 당업자에 의해 이해되는 바와 같이, 첨부 도면은 이해의 용이함을 위해 제공되며 본 구현예의 소정 예들의 양태들을 예시한다. 구현예는 도면에 도시된 예들로 제한되지 않는다.
용어들 "연결", "연결된", "접촉" "결합된" 및/또는 이와 유사한 용어는 본 명세서에서 다양한 분기하는 배열들 및 조립 기법들을 포함하도록 광범위하게 정의된다. 이들 배열 및 기법은 다음을 포함하지만, 이들로 제한되지 않는다: (1) 사이에 개재 컴포넌트가 없는, 하나의 컴포넌트와 다른 컴포넌트의 직접 결합(즉, 컴포넌트들은 직접적인 물리적 접촉 상태에 있음); 및 (2) 다른 컴포넌트에 "연결"되거나 "접촉"하거나 "결합"되는 하나의 컴포넌트가 어떻게든 다른 컴포넌트와 (예컨대, 전기적으로, 유체적으로, 물리적으로, 광학적으로 등) 작동 연통한다면(그들 사이에 하나 이상의 추가의 컴포넌트들이 존재함에도 불구하고), 사이에 하나 이상의 컴포넌트들이 있는, 하나의 컴포넌트와 다른 컴포넌트의 결합. 서로 직접 물리적으로 접촉하는 일부 컴포넌트들은 서로 전기적 접촉, 광학적 접촉 및/또는 유체 접촉 상태에 있을 수 있거나 그렇지 않을 수 있다는 것을 이해하여야 한다. 더욱이, 전기적으로 연결되거나, 전기적으로 결합되거나, 광학적으로 연결되거나, 광학적으로 결합되거나, 유동적으로 연결되거나, 유동적으로 결합되는 2개의 컴포넌트들은 직접적인 물리적 접촉 상태에 있을 수 있거나 그렇지 않을 수 있고, 하나 이상의 다른 컴포넌트들이 그들 사이에 위치될 수 있다.
본 명세서에 사용되는 바와 같이, "플로우 셀"은 반응 구조체의 복수의 반응 사이트들과 연통하는 플로우 채널을 사이에 형성하기 위해 반응 구조체 위로 연장되는 덮개를 갖는 디바이스를 포함할 수 있고, 반응 사이트들에서 또는 그 부근에 근접하여 발생하는 지정된 반응들을 검출하도록 구성되는 검출 디바이스를 포함할 수 있다. 플로우 셀은 전하-결합 디바이스(CCD) 또는 상보형 금속-산화물 반도체(CMOS) (광) 검출 디바이스와 같은 솔리드 스테이트 광 검출 또는 "이미징" 디바이스를 포함할 수 있다. 하나의 특정 예로서, 플로우 셀은 (통합된 펌프를 갖는) 카트리지에 유동적으로 및 전기적으로 결합되도록 구성될 수 있으며, 이는 생물검정 시스템에 유동적으로 및/또는 전기적으로 결합되도록 구성될 수 있다. 카트리지 및/또는 생물검정 시스템은 미리결정된 프로토콜(예컨대, 합성에 의한 서열분석)에 따라 반응 용액을 플로우 셀의 반응 사이트들로 전달할 수 있고, 복수의 이미징 사건들을 수행할 수 있다. 예를 들어, 카트리지 및/또는 생물검정 시스템은 하나 이상의 반응 용액들을 플로우 셀의 플로우 채널을 통해, 그리고 이에 의해 반응 사이트들을 따라 지향시킬 수 있다. 반응 용액들 중 적어도 하나는 동일하거나 상이한 형광 표지들을 갖는 4개의 유형들의 뉴클레오티드를 포함할 수 있다. 뉴클레오티드는 플로우 셀의 반응 사이트들에, 예컨대 반응 사이트들에서의 대응하는 올리고뉴클레오티드에 결합할 수 있다. 이어서, 카트리지 및/또는 생물검정 시스템은 여기 광원(예컨대, 발광 다이오드(LED)들과 같은 솔리드 스테이트 광원들)을 사용하여 반응 사이트들을 조명할 수 있다. 여기 광은 일정 범위의 파장들을 포함한 미리결정된 파장 또는 파장들을 가질 수 있다. 입사 여기 광에 의해 여기되는 형광 표지들은 플로우 셀의 광 센서들에 의해 검출될 수 있는 방출 신호들(예컨대, 여기 광과는 상이한, 그리고, 잠재적으로 서로 상이한 파장 또는 파장들의 광)을 제공할 수 있다.
본 명세서에 기술된 플로우 셀들은 다양한 생물학적 또는 화학적 프로세스들을 수행하도록 구성될 수 있다. 보다 구체적으로, 본 명세서에 기술된 플로우 셀들은, 지정된 반응을 나타내는 사건, 속성, 품질, 또는 특성을 검출하는 것이 요구되는 다양한 프로세스들 및 시스템들에서 사용될 수 있다. 예를 들어, 본 명세서에 기술된 플로우 셀들은 광 검출 디바이스들, 바이오센서들, 및 그들의 컴포넌트들뿐만 아니라, 바이오센서들과 함께 작동하는 생물검정 시스템들을 포함하거나 이들과 통합될 수 있다.
플로우 셀들은 개별적으로 또는 집합적으로 검출될 수 있는 복수의 지정된 반응들을 용이하게 하도록 구성될 수 있다. 플로우 셀들은 복수의 지정된 반응들이 병렬로 발생하는 다수의 사이클들을 수행하도록 구성될 수 있다. 예를 들어, 플로우 셀들은 효소 조작 및 광 또는 이미지 검출/획득의 반복적 사이클들을 통해 조밀한 어레이의 DNA 특징들을 서열분석하는 데 사용될 수 있다. 이와 같이, 플로우 셀들은 반응 용액 내의 시약들 또는 다른 반응 컴포넌트들을 플로우 셀들의 반응 사이트들로 전달하는 하나 이상의 마이크로유체 채널들과 유체 연통할 수 있다. 반응 사이트들은 균일한 또는 반복 패턴에서와 같이 미리결정된 방식으로 제공되거나 이격된다. 대안적으로, 반응 사이트들은 랜덤하게 분포될 수 있다. 각각의 반응 사이트들은 하나 이상의 도광체들, 및 연관된 반응 사이트로부터의 광을 검출하는 하나 이상의 광 센서들과 연관될 수 있다. 일례에서, 도광체들은 소정 파장들의 광을 필터링하기 위한 하나 이상의 필터들을 포함한다. 도광체들은, 예를 들어, 필터 재료가 소정 파장(또는 범위의 파장들)을 흡수하고 적어도 하나의 미리결정된 파장(또는 범위의 파장들)이 통과하는 것을 허용하도록 하는 흡수 필터(예컨대, 유기 흡수 필터)일 수 있다. 일부 플로우 셀들에서, 반응 사이트들은 반응 리세스들 또는 챔버들 내에 위치될 수 있으며, 이는 그 안에서의 지정된 반응들을 적어도 부분적으로 구획화할 수 있다.
본 명세서에 사용되는 바와 같이, "지정된 반응"은 관심 분석물과 같은 관심 화학적 물질 또는 생물학적 물질의 화학적, 전기적, 물리적, 또는 광학적 속성(또는 품질) 중 적어도 하나에 있어서의 변화를 포함한다. 특정 플로우 셀들에서, 지정된 반응은, 예를 들어, 관심 분석물과의 형광 표지된 생체분자의 합체와 같은 양성 결합 사건이다. 더욱 대체적으로, 지정된 반응은 화학적 변환, 화학적 변화, 또는 화학적 상호작용일 수 있다. 지정된 반응은 또한 전기적 속성들의 변화일 수 있다. 특정 플로우 셀들에서, 지정된 반응은 분석물과의 형광 표지된 분자의 합체를 포함한다. 분석물은 올리고뉴클레오티드일 수 있고, 형광 표지된 분자는 뉴클레오티드일 수 있다. 표지된 뉴클레오티드를 갖는 올리고뉴클레오티드를 향해 여기 광이 지향될 때 지정된 반응이 검출될 수 있고, 형광단은 검출가능한 형광 신호를 방출한다. 플로우 셀들의 다른 예에서, 검출된 형광은 화학발광 또는 생물발광의 결과이다. 지정된 반응은, 또한, 예를 들어 공여체 형광단을 수용체 형광단 부근으로 가져옴으로써 형광 공명 에너지 전달(fluorescence (또는
Figure pct00001
) resonance energy transfer, FRET)을 증가시킬 수 있거나, 공여체 형광단과 수용체 형광단을 분리시킴으로써 FRET를 감소시킬 수 있거나, 형광단으로부터 소광제(quencher)를 분리시킴으로써 형광을 증가시킬 수 있거나, 또는 소광제와 형광단을 병치시킴으로써 형광을 감소시킬 수 있다.
본 명세서에 사용되는 바와 같이, "전기적으로 결합된" 및 "광학적으로 결합된"은 전원, 전극, 기재의 전도성 부분, 액적, 전도성 트레이스, 와이어, 도파관, 나노구조체, 다른 회로 세그먼트 등의 임의의 조합 사이에서, 각각, 전기 에너지 및 광파의 전달 또는 전송을 지칭한다 "전기적으로 결합된" 및 "광학적으로 결합된"이라는 용어들은 직접 또는 간접 연결들과 관련하여 이용될 수 있고, 유체 중간체, 에어 갭 등과 같은 다양한 중간체들을 통과할 수 있다.
본 명세서에 사용되는 바와 같이, "반응 용액", "반응 컴포넌트" 또는 "반응물"은 적어도 하나의 지정된 반응을 획득하기 위해 사용될 수 있는 임의의 물질을 포함한다. 예를 들어, 잠재적인 반응 컴포넌트들은, 예를 들어, 시약들, 효소들, 샘플들, 다른 생체분자들, 및 완충 용액들을 포함한다. 반응 컴포넌트들은 본 명세서에 개시된 플로우 셀들 내의 반응 사이트로 용액 중에 전달될 수 있고/있거나 반응 사이트에 고정화될 수 있다. 반응 컴포넌트들은 플로우 셀의 반응 사이트에 고정화된 관심 분석물과 같은 다른 물질과 직접적으로 또는 간접적으로 상호작용할 수 있다.
본 명세서에 사용되는 바와 같이, 용어 "반응 사이트"는 적어도 하나의 지정된 반응이 발생할 수 있는 국소화된 영역이다. 반응 사이트는 물질이 위에 고정화될 수 있는 반응 구조체 또는 기재의 지지 표면들을 포함할 수 있다. 예를 들어, 반응 사이트는 반응 컴포넌트를 위에 갖는, 예컨대 핵산의 콜로니를 위에 갖는 반응 구조체(이는 플로우 셀의 채널 내에 포지셔닝될 수 있음)의 표면을 포함할 수 있다. 일부 플로우 셀들에서, 콜로니 내의 핵산은, 예를 들어 단일 가닥 또는 이중 가닥 템플릿의 클론 복제물들인 동일한 서열을 갖는다. 그러나, 일부 플로우 셀들에서, 반응 사이트는, 예를 들어 단일 가닥 또는 이중 가닥 형태의 단일 핵산 분자만을 함유할 수 있다.
용어 "팬-아웃(fan-out)"은 검출기를 넘어 수평 거리로 연장되는 검출기와 함께 패키징되는 영역을 특성화하기 위해 본 명세서에서 사용된다. 예를 들어, CMOS 센서가 플로우 셀에서 검출기로서 이용되는 예들에서, 팬-아웃은 CMOS 센서의 수평 경계들의 각각의 측면 상의 추가적인 수평 거리를 지칭한다.
본 명세서에 사용되는 바와 같이, 용어들 "높은 지수 재료(high index material)" 및 "낮은 지수 재료(low index material)"는 각각 높은 굴절률(또는 굴절 지수) 및 낮은 굴절률(또는 굴절 지수)을 갖는 재료들을 지칭한다. 광학계에서, 재료의 굴절률 또는 굴절 지수는 광이 재료를 통해 얼마나 빠르게 전파되는지를 기술하는 무차원수이다. 여기서 c는 진공에서의 광의 속력이고 v는 매질에서의 광의 위상 속도인 것으로 정의된다. 예를 들어, 창유리의 굴절률은 1.52인 반면, 순수한 물의 굴절률은 1.33이며, 따라서 광은 물을 통해 이동하는 것보다 유리를 통해 더 느리게 이동한다. 비록 소정의 비제한적인 예들이 본 명세서에 제공되지만, 높은 굴절률 재료는 일반적으로 1.50보다 큰 굴절률을 나타내는 처리된 유리, 중합체, 또는 화학적 코팅인 것으로 합의된다. 높은 굴절률을 갖는 본 명세서에서 언급된 재료들 중에는 탄탈륨 산화물(TaOx)이 있으며, 이는 굴절률이 2.1306이다. 도파관의 코어를 형성하는 데 사용되는 다른 높은 지수 재료는 2.01의 굴절률을 가질 수 있는 실리콘 질화물 합금(SiON)이다. 높은 굴절률 재료들은 흔히 반사-방지 속성들을 갖는 광학적으로 투명한 컴포넌트들을 형성하기 위해 대비 굴절률(contrasting refractivity)의 재료들과 통합된다. 중합체들은 낮은 굴절률들을 갖는 재료들의 일반적인 예들인데, 그 이유는 굴절률이 낮을수록, 재료가 광을 덜 휘게 해서, 초점력, 반사 효과, 및 광 분산을 감소시키기 때문이다. 따라서, 광학 플라스틱의 중합체는 더 낮은 (값) 굴절률을 갖는다. 예를 들어, 더 낮은 굴절률을 갖는 많은 재료들은 1.31 내지 1.4의 지수들을 갖는다. 일반적으로 말하면, 1.50 미만인 굴절률을 갖는 재료들은 낮은 지수 재료들로 지칭된다.
본 명세서에 사용되는 바와 같이, 용어 "실질적으로"는 작은 변동(예컨대, ±5% 이하)뿐만 아니라, 변동 없음(즉, ±0%)을 지칭한다.
이해의 용이함을 위해 축척대로 그려지지 않은 도면들을 아래에서 참조하며, 여기서 동일한 도면 부호들은 동일한 또는 유사한 컴포넌트들을 지정하기 위해 상이한 도면들 전체에 걸쳐 사용된다.
기존의 플로우 셀의 경우, 광원이 상부 플로우 셀 층 위에 위치된다. 플로우 셀의 저부 층은 센서 또는 검출기(예컨대, CMOS 센서)를 포함하고, 광원은 이 층 위에 위치된다. 플로우 셀 내의 검출기가 CMOS일 때, 기존의 플로우 셀들에서는, SBS와 같은, 플로우 셀을 사용하여 수행되는 일부 프로세스들의 성능에 있어서 소정의 제한들이 있다. 도 1 및 도 2는 이들 기존의 구조를 도시하고 이들 제한을 예시한다. 도 1 및 도 2는 둘 다, 상부 층(110, 210) 및 저부 층(120, 220)이 서로 대면하는 플로우 셀들(100, 200)을 도시한다. 이들 층 사이의 헤드스페이스는 채널(130, 230)을 한정하며, 여기서 서열분석 동작(예컨대, SBS)을 위한 시약들이 디스펜싱될 수 있다. 도 1의 플로우 셀(100)은 상부 층(110) 및 저부 층(120)의 각각의 층 상에 나노구조체(140a, 140b)를 추가로 포함하며, 여기서 나노구조체들(140a, 140b)의 표면들은 채널(130, 230)을 향해 지향된다. 나노구조체들(140a, 140b)은 도 3에 더 상세히 도시된다.
도 1을 참조하면, 이러한 플로우 셀(100)에서, 조합 광원(155) 및 검출기(160)는, 여기 광(170) 및 방출 광(180)이 광원(155)과 검출기(160)와 상부 층(110)과 저부 층(120) 사이에서 이동할 수 있도록, 상부 층(110) 위에 위치된다. 구체적으로, 광원(155)으로부터 나오는 여기 광(170)은 나노구조화된 표면들(140a, 140b)(예컨대, 2개의 서열분석 표면들)을 향해 전파되며, 여기서 서열분석되는 DNA 가닥은 DNA 가닥 내에 포함된 마지막 뉴클레오티드의 특성들에 기초하여 방출 광(180)을 재방출한다. 이러한 방출 광(180)은 다시 검출기(160)로 전파된다. 플로우 셀(200)에서, 나노구조화된 표면들(140a, 140b)은 동시에 서열분석하는 데 이용될 수 있다.
도 2를 참조하면, 2개의 나노구조체들(140a, 140b)(도 1)을 이용하기보다는, 플로우 셀(200)은 CMOS 센서인 검출기(260)를 포함하므로, 단지 하나의 나노구조체(240)만이 있다. 일례에서, 검출기(260)는 CMOS 센서를 포함하는 광 검출 디바이스이다. 검출기(260)로서 CMOS 센서를 이용하는 것은 SBS에서 성능 이점들을 제공한다. 검출기(260)로서의 CMOS 센서의 존재 때문에, 이러한 요소를 이용하는 플로우 셀들은 본 명세서의 일부 예들에서 CMOS-기반 플로우 셀들로 지칭된다. 이러한 플로우 셀 유형의 경우, 광원(255)이 상부 층(220) 위에 배치된다. 광원(255)은 나노구조체(240) 표면으로 전파되는 여기 광(270)을 전송한다. 플로우 셀(200)에 의해 서열분석되는 폴리뉴클레오티드 가닥(예컨대, DNA)은 이어서 방출 광(280)을 재방출하며, 이는 저부 층(220) 내에 배치된 검출기(260)(예컨대, CMOS 센서)로 하향으로 전파된다. 용어 "DNA 가닥"이 본 명세서에서 사용되지만, 이 용어는 단지 RNA와 같은 다른 유형의 분자를 포함할 수 있는 폴리뉴클레오티드의 대표적인 예를 예시하고자 하는 것임에 유의한다.
도 3을 참조하면, 각각의 나노구조체(340)(예컨대, 나노구조체(140a, 140b)(도 1), 나노구조체(240)(도 2))는 서열분석될 DNA 가닥(335)을 고정시키는 프라이머를 갖는 하이드로겔(325)을 포함하는 나노웰들(315)로 구성된다.
효과적으로 기능하기 위해, 기존의 플로우 셀들(100, 200)의 기술적 아키텍처는 도 1 및 도 2에서 플로우 셀들(100, 200)의 전반적인 효능 및 성능에 영향을 주는 소정 요소들을 포함한다. 예를 들어, 전기 컴포넌트들(예컨대, 전극들) 및/또는 물리적 구조체들(예컨대, 헤링본 트렌치)을 포함하지만 이들로 제한되지 않는 성능 향상 특징부들을 플로우 셀들(100, 200)의 상부 층(110, 210) 내에 통합하는 것은 더 빠른 SBS 동역학적 결과를 달성하는 데 도움을 줄 수 있다. 이들 특징부는 광학적으로 불투명, 광 확산 및/또는 광 산란성이기 때문에, 이들은 플로우 셀들(100, 200)의 성능에 긍정적인 영향을 주지 않을 것인데, 그 이유는 이들이 여기 또는 방출 광 경로들을 차단하거나 교란시킬 수 있기 때문이다. 도 1의 비-CMOS 플로우 셀(100)이 2개의 서열분석 표면들, 나노구조체들(140a, 140b)을 이용하는 반면에, 도 2의 플로우 셀(200)은 이 이중-서열분석 표면 아키텍처로부터 이득을 얻지 않는데, 그 이유는 상부 층(210)에 제2 서열분석 표면을 도입하는 것이 광학적으로 불투명, 광 확산성, 및/또는 광 산란성일 수 있고 플로우 셀(200)의 성능에 악영향을 미칠 수 있기 때문이다. 따라서, 도 2의 CMOS-기반 플로우 셀(200)은, 광원(155)의 배치 및 광 경로들을 방해하는 제안된 제2 표면에 기초하여, 획득된 데이터의 양을 낮추는, 2개의 서열분석 표면들을 포함하는 것을 배제한다.
도 1 및 도 2를 참조하면, 플로우 셀들(100, 200)의 기능성은, 기존의 플로우 셀들(100, 200) 둘 모두에서, 광원(155, 255)의 위치로 나오는(그리고 일부 경우들에서, 복귀하는) 광 경로들에 부분적으로 의존하기 때문에, 최적의 성능을 달성하기 위해, 플로우 셀(100, 200) 상부 층(110, 210)은 다음을 차단하고/하거나 광범위하게 확산시키고/시키거나 산란시킬 수 없다: 1) 광원(155, 255)으로부터 서열분석될 (나노구조체들(140a, 140b, 240)에서의) DNA 클러스터들로 이동하는 여기 광(170, 270); 및/또는 2) 서열분석될 (나노구조체들(140a, 140b, 240)에서의) DNA 클러스터들로부터 검출기(160, 260)로 이동하는 방출된 광(180, 280).
도 4 및 도 5는 도파관(445)이 검출기(460)(예컨대, CMOS 센서) 위에 형성되는 다양한 예들의 양태들을 도시한다. 본 개시내용의 다양한 예들에서 "CMOS 센서"의 이용은 단지 예로서 제공되고, 다른 유형의 센서들, 예컨대, CCD 센서들과 같은 솔리드 스테이트 센서들이 본 개시내용에 따라 채용될 수 있다. 본 개시내용에서의 구현예들의 예들은 평면 도파관들 또는 슬래브 도파관들로 지칭되는 도파관들을 이용한다. 평면 도파관은 평면 기하학적 구조를 갖는 도파관이며, 이는 그것이 하나의 차원으로만 광을 안내한다는 것을 의미한다. 본 명세서에 기술된 바와 같이, 도 4의 도파관(445)을 포함하는 다양한 구현예들에서의 도파관들은 증가된 굴절률을 갖는 얇은 광학적으로 투명한 필름의 형태로 제조될 수 있다. 본 명세서에 개시된 다양한 예들에서 구현될 수 있는 다른 유형의 도파관은 슬래브 도파관 - 이는 또한 평면 도파관임 - 이지만, 슬래브 도파관은 상이한 굴절률들을 갖는 3개의 유전체 층들로 이루어지고 하나의 방향으로 파동을 국한시킨다.
도 4 및 도 5로 돌아가면, 검출기(460) 위에 도파관(445)을 형성함으로써, 도파관은 광원으로부터의 여기 광을 나노웰들(415)로 전파할 수 있다. 도 4 및 도 5의 저부 층(420, 520) 및 도 5의 상부 층(510)에서, 나노웰들(415, 515)로부터의 여기 광은 검출기로 전파될 수 있는데, 이는 도파관이 광 전파를 방해하지 않기 때문이다. 추가적으로, 아래에서 논의되는 바와 같이, 검출 및 조명의 이러한 구성은 플로우 셀 내로의 추가적인 성능 향상들의 통합을 가능하게 한다. 도 4에서, 상부 층(410)은 성능 향상 특징부들을 포함한다. 도 5에서, 이중-서열분석 표면 아키텍처가 가능해진다.
도 4는 플로우 셀의 저부 층(420)을 부분적으로 도시하는데, 여기서 낮은 지수 재료(즉, 낮은 굴절률을 갖는 재료)인 도파관 통합 층(413)은 이러한 저부 층(420) 내의 도파관(445)을 검출기(460)(예컨대, CMOS 센서)와 통합시킨다. 단일 층보다는 오히려 층들의 스택일 수 있는 도파관 통합 층(413)은 광을 도파관(445)에 결합시키며, 도파관(445)은 도파관 내부의 광을 나노구조체 층(435)으로 안내하여, 나노웰들(415) 내의 광 민감성 재료를 여기시킨다. 도 4의 예에서, 조명 및 검출 능력들은 동일한 층, 저부 층(420)에서 함께 통합된다. 도 2에 예시된 바와 같이, 기존의 CMOS-기반 플로우 셀들에서, 조명 컴포넌트, 광원(255)은 검출 컴포넌트, 검출기(260) 위에 위치된다. 조명 및 검출 기능을 플로우 셀의 저부 층(420) 내로 조합함으로써, 생성된 플로우 셀은 도 2에서 볼 수 있는 바와 같이, 층 위에 광원을 수반함으로써 부과되는 제한들뿐만 아니라 필요성을 최소화할 수 있고, 그리고 일부 경우들에서는 심지어 제거할 수 있다. 도 4에 도시된 바와 같이, 이러한 광원 배치 제한은 저부 층(420) 내에 도파관(445) 및 검출기(460)를 포함함으로써 회피되기 때문에, 저부 층(420)을 포함하는 플로우 셀은, 전기 컴포넌트들(예컨대, 전극들) 또는 물리적 구조체들(예컨대, 헤링본 트렌치들)을 포함하지만 이로 제한되지 않는 광학적으로 불투명한 특징부들(487a, 487b)을 갖는 상부 층(410)을 포함할 수 있다. 이들 성능 향상 특징부들의 통합은 더 빠른 SBS 동역학적 결과를 달성하는 데 도움을 줄 수 있고, 상부 층(410) 및 저부 층(420)이 통합되는 플로우 셀들의 성능에 긍정적인 영향을 줄 수 있다.
전술한 바와 같이, 도 1의 비-CMOS 플로우 셀(100)이 2개의 서열분석 표면들, 즉 나노구조체들(140a, 140b)을 이용할 수 있지만, 도 2의 플로우 셀(200)은 이 이중-서열분석 표면 아키텍처로부터 이득을 얻지 않는데, 그 이유는 상부 층(210) 내에 제2 서열분석 표면을 도입하는 것이 광학적으로 불투명, 광 확산성, 및/또는 광 산란성일 수 있고 플로우 셀(200)의 성능에 악영향을 미칠 수 있기 때문이다. 그러나, 도 5에서, 상부 층(510) 및 저부 층(520)이, 이 예에서, CMOS 센서인 검출기(560), 및 도파관(545)을 각각 포함하기 때문에, 이러한 제한은 완화될 수 있고, 일부 경우들에서는 심지어 제거될 수 있다. 도 5는 플로우 채널(519)이 상부 층(510)과 저부 층(520) 사이에 형성된 상태로, 이러한 상부 층(510) 및 저부 층(520)을 통합하는 플로우 셀을 도시한다. 상부 층(510) 및 저부 층(520) 각각은 나노웰들(515)을 포함하는 서열분석 표면이다. 상부 층(510) 및 저부 층(520)의 서열분석 표면들은 SBS를 동시에 그리고/또는 병렬로 수행할 수 있다.
도 4 및 도 5는 일반적으로, 본 명세서에 개시된 바와 같이, 플로우 셀의 저부 층의 일부 예들의 소정 양태들을 도시하고, 공통 층(예컨대, 저부 층(420), 상부 층(510), 및 저부 층(520)) 내의 광원 및 검출기의 포함을 예시하지만, 도 6 내지 도 12는 플로우 셀의 저부 층 및 플로우 셀 내의 그의 포함의 본 개시내용의 일부 예들에 관한 추가의 상세 사항을 제공한다.
도 6은 일부 예들의 다양한 양태들을 포함하는 플로우 셀의 저부 층(620)이며, 여기서 플로우 셀의 저부 층(620) 내에 조명(도파관(645)) 및 검출(검출기(660), 이는, 이 예에서, CMOS 센서로 구성됨) 둘 모두를 제공하기 위해 광 도파관(645)을 이용함으로써 광원으로의 광 경로들을 가리는 것이 회피된다. 앞서 언급된 바와 같이, CMOS 센서는 예로서 제공되고 다른 유형의 센서들(예컨대, CCD 센서들과 같은 솔리드 스테이트 센서들)이 본 개시내용에 따라 채용될 수 있다. 본 명세서에서 설명되는 바와 같이, 이러한 성능 문제를 감소시키거나, 일부 경우들에서 심지어 제거함으로써, 일부 예들은 CMOS-기반 플로우 셀들을 포함하며, 이는, 플로우 셀의 상부 층(예컨대, 도 2의 상부 층(210)) 위의 광원(예컨대, 광원(255)(도 2))의 배치에 의해 부과되는 아키텍처 제약들에 기초하여, 기존의 CMOS-기반 플로우 셀들(에컨대, 플로우 셀(200)(도 2))에서의 성능에 악영향을 주는, 기술적 아키텍처들의 이용 및/또는 특징부들의 통합을 통해 더 빠른 SBS 동역학적 결과를 달성하는 데 사용될 수 있다. 도 6에 예시된 바와 같이, 플로우 셀의 저부 층(620)에서의 검출기(660)와 광 도파관(645)의 통합은, 조합된 층이 통합되는 플로우 셀(예컨대, 저부 층(620))에 다양한 이득들을 제공한다. 이들 이득 중 2개가 본 명세서에서 논의된다. 먼저, 저부 층(620)에서의 검출기(660)와 광 도파관(645)의 통합은, 더 얇은 긴 경로/통과(long path/pass)(LP) 구조를 이용하고, 흡수를 감소시키고, 종래의 LP 재료들(예컨대, 실리콘 단일 질화물(silicon mononitride, SiN))의 사용을 제공함으로써, 신호 대 잡음비(SNR)가 증가될 수 있게 하는데, 이는 나노웰들(615)로부터의 검출기(660)(예컨대, 픽셀들) 내로의 광 수집을 상당히 증가시킬 수 있다. 둘째, 광 도파관(645)과 검출기(660)를 저부 층(620) 내에 통합하는 것은 (픽셀 당) 다중-클러스터 나노웰들(615)에 대한 간단하고 강건한 해결책을 가능하게 한다. 이전의 구조적 변화/이점은 플로우 셀의 비용을 전체적으로 감소시킬 수 있는데, 그 이유는, 증가된 SNR 및 결과적인 아키텍처 변화가 계속 진행 중인 더 작은 나노웰들(615)(예컨대, 픽셀 크기들)을 가능하게 하여 비용을 감소시키기 때문이다.
도 6에 도시된 바와 같이, 도파관(645), 즉, 코어 도파관 층, 아래의 도파관 통합 층(613) 상의 격자(611)는, 검출기(660) - 이 예에서는 CMOS 센서 - 상에 또는 그 바로 위에 형성되지 않는다. 일부 예들에서, 도파관 통합 층(613)은 하나 초과의 층을 포함할 수 있고, 이들 추가 층들 중 하나는 평탄화 층으로서 작용하거나 광학 필터로서 작용할 수 있다. 광을 (평면) 도파관(645) 내로 결합시키기 위해, 격자(611)가 기판 상에 형성되어 광을 도파관(645)의 전파 방향(모드들)으로 회절시킨다. 높은 효율 및 높은 허용오차 공간을 달성하기 위해(격자(611)에 입사하는 광의 각도 방향으로), 결합 구조체(예컨대, 격자(611))의 크기는 역할을 하며; 그것은 더 크도록 설계된다. CMOS 센서의 표면(611) 상에(또는 표면 바로 위에) 격자와 같은 광학 결합 구조체를 구현하는 것은 둘 다, 센서의 유용한 영역을 감소시키고 센서의 비용을 증가시킨다. 외부 광원(예컨대, LED 또는 레이저)을 도파관 내로 결합시키기 위해, CMOS 센서의 표면의 일부를 효과적으로 가리는 결합 구조체를 갖는, 생성된 플로우 셀은, 이들 문제를 제시하고 낮은 전체 효율을 갖는다. 따라서, 도 6의 예에서, CMOS 센서(검출기(660)는 일부 예들에서 CMOS 센서로 구성될 수 있음) 상에 도파관(645)을 위한 결합 구조체(예컨대, 격자(611))를 형성하기보다는, 이 구조체는 CMOS 센서 외부의 영역에 형성된다. 추가적으로, 격자들(611)을 포함하는 영역이 CMOS 영역 밖에 있는(즉, CMOS 센서의 활성 표면(657) 상에 있지 않음), 격자들(611)을 이용하여 광을 도파관 내로 결합시키는 것은, 더 작은 CMOS 센서들을 갖는 플로우 셀들의 형성을 가능하게 한다. 광학 결합 구조체들인 격자들(611)을 포함하는 영역은 더 큰 CMOS 센서를 요구하지 않고서 확장될 수 있고, 격자 영역을 확장시키는 것은, 더 큰 격자 영역이 광원(예컨대, 레이저 또는 LED)을 정렬시켜 광을 도파관(645) 내로 결합시키는 데 도움을 주기 때문에 기능성에 유리할 수 있다. 더 큰 영역은 표면에 대한 레이저의 더 큰 허용오차를 도입하고 또한 도파관(645) 내의 영역들 내에서 광원의 주기의 변동을 가능하게 한다.
도 6을 참조하면, 도시된 플로우 셀의 저부 층(620)은 도파관(645) 내로 광을 결합시키는 결합 구조체(예를 들어, 격자(611))를 포함하며, 도파관(645)은 도파관 내부의 광을 나노구조체 층(635)으로 안내하여, 나노웰들(615) 내의 광 민감성 재료를 여기시킨다. 결합 구조체(예컨대, 격자(611))는 본 명세서에서 몰딩(616)의 2개의 영역들 - 즉, 검출기(660)의 일 측면 상에 있고 검출기(660)의 활성 표면(657)에 평행한 제1 영역(612a), 및 검출기(660)의 대향 측면 상에 있고 또한 검출기(660)의 활성 표면(657)에 평행한 제2 영역(612b) - 위의 도파관 통합 층(613)으로 지칭되는 낮은 지수 층(즉, 실리콘 산화물(예컨대, 1.4585), 실리콘 산질화물(예컨대, 1.45), 및/또는 중합체 기반 재료를 포함하지만 이들로 제한되지 않는 낮은 굴절률을 갖는 재료) 내에 형성된다. 본 개시내용의 일부 예들에서, 기판(624)에 대한, 몰딩(616)의 제1 영역(612a) 및 제2 영역(612b)의 수직 높이는 검출기(660)의 활성 표면(657)의 높이와 적어도 실질적으로 동일하다.
비록 도 6, 도 7, 도 8a 내지 도 8g, 도 9, 도 11 및 도 12를 포함하는 일부 예들에서 도시된 저부 층들에서, 검출기들(660, 760, 860, 960)의 활성 표면들(657, 757, 857, 957)의 측면들 상의, 몰딩(612a, 612b, 712a, 712b, 812a, 812b, 912a, 912b) 영역들은 검출기들(660, 760, 860, 960)과 중첩하는 것으로 도시되어 있지 않지만, 일부 실시예들에서, 검출기의 활성 표면의 측면들 상에 형성되는 몰딩의 이들 영역은 검출기의 활성 표면의 일부분과 중첩될 수 있다. 용어 "인접 표면"은 본 명세서에서, 몰딩 영역들의 상부 표면들 및 검출기의 활성 표면(예를 들어, 도 6에서, 제1 영역(612a), 활성 표면(557), 및 제2 영역(612b))을 포함하는 표면을 특성화하는 데 사용된다. 용어 "인접 표면"은 일관한 수평 축을 암시하거나 암시하지 않을 수 있다. 일부 예들에서, 영역들의 높이는 검출기의 높이를 초과할 수 있고/있거나 검출기의 활성 표면은 하나 초과의 수평 평면 상의 부분들을 포함할 수 있다. 이들 예에서, 도파관 통합 층은 이러한 인접 표면(영역들 및 영역들에 의해 덮이지 않는 검출기의 부분)을 평탄화시키고, 도파관이 형성될 수 있는 평면을 생성한다. 다른 예들에서, 도 6, 도 7, 도 8a 내지 도 8g, 도 9, 도 11 및 도 12에 예시된 바와 같이, 영역들은 검출기의 활성 표면의 어떠한 부분과도 중첩되지 않는다. 일부 예들에서, 검출기의 기하학적 구조에 기초하여, 활성 표면 및 몰딩의 영역들 - 이 중 후자는 활성 표면과 중첩하지 않음 - 은 일관된 수직 높이의 인접 표면을 형성한다. 따라서, 용어 "인접한"은 영역들의 시퀀스: 제1 몰딩 영역, 검출기의 활성 표면의 일부분, 및 몰딩의 제2 영역을 나타낸다 - 이들 영역들 사이의 임의의 구조적 순응성을 암시하기보다는 -.
도 6으로 돌아가면, 도파관 통합 층(613)은 검출기(660)뿐만 아니라, 검출기(660)의 양 측면 상의, 몰딩(616)의 제1 영역(612a) 및 제2 영역(612b)을 덮는다. 도 6의 예에서, 코어 도파관 층, 도파관(645)은, 도파관 통합 층(613) 위에 형성되고 결합 구조체(예컨대, 격자(611))를 이용하여 통합되는 높은 지수 재료(즉, 탄탈륨 산화물(TaOx), 중합체-기반, 유전체 산화물 등을 포함하지만 이들로 제한되지 않는, 높은 굴절률을 갖는 재료)를 포함하는 높은 지수 층이다. 또한 낮은 지수 재료(즉, 낮은 굴절률을 갖는 재료)의 층인 나노구조체 층(635)이 도파관(645) 위에 형성된다. 높은 지수 재료가 높은 굴절률을 포함하기 때문에, 광학적으로 투명할 수 있는 더 높은 지수 재료인 도파관(645)은 2개의 더 낮은 지수 재료들 사이에 있는 형광 광을 여기시킨다. 본 개시내용의 일부 예들에서, 도파관(645) 및 나노구조체 층(635)이 별개의 층들이기보다는, 나노웰들(615)이 도파관(645) 상에 형성된다.
몰딩(616)의 제1 영역(612a) 및 제2 영역(612b)은, 일부 예들에서, 광을 도파관(645)에 결합시키는 광학 결합 구조체들에 대한 배치들의 2개의 예들일 뿐이다. 추가의 예들은 광학 결합 구조체들의 이들 영역에 대해 상이한 배향들을 제공한다. 다양한 예들 사이의 공통성은 이들 영역이 검출기(660)의 활성 표면(657)의 전체와 중첩되지 않는다는 것이다.
도 6으로 돌아가면, 나노구조체 층(635)은 도 3에 도시된 바와 같이 나노웰들(615)을 포함한다. 일부 예들에서, 나노웰들(615)은 임프린팅 및/또는 리소그래피에 의해 형성되고, 일부 예들에서, 리소그래피는 나노임프린트 리소그래피 및/또는 광학 리소그래피를 포함하지만 이들로 제한되지 않는다. 일부 예들은 또한 나노구조체 층(635)의 나노웰들(615) 아래에 위치된 검출기(660) 내의 포토다이오드들(681)을 포함한다.
도 6에 도시된 바와 같이, 일부 예들에서, 제1 재배선 층(redistribution layer, RDL)(621)이 검출기(660) 상에 형성된다. 제1 RDL(621)은 검출기(660)에 결합될 수 있는 배면 접촉의 예이다. 제2 RDL(631)은 제1 RDL(621)에 연결된다. 각각의 RDL은 텅스텐, 구리, 금, 니켈, 및/또는 다른 유사한 재료들을 포함하지만 이들로 제한되지 않는 금속으로 구성될 수 있다. 제1 RDL(621) 및 제2 RDL(631)은 전기 비아들(643)(예컨대, 실리콘-관통 비아(through-silicon via, TSV))에 의해 연결된다. 일부 예들에서, 전기 비아들(643)은 구리 범프들이다. 도 6에 예시된 바와 같이, 제1 RDL은 검출기(660) 상에 침착되고, 제2 RDL(631)은 몰딩 패키지 상에 침착된다. 몰딩 패키지는 검출기(660)뿐만 아니라 몰딩(616)을 포함한다. 제2 패시베이션 층(624)은 다수의 층들을 포함할 수 있어서, 그것은 단일 패시베이션 층(624)이라기보다는, 패시베이션 스택이 된다. 예들은 저부 층(620) 광 검출 디바이스를 통해 연장되고 기판을 제2 RDL(631)에 전기적으로 연결시키는 TSV를 포함할 수 있는데, 제2 RDL(631)은 기판 접합 패드, 예컨대 선택적인 층(626)의 일부를 이용해 저부 층(620)에 결합된 기판과 전기적으로 접촉한다.
공통 수평 평면 상의 제2 패시베이션 층(624)을 넘어서, 팬-아웃 패시베이션 층(672)이 있다. 팬-아웃 패시베이션 층(672)은 제2 RDL(631)을 패시베이션하며, 이러한 제2 RDL(631)은 베이스 기판의 저부 표면 상에 배치된다. 일부 예들에서, 팬-아웃 패시베이션 층(672)은 폴리아미드(합성 중합체), 솔더 마스크, 및/또는 다른 에폭시를 포함한다. 일부 예들에서, 선택적인 층(626)이 팬-아웃 패시베이션 층(672)의 RDL 개구 상에 침착된다. 일부 예들에서, 선택적인 층(626)은 언더 범프 금속(under bump metal, UBM)으로 지칭되는 제2 금속 코팅을 포함할 수 있다. 이러한 제2 금속 코팅은 패시베이션 층(672) 상의 패시베이션 개구와 거의 동일한 크기이다.
도 6은 다음 최소 수의 층들을 갖는 저부 층(620)을 나타낸다: 광학 결합 구조체들(611)을 갖는 낮은 지수 층(613), 높은 지수 코어 도파관(645) 층, 및 그 높은 지수 층 위의 제2 낮은 지수 층(735) - 도 6에서, 나노웰들(615)이 형성됨 -. 그러나, 다른 예들에서, 플로우 셀의 저부 층은 나노웰들(615)이 형성되는 낮은 지수 층(635)과 도파관(645) 사이에 하나 이상의 추가의 낮은 지수 층들(즉, 낮은 굴절률을 갖는 재료(들)로 구성된 층들)을 포함하는, 추가의 층들을 포함한다.
도 7은 하나의 추가의 낮은 지수 층(766)을 갖는 예이지만, 추가의 예들은 추가의 낮은 지수 층들을 포함한다. 예를 들어, 일부 예들에서, 하나 이상의 층들이 활성 표면(757)의 양 측면들 상의 영역들(712a, 712b)을 포함하는 인접 표면과 도파관 통합 층(713) 사이에 형성된다. 도 7은 주어진 배향에서의 추가의 층(766)의 예의 예시적인 예로서 단지 사용되고; 추가의 층들이 다양한 배향들에서 다양한 예들에 추가될 수 있다.
도 7은 일부 예들의 다양한 양태들에 따른, 플로우 셀에서 이용될 수 있는 저부 층(720)의 다른 예이다. 도 7을 참조하면, 일부 예들에서, 평면 도파관(745)과 나노구조체 층(735) 사이에 다른 층, 추가의 낮은 지수 층(766)이 있으며, 따라서, 더 낮은 지수를 갖는 2개의 층들이 광을 굴절시킬 수 있다. 따라서, 도 7의 예와 도 6의 저부 층(620) 사이의 차이는, 도 7에서 저부 층(720)이 코어 도파관 층, 도파관(745)과 나노웰들(715)을 포함하는 나노구조체 층(735) 사이에 형성된 추가의 낮은 지수 층(766)을 포함한다는 것이다. 이 예에서, 나노구조체 층(735)은 높은 지수 또는 낮은 지수일 수 있다. (도파관(645)은 도 6의 저부 층(620)에서 높은 지수이다.) 저부 층(720)은 포토다이오드들(781)을 갖는 검출기(760)를 포함하고, 검출기(760)의 활성 표면(757)의 양 측면들 상의 영역들(712a, 712b)을 포함하는 몰딩(716)을 포함한다. 이들 영역(712a, 712b) 위에는, 도파관 통합 층(713)이, 이러한 층을 도파관(745)에 결합시키는 격자(711)와 함께 형성된다. 도파관(745) 위에 추가의 낮은 지수 층(766)이 형성되고, 이 층 상에는 나노웰들(715)을 갖는 나노구조체 층(735)이 형성된다. 격자들(711)은 광을 나노웰들(715)에 광학적으로 결합시킨다.
도 6에 도시된 예에서 저부 층에서와 같이, 도 7에 도시된 예들에서, (검출기(760) 상에 침착된) 제1 RDL(721)은 검출기(760) 상에 형성되고, (패키지 상에 침착된) 제2 RDL(731)은 전기 비아들(743)(예컨대, 구리 범프들)을 통해 제1 RDL(721)에 연결된다. 제2 패시베이션 층(724)은 패시베이션 스택을 형성하는 다수의 층들을 포함할 수 있다. 제2 RDL(731)에 인접하여, 제2 RDL(731)을 패시베이션하는 팬-아웃 패시베이션 층(772)(예컨대, 폴리아미드, 솔더 마스크, 및/또는 다른 에폭시)이 있다. 선택적인 층(726)이 팬-아웃 패시베이션 층(772)의 RDL 개구 상에 침착될 수 있다. 선택적인 층(726)은 언더 범프 금속(UBM)으로 지칭되는 제2 금속 코팅을 포함할 수 있다. 이러한 제2 금속 코팅은 패시베이션 층(724) 상의 패시베이션 개구와 거의 동일한 크기이다.
도 8a 내지 도 8g는 일부 예들에서의 저부 층(예컨대, 도 6의 저부 층(620))의 형성의 다양한 양태들을 도시한다. 도 8a 내지 도 8g에 증분식으로 도시된 바와 같이, 낮은 지수 층(예컨대, 수지), 도파관 통합 층(813)이 형성되고, 이러한(예컨대, 수지) 층이 몰드 팬-아웃 웨이퍼/패널을 평탄화하여 도파관(845)의 저부 클래딩을 생성한다. 도파관 통합 층(813)이 형성되는 이러한 평면은 검출기(860)(예컨대, CMOS 센서)의 활성 표면(857), 및 이러한 활성 표면(857)의 각각의 측면 상의 몰딩(812a, 812b)의 팬-아웃 영역을 포함한다. 몰딩(816) 및 검출기(860)는 몰딩 패키지를 포함한다. 일부 예들에서, 격자들(811)과 같은 광학 결합 구조체들은 하기 기법들 중 하나 이상을 이용하여 도파관 통합 층(813) 상에 형성된다: 임프린팅, 리소그래피, 및/또는 에칭. 도파관(845) 자체는 높은 지수 층(예컨대, TaOx)이며, 이는 도파관(845)의 코어를 제조하기 위해 도파관 통합 층(813) 상에 형성된다. 일부 예들에서, 도파관(845) 층은 채널 도파관들을 제조하기 위해 패턴화된다. 일부 예들에서, 도파관(845)은 슬래브 도파관이다. 이어서, 상부 클래딩이 나노구조체 층(835)에 의해 형성되며, 이는 다른 수지 층 및/또는 유전체 층일 수 있고, 그 위에 나노웰들(815)이 임프린팅된다. 일부 예들에서, 나노웰들은 도파관(845) 층 자체 상에 형성될 수 있다.
먼저 도 8a를 참조하면, SBS를 수행하기 위해, 플로우 셀에서 이용되는, 도파관(845) 또는 나노구조체 층(835)을 추가하기 이전의 몰드 팬-아웃 일반적 구조체(874)가 도시되어 있다. 본 명세서에서 몰딩 패키지로 또한 지칭되는 일반적 몰드 팬-아웃 구조체(874)는 검출기(860) 및 몰딩(816) 둘 모두를 포함한다. 몰드 팬-아웃 일반적 구조체(874)에는, 전기적 비아들(843)(예컨대, 구리 범프들)을 통해 제1 RDL(821)(검출기(860)를 포함하는 칩 상에 침착됨)에 연결된 제2 RDL(831)(몰딩(816) 상에 침착됨)이 포함된다. 제2 RDL(831)은 제2 패시베이션 층(824)과 접촉한다. 선택적인 층(826)이 또한 이 예에 포함되고, 팬-아웃 패시베이션 층(872)의 RDL 개구 상에 침착되었다.
도 8b를 참조하면, 이러한 예에서 UBM인 선택적인 층(826)이 제2 RDL(831) 상에 형성된다. 제2 RDL(831)은 하나 초과의 층을 포함할 수 있고, 스택으로 이해될 수 있다.
도 8c는 저부 층 내에의 도파관 통합의 시작을 도시한다. 도파관(845)(도 8e 내지 도 8g 참조)은 궁극적으로 검출기(860)의 활성 표면(857), 및 각각의 측면 상의 몰딩(812a, 812b)의 팬-아웃 영역을 포함하는 평면 상으로 통합되는데, 이때 수지와 같은 낮은 지수 재료를 포함할 수 있는 도파관 통합 층(813)이 추가된다. 위에서 논의된 바와 같이, 도파관 통합 층(813)은 실제로 단일 층이라기보다는 층들의 스택일 수 있으며, 여기서 스택의 상이한 층들은 상이한 기능들을 제공하고 단지 하나의 층만이 광학 결합 구조체들(격자들(811), 도 8d 내지 도 8g)을 포함한다. 예를 들어, 일부 예들에서, 이러한 스택은 도파관을 평탄화하도록 작용하는 하나 이상의 층들을 포함할 수 있다. 일부 층들은 광학 필터들로서 작용할 수 있다. 일부 층들은 도파관의 낮은 지수 클래딩으로서 작용할 수 있다.
도 8d에서, 광학 결합 구조체들이 도파관 통합 층(813) 상에 형성된다. 도 8d 내지 도 8g에 도시되는 광학 결합 구조체들의 유형은 격자들(811)이다. 리소그래피, 포토리소그래피, 임프린팅, 나노-임프린팅, 및/또는 에칭을 포함하지만 이들로 제한되지 않는 다양한 프로세스들이 이들 광학 결합 구조체들을 형성하기 위해 이용될 수 있다. 이러한 광학 결합 구조체들, 이 경우에 격자들(811)은 광을 도파관(845) 내로 결합시킨다. 이러한 도파관 통합 층(813)은 이 층을 포함하는 재료의 침착에 의해 형성될 수 있고, 실리콘 산화물, 실리콘 산질화물, 및/또는 중합체 기반 재료 중 하나 이상을 포함할 수 있다.
일단 광학 결합 구조체들(예컨대, 격자들(811))이 형성되면, 도파관(845)의 코어가 저부 층에 추가될 수 있다. 도 8e에 도시된 바와 같이, 본 개시내용의 예에서, 높은 지수 재료(예컨대, TaOx)를 포함하는 도파관(845) 층이 형성된다. 격자들(811)과 도파관(845)의 결합은 전술된 바와 같이 격자들(811)이 높은 지수 층인 도파관(845) 내로 광(및/또는 다른 스펙트럼 파장들)을 결합시키는 것을 가능하게 하여, 광이 도파관(845) 전체에 걸쳐 전파되어, 그러한 광이 나노웰들(815)(도 8g) 내의 민감한 재료(예컨대, 형광-표지된 분석물들)를 여기시킬 수 있게 한다.
도 8f에 도시된 부분 저부 층의 예에서, 나노구조체 층(835)이 될 것이, 도파관(845) 층 위에 형성된다. 나노구조체 층(835)은 수지 또는 유전체 재료들로 구성될 수 있는 낮은 지수 층이다.
플로우 셀의 저부 층(820)을 포함하는 도 8g를 참조하면, 나노웰들(815)이 플로우 셀에서 이용될 저부 층(820)의 나노구조체 층(835) 내에 형성된다. 나노웰들(815)은, 검출기(860) 내의 포토다이오드들(881)이 나노웰들(815) 아래에 위치되도록, 나노구조체 층(835) 상에 위치된다 일부 예들에서, 나노웰들(815)의 각각의 나노웰은 나노웰들(815) 아래에 위치된 미리결정된 수(1 내지 2)의 포토다이오드들(881)에 대응한다.
일부 예들에서, 나노구조체 층(835)으로서 도파관(845) 위에서 제1 낮은 지수 층을 이용하기보다는, 하나 이상의 추가의 낮은 지수 층들이 최종 나노구조체 층(835)과 도파관(845) 사이에 형성될 수 있다.
도 9에 도시된 바와 같이, 격자들(911)(광학 결합 구조체들)은 광을 도파관(945)에 광학적으로 결합시키고, 도파관(945)은 여기 광을 나노웰들(915)에 제공한다. 도 9는 또한 소정 파장들의 광을 필터링하기 위한, 하나 이상의 필터들을 포함할 수 있는 도광체(996)를 도시한다. 다양한 예들에서, 도광체(996)는, 필터 재료가 소정 파장(또는 범위의 파장들)을 흡수하고 적어도 하나의 미리결정된 파장(또는 범위의 파장들)이 통과하는 것을 허용하도록 하는 흡수 필터(예컨대, 유기 흡수 필터)일 수 있다. 위에서 논의된 바와 같이, 도파관 통합 층(913)은 광을 소정의 미리결정된 방향들로 굴절시키는 격자들(911)(즉, 격자 영역들)을 포함하는 낮은 지수 층이다. 다양한 예들에 걸쳐, 격자 구조체(즉, 격자들(911))로부터 굴절된 광의 주기는 광을 도파관(945) 내로 관리하는 방식으로 광을 정렬시키는 것을 돕기 위해 변할 수 있다. 일부 예들에서, 주기는 격자 영역의 길이에 걸쳐 변화된다. 일부 예들에서, 주기는 고정될 수 있다.
도 10은 일부 예들에 따른, 플로우 셀 내에 통합될 수 있는 저부 층의 평면도(1001)를 포함한다. 평면도(1001)는 일반적인 평면도(1002), 및 나노구조체 층(1035)의 나노웰들(1015)의 영역 내로의 확대된 뷰(1003)를 포함한다. 전술한 바와 같이, 나노구조체 층(1035)으로부터의 방출 광을 검출하는 포토다이오드들은 CMOS 센서와 같은 검출기(도시되지 않음) 내에 존재한다. 이들 포토다이오드는 광 센서들로서 작용하며, 플로우 셀 내의 생물학적 또는 화학적 테스트 동안 활성화되는 픽셀들로서 간주될 수 있다. 나노구조체 층(1035) 내의 나노웰들(1015)은 주어진 수의 포토다이오드들 또는 픽셀들과 각각 정렬되도록 구성될 수 있다. 일부 예들에서, 2개의 나노웰들(1015)은 CMOS 센서 내의 주어진 광 센서(픽셀)와 정렬된다. 확대된 뷰(1003)는 단지 시각적 목적을 위해 경계(1088)에 의해 구별되는 주어진 영역(1063), 2×2 픽셀 영역을 도시하며, 여기서 2개의 나노웰들(1015)이 각각의 픽셀(또는 광 센서)에 할당된다.
도 10을 참조하면, 확대된 뷰(1003)에 예시된 바와 같이, 소정 나노웰들(1015)에 여기 광을 제공하는 도파관의 부분들은, 각각의 영역에 대한 나노웰들(1015)의 근접도에 따라, 제1 영역(1012a) 또는 제2 영역(1012b) 위의 격자(1011)에 광학적으로 결합된다. 또한, 일부 예들에서, 주어진 도파관의 상이한 영역들이 나노구조체 층(1035) 내의 상이한 나노웰들(1015)을 여기시킨다. 예를 들어, 도파관이 슬래브 도파관으로서 패턴화되는 경우, 상이한 슬래브들이 상이한 나노웰들(1015)을 여기시킬(예컨대, 턴 온시킬) 수 있다. 슬래브 도파관은, 광이 하나의 축(예컨대, 센서를 통하는 수직 축)에만 국한된, 단일 도파관을 기술하는 것으로 이해될 수 있다. 일부 예들은 단일 도파관 대신에, 주어진 층 상에 형성되는 일련의 도파관들을 포함한다.
위에서 논의된 바와 같이, 일부 예들에서, 상부 층 위에 위치된 광원을 이용하거나 CMOS 센서의 표면 상에 광학 결합 구조체들을 형성하기보다는, 검출기의 활성 표면(예컨대, CMOS 센서의 활성 표면)에 인접해 있는 영역들 내의 더 낮은 지수 층(예컨대, 도파관 통합 층) 상에 광학 결합 구조체들을 형성하고, 이들 구조체를 이용하여 광을 미리결정된 방향으로 도파관으로 굴절시키는 것은, 셀들의 전체 효능을 개선할 수 있는 추가의 요소들을 갖는 플로우 셀들의 형성을 가능하게 한다. 따라서, 일부 예들에서, 조명 및 검출 기능성이 플로우 셀의 층(예컨대, 저부 층(620, 720, 820, 920)) 내로 조합될 수 있을 뿐만 아니라, 예들이 도 1 및 도 2의 플로우 셀의 구조적 제한들에 의해 국한되거나 또는 활성 표면을 가리는 것과 관련되지 않기 때문에, 예들은 이들 다른 구성에 의해 배제되는 플로우 셀들의 전체 효율을 증가시키는 요소들을 갖는 플로우 셀들을 포함한다.
도 11은 상부 층(1110) 및 저부 층(1120)을 포함하는 플로우 셀(1100)의 다양한 양태들을 예시한다. 저부 층(1120)은 도 6의 저부 층(620) 및/또는 도 7의 저부 층(720)과 구조가 유사하다. 플로우 셀(1100)의 상부 층(1110)은 더 빠른 SBS 동역학적 결과를 달성하는 데 도움을 주는 광학적으로 불투명한 특징부들(1187a, 1187b)을 포함한다. 일부 예들에서, 광학적으로 불투명한 특징부들(1187a, 1187b)은 전기 컴포넌트들(예컨대, 전극들)을 포함하고, 다른 예들에서, 광학적으로 불투명한 특징부들(1187a, 1187b)은 플로우 셀들의 상부 층(1110) 상의 구조체들(예컨대, 헤링본 트렌치들)을 포함한다. 플로우 채널(1119)이 상부 층(1110)과 저부 층(1120) 사이에 형성된다.
도 12는 CMOS-기반 플로우 셀(1200)을 예시하며, 그것은 CMOS-기반 플로우 셀이지만, 2개의 서열분석 표면들을 포함하며, 하나는 상부 층(1210) 상에 있고 제2 표면은 저부 층(1220) 상에 있다. 상부 층(1210) 및 저부 층(1220)은 둘 모두 도 6의 저부 층(620) 및/또는 도 7의 저부 층(720)과 유사한 구조체들로 구성된다. 그러나, 상부 층(1210)은 수평으로(수평 축을 따라) 뒤집힌다. 플로우 채널(1219)이 상부 층(1210)과 저부 층(1220) 사이에 형성된다. 상부 층(1210) 및 저부 층(1220)의 서열분석 표면들은 SBS를 동시에 그리고/또는 병렬로 수행할 수 있다.
도 6 내지 도 12는 플로우 셀 내에 통합될 수 있는, 플로우 셀의 다양한 부분적 또는 완전한 저부 층들을 예시한다. 도 13a 및 도 13b는 본 명세서에 개시된 플로우 셀의 저부 층, 예컨대, 저부 층(620)(도 6), 저부 층(720)(도 7), 저부 층(820)(도 8g), 또는 저부 층(920)(도 9)을 포함할 수 있는, 플로우 셀 내에 형성되는 소켓(1350)의 예를 도시한다. 도 13a 및 도 13b에 예시된 바와 같이, 플로우 셀은 적어도 하나의 포트(1371)를 포함하는 베이스 부분(1352)을 갖는 소켓(1350)으로부터 형성된다. 소켓(1350)은 베이스 부분(1356) 및 커버 부분(1354)에 의해 협력하여 형성되는 인클로저(1356)를 포함한다. 전기 접점들(1361)은 인클로저(1356)와 베이스 부분(1356)의 외부 측면(1364) 사이에서 연장되며, 이러한 비제한적인 예에서, 외부 측면(1364)은 외부 저부 표면이다. 적어도 하나의 포트(137)가 인클로저와 커버 부분(1366)의 외부 측면 사이에서 연장된다. 많은 이전 도면들에서 저부 층(1320)으로 지칭되고 도 6, 도 7, 도 8g, 및 도 9의 예들을 포함할 수 있는 발광 디바이스가 소켓(1350) 내에 고정된다. 이해의 단순화를 위해, 저부 층(1320)의 상세 사항은 도 13a 및 도 13b에서 제공되지 않지만, 도 6, 도 7, 도 8g, 및 도 9에 예시되어 있다.
본 개시내용의 예들은 플로우 셀의 저부 층을 형성하는 하나 이상의 방법들을 포함한다. 도 14는 일부 예들의 소정 양태들에 따른 플로우 셀의 저부 층을 형성하는 방법의 작업흐름(1400)을 도시한다. 구체적으로, 도 14는 플로우 셀의 저부 층을 형성하는 작업흐름을 도시하는데, 여기서 플로우 셀은 상부 층과 저부 층 사이에 채널이 있는 상부 층 및 저부 층을 포함한다. 저부 층을 형성하기 위해, 도파관 통합 층이 광 검출 디바이스의 활성 표면, 광 검출 디바이스의 활성 표면의 제1 에지에 인접한 몰딩 층의 제1 영역, 및 광 검출 디바이스의 활성 표면의 제2 에지에 인접한 몰딩 층의 제2 영역을 포함하는 인접 표면 상에 형성된다(1410). 일부 예들에서, 몰딩 층은 기판 위에 있고 광 검출 디바이스의 측면들을 덮고, 기판의 상부에 대한 높이를 갖는다. 몰딩 높이는 기판의 상부 표면에 대한 광 검출 디바이스의 활성 표면의 높이와 실질적으로 동일할 수 있다.
도 14로 돌아가면, 일부 예들에서, 광학 결합 구조체들이 제1 영역의 상부 표면 위의 그리고 제2 영역의 상부 표면 위의, 도파관 통합 층의 상부 표면의 부분들 상에서 도파관 통합 층 내에 형성된다(1420). 광학 결합 구조체들을 형성하는 데 이용될 수 있는 프로세스들의 두 가지 비제한적인 예들은 임프린팅 및/또는 리소그래피이다. 일부 예들에서, 리소그래피는 나노임프린트 리소그래피 및/또는 광학 리소그래피를 포함하지만 이들로 제한되지 않는다. 도파관이 도파관 통합 층 위에 형성된다(1430). 일부 예들에서, 도파관 통합 층은 광원으로부터의 광파를 도파관 층에 광학적으로 결합시키고, 도파관 층은 도파관 통합 층으로부터의 광파를 이용하여 하나 이상의 나노웰들 내의 광 민감성 재료들을 여기시킨다. 저부 층은 또한 나노구조체 층을 포함한다. 나노구조체 층이 도파관 층 위에 형성된다(1440). 전술한 하나 이상의 나노웰들은 나노구조체 층 상의 하나 이상의 위치들 상에 형성된다(1450). 나노웰들을 형성하는 데 이용될 수 있는 프로세스들의 두 가지 비제한적인 예들은 임프린팅 및/또는 리소그래피이다. 일부 예들에서, 하나 이상의 위치들의 각각의 위치는 광 검출 디바이스의 활성 표면 상의 위치와 수직 축을 공유한다.
플로우 셀의 나머지는 나노구조체 층 위에 상부 층을 형성함으로써 형성될 수 있다. 일부 예들에서, 상부 층 및 활성 표면은 집합적으로 광 검출 디바이스의 나노구조체 층 위에 공간을 형성하며, 이 공간은 플로우 채널을 한정한다. 능동 특징부들 및/또는 구조체들을 포함하지만 이들로 제한되지 않는 컴포넌트들이 이러한 상부 층 내에 통합될 수 있다.
일부 예들에서, 개시된 예는, 기판 위에 있고 광 검출 디바이스의 측면들을 덮는 몰딩 층을 포함하는 장치이다. 몰딩 층은 광 검출 디바이스의 활성 표면의 제1 에지에 인접한 제1 영역 및 광 검출 디바이스의 활성 표면의 제2 에지에 인접한 제2 영역을 포함하며, 여기서 제1 영역, 제2 영역, 및 광 검출 디바이스의 활성 표면은 인접 표면을 형성한다. 도파관 통합 층이 인접 표면과 도파관 사이에 있다. 도파관 통합 층은 제1 영역의 상부 표면 위의 그리고 제2 영역의 상부 표면 위의, 도파관 통합 층의 상부 표면의 부분들 상의 광학 결합 구조체들을 포함한다. 광학 결합 구조체들은 광원으로부터의 광파를 도파관으로 결합시킨다. 이 예는 도파관 통합 층 위의 도파관을 포함한다. 도파관은 도파관 통합 층으로부터의 광파를 이용하여 하나 이상의 나노웰들 내의 광 민감성 재료들을 여기시킨다. 이 예는 도파관 위에 나노구조체 층을 포함한다. 나노구조체 층은 하나 이상의 나노웰들을 포함한다. 하나 이상의 나노웰들은 나노구조체 층 상의 하나 이상의 위치들 상에 형성된다. 하나 이상의 위치들의 각각의 위치는 광 검출 디바이스의 활성 표면 상의 위치와 수직 축을 공유한다.
본 장치의 일부 예들에서, 제1 영역 및 제2 영역은 광 검출 디바이스의 활성 표면과 중첩되지 않는다.
본 장치의 일부 예들에서, 광학 결합 구조체들은 격자들을 포함한다.
본 장치의 일부 예들에서, 도파관 통합 층은 낮은 굴절률을 갖는 재료로 구성된다.
본 장치의 일부 예들에서, 도파관은 높은 굴절률을 갖는 재료를 포함한다.
본 장치의 일부 예들에서, 나노구조체 층은 낮은 굴절률을 갖는 재료를 포함한다.
본 장치의 일부 예들에서, 본 장치는 또한 도파관과 나노구조체 층 사이에 하나 이상의 낮은 지수 층들을 포함한다.
본 장치의 일부 예들에서, 본 장치는 또한 인접 표면 위의 그리고 도파관 통합 층 아래의 필터 층을 포함하며, 여기서 필터 층은 도파관으로부터의 광이 광 검출 디바이스로 누설되는 것을 차단한다.
본 장치의 일부 예들에서, 광원은 발광 다이오드 및 레이저 다이오드로 이루어진 군으로부터 선택된다.
본 장치의 일부 예들에서, 광 검출 디바이스는 하나 이상의 포토다이오드들을 포함하며, 여기서 하나 이상의 포토다이오드들 각각은 하나 이상의 나노웰들 아래에 위치된다.
본 장치의 일부 예들에서, 광 검출 디바이스는 상보형 금속-산화물-반도체(CMOS) 검출 디바이스를 포함한다.
본 장치의 일부 예들에서, 본 장치는 또한 인접 표면 위의 상부 층을 포함하며, 여기서 상부 층 및 활성 표면은 집합적으로 나노구조체 층 위에 공간을 형성하고, 공간은 플로우 채널을 한정한다.
본 장치의 일부 예들에서, 상부 층은 전기 컴포넌트 및 물리적 구조체로 이루어진 군으로부터 선택된 특징부를 추가로 포함한다.
본 장치의 일부 예들에서, 상부 층은 전극을 포함한다.
본 장치의 일부 예들에서, 상부 층은 헤링본 트렌치를 포함한다.
본 장치의 일부 예들에서, 도파관은 하나 이상의 슬래브 도파관들을 포함한다.
본 장치의 일부 예들에서, 상부 층은 제2 기판 아래에 있고 제2 광 검출 디바이스의 측면들을 덮는 제2 몰딩 층을 포함하며, 여기서 제2 몰딩 층은 제2 광 검출 디바이스의 활성 표면의 제1 에지에 인접한 제1 영역 및 제2 광 검출 디바이스의 활성 표면의 제2 에지에 인접한 제2 영역을 포함한다. 제2 몰딩 층의 제1 영역, 제2 몰딩 층의 제2 영역, 및 제2 광 검출 디바이스의 활성 표면은 제2 인접 표면을 형성한다. 상부 층은 또한 제2 인접 표면과 제2 도파관 사이에 제2 도파관 통합 층을 포함하며, 여기서 제2 도파관 통합 층은 제2 몰딩 층의 제1 영역의 상부 표면 아래의 그리고 제2 몰딩 층의 제2 영역의 상부 표면 아래의, 제2 도파관 통합 층의 상부 표면의 부분들 상의 광학 결합 구조체들을 포함하고, 제2 도파관 통합 층의 상부 표면의 부분들 상의 광학 결합 구조체들은 광원으로부터의 광파를 제2 도파관에 결합시킨다. 상부 층은 또한 도파관 통합 층 아래의 제2 도파관을 포함한다. 제2 도파관은 제2 도파관 통합 층으로부터의 광파를 이용하여 하나 이상의 추가의 나노웰들 내의 광 민감성 재료들을 여기시킨다. 상부 층은 또한 제2 도파관 아래의 제2 나노구조체 층을 포함하며, 제2 나노구조체 층은 하나 이상의 추가의 나노웰들을 포함한다. 하나 이상의 추가의 나노웰들은 제2 나노구조체 층 상의 하나 이상의 위치들 상에 형성된다. 제2 나노구조체 층 상의 하나 이상의 위치들의 각각의 위치는 제2 광 검출 디바이스의 활성 표면 상의 위치와 수직 축을 공유한다.
본 장치의 일부 예들에서, 제2 기판의 저부 표면에 대한 제2 몰딩의 수직 높이는 제2 기판의 저부 표면에 대한 제2 광 검출 디바이스의 활성 표면의 높이와 적어도 실질적으로 동일하다.
본 장치의 일부 예들에서, 도파관 통합 층의 광학 결합 구조체들로부터 도파관으로 전달되는 광파의 주기는 가변 및 고정으로 이루어진 군으로부터 선택된다.
본 장치의 일부 예들에서, 광원으로부터의 광파를 하나 이상의 나노웰들에 적어도 광학적으로 결합시킴으로써, 도파관의 특정 부분은 하나 이상의 나노웰들 중 특정 수의 나노웰들을 여기시킨다.
본 장치의 일부 예들에서, 본 장치는 플로우 셀의 일부이다.
본 장치의 일부 예들에서, 본 장치는 소켓의 인클로저 내에 고정되고, 소켓은 베이스 부분, 복수의 전기 접점들, 및 적어도 하나의 제1 포트를 포함하는 베이스 부분과 결합된 커버 부분을 포함한다. 베이스 부분 및 커버 부분은 인클로저를 협력하여 형성한다. 전기 접점들은 인클로저와 베이스 부분의 외부 측면 사이에서 연장되고, 적어도 하나의 제1 포트는 인클로저와 커버 부분의 외부 측면 사이에서 연장된다. 광 검출 디바이스는 소켓의 전기 접점들에 전기적으로 결합된다.
본 장치의 일부 예들에서, 기판의 상부 표면에 대한 몰딩의 수직 높이는 기판의 상부 표면에 대한 광 검출 디바이스의 활성 표면의 높이와 적어도 실질적으로 동일하다.
본 장치의 일부 예들에서, 제1 영역의 상부 표면 위의 도파관 통합 층의 상부 표면의 부분들 위의 광학 결합 구조체들의 일부분은 제1 격자를 포함하고, 제2 영역의 상부 표면 위의 도파관 통합 층의 상부 표면의 부분들 위의 광학 결합 구조체들의 일부분은 제2 격자를 포함한다. 나노웰들의 제1 부분은 제1 격자에 광학적으로 결합되고, 나노웰들의 제2 부분은 제2 격자에 광학적으로 결합된다.
본 장치의 일부 예들에서, 나노웰들의 제1 부분은 제1 격자의 미리정의된 근접도 내의 나노웰들의 일부분을 포함하고, 나노웰들의 제2 부분은 제2 격자의 미리정의된 근접도 내의 나노웰들의 일부분을 포함한다.
본 장치의 일부 예들에서, 나노웰들의 제1 부분 및 나노웰들의 제2 부분은 모든 나노웰들을 포함하고, 각각의 나노웰은 제1 부분 또는 제2 부분 중 어느 하나에 있다.
일부 예들에서, 베이스 부분, 복수의 전기 접점들, 및 적어도 하나의 제1 포트를 포함하는 베이스 부분과 결합된 커버 부분을 포함하는 소켓을 포함하는 플로우 셀이 개시된다. 베이스 부분 및 커버 부분은 인클로저를 협력하여 형성한다. 전기 접점들은 인클로저와 베이스 부분의 외부 측면 사이에서 연장되고, 적어도 하나의 제1 포트는 인클로저와 커버 부분의 외부 측면 사이에서 연장된다. 플로우 셀은 또한 소켓의 인클로저 내에 고정된 발광 디바이스를 포함하고, 발광 디바이스는 기판 위에 있고 광 검출 디바이스의 측면들을 덮는 몰딩 층을 포함한다. 몰딩 층은 광 검출 디바이스의 활성 표면의 제1 에지에 인접한 제1 영역 및 광 검출 디바이스의 활성 표면의 제2 에지에 인접한 제2 영역을 포함하며, 여기서 제1 영역, 제2 영역, 및 광 검출 디바이스의 활성 표면은 인접 표면을 형성한다. 발광 디바이스는 또한 인접 표면과 도파관 사이에 도파관 통합 층을 포함한다. 도파관 통합 층은 제1 영역의 상부 표면 위의 그리고 제2 영역의 상부 표면 위의, 도파관 통합 층의 상부 표면의 부분들 상의 광학 결합 구조체들을 포함한다. 광학 결합 구조체들은 광원으로부터의 광파를 도파관으로 결합시킨다. 발광 디바이스는 도파관 통합 층 위의 도파관을 포함한다. 도파관은 도파관 통합 층으로부터의 광파를 이용하여 하나 이상의 나노웰들 내의 광 민감성 재료들을 여기시킨다. 발광 디바이스는 도파관 위의 나노구조체 층을 포함하며, 나노구조체 층은 하나 이상의 나노웰들을 포함한다. 하나 이상의 나노웰들은 나노구조체 층 상의 하나 이상의 위치들 상에 형성된다. 하나 이상의 위치들의 각각의 위치는 광 검출 디바이스의 활성 표면 상의 위치와 수직 축을 공유한다. 광 검출 디바이스는 소켓의 전기 접점들에 전기적으로 결합된다.
일부 예들에서, 플로우 셀의 저부 층을 형성하는 단계를 포함하는 방법이 개시된다. 플로우 셀은 상부 층과 저부 층 사이에 채널이 있는 상부 층 및 저부 층을 포함한다. 형성하는 단계는 광 검출 디바이스의 활성 표면, 광 검출 디바이스의 활성 표면의 제1 에지에 인접한 몰딩 층의 제1 영역, 및 광 검출 디바이스의 활성 표면의 제2 에지에 인접한 몰딩 층의 제2 영역으로 구성된 인접 표면 상에 도파관 통합 층을 형성하는 단계를 포함한다. 몰딩 층은 기판 위에 있고 광 검출 디바이스의 측면들을 덮으며, 몰딩 층은 기판의 상부에 대한 몰딩 높이를 가질 수 있고, 몰딩 높이는 기판의 상부 표면에 대한 광 검출 디바이스의 활성 표면의 높이와 적어도 실질적으로 동일하다. 본 방법은 또한 제1 영역의 상부 표면 위의 그리고 제2 영역의 상부 표면 위의, 도파관 통합 층의 상부 표면의 부분들 상의 도파관 통합 층 내에 광학 결합 구조체들을 형성하는 단계를 포함한다. 본 방법은 또한 도파관 통합 층 위에 도파관 층을 형성하는 단계를 포함한다. 도파관 통합 층은 광원으로부터의 광파를 도파관 층에 광학적으로 결합시키고, 여기서 도파관 층은 도파관 통합 층으로부터의 광파를 이용하여 하나 이상의 나노웰들 내의 광 민감성 재료들을 여기시킨다. 본 방법은 도파관 층 위에 나노구조체 층을 형성하는 단계를 포함한다. 본 방법은 또한 나노구조체 층 상의 하나 이상의 위치들 상에 하나 이상의 나노웰들을 형성하는 단계를 포함한다. 하나 이상의 위치들의 각각의 위치는 광 검출 디바이스의 활성 표면 상의 위치와 수직 축을 공유한다.
본 방법의 일부 예들에서, 광학 결합 구조체들을 형성하는 단계는, 임프린팅, 나노임프린트 리소그래피 및 광학 리소그래피로 이루어진 군으로부터 선택된, 광학 결합 구조체들을 생성하기 위한 프로세스를 이용하는 단계를 포함한다.
본 방법의 일부 예들에서, 하나 이상의 나노웰들을 형성하는 단계는, 임프린팅, 나노임프린트 리소그래피 및 광학 리소그래피로 이루어진 군으로부터 선택된 프로세스를 이용하는 단계를 포함한다.
본 방법의 일부 예들에서, 본 방법은 나노구조체 층 위에 상부 층을 형성하는 단계를 추가로 포함한다. 상부 층 및 활성 표면은 집합적으로 광 검출 디바이스의 나노구조체 층 위에 공간을 형성하며, 이 공간은 플로우 채널을 한정한다.
본 방법의 일부 예들에서, 본 방법은 특징부를 상부 층 내에 통합하는 단계를 추가로 포함하며, 특징부는 전기 컴포넌트 및 물리적 구조체로 이루어진 군으로부터 선택된다.
도면들에서의 흐름도 및 블록도들은 본 개시내용의 다양한 예들에 따른 시스템들, 방법들, 및 컴퓨터 프로그램 제품들의 가능한 예들의 아키텍처, 기능성, 및 동작을 예시한다. 이와 관련하여, 흐름도 또는 블록도들 내의 각각의 블록은 모듈, 세그먼트, 또는 명령어들의 일부분을 나타낼 수 있으며, 이는 특정된 논리 기능(들)을 구현하기 위한 하나 이상의 실행가능한 명령어들을 포함한다. 일부 대안적인 예들에서, 블록들에 언급된 기능들은 도면들에서 언급된 순서를 벗어나서 발생할 수 있다. 예를 들어, 연속으로 도시된 2개의 블록들은, 실제로는, 실질적으로 동시에 실행될 수 있거나, 또는 블록들은 때때로 관련된 기능성에 따라 역순으로 실행될 수 있다. 블록도들 및/또는 흐름도 예시의 각각의 블록, 및 블록도들 및/또는 흐름도 예시에서의 블록들의 조합들은, 특정된 기능들 또는 동작들을 수행하거나 특수 목적 하드웨어 및 컴퓨터 명령어들의 조합들을 수행하는 특수 목적 하드웨어-기반 시스템들에 의해 구현될 수 있다는 것에 또한 유의할 것이다.
본 명세서에서 사용되는 용어는 단지 특정 예들만을 기술하는 목적을 위한 것이고, 제한하려는 의도는 아니다. 본 명세서에 사용되는 바와 같이, 단수의 형태들("a", "an" 및 "the")은 문맥상 명백히 다르게 나타나지 않는다면 복수의 형태들도 마찬가지로 포함하는 것으로 의도된다. 본 명세서에서 사용될 때 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이라는 용어들은 진술되는 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 컴포넌트들 및/또는 이들의 그룹들의 존재 또는 부가를 배제하지 않는다는 것이 추가로 이해될 것이다.
만약 있다면, 아래의 청구범위에서 모든 수단 또는 단계 플러스 기능 요소들의 대응하는 구조들, 재료들, 동작들, 및 균등물들은, 구체적으로 청구된 다른 청구된 요소들과 조합하여 기능을 수행하기 위한 임의의 구조, 재료 또는 동작을 포함하도록 의도된다. 하나 이상의 예들의 설명은 예시 및 설명의 목적을 위해 제시되었지만, 총망라하거나 개시된 형태로 제한되도록 의도되지 않는다. 많은 수정들 및 변형들이 당업자에게 명백할 것이다. 예는, 다양한 양태들 및 실제 응용을 가장 잘 설명하기 위해, 그리고 당업자가 고려되는 특정 용도에 맞춰진 바와 같은 다양한 수정들과 함께 다양한 예들을 이해할 수 있게 하기 위해 선택되었고 기술되었다.
하기에 더 상세히 논의되는 전술한 개념들 및 추가의 개념들의 모든 조합들은 (그러한 개념들이 상호 불일치하지 않는다면) 적어도 본 명세서에 기술된 바와 같은 이득들을 달성하도록 본 명세서에 개시된 요지의 일부인 것으로 고려된다는 것이 이해되어야 한다. 특히, 본 명세서의 끝부분에 나타나는 청구범위 발명 요지의 모든 조합들은 본 명세서에 개시된 요지의 일부인 것으로 고려된다. 또한, 참조로 포함된 임의의 개시내용에서 또한 나타날 수 있는 본 명세서에서 명시적으로 채용된 용어는 본 명세서에 개시된 특정 개념들과 가장 일치하는 의미에 부합되어야 한다는 것이 이해되어야 한다.
이러한 서면 설명은 본 요지를 개시하기 위해, 그리고 또한, 당업자가, 임의의 디바이스들 또는 시스템들을 제조하고 사용하는 것 및 임의의 포함된 방법들을 수행하는 것을 포함하여, 본 요지를 실시할 수 있게 하기 위해 예들을 사용한다. 본 요지의 특허가능한 범주는 청구범위에 의해 한정되며, 당업자에게 떠오르는 다른 예들을 포함할 수 있다. 그러한 다른 예들은, 이들이 청구범위의 문자적 언어와 상이하지 않은 구조적 요소들을 갖는 경우, 또는 이들이 청구범위의 문자적 언어와의 비실질적 차이를 갖는 등가의 구조적 요소들을 갖는 경우, 청구범위의 범주 내에 있는 것으로 의도된다.
위의 설명은 예시적인 것이며 비제한적인 것으로 의도된다는 것이 이해될 것이다. 예를 들어, 전술한 예들(및/또는 그의 양태들)은 서로 조합하여 사용될 수 있다. 또한, 특정 상황 또는 재료를 그 범주로부터 벗어나지 않고 다양한 예들의 교시내용에 적응시키기 위해 많은 수정들이 이루어질 수 있다. 본 명세서에 기술된 재료들의 치수들 및 유형들은 다양한 예들의 파라미터들을 정의하도록 의도되지만, 이들은 결코 제한하는 것이 아니며 단지 예로서 제공된다. 많은 다른 예들이 상기 설명을 검토할 때 당업자에게 명백할 것이다. 따라서, 다양한 예들의 범주는, 첨부된 청구범위를 참조하여, 이러한 청구범위의 권리를 갖는 등가물들의 전체 범주와 함께 결정되어야 한다. 첨부된 청구범위에서, 용어들 "포함하는(including)" 및 "여기서(in which)"는 각자의 용어들 "포함하는(comprising)" 및 "여기서(wherein)"의 평이한 영어 등가물들로서 사용된다. 더욱이, 하기의 청구범위에서, 용어들 "제1", "제2", 및 "제3" 등은 단지 라벨로서 사용되며, 그들의 대상들에 수치 요건을 부과하도록 의도되지 않는다. 본 명세서에서 "~에 기초하는(based on)"라는 용어의 형태들은 요소가 부분적으로 기초하는 관계들뿐만 아니라 요소가 전적으로 기초하는 관계들을 포함한다. "정의된"이라는 용어의 형태들은 요소가 부분적으로 정의되는 관계들뿐만 아니라 요소가 전적으로 정의되는 관계들을 포함한다. 또한, 하기의 청구범위의 제한은 수단-플러스-기능 포맷으로 작성되지 않으며, 그러한 청구범위 제한이, 추가 구조가 결여된 기능에 대한 진술이 뒤따르는 문구 "~위한 수단(means for)"를 명시적으로 사용하지 않는 한 그리고 그러할 때까지, 35 U.S.C. § 112, 6번째 단락에 기초하여 해석되도록 의도되지 않는다. 전술된 그러한 모든 목적들 또는 이점들이 반드시 임의의 특정 예에 따라 달성될 수 있는 것은 아니라는 것을 이해하여야 한다. 따라서, 예를 들어, 당업자는, 본 명세서에 기술된 시스템들 및 기법들이 본 명세서에 교시되거나 제안될 수 있는 바와 같은 다른 목적들 또는 이점들을 반드시 달성하지 않고도 본 명세서에 교시된 바와 같은 하나의 이점 또는 이점들의 그룹을 달성하거나 최적화하는 방식으로 구현되거나 수행될 수 있다는 것을 인식할 것이다.
본 요지는 단지 제한된 수의 예들과 관련하여 상세히 기술되었지만, 본 요지가 그러한 개시된 예들로 제한되지 않는다는 것이 용이하게 이해되어야 한다. 오히려, 본 요지는, 지금까지 기술되지 않았지만 본 요지의 사상 및 범주에 상응하는, 임의의 수의 변형들, 변경들, 치환들 또는 등가의 배열들을 포함하도록 수정될 수 있다. 추가적으로, 본 요지의 다양한 예들이 기술되었지만, 본 개시내용의 양태들은 기술된 예들 중 일부만을 포함할 수 있다는 것이 이해되어야 한다. 또한, 일부 예들이 소정 수의 요소들을 갖는 것으로 기술되지만, 본 요지는 소정 수보다 적거나 많은 요소들로 실시될 수 있다는 것이 이해될 것이다. 따라서, 본 요지는 전술한 설명에 의해 제한되는 것으로 간주되어서는 안되며, 첨부된 청구범위의 범주에 의해서만 제한된다.

Claims (23)

  1. 장치로서,
    기판 위에 있고 광 검출 디바이스의 측면들을 덮는 몰딩 층 - 상기 몰딩 층은 상기 광 검출 디바이스의 활성 표면의 제1 에지에 인접한 제1 영역 및 상기 광 검출 디바이스의 상기 활성 표면의 제2 에지에 인접한 제2 영역을 포함하고, 상기 제1 영역, 상기 제2 영역, 및 상기 광 검출 디바이스의 상기 활성 표면은 인접 표면(contiguous surface)을 형성함 -;
    상기 인접 표면과 도파관 사이의 도파관 통합 층(waveguide integration layer) - 상기 도파관 통합 층은 상기 제1 영역의 상부 표면 위의 그리고 상기 제2 영역의 상부 표면 위의, 상기 도파관 통합 층의 상부 표면의 부분들 상의 광학 결합 구조체들을 포함하고, 상기 광학 결합 구조체들은 광원으로부터의 광파를 상기 도파관에 결합시킴 -;
    상기 도파관 통합 층 위의 상기 도파관 - 상기 도파관은 상기 도파관 통합 층으로부터의 상기 광파를 이용하여 하나 이상의 나노웰(nanowell)들 내의 광 민감성 재료들을 여기시킴 -; 및
    상기 도파관 위의 나노구조체 층을 포함하며, 상기 나노구조체 층은 상기 하나 이상의 나노웰들을 포함하고, 상기 하나 이상의 나노웰들은 상기 나노구조체 층 상의 하나 이상의 위치들 상에 형성되고, 상기 하나 이상의 위치들의 각각의 위치는 상기 광 검출 디바이스의 상기 활성 표면 상의 위치와 수직 축을 공유하는, 장치.
  2. 제1항에 있어서, 상기 제1 영역 및 상기 제2 영역은 상기 광 검출 디바이스의 상기 활성 표면과 중첩되지 않는, 장치.
  3. 제1항 또는 제2항에 있어서, 상기 광학 결합 구조체들은 제1 격자 및 제2 격자를 포함하는 격자들을 포함하는, 장치.
  4. 제3항에 있어서, 상기 제1 영역의 상부 표면 위의 상기 도파관 통합 층의 상부 표면의 부분들 위의 상기 광학 결합 구조체들의 일부분은 상기 제1 격자를 포함하고, 상기 제2 영역의 상부 표면 위의 상기 도파관 통합 층의 상부 표면의 부분들 위의 상기 광학 결합 구조체들의 일부분은 상기 제2 격자를 포함하며, 상기 나노웰들의 제1 부분은 상기 제1 격자에 광학적으로 결합되고, 상기 나노웰들의 제2 부분은 상기 제2 격자에 광학적으로 결합되며, 상기 나노웰들의 상기 제1 부분은 상기 제1 격자의 미리정의된 근접도 내의 상기 나노웰들의 일부분을 포함하고, 상기 나노웰들의 상기 제2 부분은 상기 제2 격자의 상기 미리정의된 근접도 내의 상기 나노웰들의 일부분을 포함하는, 장치.
  5. 제4항에 있어서, 상기 나노웰들의 상기 제1 부분 및 상기 나노웰들의 상기 제2 부분은 상기 나노웰들 모두를 포함하고, 각각의 나노웰은 상기 제1 부분 또는 상기 제2 부분 중 어느 하나에 있는, 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 도파관 통합 층은 낮은 굴절률을 갖는 재료 및 높은 굴절률을 갖는 재료로 이루어진 군으로부터 선택된 재료로 구성되는, 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 나노구조체 층은 낮은 굴절률을 갖는 재료를 포함하고, 상기 장치는,
    상기 도파관과 상기 나노구조체 층 사이의 하나 이상의 낮은 지수 층(index layer)들을 추가로 포함하는, 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 장치는,
    상기 인접 표면 위의 그리고 상기 도파관 통합 층 아래의 필터 층을 추가로 포함하며, 상기 필터 층은 상기 도파관으로부터의 광이 상기 광 검출 디바이스로 누설되는 것을 차단하는, 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 광 검출 디바이스는 상보형 금속-산화물-반도체(CMOS) 검출 디바이스를 포함하고, 상기 장치는 플로우 셀(flow cell)의 일부인, 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 장치는,
    상기 인접 표면 위의 상부 층을 추가로 포함하며, 상기 상부 층 및 상기 활성 표면은 집합적으로 상기 나노구조체 층 위에 공간을 형성하고, 상기 공간은 플로우 채널을 한정하는, 장치.
  11. 제10항에 있어서, 상기 상부 층은 전기 컴포넌트 및 물리적 구조체로 이루어진 군으로부터 선택된 특징부를 추가로 포함하는, 장치.
  12. 제10항 또는 제11항에 있어서, 상기 상부 층은,
    제2 기판 아래에 있고 제2 광 검출 디바이스의 측면들을 덮는 제2 몰딩 층 - 상기 제2 몰딩 층은 상기 제2 광 검출 디바이스의 활성 표면의 제1 에지에 인접한 제1 영역 및 상기 제2 광 검출 디바이스의 상기 활성 표면의 제2 에지에 인접한 제2 영역을 포함하고, 상기 제2 몰딩 층의 상기 제1 영역, 상기 제2 몰딩 층의 상기 제2 영역, 및 상기 제2 광 검출 디바이스의 상기 활성 표면은 제2 인접 표면을 형성함 -;
    상기 제2 인접 표면과 제2 도파관 사이의 제2 도파관 통합 층 - 상기 제2 도파관 통합 층은 상기 제2 몰딩 층의 상기 제1 영역의 상부 표면 아래의 그리고 상기 제2 몰딩 층의 상기 제2 영역의 상부 표면 아래의, 상기 제2 도파관 통합 층의 상부 표면의 부분들 상의 광학 결합 구조체들을 포함하고, 상기 제2 도파관 통합 층의 상기 상부 표면의 상기 부분들 상의 상기 광학 결합 구조체들은 상기 광원으로부터의 광파를 상기 제2 도파관에 결합시킴 -;
    상기 도파관 통합 층 아래의 상기 제2 도파관 - 상기 제2 도파관은 상기 제2 도파관 통합 층으로부터의 상기 광파를 이용하여 하나 이상의 추가의 나노웰들 내의 광 민감성 재료들을 여기시킴 -; 및
    상기 제2 도파관 아래의 제2 나노구조체 층을 포함하며, 상기 제2 나노구조체 층은 상기 하나 이상의 추가의 나노웰들을 포함하고, 상기 하나 이상의 추가의 나노웰들은 상기 제2 나노구조체 층 상의 하나 이상의 위치들 상에 형성되고, 상기 제2 나노구조체 층 상의 상기 하나 이상의 위치들의 각각의 위치는 상기 제2 광 검출 디바이스의 상기 활성 표면 상의 위치와 수직 축을 공유하는, 장치.
  13. 제12항에 있어서, 상기 제2 기판의 저부 표면에 대한 상기 제2 몰딩의 수직 높이는 상기 제2 기판의 상기 저부 표면에 대한 상기 제2 광 검출 디바이스의 활성 표면의 높이와 적어도 실질적으로 동일한, 장치.
  14. 제12항 또는 제13항에 있어서, 상기 기판의 상부 표면에 대한 상기 몰딩의 수직 높이는 상기 기판의 상기 상부 표면에 대한 상기 광 검출 디바이스의 활성 표면의 높이와 적어도 실질적으로 동일한, 장치.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 도파관 통합 층의 상기 광학 결합 구조체들로부터 상기 도파관으로 전달되는 상기 광파의 주기는 가변 및 고정으로 이루어진 군으로부터 선택되고, 상기 광원으로부터의 광파를 하나 이상의 나노웰들에 적어도 광학적으로 결합시킴으로써, 상기 도파관의 특정 부분은 상기 하나 이상의 나노웰들 중 특정 수의 나노웰들을 여기시키는, 장치.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 상기 장치는 소켓의 인클로저 내에 고정되고, 상기 소켓은 베이스 부분, 복수의 전기 접점들, 및 적어도 하나의 제1 포트를 포함하는 상기 베이스 부분과 결합된 커버 부분을 포함하고, 상기 베이스 부분 및 상기 커버 부분은 상기 인클로저를 협력하여 형성하고, 상기 전기 접점들은 상기 인클로저와 상기 베이스 부분의 외부 측면 사이에서 연장되고, 상기 적어도 하나의 제1 포트는 상기 인클로저와 상기 커버 부분의 외부 측면 사이에서 연장되고, 상기 광 검출 디바이스는 상기 소켓의 상기 전기 접점들에 전기적으로 결합되는, 장치.
  17. 플로우 셀로서,
    베이스 부분, 복수의 전기 접점들, 및 적어도 하나의 제1 포트를 포함하는 상기 베이스 부분과 결합된 커버 부분을 포함하는 소켓 - 상기 베이스 부분 및 상기 커버 부분은 인클로저를 협력하여 형성하고, 상기 전기 접점들은 상기 인클로저와 상기 베이스 부분의 외부 측면 사이에서 연장되고, 상기 적어도 하나의 제1 포트는 상기 인클로저와 상기 커버 부분의 외부 측면 사이에서 연장됨 -; 및
    상기 소켓의 상기 인클로저 내에 고정된 발광 디바이스를 포함하며, 상기 발광 디바이스는,
    기판 위에 있고 광 검출 디바이스의 측면들을 덮는 몰딩 층 - 상기 몰딩 층은 상기 광 검출 디바이스의 활성 표면의 제1 에지에 인접한 제1 영역 및 상기 광 검출 디바이스의 상기 활성 표면의 제2 에지에 인접한 제2 영역을 포함하고, 상기 제1 영역, 상기 제2 영역, 및 상기 광 검출 디바이스의 상기 활성 표면은 인접 표면을 형성함 -;
    상기 인접 표면과 도파관 사이의 도파관 통합 층 - 상기 도파관 통합 층은 상기 제1 영역의 상부 표면 위의 그리고 상기 제2 영역의 상부 표면 위의, 상기 도파관 통합 층의 상부 표면의 부분들 상의 광학 결합 구조체들을 포함하고, 상기 광학 결합 구조체들은 광원으로부터의 광파를 상기 도파관에 결합시킴 -;
    상기 도파관 통합 층 위의 상기 도파관 - 상기 도파관은 상기 도파관 통합 층으로부터의 상기 광파를 이용하여 하나 이상의 나노웰들 내의 광 민감성 재료들을 여기시킴 -; 및
    상기 도파관 위의 나노구조체 층 - 상기 나노구조체 층은 상기 하나 이상의 나노웰들을 포함하고, 상기 하나 이상의 나노웰들은 상기 나노구조체 층 상의 하나 이상의 위치들 상에 형성되고, 상기 하나 이상의 위치들의 각각의 위치는 상기 광 검출 디바이스의 상기 활성 표면 상의 위치와 수직 축을 공유함 - 을 포함하며,
    상기 광 검출 디바이스는 상기 소켓의 상기 전기 접점들에 전기적으로 결합되는, 플로우 셀.
  18. 방법으로서,
    플로우 셀의 저부 층을 형성하는 단계를 포함하며, 상기 플로우 셀은 상부 층과 저부 층 사이에 채널이 있는 상기 상부 층 및 상기 저부 층을 포함하고, 상기 저부 층을 형성하는 단계는,
    광 검출 디바이스의 활성 표면, 상기 광 검출 디바이스의 상기 활성 표면의 제1 에지에 인접한 몰딩 층의 제1 영역, 및 상기 광 검출 디바이스의 상기 활성 표면의 제2 에지에 인접한 상기 몰딩 층의 제2 영역으로 구성된 인접 표면 상에 도파관 통합 층을 형성하는 단계 - 상기 몰딩 층은 기판 위에 있고 상기 광 검출 디바이스의 측면들을 덮으며, 상기 몰딩 층은 상기 기판의 상부에 대한 몰딩 높이를 갖고, 상기 몰딩 높이는 상기 기판의 상부 표면에 대한 상기 광 검출 디바이스의 활성 표면의 높이와 적어도 실질적으로 동일함 -;
    상기 제1 영역의 상부 표면 위의 그리고 상기 제2 영역의 상부 표면 위의, 상기 도파관 통합 층의 상부 표면의 부분들 상에서 상기 도파관 통합 층 내에 광학 결합 구조체들을 형성하는 단계;
    상기 도파관 통합 층 위에 도파관 층을 형성하는 단계 - 상기 도파관 통합 층은 광원으로부터의 광파를 상기 도파관 층에 광학적으로 결합시키고, 상기 도파관 층은 상기 도파관 통합 층으로부터의 상기 광파를 이용하여 하나 이상의 나노웰들 내의 광 민감성 재료들을 여기시킴 -;
    상기 도파관 층 위에 나노구조체 층을 형성하는 단계; 및
    상기 나노구조체 층 상의 하나 이상의 위치들 상에 상기 하나 이상의 나노웰들을 형성하는 단계를 포함하며, 상기 하나 이상의 위치들의 각각의 위치는 상기 광 검출 디바이스의 상기 활성 표면 상의 위치와 수직 축을 공유하는, 방법.
  19. 제18항에 있어서, 상기 광학 결합 구조체들을 형성하는 단계는, 임프린팅, 나노임프린트 리소그래피 및 광학 리소그래피로 이루어진 군으로부터 선택된, 상기 광학 결합 구조체들을 생성하기 위한 프로세스를 이용하는 단계를 포함하는, 방법.
  20. 제18항 또는 제19항에 있어서, 상기 하나 이상의 나노웰들을 형성하는 단계는 임프린팅 및 리소그래피로 이루어진 군으로부터 선택된 프로세스를 이용하는 단계를 포함하는, 방법.
  21. 제20항에 있어서, 상기 하나 이상의 나노웰들을 형성하는 단계는 나노임프린트 리소그래피 및 광학 리소그래피로 이루어진 군으로부터 선택된 리소그래피 프로세스를 이용하는 단계를 포함하는, 방법.
  22. 제18항 내지 제21항 중 어느 한 항에 있어서, 상기 방법은,
    상기 나노구조체 층 위에 상부 층을 형성하는 단계를 추가로 포함하며, 상기 상부 층 및 상기 활성 표면은 집합적으로 상기 광 검출 디바이스의 상기 나노구조체 층 위에 공간을 형성하고, 상기 공간은 플로우 채널을 한정하는, 방법.
  23. 제22항에 있어서, 상기 방법은,
    특징부를 상기 상부 층 내에 통합하는 단계를 추가로 포함하며, 상기 특징부는 전기 컴포넌트 및 물리적 구조체로 이루어진 군으로부터 선택되는, 방법.
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