KR102446171B1 - Silicon Carbide power semiconductor device with extended halo region and manufacturing method thereof - Google Patents

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오광훈
전지호
김수성
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Abstract

Disclosed is a silicon carbide power semiconductor device with an extended halo area. The power semiconductor device comprises: a first conductive drift region; a second conductive body region which is formed on an upper part of the drift region; a trench gate which penetrates the body region and extends deeper than the body region; a gate electrode which is embedded inside the first trench gate to be insulated by a gate insulating film; a first conductive source region which is formed on an upper unit of the body region and is in contact with both side walls of the trench gate, respectively; a second conductive extended halo region which is formed in the body region to be not overlapped with the source region; and a second conductive floating shield region which is separated from a bottom of the trench gate and is formed in the drift region which is a vertical lower unit of the trench gate. The present invention can reduce manufacturing costs.

Description

확장된 헤일로 영역을 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제작 방법{Silicon Carbide power semiconductor device with extended halo region and manufacturing method thereof}TECHNICAL FIELD The present invention relates to a silicon carbide power semiconductor device having an extended halo region and a manufacturing method thereof.

본 발명은 확장된 헤일로 영역을 가지는 실리콘 카바이드(Silicon Carbide) 전력 반도체 장치 및 그 제작 방법에 관한 것이다. The present invention relates to a silicon carbide power semiconductor device having an extended halo region and a method for manufacturing the same.

전력 반도체 장치의 소재로 실리콘 카바이드(Silicon Carbide, 탄화규소)는 높은 임계 전계로 인한 전기적 특성의 이점으로 인하여 주목받고 있다. 실리콘 카바이드 소재는 임계 전계가 높아 실리콘 대비 약 1/10 두께로 동일 항복전압을 갖는 소자를 구현할 수 있고, 두께 감소에 따른 저항 감소로 인해 대전류 제어가 가능한 장점이 있다. Silicon carbide (silicon carbide) as a material for power semiconductor devices is attracting attention due to the advantages of electrical properties due to a high critical electric field. Silicon carbide material has a high critical electric field, so it is possible to implement a device having the same breakdown voltage with a thickness of about 1/10 compared to silicon, and has an advantage in that a large current can be controlled due to a decrease in resistance due to a decrease in thickness.

실리콘 카바이드 소재의 전력 반도체 장치가 대전류를 흘릴 수 있도록 하기 위해서는 채널 밀도를 높게 하는 것이 바람직하다. 이를 위해, 도 1에 도시된 바와 같이, 실리콘 소재의 전력 반도체 장치에서 실용화되어 있는 트렌치 게이트 구조가 실리콘 카바이드 소재의 전력 반도체 장치에도 적용될 수 있다. 도 1에서, 식별번호 50은 N+ 도전형의 기판, 20은 N- 도전형의 드리프트 영역, 30은 P 도전형의 바디 영역, 32는 트렌치 게이트, 34는 게이트 절연막, 36은 게이트 전극, 40은 소스 영역, 45는 소스 메탈 전극, 60은 드레인 메탈 전극을 각각 나타낸다.In order to allow a silicon carbide power semiconductor device to flow a large current, it is desirable to increase the channel density. To this end, as shown in FIG. 1 , the trench gate structure that has been put to practical use in a power semiconductor device made of silicon may also be applied to a power semiconductor device made of silicon carbide. In FIG. 1, reference numeral 50 denotes an N+ conductive substrate, 20 denotes an N- conductive drift region, 30 denotes a P conductive body region, 32 denotes a trench gate, 34 denotes a gate insulating film, 36 denotes a gate electrode, and 40 denotes a P conductive type body region. A source region, 45, a source metal electrode, and 60, a drain metal electrode, respectively.

그러나, 트렌치 게이트 구조가 실리콘 카바이드 소재의 전력 반도체 장치에 적용되는 경우, 반도체 장치의 신뢰성이 저하되는 문제점이 있다. However, when the trench gate structure is applied to a power semiconductor device made of silicon carbide, there is a problem in that the reliability of the semiconductor device is deteriorated.

구체적으로 설명하면, 실리콘 카바이드 소재의 임계 전계 강도는 실리콘 소재의 약 10배이기 때문에, 항복전압 모드에서 동일 두께의 드리프트 영역을 갖는 실리콘 소재의 전력 반도체 장치에 비해 약 10배의 전압을 지지하게 된다.Specifically, since the critical electric field strength of the silicon carbide material is about 10 times that of the silicon material, it supports about 10 times the voltage of the silicon material having a drift region of the same thickness in the breakdown voltage mode. .

이로 인해, 실리콘 카바이드 소재의 전력 반도체 장치에 형성된 트렌치 게이트의 절연막에도 약 10배 강도의 전계가 걸리게 되며, 전계가 가장 강하게 집중되는 트렌치의 하단 코너부에 존재하는 게이트 절연막이 쉽게 파괴 또는 열화되는 문제점이 있다. Due to this, an electric field of about ten times the intensity is applied to the insulating film of the trench gate formed in the power semiconductor device made of silicon carbide, and the gate insulating film present at the lower corner of the trench where the electric field is most strongly concentrated is easily destroyed or deteriorated. There is this.

또한, 실리콘 카바이드 소재의 전력 반도체 장치인 경우, 게이트 산화공정중 SixCyO 화합물 발생에 따른 높은 밀도의 인터페이스 트랩이 생성되어 낮은 채널 모빌리티를 갖게 된다. 또한, 인터페이스 트랩의 밀도는 산화막 두께에 비례하기 때문에, 실리콘 소재의 전력 반도체 장치에 비해 상대적으로 얇은 게이트 절연막을 적용(예를 들어, 실리콘 소재의 경우 1000Å 수준인 반면, 실리콘 카바이드 소재의 경우에는 500Å 수준임)하고 있다. 이에 따라, 실리콘 카바이드 소재의 전력 반도체 장치가 실리콘 소재의 전력 반도체 장치에 비해 작은 문턱 전압값을 가지게 되는 문제점도 있다. In addition, in the case of a power semiconductor device made of silicon carbide, a high-density interface trap is generated due to the generation of a Si x C y O compound during the gate oxidation process, thereby having low channel mobility. In addition, since the density of the interface trap is proportional to the oxide film thickness, A relatively thin gate insulating layer is applied compared to a silicon-based power semiconductor device (for example, a silicon material has a level of 1000 Å, whereas a silicon carbide material has a level of 500 Å). Accordingly, there is also a problem in that the power semiconductor device made of silicon carbide has a smaller threshold voltage value than that of the power semiconductor device made of silicon.

또한, 전술한 바와 같이 실리콘 카바이드 소재의 전력 반도체 장치는 채널 모빌리티 값이 실리콘 소재의 전력 반도체 장치에 비해 상대적으로 열악하기 때문에, 온 저항을 개선하기 위해서는 채널의 길이를 감소시킬 필요가 있다. 그러나, 채널의 길이를 감소시키면, 펀치 쓰루(Punch-through)로 인한 항복전압 특성의 열화 및 단채널(short channel)의 영향으로 인한 드레인 유기 장벽 저하(Drain Induced Barrier Lowing, DIBL) 효과로 인해 문턱 전압값을 더 낮추게 되는 문제점도 있다. In addition, as described above, since the channel mobility value of the power semiconductor device made of silicon carbide is relatively inferior to that of the power semiconductor device made of silicon, it is necessary to reduce the length of the channel in order to improve the on-resistance. However, when the length of the channel is reduced, the breakdown voltage characteristic is deteriorated due to punch-through and the drain induced barrier lowering (DIBL) effect due to the effect of the short channel causes the threshold due to the effect. There is also the problem of further lowering the voltage value.

전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.The above-mentioned background art is technical information possessed by the inventor for the derivation of the present invention or acquired in the process of derivation of the present invention, and cannot necessarily be said to be a known technique disclosed to the general public prior to the filing of the present invention.

일본특허등록공보 제4798119호Japanese Patent Registration Publication No. 4798119 일본특허등록공보 제6960119호Japanese Patent Registration Publication No. 6960119

본 발명은 트렌치 게이트 구조를 가지는 실리콘 카바이드 모스펫에 트렌치 식각 후 확장된 헤일로 영역을 형성함으로써 문턱 전압값을 상승시킬 수 있고, 펀치 쓰루에 따른 항복 전압 특성의 열화를 방지할 수 있는 확장된 헤일로 영역을 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제작 방법을 제공하기 위한 것이다. The present invention provides an extended halo region capable of increasing the threshold voltage value and preventing the breakdown voltage characteristic deterioration due to punch-through by forming an extended halo region after trench etching in a silicon carbide MOSFET having a trench gate structure. It is to provide a silicon carbide power semiconductor device and a method for manufacturing the same.

본 발명은 플로팅 쉴드 영역을 형성하여 트렌치 게이트의 바닥부에 대한 전계 집중을 완화하고 높은 내압을 확보함으로써, 신뢰성 높은 동작이 가능한 확장된 헤일로 영역을 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제작 방법을 제공하기 위한 것이다. The present invention provides a silicon carbide power semiconductor device having an extended halo region capable of highly reliable operation by forming a floating shield region to relieve electric field concentration on the bottom portion of a trench gate and secure high withstand voltage, and a method for manufacturing the same it is for

본 발명은 확장된 헤일로 영역과 플로팅 쉴드 영역을 동일 공정에서 생성할 수 있어, 공정 단순화가 가능하고, 이로 인해 제조 비용의 증가를 방지하거나 오히려 제조 비용을 감소시킬 수도 있는 확장된 헤일로 영역을 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제작 방법을 제공하기 위한 것이다. In the present invention, the extended halo region and the floating shield region can be generated in the same process, thereby simplifying the process, thereby preventing an increase in manufacturing cost or rather reducing the manufacturing cost. To provide a carbide power semiconductor device and a method for manufacturing the same.

본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.Objects other than the present invention will be easily understood through the following description.

본 발명의 일 측면에 따르면, 제1 도전형의 드리프트 영역; 상기 드리프트 영역의 상부에 형성되는 제2 도전형의 바디 영역; 상기 바디 영역을 관통하여 상기 바디 영역보다 깊게 연장되는 트렌치 게이트; 게이트 절연막에 의해 절연되도록 상기 제1 트렌치 게이트의 내부에 매립되는 게이트 전극; 상기 바디 영역의 상층부에 형성되어, 상기 트렌치 게이트의 양쪽 측벽에 각각 접촉되는 제1 도전형의 소스 영역; 상기 소스 영역에 중첩되지 않도록 상기 바디 영역에 형성되는 제2 도전형의 확장된 헤일로 영역; 및 상기 트렌치 게이트의 바닥으로부터 이격되어 상기 트렌치 게이트의 수직 하부인 상기 드리프트 영역에 형성되는 제2 도전형의 플로팅 쉴드 영역을 포함하는 전력 반도체 장치가 제공된다. According to an aspect of the present invention, a drift region of a first conductivity type; a body region of a second conductivity type formed on the drift region; a trench gate penetrating through the body region and extending deeper than the body region; a gate electrode buried in the first trench gate to be insulated by a gate insulating layer; a source region of a first conductivity type formed on an upper layer of the body region and in contact with both sidewalls of the trench gate; an extended halo region of a second conductivity type formed in the body region so as not to overlap the source region; and a second conductivity type floating shield region spaced apart from a bottom of the trench gate and formed in the drift region that is a vertical lower portion of the trench gate.

상기 확장된 헤일로 영역과 상기 플로팅 쉴드 영역은 반도체 기판의 상부에서 액티브 셀 영역에 대해 수직 이온 주입 방식으로 제2 도전형의 불순물을 주입하는 동일한 공정 단계에 의해 동시에 형성될 수 있다. The expanded halo region and the floating shield region may be simultaneously formed by the same process step of implanting impurities of the second conductivity type from an upper portion of the semiconductor substrate to the active cell region using a vertical ion implantation method.

상기 확장된 헤일로 영역이 상기 바디 영역 내에 형성되기 위한 상기 반도체 기판의 상측 표면으로부터의 형성 깊이는, 동일한 공정 단계에서 상기 드리프트 영역 내에 형성되는 상기 플로팅 쉴드 영역의 상기 트렌치 게이트의 바닥으로부터의 이격 거리와 일치할 수 있다. The depth of formation from the upper surface of the semiconductor substrate at which the expanded halo region is formed in the body region is a distance from the bottom of the trench gate of the floating shield region formed in the drift region in the same process step and can match

상기 바디 영역 내에 형성되는 상기 확장된 헤일로 영역의 농도는, 동일한 공정 단계에서 상기 트렌치 게이트의 하부에 형성되는 플로팅 쉴드 영역의 농도와 일치할 수 있다. A concentration of the expanded halo region formed in the body region may be identical to a concentration of the floating shield region formed under the trench gate in the same process step.

상기 확장된 헤일로 영역 및 상기 플로팅 쉴드 영역을 형성하기 위한 불순물 농도는 상기 바디 영역을 형성하기 위한 불순물 농도에 비해 상대적으로 높을 수 있다. An impurity concentration for forming the extended halo region and the floating shield region may be relatively higher than an impurity concentration for forming the body region.

상기 확장된 헤일로 영역은 피크 농도 영역이 상기 트렌치 게이트의 계면을 따른 수직 방향 채널 길이 중 미리 지정된 깊이에서 형성되도록 할 수 있다. The extended halo region may allow a peak concentration region to be formed at a predetermined depth among vertical channel lengths along an interface of the trench gate.

상기 확장된 헤일로 영역들과 상기 플로팅 쉴드 영역들이 서로 이격하여 다수개 형성되도록 상기 수직 이온 주입 방식으로 제2 도전형의 불순물을 주입하는 공정 단계가 다수 번 실시될 수도 있다. The process step of implanting impurities of the second conductivity type using the vertical ion implantation method may be performed multiple times so that a plurality of the expanded halo regions and the floating shield regions are spaced apart from each other.

다수 번 실시된 제2 도전형의 불순물을 주입하는 공정 단계에 따른 다수 개의 헤일로 영역들 각각이 상기 바디 영역 내에 서로 이격하도록 형성될 수 있다. Each of the plurality of halo regions may be formed to be spaced apart from each other in the body region according to the process step of implanting impurities of the second conductivity type performed multiple times.

또는, 다수 번 실시된 제2 도전형의 불순물을 주입하는 공정 단계에 의해, 상기 바디 영역 내에 하나 이상의 헤일로 영역이 형성되고, 상기 드리프트 영역 내에 하나 이상의 헤일로 영역이 형성될 수도 있다. Alternatively, one or more halo regions may be formed in the body region and one or more halo regions may be formed in the drift region by the process step of implanting impurities of the second conductivity type performed multiple times.

상기 확장된 헤일로 영역은 수평 방향으로 연장되어 서로 인접된 트렌치 게이트의 측벽을 서로 연결하는 띠 형상으로 형성될 수 있다. The extended halo region may be formed in a band shape extending in a horizontal direction to connect sidewalls of adjacent trench gates to each other.

상기 전력 반도체 장치는 모스펫 트랜지스터이거나, 절연 게이트 바이폴라 트랜지스터일 수 있다. The power semiconductor device may be a MOSFET transistor or an insulated gate bipolar transistor.

본 발명의 다른 측면에 따르면, 제1 도전형의 드리프트 영역의 상층부에 제2 도전형의 바디 영역을 형성하는 단계; 상기 바디 영역의 상층부에 서로 이격하도록 제1 도전형의 소스 영역들을 형성하는 단계; 소스 영역과 바디 영역을 관통하여 상기 드리프트 영역에 도달되는 트렌치 게이트를 형성하는 단계; 및 상기 트렌치 게이트의 하부에는 플로팅 쉴드 영역이 형성되고, 상기 바디 영역에는 확장된 헤일로 영역이 형성되도록, 반도체 기판의 상부에서 수직 이온 주입 방식으로 제2 도전형의 불순물을 주입하는 단계를 포함하되, 상기 확장된 헤일로 영역이 상기 바디 영역 내에 형성되기 위한 상기 반도체 기판의 상측 표면으로부터의 형성 깊이 및 형성 두께는, 상기 드리프트 영역 내에 형성되는 상기 플로팅 쉴드 영역의 상기 트렌치 게이트의 바닥으로부터의 이격 거리 및 형성 두께와 일치하는 것을 특징으로 하는 전력 반도체 장치의 제작 방법이 제공된다. According to another aspect of the present invention, there is provided a method comprising: forming a body region of a second conductivity type on an upper layer of a drift region of a first conductivity type; forming source regions of a first conductivity type to be spaced apart from each other in an upper layer portion of the body region; forming a trench gate through the source region and the body region to reach the drift region; and implanting impurities of the second conductivity type from an upper portion of the semiconductor substrate by vertical ion implantation such that a floating shield region is formed under the trench gate and an extended halo region is formed in the body region, The formation depth and the formation thickness from the upper surface of the semiconductor substrate for forming the expanded halo region in the body region are determined by the spacing distance and the formation distance from the bottom of the trench gate of the floating shield region formed in the drift region. A method of fabricating a power semiconductor device characterized in that it matches the thickness is provided.

상기 플로팅 쉴드 영역과 상기 확장된 헤일로 영역의 형성을 위해 주입되는 불순물의 농도는 상기 바디 영역에 비해 상대적으로 높은 수준일 수 있다. Concentrations of impurities implanted to form the floating shield region and the expanded halo region may be relatively higher than those of the body region.

전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.Other aspects, features and advantages other than those described above will become apparent from the following drawings, claims, and detailed description of the invention.

본 발명의 실시예에 따른 실리콘 카바이드 전력 반도체 장치는, 트렌치 게이트 구조를 가지는 실리콘 카바이드 모스펫에 트렌치 식각 후 확장된 헤일로 영역을 형성함으로써 문턱 전압값을 상승시킬 수 있고, 펀치 쓰루에 따른 항복 전압 특성의 열화를 방지할 수 있는 효과가 있다. In the silicon carbide power semiconductor device according to an embodiment of the present invention, a threshold voltage value can be increased by forming an extended halo region after trench etching in a silicon carbide MOSFET having a trench gate structure. It has the effect of preventing deterioration.

또한, 플로팅 쉴드 영역을 형성하여 트렌치 게이트의 바닥부에 대한 전계 집중을 완화하고 높은 내압을 확보함으로써, 신뢰성 높은 동작이 가능한 효과도 있다. In addition, by forming the floating shield region to relieve the concentration of an electric field on the bottom of the trench gate and secure a high withstand voltage, there is an effect that a highly reliable operation is possible.

또한, 확장된 헤일로 영역과 플로팅 쉴드 영역을 동일 공정에서 생성할 수 있어, 공정 단순화가 가능하고, 이로 인해 제조 비용의 증가를 억제하거나 오히려 제조 비용을 감소시킬 수도 있는 효과도 있다. In addition, since the expanded halo region and the floating shield region can be generated in the same process, process simplification is possible, thereby suppressing an increase in manufacturing cost or rather reducing manufacturing cost.

본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다. The effects obtainable in the present invention are not limited to the above-mentioned effects, and other effects not mentioned may be clearly understood by those of ordinary skill in the art from the following description. will be.

도 1은 종래기술에 따른 트렌치 게이트 구조가 적용된 실리콘 카바이드 모스펫(Silicon carbide MOSFET)의 단면도.
도 2는 본 발명의 일 실시예에 따른 확장된 헤일로 영역을 가지는 실리콘 카바이드 모스펫의 단면도.
도 3은 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 수직 방향에서의 깊이에 따른 불순물 농도 프로파일을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 확장된 헤일로 영역을 가지는 실리콘 카바이드 모스펫의 제작 방법을 나타낸 도면.
도 5 및 도 6은 본 발명의 다른 실시예들에 따른 확장된 헤일로 영역을 가지는 실리콘 카바이드 모스펫의 단면도.1 is a cross-sectional view of a silicon carbide MOSFET to which a trench gate structure according to the prior art is applied.
2 is a cross-sectional view of a silicon carbide MOSFET having an expanded halo region in accordance with an embodiment of the present invention;
3 is a diagram illustrating an impurity concentration profile according to a depth in a vertical direction of a silicon carbide MOSFET according to an embodiment of the present invention.
4 is a view showing a method of manufacturing a silicon carbide MOSFET having an expanded halo region according to an embodiment of the present invention.
5 and 6 are cross-sectional views of a silicon carbide MOSFET having an expanded halo region according to other embodiments of the present invention.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Since the present invention can apply various transformations and can have various embodiments, specific embodiments are illustrated in the drawings and described in detail in the detailed description. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the present invention, if it is determined that a detailed description of a related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. Terms such as first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. The singular expression includes the plural expression unless the context clearly dictates otherwise. In the present application, terms such as “comprise” or “have” are intended to designate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, but one or more other features It is to be understood that this does not preclude the possibility of the presence or addition of numbers, steps, operations, components, parts, or combinations thereof.

층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.When an element, such as a layer, region, or substrate, is described as being “on” or extending “onto” another element, the element may be directly on or extending directly over the other element and , or an intermediate intervening element may exist. On the other hand, when an element is referred to as being “directly on” or extending “directly onto” another element, the other intermediate elements are absent. Also, when an element is described as being “connected” or “coupled” to another element, that element may be directly connected or coupled directly to the other element, or intervening elements may be present. have. On the other hand, when one element is described as being "directly connected" or "directly coupled" to another element, there is no other intermediate element present.

"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.“below” or “above” or “upper” or “lower” or “horizontal” or “lateral” or “vertical” Relative terms such as "vertical" may be used herein to describe the relationship of one element, layer or region to another element, layer or region as shown in the figures. It should be understood that these terms are intended to encompass other orientations of the device in addition to the orientation depicted in the drawings.

이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 다만, 이하에서는 전력용 모스펫(MOSFET)을 중심으로 설명하지만, 본 발명의 기술적 사상이 절연게이트 바이폴라 트랜지스터(IGBT) 등 여러 형태의 반도체 소자에 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다. Hereinafter, an embodiment of the present invention will be described in detail with reference to the related drawings. However, the following description will be focused on a power MOSFET (MOSFET), but it is natural that the technical idea of the present invention can be applied and expanded to various types of semiconductor devices such as an insulated gate bipolar transistor (IGBT) in the same or similar manner.

도 2는 본 발명의 일 실시예에 따른 확장된 헤일로 영역을 가지는 실리콘 카바이드 모스펫의 단면도이고, 도 3은 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 수직 방향에서의 깊이에 따른 불순물 농도 프로파일을 나타낸 도면이다. 도 4는 본 발명의 일 실시예에 따른 확장된 헤일로 영역을 가지는 실리콘 카바이드 모스펫의 제작 방법을 나타낸 도면이고, 도 5 및 도 6은 본 발명의 다른 실시예들에 따른 확장된 헤일로 영역을 가지는 실리콘 카바이드 모스펫의 단면도이다.2 is a cross-sectional view of a silicon carbide MOSFET having an expanded halo region according to an embodiment of the present invention, and FIG. 3 is an impurity concentration profile according to depth in the vertical direction of the silicon carbide MOSFET according to an embodiment of the present invention. the drawing shown. 4 is a diagram illustrating a method of manufacturing a silicon carbide MOSFET having an extended halo region according to an embodiment of the present invention, and FIGS. 5 and 6 are silicon having an extended halo region according to other embodiments of the present invention. A cross-sectional view of a carbide MOSFET.

도 2를 참조하면, 실리콘 카바이드 모스펫은 N+ 도전형의 기판(50)이 사용되고, 기판(50)은 상측 표면에 N- 도전형의 드리프트 영역(20)이 형성되어 에피텍셜 기판(epitaxial substrate)인 반도체 기판으로 형성된다. Referring to FIG. 2 , an N+ conductivity type substrate 50 is used for the silicon carbide MOSFET, and an N− conductivity type drift region 20 is formed on the upper surface of the substrate 50 to form an epitaxial substrate. It is formed of a semiconductor substrate.

반도체 기판의 드리프트 영역(20)의 상측 표층부에는 P 도전형의 바디 영역(30)이 형성되고, 바디 영역(30)의 상층부(즉, 반도체 기판의 상측 표면에 인접된 영역)에는 N+ 도전형의 소스 영역(40)들이 서로 이격하도록 위치된다. A body region 30 of P conductivity type is formed in the upper surface layer portion of the drift region 20 of the semiconductor substrate, and an N+ conductivity type body region 30 is formed in the upper layer portion of the body region 30 (that is, a region adjacent to the upper surface of the semiconductor substrate). The source regions 40 are positioned to be spaced apart from each other.

트렌치 게이트(32)는 드리프트 영역(20)을 향해 N+ 도전형의 소스 영역(40)과 P 도전형의 바디 영역(30)을 관통하도록 형성된다(도 4의 (b) 및 (c) 참조). 트렌치 게이트(32)가 형성되면, 바디 영역(30)은 트렌치 게이트(32)의 양쪽 측벽의 상부 영역에 각각 접하도록 배치되고, 소스 영역(40)은 트렌치 게이트(32)의 양쪽 측벽의 상부 표층부에 각각 접하도록 배치된다. The trench gate 32 is formed to penetrate the source region 40 of the N+ conductivity type and the body region 30 of the P conductivity type toward the drift region 20 (see FIGS. 4B and 4C). . When the trench gate 32 is formed, the body region 30 is disposed so as to be in contact with upper regions of both sidewalls of the trench gate 32 , respectively, and the source region 40 is the upper surface layer portion of both sidewalls of the trench gate 32 . placed in contact with each of them.

게이트 절연막(34)은 트렌치 게이트(32)의 내벽에 형성되고, 게이트 전극(36)은 게이트 절연막(34)에 의해 바디 영역(30)과 소스 영역(40) 등으로부터 절연되도록 트렌치 게이트(32)의 내부에 매립된다.The gate insulating film 34 is formed on the inner wall of the trench gate 32 , and the gate electrode 36 is insulated from the body region 30 and the source region 40 by the gate insulating film 34 in the trench gate 32 . embedded in the interior of

인접된 트렌치 게이트(32)들 각각에 접하도록 배치된 소스 영역(40)들의 사이에는 소스 메탈 전극(45)에 전기적으로 연결되는 P+ 도전형의 컨택 영역(110)이 형성되고, P 도전형의 바디 영역(30) 내에는 P 도전형의 확장된 헤일로 영역(120)이 형성되며, 트렌치 게이트(32)들 각각의 수직 하부에는 P 도전형의 플로팅 쉴드 영역(130)이 형성된다. A P+ conductivity type contact region 110 electrically connected to the source metal electrode 45 is formed between the source regions 40 disposed in contact with each of the adjacent trench gates 32 , and the P conductivity type contact region 110 is formed. An extended halo region 120 of a P conductivity type is formed in the body region 30 , and a floating shield region 130 of a P conductivity type is formed in a vertical lower portion of each of the trench gates 32 .

확장된 헤일로 영역(120)은 소스 영역(40)과 중첩되지 않는 바디 영역(30)의 수직 방향 영역 길이에 해당되는 트렌치 게이트(32)의 계면을 따른 수직 방향 채널 길이(L_ch) 중 임의의 깊이에 형성되고, 서로 인접한 트렌치 게이트(32)들의 대응되는 측벽들에 접촉되도록 수평 방향으로 연속하는 띠 형상으로 형성될 수 있다. 물론, 마스크를 적용하여 확장된 헤일로 영역(120)은 수평 방향으로 연속하는 띠 형상이 아닌 단절된 형상으로 형성될 수도 있다. The extended halo region 120 has an arbitrary depth among the vertical channel lengths L_ch along the interface of the trench gate 32 corresponding to the vertical region length of the body region 30 that does not overlap the source region 40 . and may be formed in a horizontally continuous band shape so as to be in contact with corresponding sidewalls of the trench gates 32 adjacent to each other. Of course, the halo region 120 extended by applying a mask may be formed in a cut shape instead of a continuous band shape in the horizontal direction.

여기서, 확장된 헤일로 영역(120)이 형성되는 깊이는 확장된 헤일로 영역(120)을 형성하기 위해 P 도전형의 불순물을 주입하는 주입 에너지량에 대응되어 결정될 수 있다.Here, the depth at which the extended halo region 120 is formed may be determined to correspond to the amount of implantation energy for implanting P-type impurities to form the extended halo region 120 .

P 도전형의 확장된 헤일로 영역(120)은 P+ 도전형의 컨택 영역(110)에 비해서는 상대적으로 낮은 농도이지만, P 도전형의 바디 영역(30)에 비해서는 상대적으로 높은 농도로 형성될 수 있다(도 3의 (a) 및 (b) 참조). The extended halo region 120 of the P conductivity type may have a relatively low concentration compared to the P+ conductivity type contact region 110 , but may be formed at a relatively high concentration compared to the body region 30 of the P conductivity type. There is (see Fig. 3 (a) and (b)).

즉, 바디 영역(30) 내에 확장된 헤일로 영역(120)이 형성됨으로써, 피크 농도 영역이 트렌치 게이트(32)의 수직 방향 채널 길이 중 특정의 영역에 위치되도록 조절될 수 있다. That is, by forming the extended halo region 120 in the body region 30 , the peak concentration region may be adjusted to be located in a specific region of the vertical channel length of the trench gate 32 .

바디 영역(30)을 관통하여 드래프트 영역(20)에 도달하도록 형성된 트렌치 게이트(32)들 각각의 수직 하부에는 P 도전형의 플로팅 쉴드 영역(130)이 형성된다.A floating shield region 130 of the P conductivity type is formed in a vertical lower portion of each of the trench gates 32 formed to penetrate the body region 30 and reach the draft region 20 .

드리프트 영역(20)에 위치되는 플로팅 쉴드 영역(130)은 트렌치 게이트(32)의 바닥으로부터 거리 d(도 4의 (d) 참조)만큼 이격되어 형성된다. 여기서, 플로팅 쉴드 영역(130)이 트렌치 게이트(32)의 바닥으로부터 이격되는 거리 d는 바디 영역(30)에 형성되는 확장된 헤일로 영역(120)이 형성되는 깊이, 즉 반도체 기판의 상측 표면으로부터의 거리 d와 일치한다. The floating shield region 130 positioned in the drift region 20 is formed to be spaced apart from the bottom of the trench gate 32 by a distance d (refer to FIG. 4(d) ). Here, the distance d at which the floating shield region 130 is spaced apart from the bottom of the trench gate 32 is the depth at which the expanded halo region 120 formed in the body region 30 is formed, that is, from the upper surface of the semiconductor substrate. coincides with the distance d.

또한, 플로팅 쉴드 영역(130)의 두께와 농도는 바디 영역(30) 내에 형성되는 확장된 헤일로 영역(120)의 형성 두께 및 농도와 각각 일치한다. In addition, the thickness and concentration of the floating shield region 130 correspond to the thickness and concentration of the expanded halo region 120 formed in the body region 30 , respectively.

드리프트 영역(20) 내에 플로팅(floating) 되도록 위치되는 플로팅 쉴드 영역(130)은 전력 반도체 소자의 온/오프와 관계없이 플로팅 쉴드 영역(130)의 주변에 공핍 영역을 형성할 수 있다. 이때, 공핍 영역은 플로팅 쉴드 영역(130)의 내부까지 확장될 수 있으며, 플로팅 쉴드 영역(130)을 형성하기 위한 P 도전형 불순물의 농도를 조절함으로써 플로팅 쉴드 영역(130)의 내부 영역의 일부는 공핍되지 않도록 할 수도 있다. The floating shield region 130 positioned to float in the drift region 20 may form a depletion region around the floating shield region 130 regardless of on/off of the power semiconductor device. In this case, the depletion region may extend to the inside of the floating shield region 130 , and by adjusting the concentration of the P conductivity type impurity for forming the floating shield region 130 , a portion of the internal region of the floating shield region 130 is You can also avoid depletion.

플로팅 쉴드 영역(130)이 대응되는 트렌치 게이트(32)의 하부에 이격하여 위치되도록 함으로써, 가장 강한 전계는 플로팅 쉴드 영역(130)의 하부 모서리에 집중되고, 트렌치 게이트(32)에는 상대적으로 약한 전계가 집중됨으로써, 높은 내압이 확보될 수 있다. By allowing the floating shield region 130 to be spaced apart from the lower portion of the corresponding trench gate 32 , the strongest electric field is concentrated at the lower edge of the floating shield region 130 , and a relatively weak electric field is applied to the trench gate 32 . By being concentrated, high withstand pressure can be ensured.

전술한 확장된 헤일로 영역(120)과 플로팅 쉴드 영역(130)은 전력 반도체 제조 공정상 동일한 공정 단계에서 동시에 형성될 수 있다. 이하, 도 4를 참조하여, 본 실시예에 따른 실리콘 카바이드 모스펫의 제조 공정에 대해 간략히 설명한다. The above-described expanded halo region 120 and floating shield region 130 may be simultaneously formed in the same process step in the power semiconductor manufacturing process. Hereinafter, a manufacturing process of a silicon carbide MOSFET according to this embodiment will be briefly described with reference to FIG. 4 .

도 4를 참조하면, 드리프트 영역(20)의 표층부에 P 도전형의 바디 영역(30)을 형성하고, 바디 영역(30)의 상층부에 서로 이격하도록 소스 영역(40)들을 형성한다(도 4의 (a) 및 (b) 참조). Referring to FIG. 4 , a P conductivity type body region 30 is formed on the surface layer of the drift region 20 , and source regions 40 are formed on the upper layer of the body region 30 to be spaced apart from each other (see FIG. 4 ). see (a) and (b)).

이어서, 바디 영역(30)과 소스 영역(40)을 관통하여 N- 도전형의 드리프트 영역(20)에 도달하도록 트렌치 게이트(32)를 형성한다(도 4의 (c) 참조).Next, a trench gate 32 is formed to penetrate the body region 30 and the source region 40 to reach the drift region 20 of the N- conductivity type (see FIG. 4C ).

이어서, 확장된 헤일로 영역(120)과 플로팅 쉴드 영역(130)을 형성하기 위해, 반도체 기판의 상부에서 액티브 셀 영역에 대해 전체적으로 수직 이온 주입 방식으로 P 도전형의 불순물을 주입한다(도 4의 (d) 참조). 이때, 확장된 헤일로 영역(120)이 수평 방향으로 연속하는 띠 형상이 아닌 단절된 형상으로 형성하고자 하는 경우에는 마스크(도시되지 않음)가 더 이용될 수도 있다. Next, in order to form the expanded halo region 120 and the floating shield region 130 , P-conduction-type impurities are implanted into the active cell region from the upper portion of the semiconductor substrate in a vertical ion implantation method as a whole (see FIG. d) see). In this case, when the expanded halo region 120 is to be formed in a cut shape instead of a continuous band shape in the horizontal direction, a mask (not shown) may be further used.

P 도전형 불순물은, 확장된 헤일로 영역(120)을 트렌치 게이트(32)의 수직 방향 채널 길이(L_ch) 중 특정의 위치로서, 소스 영역(40)과 중첩하지 않는 바디 영역(30)의 내부에 형성시키는 주입 에너지량으로 반도체 기판에 주입될 수 있다. The P-conduction-type impurity is a specific position of the extended halo region 120 in the vertical channel length L_ch of the trench gate 32 , and is located inside the body region 30 that does not overlap the source region 40 . The amount of implantation energy to be formed may be implanted into the semiconductor substrate.

P 도전형 불순물의 주입 공정에서, 트렌치 게이트(32) 영역에 주입된 P 도전형 불순물은 플로팅 쉴드 영역(130)을 형성하게 되고, 그 이외의 영역에 주입된 P 도전형 불순물은 확장된 헤일로 영역(120)을 형성하게 된다. In the P-conduction-type impurity implantation process, the P-conduction-type impurity implanted into the trench gate 32 region forms the floating shield region 130 , and the P-conduction-type impurity implanted into the other regions is an extended halo region. (120) is formed.

주입되는 P 도전형의 불순물의 농도는 컨택 영역(110)에 비해 상대적으로 낮고, 바디 영역(30)에 비해 상대적으로 높은 수준으로 결정될 수 있다(도 3의 (a) 및 (b) 참조). 도 4에는 컨택 영역(110)의 형성 단계가 도시되지 않았으나, 예를 들어 활성화를 위한 고온의 어닐링 단계(도 4의 (e)) 이전의 적절한 시점에서 컨택 영역(110)이 형성될 수 있음은 당연하다. The concentration of the implanted P conductivity type impurities may be determined to be relatively low compared to the contact region 110 and relatively high compared to the body region 30 (refer to FIGS. 3A and 3B ). Although the step of forming the contact region 110 is not shown in FIG. 4 , for example, the contact region 110 may be formed at an appropriate time before a high-temperature annealing step for activation (FIG. 4(e)). Of course.

이와 같이, 플로팅 쉴드 영역(130)과 확장된 헤일로 영역(120)이 동일한 공정 단계에서 동시에 형성되기 때문에, 기준 위치로부터 형성되는 깊이(즉, 트렌치 게이트의 바닥으로부터 이격 거리와, 반도체 기판의 상부 표면으로부터의 이격 거리)와, 형성 두께, 형성 농도는 서로 동일한 특징이 있다. As such, since the floating shield region 130 and the expanded halo region 120 are simultaneously formed in the same process step, the depth formed from the reference position (ie, the distance from the bottom of the trench gate and the upper surface of the semiconductor substrate) distance), the thickness of the formation, and the concentration of the formation have the same characteristics.

따라서, 확장된 헤일로 영역(120)을 바디 영역(30) 내의 특정 깊이에 형성하기 위해 결정된 주입 에너지량에 의해, 플로팅 쉴드 영역(130)이 트렌치 게이트(32)의 바닥으로부터 이격될 거리가 결정된다. Accordingly, the distance at which the floating shield region 130 is spaced apart from the bottom of the trench gate 32 is determined by the amount of implanted energy determined to form the expanded halo region 120 at a specific depth within the body region 30 . .

이어서, 확장된 헤일로 영역(120)과 플로팅 쉴드 영역(130)을 각각 형성하기 위한 P 도전형 불순물 주입이 완료되면, 미리 지정된 시간 및 온도의 열처리를 통해 주입된 불순물이 활성화(activation)되어 확장된 헤일로 영역(120)과 플로팅 쉴드 영역(130) 각각이 형성되도록 한다(도 4의 (e) 참조). 예를 들어, 주입된 불순물의 활성화를 위해, 1500도 이상의 온도에서 30분 내지 60분의 시간동안 열처리될 수 있다. Then, when P-conduction-type impurity implantation for forming the expanded halo region 120 and the floating shield region 130, respectively, is completed, the implanted impurity is activated through heat treatment at a predetermined time and temperature to activate the expanded Each of the halo region 120 and the floating shield region 130 is formed (see FIG. 4(e)). For example, in order to activate the implanted impurities, heat treatment may be performed at a temperature of 1500 degrees or more for a time of 30 minutes to 60 minutes.

이어서, 트렌치 게이트(32)의 내벽에 게이트 절연막(34)이 형성된다(도 4의 (f) 참조).Next, a gate insulating film 34 is formed on the inner wall of the trench gate 32 (refer to FIG. 4(f)).

전술한 바와 같이. P 도전형 영역의 이온 농도를 높여 단채널(short channel) 구조에서도 브레이크 다운시 펀치 쓰루 현상을 방지하고, 임계 전압값을 조절할 수 있도록 하기 위한 확장된 헤일로 영역(120)을 형성하는 공정에서, 트렌치 게이트(32)의 바닥 영역에 대한 전계 집중을 억제하는 플로팅 쉴드 영역(130)이 함께 형성되도록 함으로써, 전력 반도체 장치의 제조 공정이 단순화되는 특징이 있다. As described above. In the process of forming the expanded halo region 120 to prevent the punch-through phenomenon during breakdown even in a short channel structure and to adjust the threshold voltage value by increasing the ion concentration of the P-conductive region, the trench By allowing the floating shield region 130 to suppress the concentration of an electric field on the bottom region of the gate 32 to be formed together, the manufacturing process of the power semiconductor device is simplified.

이제까지 관련 도면을 참조하여, P 도전형의 바디 영역(30)에 단일 층의 확장된 헤일로 영역(120)이 형성되고, 이에 상응하도록 트렌치 게이트(32)의 수직 하부에 하나의 플로팅 쉴드 영역(130)이 형성되는 경우를 설명하였다. With reference to the related drawings so far, a single-layered extended halo region 120 is formed in the body region 30 of the P conductivity type, and correspondingly, one floating shield region 130 at the vertical lower portion of the trench gate 32 . ) has been described.

그러나, 도 5에 예시된 바와 같이, 바디 영역(30) 내에는 서로간에 이격되는 다수 개의 확장된 헤일로 영역(120a, 120b)이 형성되고, 이에 상응하도록 트렌치 게이트(32)의 하부에 이격하여 다수 개의 플로팅 쉴드 영역(130a, 130b)들이 형성될 수도 있다. However, as illustrated in FIG. 5 , a plurality of extended halo regions 120a and 120b spaced apart from each other are formed in the body region 30 , and correspondingly, a plurality of spaced apart from the lower portion of the trench gate 32 . Four floating shield regions 130a and 130b may be formed.

이때, 바디 영역(30)에 형성되는 확장된 헤일로 영역(120)들 각각의 형성 깊이, 두께 및 농도에 상응하도록, 각 확장된 헤일로 영역(120)에 대응되는 플로팅 쉴드 영역(130)의 대응되는 트렌치 게이트(32)의 바닥으로부터의 이격 거리, 두께 및 농도가 결정됨은 앞서 이미 설명한 바를 통해 쉽게 이해될 수 있을 것이다. At this time, corresponding to the floating shield region 130 corresponding to each extended halo region 120 to correspond to the depth, thickness, and concentration of each of the extended halo regions 120 formed in the body region 30 . It may be easily understood from the above description that the separation distance from the bottom of the trench gate 32, the thickness, and the concentration are determined.

또한, 다수 개의 헤일로 영역(120a, 120b)이 형성될 영역은 바디 영역(30)으로 제한되지 않으며, 도 6에 예시된 바와 같이 하나 이상의 헤일로 영역(120b)은 바디 영역(30)의 하부인 드리프트 영역(20)에 형성될 수도 있다. In addition, the region in which the plurality of halo regions 120a and 120b will be formed is not limited to the body region 30 , and as illustrated in FIG. 6 , one or more halo regions 120b may be drifted below the body region 30 . It may be formed in the region 20 .

이 경우에도, 드리프트 영역(20)에 형성되는 플로팅 쉴드 영역(130a, 130b)의 이격 거리, 두께 및 농도는 대응되는 헤일로 영역(120a, 120b)의 형성 깊이, 두께 및 농도에 상응하도록 결정됨은 당연하다. Even in this case, it goes without saying that the separation distance, thickness, and concentration of the floating shield regions 130a and 130b formed in the drift region 20 are determined to correspond to the depth, thickness, and concentration of the corresponding halo regions 120a and 120b. do.

이와 같이, 바디 영역(30) 및/또는 드리프트 영역(20) 내에 형성되는 확장된 헤일로 영역(120)들의 수량 및 각각의 형성 깊이는 다양하게 결정될 수 있고, 확장된 헤일로 영역(120)들의 수량과 형성 깊이를 조정함으로써 실리콘 카바이드 모스펫의 채널 길이, 임계 전압값 특성, 트렌치 게이트(32)의 바닥 영역에 대한 전계 집중 억제 특성 등이 최적화될 수 있다. As such, the number and depth of each of the extended halo regions 120 formed in the body region 30 and/or the drift region 20 may be variously determined, and the number of the extended halo regions 120 and By adjusting the formation depth, the channel length, threshold voltage value characteristics, and electric field concentration suppression characteristics for the bottom region of the trench gate 32 of the silicon carbide MOSFET can be optimized.

이제까지, 전력 반도체 장치가 전력용 모스펫인 경우를 예로 들어 설명하였으나, 절연게이트 바이폴라 트랜지스터(IGBT) 등 여러 형태의 전력 반도체 소자에 본 발명의 기술적 사상이 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다. 또한, 본 발명의 실시예들에 따른 기술적 사상이 실리콘 카바이드 소재의 전력 반도체 장치에 제한되지 않으며, 그 이외의 소재로 이루어진 전력 반도체 장치에 대해서도 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.So far, the case where the power semiconductor device is a power MOSFET has been described as an example, but it goes without saying that the technical idea of the present invention can be applied and expanded to various types of power semiconductor devices such as an insulated gate bipolar transistor (IGBT) in the same or similar manner. do. In addition, the technical idea according to the embodiments of the present invention is not limited to the power semiconductor device made of silicon carbide, and it is natural that the same or similar application and extension may be applied to the power semiconductor device made of other materials.

상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to the embodiments of the present invention, those of ordinary skill in the art can variously modify the present invention within the scope without departing from the spirit and scope of the present invention described in the claims below. and may be changed.

20 : 드리프트 영역 30 : 바디 영역
32 : 트렌치 게이트 34 : 게이트 절연막
36 : 게이트 전극 40 : 소스 영역
45 : 소스 메탈 전극 50 : 기판
60 : 드레인 메탈 전극 110 : 컨택 영역
120 : 확장된 헤일로 영역 130 : 플로팅 쉴드 영역 20: drift area 30: body area
32: trench gate 34: gate insulating film
36: gate electrode 40: source region
45: source metal electrode 50: substrate
60: drain metal electrode 110: contact region
120: extended halo area 130: floating shield area

Claims (14)

제1 도전형의 드리프트 영역;
상기 드리프트 영역의 상부에 형성되는 제2 도전형의 바디 영역;
상기 바디 영역을 관통하여 상기 바디 영역보다 상대적으로 깊게 연장되도록 식각 형성된 트렌치인 트렌치 게이트의 내부에 게이트 절연막에 의해 절연되도록 매립되는 게이트 전극;
상기 바디 영역의 상층부에 형성되어, 상기 트렌치 게이트의 양쪽 측벽에 각각 접촉되는 제1 도전형의 소스 영역;
상기 소스 영역에 중첩되지 않도록 상기 바디 영역에 형성되는 제2 도전형의 확장된 헤일로 영역; 및
상기 트렌치 게이트의 바닥으로부터 이격되어 상기 트렌치 게이트의 수직 하부인 상기 드리프트 영역에 형성되는 제2 도전형의 플로팅 쉴드 영역을 포함하되,
상기 확장된 헤일로 영역과 상기 플로팅 쉴드 영역은 반도체 기판의 상부에서 액티브 셀 영역에 대해 수직 이온 주입 방식으로 제2 도전형의 불순물을 주입하는 동일한 공정 단계에 의해 동시에 형성되고,
상기 확장된 헤일로 영역이 상기 바디 영역 내에 형성되기 위한 상기 반도체 기판의 상측 표면으로부터의 형성 깊이는, 동일한 공정 단계에서 상기 드리프트 영역 내에 형성되는 상기 플로팅 쉴드 영역의 상기 트렌치 게이트의 바닥으로부터의 이격 거리와 일치하는 것을 특징으로 하는 전력 반도체 장치.
a drift region of a first conductivity type;
a body region of a second conductivity type formed on the drift region;
a gate electrode buried in the trench gate, which is a trench etched to penetrate the body region and extend relatively deeper than the body region, so as to be insulated by a gate insulating layer;
a source region of a first conductivity type formed on an upper layer of the body region and in contact with both sidewalls of the trench gate;
an extended halo region of a second conductivity type formed in the body region so as not to overlap the source region; and
a floating shield region of a second conductivity type spaced apart from the bottom of the trench gate and formed in the drift region that is a vertical lower portion of the trench gate;
The expanded halo region and the floating shield region are simultaneously formed by the same process step of implanting impurities of the second conductivity type from an upper portion of a semiconductor substrate to the active cell region using a vertical ion implantation method;
The depth of formation from the upper surface of the semiconductor substrate at which the expanded halo region is formed in the body region is a distance from the bottom of the trench gate of the floating shield region formed in the drift region in the same process step and A power semiconductor device, characterized in that it matches.
 삭제delete 삭제delete 제1항에 있어서,
상기 바디 영역 내에 형성되는 상기 확장된 헤일로 영역의 농도는, 동일한 공정 단계에서 상기 트렌치 게이트의 하부에 형성되는 플로팅 쉴드 영역의 농도와 일치하는 것을 특징으로 하는 전력 반도체 장치.
According to claim 1,
The power semiconductor device of claim 1, wherein a concentration of the extended halo region formed in the body region is identical to a concentration of the floating shield region formed under the trench gate in the same process step.
 제4항에 있어서,
상기 확장된 헤일로 영역 및 상기 플로팅 쉴드 영역을 형성하기 위한 불순물 농도는 상기 바디 영역을 형성하기 위한 불순물 농도에 비해 상대적으로 높은 것을 특징으로 하는 전력 반도체 장치.
5. The method of claim 4,
An impurity concentration for forming the expanded halo region and the floating shield region is relatively higher than an impurity concentration for forming the body region.
 제5항에 있어서,
상기 확장된 헤일로 영역은 피크 농도 영역이 상기 트렌치 게이트의 계면을 따른 수직 방향 채널 길이 중 미리 지정된 깊이에서 형성되도록 하는 것을 특징으로 하는 전력 반도체 장치.
6. The method of claim 5,
The extended halo region is such that a peak concentration region is formed at a predetermined depth among vertical channel lengths along an interface of the trench gate.
 제1항에 있어서,
상기 확장된 헤일로 영역들과 상기 플로팅 쉴드 영역들이 서로 이격하여 다수개 형성되도록 상기 수직 이온 주입 방식으로 제2 도전형의 불순물을 주입하는 공정 단계가 다수 번 실시되는 것을 특징으로 하는 전력 반도체 장치.
According to claim 1,
and the process step of implanting impurities of the second conductivity type by the vertical ion implantation method is performed a plurality of times so that a plurality of the expanded halo regions and the floating shield regions are formed to be spaced apart from each other.
 제7항에 있어서,
다수 번 실시된 제2 도전형의 불순물을 주입하는 공정 단계에 따른 다수 개의 확장된 헤일로 영역들 각각이 상기 바디 영역 내에 서로 이격하도록 형성되는 것을 특징으로 하는 전력 반도체 장치.
8. The method of claim 7,
The power semiconductor device according to claim 1, wherein each of the plurality of extended halo regions is formed to be spaced apart from each other in the body region according to the process step of implanting impurities of the second conductivity type performed a plurality of times.
 삭제delete 제1항에 있어서,
상기 확장된 헤일로 영역은 수평 방향으로 연장되어 서로 인접된 트렌치 게이트의 측벽을 서로 연결하는 띠 형상으로 형성되는 것을 특징으로 하는 전력 반도체 장치.
According to claim 1,
The extended halo region extends in a horizontal direction and is formed in a band shape connecting sidewalls of adjacent trench gates to each other.
 제1항에 있어서,
상기 전력 반도체 장치는 모스펫 트랜지스터인 것을 특징으로 하는 전력 반도체 장치.
According to claim 1,
The power semiconductor device is a power semiconductor device, characterized in that the MOSFET transistor.
 제1항에 있어서,
상기 전력 반도체 장치는 절연 게이트 바이폴라 트랜지스터인 것을 특징으로 하는 전력 반도체 장치.
According to claim 1,
The power semiconductor device is an insulated gate bipolar transistor.
 제1 도전형의 드리프트 영역의 상층부에 제2 도전형의 바디 영역을 형성하는 단계;
상기 바디 영역의 상층부에 서로 이격하도록 제1 도전형의 소스 영역들을 형성하는 단계;
소스 영역과 바디 영역을 관통하여 상기 드리프트 영역에 도달되는 트렌치 게이트를 형성하는 단계; 및
상기 트렌치 게이트의 하부에는 플로팅 쉴드 영역이 형성되고, 상기 바디 영역에는 확장된 헤일로 영역이 형성되도록, 반도체 기판의 상부에서 수직 이온 주입 방식으로 제2 도전형의 불순물을 주입하는 단계를 포함하되,
상기 확장된 헤일로 영역이 상기 바디 영역 내에 형성되기 위한 상기 반도체 기판의 상측 표면으로부터의 형성 깊이 및 형성 두께는, 상기 드리프트 영역 내에 형성되는 상기 플로팅 쉴드 영역의 상기 트렌치 게이트의 바닥으로부터의 이격 거리 및 형성 두께와 일치하는 것을 특징으로 하는 전력 반도체 장치의 제작 방법.
forming a body region of a second conductivity type on an upper layer of the drift region of the first conductivity type;
forming source regions of a first conductivity type to be spaced apart from each other in an upper layer portion of the body region;
forming a trench gate through the source region and the body region to reach the drift region; and
Implanting impurities of the second conductivity type from an upper portion of the semiconductor substrate by vertical ion implantation such that a floating shield region is formed under the trench gate and an extended halo region is formed in the body region,
The formation depth and the formation thickness from the upper surface of the semiconductor substrate for forming the expanded halo region in the body region are determined by the spacing distance and the formation distance from the bottom of the trench gate of the floating shield region formed in the drift region. A method of manufacturing a power semiconductor device, characterized in that it matches the thickness.
 제13항에 있어서,
상기 플로팅 쉴드 영역과 상기 확장된 헤일로 영역의 형성을 위해 주입되는 불순물의 농도는 상기 바디 영역에 비해 상대적으로 높은 수준인 것을 특징으로 하는 전력 반도체 장치의 제작 방법.14. The method of claim 13,
The method of claim 1 , wherein a concentration of impurities implanted to form the floating shield region and the expanded halo region is relatively higher than that of the body region.
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