KR101960077B1 - SiC trench gate MOSFET with a floating shield and method of fabricating the same - Google Patents
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Abstract
본 발명은 반도체에 관한 것이다. 본 발명의 일측면에 따른 실시예는 트렌치 게이트 트랜지스터를 제공한다. 트렌치 게이트 트랜지스터는, 제1 도전형 기판, 상기 제1 도전형 기판상에서 성장된 제1 도전형 에피층, 상기 제1 도전형 에피층의 상부에 형성된 제2 도전형 웰, 상기 제2 도전형 웰의 상부에 형성된 제1 도전형 채널 영역, 상기 제2 도전형 웰의 상부에 형성되며, 상기 제1 도전형 채널 영역의 외곽에 형성된 제2 도전형 소스 영역, 상기 제2 도전형 웰을 관통하여 상기 제1 도전형 에피층까지 연장되며, 게이트 절연막에 의해 절연된 트렌치 게이트 및 상기 트렌치 게이트의 저면으로부터 이격되어 상기 제1 도전형 에피층 내에 형성된 제2 도전형 쉴드를 포함할 수 있다.The present invention relates to semiconductors. An embodiment according to one aspect of the present invention provides a trench gate transistor. The trench gate transistor comprises a first conductive type substrate, a first conductive type epitaxial layer grown on the first conductive type substrate, a second conductive type well formed on top of the first conductive type epitaxial layer, A second conductive type well region formed on an upper portion of the second conductive type well region, the second conductive type well region being formed at an outer portion of the first conductive type channel region, A trench gate extending to the first conductive epi-layer and insulated by a gate insulating layer, and a second conductive type shield formed in the first conductive epi-layer away from the bottom surface of the trench gate.
Description
본 발명은 전력 반도체에 관한 것이다.The present invention relates to power semiconductors.
실리콘카바이드(SiC) 트렌치 게이트 MOSFET의 항복전압 특성을 향상 또는 개선하기 위해서는, 공핍층의 면적을 최대한 확보하면서 동시에 전계(Electrical Field)가 집중되지 않도록 분산시키야 한다. 그러나 트렌치 게이트의 코너에 필연적으로 전계가 집중되는 현상은, 다양한 구조가 제안되었음에도 불구하고 크게 개선되고 있지 않다. 트렌치 게이트 코너에 집중되는 전계는 트렌치 게이트 코너 부군의 절연막을 파괴하여 소자의 항복전압 성능을 저하시키는 주요 원인 중 하나이다.In order to improve or improve the breakdown voltage characteristics of the silicon carbide (SiC) trench gate MOSFET, the area of the depletion layer must be maximized while the electrical field must be dispersed so as not to concentrate. However, the phenomenon that the electric field is inevitably concentrated at the corner of the trench gate is not greatly improved even though various structures are proposed. The electric field concentrated at the trench gate corner is one of the main causes of degrading the breakdown voltage performance of the device by breaking the insulating film of the trench gate corner group.
이를 보완하기 위한 다양한 기술 중 하나로서, 트렌치 게이트 하부에 PN 접합을 형성하는 P-shielding 기술이 제안되었다. P-shielding 기술은 트렌치 게이트 코너에 집중되는 전계를 상당 부분 완화해 준다. 그러나 SiC 소자의 경우 트렌치 게이트 하부에 P-shielding을 위한 접합 형성이 매우 어렵다. 또한 P-shield가 트렌치 게이트와 접하게 형성되므로, P-shield를 충분히 두껍게 형성하지 못한다. 이로 인해, P-shield가 있음에도 불구하고, 트렌치 게이트 절연막에 지속적인 손상이 가해지게 되어 소자의 성능이 저하될 수 있다. 한편, P-shielding는 이온 주입(Implant) 공정에 의해 형성되는데, 이를 위해서는 Gate 폭에 제한이 있을 수 밖에 없다. 또한 P-shielding 농도를 진하게 형성하는 데에는 한계점이 존재하게 된다.As one of various techniques for compensating this, a P-shielding technique for forming a PN junction under the trench gate has been proposed. P-shielding technology significantly alleviates the electric field concentrated in the trench gate corners. However, in the case of SiC devices, it is very difficult to form a junction for P-shielding under the trench gate. Also, since the P-shield is formed in contact with the trench gate, the P-shield can not be formed sufficiently thick. As a result, although the P-shield is present, the trench gate insulating film is continuously damaged, and the performance of the device may be deteriorated. On the other hand, P-shielding is formed by an implant process, and gate width is limited. There is also a limit to the thickening of the P-shielding concentration.
본 발명은 트렌치 게이트 트랜지스터의 항복 전압 특성을 개선하고자 한다. The present invention seeks to improve the breakdown voltage characteristics of a trench gate transistor.
본 발명의 일측면에 따른 실시예는 트렌치 게이트 트랜지스터를 제공한다. 트렌치 게이트 트랜지스터는, 제1 도전형 기판, 상기 제1 도전형 기판상에서 성장된 제1 도전형 에피층, 상기 제1 도전형 에피층의 상부에 형성된 제2 도전형 웰, 상기 제2 도전형 웰의 상부에 형성된 제1 도전형 채널 영역, 상기 제2 도전형 웰의 상부에 형성되며, 상기 제1 도전형 채널 영역의 외곽에 형성된 제2 도전형 소스 영역, 상기 제2 도전형 웰을 관통하여 상기 제1 도전형 에피층까지 연장되며, 게이트 절연막에 의해 절연된 트렌치 게이트 및 상기 트렌치 게이트의 저면으로부터 이격되어 상기 제1 도전형 에피층 내에 형성된 제2 도전형 쉴드를 포함할 수 있다. An embodiment according to one aspect of the present invention provides a trench gate transistor. The trench gate transistor comprises a first conductive type substrate, a first conductive type epitaxial layer grown on the first conductive type substrate, a second conductive type well formed on top of the first conductive type epitaxial layer, A second conductive type well region formed on an upper portion of the second conductive type well region, the second conductive type well region being formed at an outer portion of the first conductive type channel region, A trench gate extending to the first conductive epi-layer and insulated by a gate insulating layer, and a second conductive type shield formed in the first conductive epi-layer away from the bottom surface of the trench gate.
일 실시예에 있어서, 상기 제2 도전형 쉴드는 플로팅될 수 있다. In one embodiment, the second conductive shield may be floating.
일 실시예에 있어서, 상기 제2 도전형 쉴드의 폭은 상기 트렌치 게이트의 저면의 폭보다 작으며, 상기 제2 도전형 쉴드의 두께는 상기 제1 도전형 에피층의 두께의 1/10 내지 1/15일 수 있다. In one embodiment, the width of the second conductive type shield is less than the width of the bottom surface of the trench gate, and the thickness of the second conductive type shield is 1/10 to 1 / 15.
본 발명의 일측면에 따른 실시예는 트렌치 게이트 트랜지스터 제조 방법을 제공한다. 트렌치 게이트 트랜지스터 제조 방법은, 제1 도전형 기판의 상부에 제1 두께로 제1 도전형 에피층을 성장시키는 단계, 상기 제1 두께로 성장된 상기 제1 도전형 에피층의 상면으로부터 내부로 연장된 제2 도전형 쉴드를 형성하는 단계, 상기 제1 도전형 에피층을 제2 두께로 재성장시키는 단계, 상기 제2 두께로 성장된 상기 제1 도전형 에피층의 상부에 제2 도전형 웰을 형성하는 단계, 상기 제2 도전형 웰을 관통하여 상기 제1 도전형 에피층까지 연장된 트렌치 게이트를 형성하는 단계 및 상기 트렌치 게이트에 접한 제1 도전형 채널 영역 및 상기 제1 도전형 채널 영역에 접한 제2 도전형 소스 영역을 형성하는 단계를 포함할 수 있다. An embodiment according to one aspect of the present invention provides a method of manufacturing a trench gate transistor. A method of manufacturing a trench gate transistor, comprising: growing a first conductive epilayer of a first thickness on top of a first conductive type substrate; growing the first conductive epitaxial layer Forming a second conductive type epitaxial layer on the first conductive type epitaxial layer grown to the second thickness; forming a first conductive type epitaxial layer on the second conductive type epitaxial layer; Forming a trench gate extending through the second conductive well to the first conductive epi layer and forming a first conductive channel region adjacent to the trench gate and a second conductive channel region adjacent to the first conductive channel region, And forming a second conductive type source region adjacent to the first conductive type source region.
일 실시예에 있어서, 상기 제1 두께로 성장된 상기 제1 도전형 에피층의 상면으로부터 내부로 연장된 제2 도전형 쉴드를 형성하는 단계는, 폭은 상기 트렌치 게이트의 저면의 폭보다 작으며, 두께는 상기 제1 도전형 에피층의 두께의 1/10 내지 1/15가 되도록 상기 제2 도전형 쉴드를 형성하는 단계일 수 있다.In one embodiment, the step of forming the second conductive shield extending inwardly from the top surface of the first conductive epilayers grown to the first thickness may be such that the width is less than the width of the bottom surface of the trench gate And forming the second conductive type shield so that the thickness is 1/10 to 1/15 of the thickness of the first conductive type epilayer.
일 실시예에 있어서, 상기 제2 도전형 쉴드는 이온 주입에 의해 형성되며, 상기 제2 도전형 웰과 동시에 확산되어 상기 제1 도전형 에피층과 PN 접합될 수 있다.In one embodiment, the second conductive type shield is formed by ion implantation, and may be simultaneously diffused with the second conductive type well to be PN junctioned with the first conductive type epi layer.
본 발명의 실시예에 따르면, 기존 공정에 비해 P-shielding를 상대적으로 용이하게 형성할 수 있으며, 트렌치 게이트 트랜지스터의 항복 전압 특성이 개선될 수 있다.According to the embodiment of the present invention, P-shielding can be relatively easily formed as compared with the conventional process, and the breakdown voltage characteristic of the trench gate transistor can be improved.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 트렌치 게이트 하부에 제2 도전형 쉴드가 형성된 SiC 소자의 단면을 도시한 단면도이다.
도 2는 도 1에 도시된 SiC 소자에서 쉴드에 의한 전계 분산 효과를 나타내는 그래프이다.
도 3은 도 1에 도시된 SiC 소자에서 쉴드에 의한 전기적 특성을 나타내는 그래프이다.
도 4a 내지 4i는 도 1의 트렌치 게이트 하부에 제2 도전형 쉴드가 형성된 SiC 소자를 제조하는 과정을 나타낸 단면도이다.Hereinafter, the present invention will be described with reference to the embodiments shown in the accompanying drawings. For the sake of clarity, throughout the accompanying drawings, like elements have been assigned the same reference numerals. It is to be understood that the present invention is not limited to the embodiments illustrated in the accompanying drawings, but may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof. In particular, the accompanying drawings, in order to facilitate an understanding of the invention, show some of the elements in somewhat exaggerated form. It is to be understood that the breadth, thickness, etc. of the components illustrated in the figures may vary with actual implementations, since the drawings are a means for understanding the invention. In the meantime, the same components throughout the detailed description of the invention will be described with reference to the same reference numerals.
1 is a cross-sectional view showing a cross section of a SiC device having a second conductive type shield formed under a trench gate.
2 is a graph showing an effect of electric field dispersion by a shield in the SiC element shown in FIG.
3 is a graph showing electrical characteristics of the SiC device shown in FIG. 1 by a shield.
4A to 4I are cross-sectional views illustrating a process for fabricating a SiC device having a second conductive type shield formed under the trench gate of FIG.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.While the present invention has been described in connection with certain exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and similarities. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.Where an element such as a layer, region or substrate is described as being "on" or "onto" another element, the element may be directly on top of another element or may extend directly over it , Or an intervening element may exist. On the other hand, if one element is referred to as being "directly on" another element or "directly onto" another element, there are no other intermediate elements. Also, when an element is described as being "connected" or "coupled" to another element, the element may be directly connected to or directly coupled to another element, or an intermediate intervening element may be present have. On the other hand, if one element is described as being "directly connected" or "directly coupled" to another element, there are no other intermediate elements.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.The terms "below" or "above" or "upper" or "lower" or "horizontal" or "lateral" Relative terms such as " vertical "may be used herein to describe a relationship to another element, layer or region of an element, layer or region, as shown in the figures. It should be understood that these terms are intended to encompass different orientations of the device in addition to the orientation depicted in the figures.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 이해를 돕기 위해, 일반적인 구조의 전력 반도체 소자를 예를 들어 설명하지만, 본 발명은 전력 반도체 장치에 한정되지 않는다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. For ease of understanding, a power semiconductor device of a general structure is described as an example, but the present invention is not limited to a power semiconductor device.
도 1은 트렌치 게이트 하부에 제2 도전형 쉴드가 형성된 SiC 소자의 단면을 도시한 단면도이다.1 is a cross-sectional view showing a cross section of a SiC device having a second conductive type shield formed under a trench gate.
도 1을 참조하면, SiC 소자는 제1 도전형 SiC 기판(100), 제1 도전형 Epi 층(110), 제2 도전형 쉴드(120), 트렌치 게이트(130), 제2 도전형 웰 영역(140), 제2 도전형 소스 영역(150), 제1 도전형 채널 영역(160), 소스 메탈(170), 및 드레인(180)을 포함한다. 여기서, 제1 도전형은 N형 불순물로 도핑되며, 제2 도전형은 P형 불순물로 도핑될 수 있으나, 그 반대로 도핑될 수도 있음은 물론이다.Referring to FIG. 1, the SiC device includes a first
제1 도전형 Epi 층(110)은 전하가 이동하는 드리프트 영역으로, 제1 도전형 불순물로 도핑된 SiC를 제1 도전형 기판(100)의 상면으로부터 에피텍셜 성장하여 형성된다. The first conductive
제2 도전형 쉴드(120)는 제1 도전형 Epi 층(110)에 위치하며, 트렌치 게이트(130)의 하부로부터 거리 g만큼 이격되어 형성된다. 예를 들어, 제2 도전형 쉴드(120)는 P+ 도전형일 수 있다. 제2 도전형 쉴드(120)의 폭은 트렌치 게이트(130)의 저면의 폭과 실질적으로 같거나 작을 수 있다. 한편, 제2 도전형 쉴드(120)의 두께는 제1 도전형 Epi 층(110)의 1/10 내지 1/15일 수 있다. The second
제2 도전형 쉴드(120)는 플로팅되어 있어서, 소자의 온/오프와 상관 없이 일정한 결핍 영역(125)을 형성한다. 결핍 영역(125)은 제2 도전형 쉴드(120)의 내부까지 확장될 수 있다. 제2 도전형 쉴드(120)를 도핑하는 제2 도전형 불순물의 도즈를 조절하면, 제2 도전형 쉴드(120)의 내부 영역의 일부는 결핍되지 않을 수 있다. 제2 도전형 쉴드(120)의 내부 영역의 일부는 결핍되지 않은 상태에서 소자에 인가된 전계 강도를 살펴보면, 가장 강한 전계가 제2 도전형 쉴드(120)의 하부 모서리에 집중되며, 트렌치 게이트(130)에는 상대적으로 약한 전계가 집중됨을 알 수 있다.The second
트렌치 게이트(130)는 게이트 절연막(135)에 의해 소자의 다른 영역들로부터 절연된다. 트렌치 게이트(130)는 소자의 상면으로부터 제2 도전형 베이스(140)를 관통하여 제1 도전형 Epi 층(110)까지 연장되게 형성되며, 내부는 금속 또는 폴리 실리콘 등으로 충진된다. The
제2 도전형 웰 영역(140)은 상면으로부터 제1 도전형 Epi 층(110)의 내부를 향해 연장된다. 제2 도전형 웰 영역(140)은 제1 도전형 Epi 층(110)의 상면에 제2 도전형 불순물을 이온 주입하여 형성될 수 있다. 제2 도전형 웰 영역(140)에는, 오믹 컨택을 위한 제2 도전형 소스 영역(150) 및 제1 도전형 채널로 동작하는 제1 도전형 채널 영역(160)이 형성된다. 제2 도전형 웰 영역(140)은 P로 도핑되고, 제2 도전형 소스 영역(150)은 P+로 도핑되며, 제1 도전형 채널 영역(160)은 N+로 도핑된다.The second
소스 컨택(170)은 제2 도전형 웰 영역(140)의 상부에 금속 또는 금속 합금으로 형성되며, 드레인(180)은 기판(100)의 하면에 금속 또는 금속 합금으로 형성된다.The
상술한 SiC 소자의 온 상태에서, 트렌치 게이트(130)의 측면에 채널이 형성되어 제1 도전형 채널 영역(160)-측면 채널- 제1 도전형 Epi 층(110)-드레인(180)으로 전류가 흐르게 된다. 상술한 SiC 소자의 오프 상태에서, 제1 도전형 Epi층(110)-제2 도전형 웰 영역(140)-제1 도전형 채널 영역(160)간 PN 접합에 의한 결핍 영역이 생성되어 채널이 차단된다. 이 때, 제2 도전형 쉴드(120)와 트렌치 게이트(130)의 저면 사이의 영역으로 인해 게이트 절연막(135)에 걸리는 전계가 감소하게 된다.In the on state of the SiC device described above, a channel is formed on the side surface of the
도 2는 도 1에 도시된 SiC 소자에서 쉴드에 의한 전계 분산 효과를 나타내는 그래프로서, 제2 도전형(P) 쉴드를 포함하지 않는 트렌치 게이트 소자, P 형 쉴드를 포함하되 트렌치 게이트에 접하도록 형성된 트렌치 게이트 소자, 및 도 1에 도시된 SiC 소자의 깊이에 따른 전계 강도 EF_Trench MOS, EF_Normal P-Shielding, EF_P-Shielding가 도시되어 있다. 여기서, 도 1에 도시된 SiC 소자는 트렌치 게이트(130)와 P 쉴드간 간격이 0.5um이다. 도시된 그래프에서 알 수 있듯이, 세 소자 모두 동일한 패턴의 전계가 형성됨을 알 수 있다. 그러나 트렌치 게이트(130)의 저면 부근과 P 쉴드의 저면에서의 전계는 확대된 부분에 알 수 있듯이, 쉴드가 형성되지 않은 소자에서 가장 강한 전계가 트렌치 게이트의 저면에 작용하며, 쉴드가 있는 경우에는 상대적으로 약한 전계가 인가됨을 알 수 있다. 트랜치 게이트(130)의 저면과 P 쉴드간 거리가 증가할수록 트렌치 게이트의 저면에 작용하는 전계가 상대적으로 감소함을 알 수 있다.FIG. 2 is a graph showing an effect of electric field dispersion by a shield in the SiC device shown in FIG. 1, wherein a trench gate element not including a second conductivity type (P) shield and a P- Field strength EF_Trench MOS, EF_Normal P-Shielding, and EF_P-Shielding according to the depth of the trench gate element and the SiC element shown in FIG. 1 are shown. Here, the SiC element shown in Fig. 1 has a gap between the
도 3은 도 1에 도시된 SiC 소자에서 쉴드에 의한 전기적 특성을 나타내는 그래프이다.3 is a graph showing electrical characteristics of the SiC device shown in FIG. 1 by a shield.
도 3을 참조하면, 제2 도전형(P) 쉴드를 포함하지 않는 트렌치 게이트 소자, P 형 쉴드를 포함하되 트렌치 게이트에 접하도록 형성된 트렌치 게이트 소자, 및 도 1에 도시된 SiC 소자의 항복 전압 BV 역시 동일한 패턴을 보임을 알 수 있다. 그러나 쉴드가 형성되지 않은 경우보다 P 쉴드가 형성된 소자의 항복 전압 BV가 상승하며, 트랜치 게이트(130)의 저면과 P 쉴드간 거리가 증가하면 항복 전압도 증가함을 알 수 있다.Referring to FIG. 3, a trench gate element that does not include a second conductivity type (P) shield, a trench gate element including a P-type shield but tangential to a trench gate, and a breakdown voltage BV The same pattern can be seen. However, the breakdown voltage BV of the device in which the P shield is formed is higher than that in the case where the shield is not formed, and the breakdown voltage increases when the distance between the bottom surface of the
도 4a 내지 4i는 도 1의 트렌치 게이트 하부에 제2 도전형 쉴드가 형성된 SiC 소자를 제조하는 과정을 나타낸 단면도이다.4A to 4I are cross-sectional views illustrating a process for fabricating a SiC device having a second conductive type shield formed under the trench gate of FIG.
도 4a를 참조하면, 제1 도전형(N+) 기판(100)상에 제1 도전형(N-) Epi 층(110)을 제2 도전형(P+) 쉴드(120)가 형성되는 높이까지 에피택셜 성장시킨다. 제1 도전형 Epi 층(110)의 성장이 1차 완료되면, 마스크를 이용하여 마스크 패턴(200)을 제1 도전형 Epi 층(110)의 상면에 형성한다. 마스크 패턴(200)은, 예를 들어, PR(Photo-resist)나 금속으로 형성될 수 있다. 마스크 패턴(200)이 형성되면, 제2 도전형(P+) 불순물을 이온 주입(Ion implantation)하여 제2 도전형 쉴드(120)를 소정 두께로 형성한다. 여기서, 제2 도전형 쉴드(120)의 두께(또는 깊이)는 제1 도전형 Epi 층(110)의 두께의 1/10 내지 1/15일 수 있다.4A, a first conductive type (N-)
도 4b를 참조하면, 제2 도전형 쉴드(120)를 소정 두께로 형성한 후, 제1 도전형 Epi 층(110)을 재성장(Regrowth)시킨다. 제1 도전형 Epi 층(110)은 설계된 항복 전압 사양에 부합하는 두께로 재성장된다.Referring to FIG. 4B, after the second
도 4c를 참조하면, 재성장이 완료되면, 제1 도전형 Epi 층(110)의 상면에 제2 도전형(P) 불순물을 이온 주입하여 제2 도전형층(140')을 형성한다. 이온 주입 후, 주입된 이온을 확산(또는 활성화)하고 손상된 표면을 평탄화하기 위해 열 처리 공정이 진행된다. 열 처리에 의해 제2 도전형층(140')뿐 아니라 제2 도전형 쉴드(120) 역시 확산되어 주변의 제1 도전형 Epi 층(110) 사이에 PN 접합이 형성된다.Referring to FIG. 4C, when the regrowth is completed, a second conductive type impurity is ion-implanted into the upper surface of the first conductive
도 4d를 참조하면, 열 처리 후 마스크를 이용하여 마스크 패턴(210)을 제2 도전형층(140')의 상면에 형성한다. 습식 및/또는 건식 에칭 공정을 통해 소정 깊이로 트렌치(131)를 형성한다. 트렌치(131)는 제2 도전형층(140')을 관통하여 제1 도전형 Epi 층(110)까지 연장되도록 형성된다.Referring to FIG. 4D, a
도 4e를 참조하면, 트렌치(131) 형성 후, 제1 도전형 Epi 층(110)에 발생한 손상을 감소시키는 열 처리 공정을 수행한다. 열 처리 공정이 완료되면, 게이트 절연막(135)을 트렌치(131)의 내면에 소정 두께로 형성한다.Referring to FIG. 4E, after the formation of the
도 4f를 참조하면, 트렌치(131) 내부에 전극을 형성한다. 트렌치(131)는 금속, 금속 합금 또는 폴리 실리콘으로 충진될 수 있다.Referring to FIG. 4F, an electrode is formed in the
도 4g를 참조하면, 마스크를 이용하여 마스크 패턴(220)을 제2 도전형 웰(140)의 상면에 형성한다. 제1 도전형(N+) 불순물을 이온 주입하여 제1 도전형 채널 영역(160)을 형성한다. Referring to FIG. 4G, a
도 4h를 참조하면, 마스크를 이용하여 마스크 패턴(220)을 제2 도전형 웰(140)의 상면에 형성한다. 제1 도전형(N+) 불순물을 이온 주입하여 제1 도전형 채널 영역(160)을 형성한다. Referring to FIG. 4H, a
도 4i를 참조하면, 트렌치 게이트(140)의 상부에 절연막을 형성하고, 금속 또는 금속 합금으로 소스 메탈(170) 및 드레인(180)을 형성한다. Referring to FIG. 4I, an insulating film is formed on the
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. It will be understood by those skilled in the art that the foregoing description of the present invention is for illustrative purposes only and that those of ordinary skill in the art can readily understand that various changes and modifications may be made without departing from the spirit or essential characteristics of the present invention. will be. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It is intended that the present invention covers the modifications and variations of this invention provided they come within the scope of the appended claims and their equivalents. .
Claims (6)
상기 제1 도전형 기판상에서 성장된 제1 도전형 에피층;
상기 제1 도전형 에피층의 상부에 형성된 제2 도전형 웰;
상기 제2 도전형 웰의 상부에 형성된 제1 도전형 채널 영역;
상기 제2 도전형 웰의 상부에 형성되며, 상기 제1 도전형 채널 영역의 외곽에 형성된 제2 도전형 소스 영역;
상기 제2 도전형 웰을 관통하여 상기 제1 도전형 에피층까지 연장되며, 게이트 절연막에 의해 절연된 트렌치 게이트; 및
상기 트렌치 게이트의 저면으로부터 이격되어 상기 제1 도전형 에피층 내에 형성된 제2 도전형 쉴드를 포함하되,
상기 제2 도전형 쉴드는 플로팅되며,
상기 제2 도전형 쉴드의 폭은 상기 트렌치 게이트의 저면의 폭보다 작으며, 상기 제2 도전형 쉴드의 두께는 상기 제1 도전형 에피층의 두께의 1/10 내지 1/15인 트렌치 게이트 트랜지스터A first conductive type substrate;
A first conductive type epitaxial layer grown on the first conductive type substrate;
A second conductive well formed on the first conductive epilayer;
A first conductive type channel region formed on the second conductive type well;
A second conductive type source region formed on the second conductive type well and formed on an outer side of the first conductive type channel region;
A trench gate extending through the second conductive well to the first conductive epilayer and isolated by a gate insulating layer; And
And a second conductive type shield formed in the first conductive type epilayer, spaced from the bottom surface of the trench gate,
The second conductive shield is floated,
Wherein the width of the second conductive type shield is less than the width of the bottom surface of the trench gate and the thickness of the second conductive type shield is between 1/10 and 1/15 of the thickness of the first conductive type epi layer.
상기 제1 두께로 성장된 상기 제1 도전형 에피층의 상면으로부터 내부로 연장된 제2 도전형 쉴드를 형성하는 단계;
상기 제1 도전형 에피층을 제2 두께로 재성장시키는 단계;
상기 제2 두께로 성장된 상기 제1 도전형 에피층의 상부에 제2 도전형 웰을 형성하는 단계;
상기 제2 도전형 웰을 관통하여 상기 제1 도전형 에피층까지 연장된 트렌치 게이트를 형성하는 단계; 및
상기 트렌치 게이트에 접한 제1 도전형 채널 영역 및 상기 제1 도전형 채널 영역에 접한 제2 도전형 소스 영역을 형성하는 단계를 포함하되,
상기 제1 두께로 성장된 상기 제1 도전형 에피층의 상면으로부터 내부로 연장된 제2 도전형 쉴드를 형성하는 단계는,
폭은 상기 트렌치 게이트의 저면의 폭보다 작으며, 두께는 상기 제1 도전형 에피층의 두께의 1/10 내지 1/15가 되도록 상기 제2 도전형 쉴드를 형성하는 단계인 트렌치 게이트 트랜지스터 제조 방법.Growing a first conductive epilayer of a first thickness on top of the first conductive type substrate;
Forming a second conductive shield extending inwardly from an upper surface of the first conductive epilayer grown to the first thickness;
Regrowing the first conductive epilayer to a second thickness;
Forming a second conductive well on the first conductive epilayer grown to the second thickness;
Forming a trench gate extending through the second conductive well to the first conductive epi layer; And
Forming a first conductive type channel region adjacent to the trench gate and a second conductive type source region adjacent to the first conductive type channel region,
Forming a second conductive type shield extending inwardly from an upper surface of the first conductive epilayer grown to the first thickness,
Forming the second conductive type shield so that the width is less than the width of the bottom surface of the trench gate and the thickness is 1/10 to 1/15 of the thickness of the first conductive type epilayer. .
5. The method of claim 4, wherein the second conductive type shield is formed by ion implantation and is simultaneously diffused with the second conductive type well to form a PN junction with the first conductive type epi layer.
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| Publication Number | Publication Date |
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