KR102444883B1

KR102444883B1 - 밀리미터-파 5g 통신을 위한 광대역 mimo 수신기용 송신/수신(t/r) 스위치 및 수신기 프론트엔드의 광대역 매칭 공동 설계

Info

Publication number: KR102444883B1
Application number: KR1020207035842A
Authority: KR
Inventors: 민-유 후앙; 화 왕; 토마스 첸; 태윤 치
Original assignee: 스위프트링크 테크놀로지스 컴퍼니 리미티드
Priority date: 2018-05-15
Filing date: 2019-04-24
Publication date: 2022-09-16
Also published as: CA3099144C; WO2020036641A1; KR20210006989A; EP3794735A4; US10382084B1; CN112204894B; CA3099144A1; TW201947887A; JP7202398B2; CN112204894A; JP2021523644A; EP3794735A1

Abstract

일 실시예에 따르면, RF(radio frequency) 프론트엔드 회로는, RF 수신기, 트랜시버(또는 송신/수신) 스위치, 및 트랜시버 스위치와 RF 수신기의 입력 포트 사이에 커플링된 고차 유도성 디제너레이션 매칭 네트워크를 포함하며, 여기서 고차 유도성 디제너레이션 매칭 네트워크는 RF 수신기 및 트랜시버 스위치에 대한 임피던스를 매칭하고, 고차 유도성 디제너레이션 매칭 네트워크는 복수의 미리결정된 공진 주파수들에서 공진할 것이다.

Description

밀리미터-파 5G 통신을 위한 광대역 MIMO 수신기용 송신/수신(T/R) 스위치 및 수신기 프론트엔드의 광대역 매칭 공동 설계

[0001] 본 출원은 2018년 5월 15일자로 출원된 미국 정규 출원 번호 제 15/980,449호의 이익을 주장한다.

[0002] 본 발명의 실시예들은 일반적으로 무선 통신 디바이스들에 관한 것이다. 더 상세하게는, 발명의 실시예들은 통신 디바이스에 대한 다중-대역 이미지-거부 수신기에 관한 것이다.

[0003] 차세대 5G 통신 디바이스들의 경우, 다수의 애플리케이션들, 이를테면 AR(augmented reality)/VR(virtual reality) 및 5G MIMO(multiple-input and multiple-output)에 대해 더 높은 데이터 레이트가 요구된다. 밀리미터-파(mm-파) 주파수를 향한 설계 시프트는 이러한 더 높은 데이터 레이트를 지원한다. 한편, 더 높은 데이터 레이트를 가능하게 하기 위해 더 넓은 대역폭이 요구된다. 예컨대, 더 넓은 대역폭은 24, 28, 37 및 39 GHz 대역들을 포함한 5G 스펙트럼을 커버해야 한다.

[0004] 종래에는, T/R(transmit/receive) 스위치 및 mm-파 수신기 프론트엔드의 LNA(low noise amplifier)는 단일 표준 50 Ω 인터페이스로 별개로 설계된다. 이러한 파티셔닝된 방법은 흔히, 수신기 대역폭, 입력 매칭 및/또는 잡음 지수를 감소시킨다. 따라서, 수신기의 성능을 개선시키기 위해 LNA 및 T/R 스위치의 공동 설계에 대한 필요성이 존재한다.

[0005] 본 발명의 실시예들은 유사한 참조번호들이 유사한 엘리먼트들을 표시하는 첨부된 도면들의 도해들에서, 제한으로서가 아니라 예로서 예시된다.
[0006] 도 1은 일 실시예에 따른 무선 통신 디바이스의 예를 예시하는 블록 다이어그램이다.
[0007] 도 2는 일 실시예에 따른 RF 프론트엔드 집적 회로의 예를 예시하는 블록 다이어그램이다.
[0008] 도 3은 일 실시예에 따른 RF 트랜시버 집적 회로를 예시하는 블록 다이어그램이다.
[0009] 도 4는 일 실시예에 따른 광대역 수신기 회로의 예를 예시하는 블록 다이어그램이다.
[0010] 도 5는 일 실시예에 따른 광대역 IQ 생성 회로를 예시하는 블록 다이어그램이다.
[0011] 도 6은 일 실시예에 따른 광대역 IQ 믹서들을 예시하는 블록 다이어그램이다.
[0012] 도 7a는 일 실시예에 따라 도 5의 공동 설계된 mm-파 IQ 생성 회로 및 도 6의 광대역 IQ 믹서에 대한 20 내지 45 GHz 사이의 변환 이득 대 로컬 오실레이터(LO) 주파수에 대한 시뮬레이션 그래프를 예시한다.
[0013] 도 7b는 일 실시예에 따라 도 5의 공동 설계된 mm-파 IQ 생성 회로 및 도 6의 광대역 IQ 믹서에 대한 0 내지 8 GHz 사이의 변환 이득 대 중간 주파수(IF)에 대한 시뮬레이션 그래프를 예시한다.
[0014] 도 8은 일 실시예에 따른 차동 인덕터 쌍의 3 차원 모델을 예시한다.
[0015] 도 9는 일 실시예에 따라 각각이 차동 인덕터 쌍을 갖는 더블 평형 믹서(double balanced mixer)의 레이아웃 모델을 예시한다.
[0016] 도 10은 일 실시예에 따른 PPF(poly-phase filter) 회로를 예시하는 블록 다이어그램이다.
[0017] 도 11은 일 실시예에 따라, 도 4의 광대역 수신기 회로에 대해 3.5 GHz의 고정된 IF 주파수 하에서 22 내지 39 GHz의 RF 주파수 대 이미지 거부 비를 예시하는 시뮬레이션 그래프이다.
[0018] 도 12는 일 실시예에 따른 RF 트랜시버 집적 회로를 예시하는 블록 다이어그램이다.
[0019] 도 13a-도 13b는 일부 실시예들에 따른 트랜시버 스위치들의 예들을 예시하는 블록 다이어그램들이다.
[0020] 도 14a는 일 실시예에 따른 예시적인 광대역 LNA 회로를 예시하는 블록 다이어그램이다.
[0021] 도 14b는 일 실시예에 따른 광대역 LNA 회로에 대한 S-파라미터(S11)를 예시하는 차트이다.
[0022] 도 15a는 일 실시예에 따른 공동 설계 매칭 네트워크가 없는 예시적인 광대역 LNA 회로를 예시하는 블록 다이어그램이다.
[0023] 도 15b는 일 실시예에 따른 공동 설계 매칭 네트워크가 없는 광대역 LNA 회로에 대한 S-파라미터(S11)를 예시하는 블록 다이어그램이다.
[0024] 도 16a는 일 실시예에 따른 공동 설계 매칭 네트워크를 갖는 예시적인 광대역 LNA 회로를 예시하는 블록 다이어그램이다.
[0025] 도 16b는 일 실시예에 따른 공동 설계 매칭 네트워크를 갖는 광대역 LNA 회로에 대한 S-파라미터(S11)를 예시하는 블록 다이어그램이다.

[0026] 본 발명들의 다양한 실시예들 및 양상들은 아래에서 논의되는 세부사항들을 참조하여 설명될 것이며, 첨부된 도면들은 다양한 실시예들을 예시할 것이다. 다음의 설명 및 도면들은 본 발명을 예시하며, 본 발명을 제한하는 것으로 해석되지 않아야 한다. 다수의 특정 세부사항들은 본 발명의 다양한 실시예들의 완전한 이해를 제공하기 위해 설명된다. 그러나, 특정 사례들에서, 본 발명들의 실시예들에 대한 간결한 논의를 제공하기 위해 잘 알려진 또는 종래의 세부사항들은 설명되지 않는다.

[0027] 본 명세서에서 “일 실시예" 또는 "실시예"에 대한 참조는, 실시예와 관련하여 설명된 특정한 피처(feature), 구조, 또는 특징이 본 발명의 적어도 하나의 실시예에 포함될 수 있다는 것을 의미한다. 본 명세서의 다양한 장소들에서 "일 실시예에서"라는 문구의 출현들이 반드시 모두 동일한 실시예를 지칭하는 것은 아니다.

[0028] 실시예들의 대응하는 도면들에서, 신호들은 라인들로 표현된다는 것에 주목한다. 일부 라인들은 더 많은 구성 신호 경로들을 표시하도록 더 두꺼울 수 있고 그리고/또는 주 정보 흐름 방향을 표시하도록 하나 이상의 단부들에 화살표들을 가질 수 있다. 그러한 표시들은 제한하도록 의도되는 것은 아니다. 오히려, 라인들은 회로 또는 로직 유닛의 더 쉬운 이해를 용이하게 하기 위해 하나 이상의 예시적인 실시예들과 관련하여 사용된다. 설계 요구들 또는 선호도들에 의해 지시된 바와 같은 임의의 표현된 신호는, 실제로 어느 방향으로든 이동할 수 있고 임의의 적합한 타입의 신호 체계로 구현될 수 있는 하나 이상의 신호들을 포함할 수 있다.

[0029] 명세서 전반에 걸쳐 그리고 청구항들에서, "연결된"이라는 용어는 어떠한 중개 디바이스들 없이도 연결된 사물들 사이의 직접적인 전기적 연결을 의미한다. "커플링"이라는 용어는 연결된 사물들 사이의 직접적인 전기적 연결 또는 하나 이상의 수동적 또는 능동적 중개 디바이스들을 통한 간접적인 연결을 의미한다. "회로"라는 용어는 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동적 및/또는 능동적 컴포넌트들을 의미한다. "신호"라는 용어는 적어도 하나의 전류 신호, 전압 신호 또는 데이터/클록 신호를 의미한다. 단수의 의미는 복수의 참조들을 포함한다. "에서(in)"의 의미는 "내에(in)" 및 "상에(on)"를 포함한다.

[0030] 본원에서 사용되는 바와 같이, 달리 특정되지 않는 한, 공통 오브젝트(object)를 설명하기 위한 "제1", "제2" 및 "제3" 등의 서수 형용사들의 사용은 단지, 유사한 오브젝트들의 상이한 경우들이 참조되고 있고 그리고 그렇게 설명된 오브젝트들이 시간적으로든, 공간적으로든, 서열순으로든 또는 임의의 다른 방식으로든 주어진 시퀀스로 있어야 함을 내포하도록 의도되는 것이 아님을 표시한다. 본원에서 "실질적으로"라는 용어는 목표대상의 10 % 내에 있음을 지칭한다.

[0031] 본원에서 설명된 실시예들의 목적들을 위해, 달리 특정되지 않는 한, 트랜지스터들은, 드레인, 소스, 게이트 및 벌크 단자들을 포함하는 MOS(metal oxide semiconductor) 트랜지스터들이다. 소스 및 드레인 단자들은 동일한 단자들일 수 있으며, 본원에서 상호 교환가능하게 사용된다. 당업자들은 다른 트랜지스터들, 예컨대, 바이폴라 접합 트랜지스터들 ― BJT PNP/NPN, BiCMOS, CMOS 등 ― 이 본 개시내용의 범위로부터 벗어나지 않으면서 사용될 수 있음을 인식할 것이다.

[0032] 일부 실시예들에 따르면, RF(radio frequency) 프론트엔드 회로는, RF 수신기, 트랜시버(또는 송신/수신) 스위치, 및 트랜시버 스위치와 RF 수신기의 입력 포트 사이에 커플링된 고차 유도성 디제너레이션 매칭 네트워크(high-order inductive degeneration matching network)를 포함하며, 여기서 고차 유도성 디제너레이션 매칭 네트워크는 RF 수신기 및 트랜시버 스위치에 대한 임피던스를 매칭하고, 고차 유도성 디제너레이션 매칭 네트워크는 복수의 미리결정된 공진 주파수들에서 공진할 것이다.

[0033] 일 실시예에서, 고차 유도성 디제너레이션 매칭 네트워크는 제1 미리결정된 공진 주파수에서 공진하기 위해 유도성 송신 라인과 직렬인 커패시터를 포함한다. 일 실시예에서, 매칭 네트워크의 커패시터의 제1 단자는 매칭 네트워크의 입력 포트에 커플링되고, 커패시터의 제2 단자는 유도성 송신 라인의 제1 단부에 커플링되고, 유도성 송신 라인의 제2 단부는 매칭 네트워크의 출력 포트에 커플링된다.

[0034] 일 실시예에서, 커패시터는 갭을 갖는 송신 라인을 포함한다. 일 실시예에서, 유도성 송신 라인은 마이크로스트립 라인(microstrip line)이다. 다른 실시예에서, 매칭 네트워크는 매칭 네트워크의 입력 포트와 접지면(ground plane) 사이에 커플링된 제1 인덕터를 더 포함하고, 제1 인덕터는 제2 미리결정된 공진 주파수에서 트랜시버 스위치의 출력 포트에서 보여지는 오프-스위치 기생 커패시턴스들과 공진할 것이다. 또 다른 실시예에서, 매칭 네트워크의 제1 인덕터는 온-칩 나선형 라인을 포함한다. 또 다른 실시예에서, 매칭 네트워크가 매칭 네트워크의 출력 포트와 RF 수신기의 입력 포트 사이에 커플링된 제2 인덕터를 더 포함하여, 제2 인덕터는 RF 수신기의 입력 포트에서 보여지는 기생 커패시턴스들과 제3 미리결정된 공진 주파수에서 공진한다. 또 다른 실시예에서, 매칭 네트워크의 제2 인덕터는 온-칩 나선형 라인을 포함한다. 일 실시예에서, 송신/수신 스위치(들)는 온-칩 트랜지스터 스위치들이다.

[0035] 도 1은 본 발명의 일 실시예에 따른 무선 통신 디바이스의 예를 예시하는 블록 다이어그램이다. 도 1을 참조하면, 단순히 무선 디바이스로 또한 지칭되는 무선 통신 디바이스(100)는 특히, RF 프론트엔드 모듈(101) 및 기저대역 프로세서(102)를 포함한다. 무선 디바이스(100)는 예컨대, 모바일 폰들, 랩탑들, 태블릿들, 네트워크 어플라이언스 디바이스들(예컨대, 사물 인터넷(또는 IOT) 어플라이언스 디바이스들) 등과 같은 임의의 종류의 무선 통신 디바이스들일 수 있다.

[0036] 라디오 수신기 회로에서, RF 프론트엔드는, 믹서 스테이지까지를 포함하여, 안테나와 믹서 스테이지 사이에 있는 모든 회로망에 대한 일반 용어이다. 그것은 원래의 유입 라디오 주파수의 신호를, 그것이 더 낮은 주파수, 예컨대, IF로 변환되기 이전에 프로세싱하는 수신기 내의 모든 컴포넌트들로 구성된다. 마이크로파 및 위성 수신기들에서, 그것은 흔히, LNB(low-noise block) 또는 LND(low-noise downconverter)라 칭해지며, 안테나로부터의 신호가 더 쉽게 처리되는 중간 주파수에서 수신기의 잔여부에 전달될 수 있도록 안테나에 흔히 위치된다. 기저대역 프로세서는 모든 라디오 기능들(안테나를 요구하는 모든 기능들)을 관리하는 네트워크 인터페이스의 디바이스(칩 또는 칩의 부분)이다.

[0037] 일 실시예에서, RF 프론트엔드 모듈(101)은 하나 이상의 RF 트랜시버들을 포함하며, 여기서 RF 트랜시버들 각각은 다수의 RF 안테나들 중 하나를 통해 특정 주파수 대역(예컨대, 오버랩되지 않는 주파수 범위들과 같은 특정 주파수 범위) 내의 RF 신호들을 송신 및 수신한다. RF 프론트엔드 IC 칩은 RF 트랜시버들에 커플링된 IQ 생성기 및/또는 주파수 합성기를 더 포함한다. IQ 생성기 또는 생성 회로는 LO 신호를 생성해서 RF 트랜시버들 각각에 제공하여, RF 트랜시버가 대응하는 주파수 대역 내의 RF 신호들을 혼합, 변조 및/또는 복조하는 것을 가능하게 한다. RF 트랜시버(들) 및 IQ 생성 회로는 단일 RF 프론트엔드 IC 칩 또는 패키지로서 단일 IC 칩 내에 통합될 수 있다.

[0038] 도 2는 본 발명의 일 실시예에 따른 RF 프론트엔드 집적 회로의 예를 예시하는 블록 다이어그램이다. 도 2를 참조하면, RF 프론트엔드(101)는 특히, 다중-대역 RF 트랜시버(211)에 커플링된 IQ 생성기 및/또는 주파수 합성기(200)를 포함한다. 트랜시버(211)는 RF 안테나(221)를 통해 하나 이상의 주파수 대역들 또는 넓은 범위의 RF 주파수들 내에서 RF 신호들을 송신 및 수신하도록 구성된다. 일 실시예에서, 트랜시버(211)는 IQ 생성기 및/또는 주파수 합성기(200)로부터 하나 이상의 LO 신호들을 수신하도록 구성된다. LO 신호들은 하나 이상의 대응하는 주파수 대역들에 대해 생성된다. LO 신호들은 대응하는 주파수 대역들 내에서 RF 신호들을 송신 및 수신할 목적으로 트랜시버가 혼합, 변조, 복조하는 데 이용된다. 오직 하나의 트랜시버 및 안테나만이 도시되어 있지만, 각각의 주파수 대역들마다 하나씩, 다수의 쌍들의 트랜시버들 및 안테나들이 구현될 수 있다.

[0039] 도 3은 일 실시예에 따른 RF 트랜시버 IC(integrated circuit)를 예시하는 블록 다이어그램이다. RF 트랜시버(300)는 도 2의 RF 트랜시버(211)를 표현할 수 있다. 도 3을 참조하면, 주파수 합성기(200)는 위에서 설명된 바와 같은 주파수 합성기(200)를 표현할 수 있다. 일 실시예에서, RF 트랜시버(300)는 주파수 합성기(200), 송신기(301) 및 수신기(302)를 포함할 수 있다. 주파수 합성기(200)는 LO 신호들을 제공하도록 송신기(301) 및 수신기(302)에 통신가능하게 커플링된다. 송신기(301)는 다수의 주파수 대역들에 대한 RF 신호들을 송신할 수 있다. 수신기(302)는 다수의 주파수 대역들에 대한 RF 신호들을 수신할 수 있다.

[0040] 수신기(302)는 LNA(low noise amplifier)(306), 믹서(들)(307) 및 필터(들)(308)를 포함한다. LNA(306)는 안테나(221)를 통해 원격 송신기로부터 RF 신호들을 수신하고 수신된 RF 신호들을 증폭시킬 것이다. 그런 다음, 증폭된 RF 신호들은 IQ 생성기(317)에 의해 제공된 LO 신호에 기초하여 믹서(들)(307)(하향-변환 믹서로 또한 지칭됨)에 의해 복조된다. IQ 생성기(317)는 위에서 설명된 바와 같은 IQ 생성기/합성기(200)의 IQ 생성기를 표현할 수 있다. 일 실시예에서, IQ 생성기(317)는 단일 집적 회로로서 광대역 수신기(302)에 통합된다. 그런 다음, 복조된 신호들은 저역-통과 필터일 수 있는 필터(들)(308)에 의해 프로세싱된다. 일 실시예에서, 송신기(301) 및 수신기(302)는 T/R(transmitting and receiving) 스위치(309)를 통해 안테나(221)를 공유한다. T/R 스위치(309)는 특정 시점에 안테나(221)를 송신기(301) 또는 수신기(302) 중 어느 하나에 커플링하기 위해 송신기(301)와 수신기(302) 사이에서 스위칭하도록 구성된다. 한 쌍의 송신기 및 수신기가 도시되어 있지만, 다수의 쌍들의 송신기들 및 수신기들 및/또는 자립형 수신기가 구현될 수 있다.

[0041] 도 4는 광대역 LNA(306), 광대역 IQ 믹서들(307) 및 필터(308)의 예를 예시하는 블록 다이어그램이다. 필터(308)는 2-스테이지 저항기 커패시터(예컨대, RC-CR) 다상 필터일 수 있다. 필터(308)는 부가적인 전력 이득을 위한 하나 이상의 가변 이득 중간 주파수(IF) 증폭기들을 포함할 수 있다. 광대역 IQ 믹서들(307)은 단일 유닛으로서 광대역 IQ 생성 회로(317)와 공동 설계될 수 있다는 것에 주목한다. 광대역 IQ 믹서들(307)은 또한 LNA(306)와 믹서들(307) 사이의 임피던스 매칭을 위한 매칭 네트워크(318)를 포함할 수 있다.

[0042] 도 5는 일 실시예에 따른 mm-파 광대역 IQ 생성 회로를 예시하는 블록 다이어그램이다. 도 5를 참조하면, 광대역 IQ 생성 회로(317)는 광범위한 주파수들에 걸쳐 차동 LO 신호(예컨대, LO_Ip 및 LO_In)에 기초하여 IQ 신호들(예컨대, LO_Ip, LO_Qp, LO_In, 및 LO_Qn)을 생성할 수 있다. IQ 생성 회로(317)는 LO 신호들에 90도 위상 시프트를 도입하여 4개의 위상 사분면들의 신호들을 생성한다. 그런 다음, IQ 신호들은 IQ 데이터를 갖는 RF 신호들을 더 낮은 주파수 신호(예컨대, IF 신호)로 변조하기 위해 IQ 믹서에 의해 사용될 수 있다.

[0043] 도 6은 일 실시예에 따른 광대역 IQ 믹서들을 예시하는 블록 다이어그램이다. 믹서는 신호의 주파수 변환 또는 변조를 수행할 수 있는 3 포트 디바이스이다. 수신기의 경우, 믹서는 IF 신호를 생성하기 위해 LO 신호를 사용하여 RF 신호를 하향-변환(또는 복조)한다. 도 6을 참조하면, 믹서들(307)은 2개의(또는 더블) 평형 길버트 믹서들(620-621)을 포함한다. 더블 평형 믹서들(620-621)은 차동 IF 신호들을 생성하기 위해 차동 LO 신호들을 사용하여 차동 RF 신호를 하향-변환(또는 복조)한다. 예컨대, 믹서(620)는 IF_Ip 및 IF_In을 생성하기 위해, 도 5의 IQ 생성기(317)와 같은 mm-파 광대역 IQ 생성 회로에 의해 생성된 RF_inp, RF_inn 및 차동 동위상 신호들(예컨대, LO_Ip 및 LO_In)을 수신한다. 유사하게, 믹서(621)는 IF_Qp 및 IF_Qn을 생성하기 위해, 도 5의 IQ 생성기(317)와 같은 mm-파 광대역 IQ 생성 회로에 의해 생성된 RF_inp, RF_inn 및 차동 직교위상 신호(quadrature signal)들(예컨대, LO_Qp 및 LO_Qn)을 수신한다. 일부 실시예들에서, 믹서들(620-621) 각각은 하나 이상의 차동 증폭기 스테이지들을 포함할 수 있다.

[0044] 도 6을 참조하면, 2 스테이지 차동 증폭기의 경우, 증폭기는 제1 스테이지로서 공통 소스 차동 증폭기 및 제2 스테이지로서 게이트-커플링 차동 증폭기를 포함할 수 있다. 믹서들(620-621)의 공통 소스 차동 증폭기 스테이지는 각각 차동 신호들(RF_inp 및 RF_inn)을 수신할 수 있다. 믹서(620)의 게이트-커플링 차동 증폭기 스테이지는 차동 신호들(LO_In 및 LO_Ip)을 수신한다. 믹서(621)의 게이트-커플링 차동 증폭기 스테이지는 차동 신호들(LO_Qn 및 LO_Qp)을 수신한다. 그런 다음, RF 신호는 IF 신호를 생성하기 위해 LO 신호에 의해 하향-변환된다. 제2 스테이지는 믹서들(620-621) 내로의 고주파수 잡음 주입들을 최소화하기 위해 1차 저역-통과 필터들일 수 있는 저역-통과 필터를 포함할 수 있다. 일 실시예에서, 저역-통과 필터는 커패시터(예컨대, 커패시터(630))와 병렬인 부하 저항기(load resistor)를 갖는 수동 저역 통과 필터를 포함한다. 일 실시예에서, 제1 스테이지 차동 증폭기는 차동 인덕터들(예컨대, 차동 인덕터(633))을 통해 제2 스테이지 차동 증폭기에 커플링된다. 일 실시예에서, 믹서들(620-621)은 단일 모놀리식 집적 회로 상에서 mm-파 IQ 생성 회로, 이를테면, 도 5의 mm-파 IQ 생성 회로(317)와 공동 설계된다.

[0045] 도 7a는 일 실시예에 따라 도 5의 공동 설계된 mm-파 IQ 생성 회로 및 도 6의 광대역 IQ 믹서에 대한 20 내지 45 GHz 사이의 변환 이득 대 로컬 오실레이터(LO) 주파수에 대한 시뮬레이션 그래프를 예시한다. 도 7a를 참조하면, IQ 생성 회로의 입력에서 약 -2 dBm의 차동 전력을 갖는 LO 신호와 같은 중간 차동 전력의 경우, IQ 믹서들(307)은 23 내지 43 GHz의 LO 주파수 범위에 걸쳐 대략 > 7 dB의 하향-변환 이득 및 대략 < 0.7 dB의 진폭 미스매치를 산출할 수 있다.

[0046] 도 7b는 일 실시예에 따라 도 5의 공동 설계된 mm-파 IQ 생성 회로 및 도 6의 광대역 IQ 믹서에 대한 0 내지 8 GHz 사이의 변환 이득 대 중간 주파수(IF)에 대한 시뮬레이션 그래프를 예시한다. 도 6을 참조하면, 1차 저역 통과 필터를 형성하기 위해 믹서(620/621)의 출력 부하 저항기들은 입력 커패시터들(630)과 병렬로 공동 설계될 수 있으며, 이 입력 커패시터들(630)은,다음의 IF 증폭기 스테이지, 예컨대, 도 4의 IF 가변 이득 증폭기 스테이지(308)에서 보여지는 기생 커패시턴스들일 수 있다. 도 7b를 참조하면, 공동 설계된 mm-파 IQ 생성 회로 및 IQ 믹서들에 기초하여, 변환 이득 저하는 약 3.5 GHz에서 설계된 IF 주파수에 대해 약 7.6 dB의 피크 이득으로부터 약 0.5 dB로 감소될 수 있다.

[0047] 도 6을 참조하면, 차동 인덕터 쌍(633)은 2개의 차동 증폭기 스테이지들 사이의 전류 이득을 픽업(pick up)하는 데 사용된다. 양호한 성능을 위해 4개의 인덕터들이 포함되며, 예컨대, 2개의 차동 인덕터 쌍들이 더블 IQ 믹서들 각각에 대해 사용된다. 그러나, 4개의 인덕터들은 큰 풋(large foot)을 포함한다. 도 8은 일 실시예에 따른 차동 인덕터 쌍의 3 차원 모델을 예시한다. 차동 인덕터 쌍(800)은 도 6의 차동 인덕터 쌍(633)일 수 있다. 일 실시예에서, 차동 인덕터 쌍은 도 8의 차동 인덕터 쌍(800)과 같은 단일 인덕터 풋프린트로 감소될 수 있다. 도 8을 참조하면, 차동 인덕터 쌍(800)은 인덕터 쌍들 사이에 가상 접지가 존재하고 이에 따라 인덕터 쌍 풋프린트를 감소시키기 위해 인덕터들의 쌍에 대해 접지면(예컨대, 인덕터들을 둘러싸는 접지면)이 재사용될 수 있다는 사실로 인해, 단일 인덕터의 풋프린트로 함께 폴딩된 2개의 나선형 인덕터들을 포함한다. 일 실시예에서, 차동 인덕터 쌍(800)은 각각 약 200 pH의 인덕턴스를 가질 수 있다. 일 실시예에서, 인덕터 쌍은 약 165 ㎛ × 85 ㎛의 풋프린트를 갖는다.

[0048] 도 9는 일 실시예에 따라 각각이 도 8의 차동 인덕터 쌍을 갖는 더블 평형 믹서의 레이아웃 모델을 예시한다. 도 9를 참조하면, 더블 평형 믹서(900)는 도 6의 IQ 믹서들(620-621)일 수 있다. 도 9에 의해 도시된 바와 같이, 2개의 인덕터 쌍들(예컨대, 총 4개의 인덕터들)은 각각 제1 스테이지 증폭기와 제2 스테이지 증폭기 사이에 커플링된다. 인덕터 쌍은 mm-파 주파수 범위에 걸친 전류 이득을 향상시키도록 2개의 스테이지들 사이에서 인덕턴스를 인가한다. 차동 인덕터 쌍의 인덕터들은 가상 접지를 공유하며 단일 인덕터 풋프린트를 갖는다. 일 실시예에서, 믹서 풋프린트는 대략 185 ㎛ × 252 ㎛이다. 도 10은 일 실시예에 따른 PPF(poly-phase filter) 회로를 예시하는 블록 다이어그램이다. PPF(308)는 더 높은 주파수의 잡음을 필터링할 수 있고 4개의 동위상 및 직교위상 신호들을 IF 신호들의 차동 쌍, 예컨대, IF_Ip 및 IF_In으로 재결합할 수 있다. 일 실시예에서, PPF(308)는 IF 신호를 추가로 증폭시키기 위해 하나 이상의 증폭기 스테이지들을 포함한다. 도 10을 참조하면, 일 실시예에서, PPF(308)는 3개의 스테이지들을 포함한다. 제1 스테이지는 IQ IF 신호들, 예컨대, IF_Ip, IF_In, IF_Qp 및 IF_Qn의 전력을 증가시키기 위해 차동 증폭기들(1001)을 포함한다. 제2 스테이지는 RC_CR(resistive-capacitive capacitive-resistive) PPF(1003)를 포함한다. PPF(1003)는 IF 주파수들의 범위 밖의 바람직하지 않은 신호 잡음 예컨대, 고주파 잡음을 필터링할 수 있고, 4개의 동위상 및 직교위상 신호들, 예컨대, IF_Ip, IF_In, IF_Qp 및 IF_Qn을 IF 신호들의 차동 쌍 예컨대, IF_Ip 및 IF_In으로 결합할 수 있다. 마지막으로, 제3 스테이지는 IF_out+ 및 IF_out-을 생성하도록 차동 IF 신호들(IF_Ip 및 IF_In)을 추가로 증폭시키기 위한 증폭기(1005)를 포함한다. 증폭기들(1001) 및 증폭기들(1005)은 PPF 회로(308)에 대한 이득 조정들을 허용하기 위한 가변 이득 증폭기들일 수 있다.

[0049] 도 11은 일 실시예에 따라, 도 4의 광대역 수신기 회로(예컨대, 수신기(302))에 대해 대략 3.5 GHz의 IF 주파수 하에서 22 내지 39 GHz의 RF 주파수 대 이미지 거부 비를 예시하는 시뮬레이션 그래프이다. 시뮬레이션 셋업은 입력으로서 -2 내지 + 3 dBm 범위의 구동 전력을 갖는 차동 LO를 포함한다. 대략 3.5 GHz의 IF 주파수 하에서, 광대역 이미징 거부 비(IRR)는 약 22 내지 39 GHz의 주파수 범위에 대해 대략 > 23 dB이다. 광대역 수신기(302)는 일 실시예에 따라 대략 1.36 mm × 0.65 mm를 점유한다.

[0050] 도 12는 일 실시예에 따른 RF 트랜시버 집적 회로를 예시하는 블록 다이어그램이다. RF 트랜시버(1200)는 도 3의 RF 트랜시버(300)일 수 있다. 일 실시예에서, RF 트랜시버(1200)는 수신기(302)의 LNA(306)과 T/R 스위치(309) 사이에 커플링된 공동 설계 매칭 네트워크(304)를 포함한다. LNA(306) 및 T/R 스위치(309)와 공동 설계된 매칭 네트워크(304)는 수신기(302)의 성능을 개선시킬 수 있다.

[0051] 도 13a-도 13b는 일부 실시예들에 따른 트랜시버 T/R 스위치들의 예들을 예시하는 블록 다이어그램들이다. 도 13a를 참조하면, LNA(306)는 T/R 스위치들(309)에 직접 커플링된다. 여기서, LNA(306)의 입력 임피던스는 스위치들(309)의 출력 임피던스와 매칭하도록 설계된다. 그러나, PA(303) 및 스위치들(309)에 대한 오프-스위치들의 부하 커패시턴스들(예컨대, Coff)은 LNA의 입력에 직접 부하를 가할 수 있고, 이에 따라 수신기(302)의 성능을 저하시킬 수 있다. 도 13b는 공동 설계 매칭 네트워크(304)를 통해 T/R 스위치들(309)에 커플링된 LNA(306)를 예시한다. 네트워크(304)는 LNA(306)와 T/R 스위치들(309) 사이에 커플링된 유도성 송신 라인(Tline)과 직렬인 인덕터(예컨대, Lmatching)를 포함할 수 있다. 인덕터(들)는 하나 이상의 공진 주파수들에서 공진하기 위해 매칭 네트워크에 의해 보여지는 부하 및/또는 기생 커패시턴스들과 공진할 수 있다.

[0001] 도 14a는 일 실시예에 따른 예시적인 광대역 LNA 회로를 예시하는 블록 다이어그램이다. LNA는 그 신호 대 잡음 비를 크게 저하시키지 않고 저전력 RF 신호를 증폭시킬 수 있는 증폭기이다. 도 14a를 참조하면, LNA(306)는 제1 스테이지(1401) 및 제2 스테이지(1402)를 포함한다. 제1 스테이지(1401)는 높은 선형성을 갖는 광대역 입력 매칭을 달성하기 위해 소스 유도성 디제너레이션 토폴로지에서 구현될 수 있으며, 예컨대, 트랜지스터(M1)의 소스 단자는 인덕터(L2)에 커플링된다. 유도성 디제너레이팅된 공통 소스 스테이지에 기초한 LNA는 저잡음 지수를 달성할 수 있다. 유도성 디제너레이션 토폴로지는 인덕터(L3)에 의해 분리된 M1 및 M2 트랜지스터들을 포함한다. 인덕터(L3)는 인덕터(L3)에서 보여지는 M1 및 M2 트랜지스터들의 기생 커패시턴스들을 제거하기 위해 선택된다. 게다가, 제1 스테이지(1401)는 LNA(306)의 입력 선형성을 조정하기 위해 제1 스테이지에 대한 이득을 조정하기 위한 가변 이득 제어를 포함할 수 있다.

[0002] 제2 스테이지(1402)의 경우, 신호(1404)는 M3 및 M4 트랜지스터들에 의해 증폭된다. L6은 M3 및 M4 트랜지스터들 사이에 삽입되어 인덕터(L6)에서 보여지는 M3 및 M4의 기생 커패시턴스들을 제거한다. 그런 다음, 증폭된 신호는 트랜스포머-기반 발룬(1405)에 의해 단일 종단으로부터 차동(예컨대, 평형) 컴포넌트들(예컨대, 포트들 Outp 및 Outn)로 변환된다. 발룬은 불평형 신호(unbalanced signal)를 평형 신호로 변환하거나 또는 그 반대로 변환하는 데 사용되는 변환기 타입이다. 평형 신호는 크기가 동일하지만 위상이 반대인 신호들을 반송(carry)하는 2개의 신호들을 포함한다. 불평형 신호는 접지 신호에 대해 작용하는 단일 신호를 포함한다. 평형 신호는 다음 스테이지들을 위한 평형 구성(예컨대, 믹서(307))이 RF-LO, LO-IF, 및 RF-IF 신호 누설들을 가드(guard)할 수 있게 한다. 일 실시예에서, 제2 스테이지(1402)에서 변환기-기반 발룬(1405)의 수동적 손실은 저 LNA 잡음 지수에 대한 LNA(306)의 출력 포트들(예컨대, Outp 및 Outn) 근처에 변환기-기반 발룬(1405)을 배치함으로써 최소로 유지된다.

[0003] 도 14b는 일 실시예에 따른 예시적인 광대역 LNA 회로에 대한 S-파라미터(S11)를 예시하는 차트이다. 차트(1450)는 도 14a의 LNA(306)에 대한 S11 플롯일 수 있다. S11 플롯에 의해 도시된 바와 같이, LNA(306)는 26 GHz 및 34 GHz에서 이중 공진을 가지며, 이는 도 14a의 LNA(306)의 인덕터들(L1 및 L2)을 튜닝함으로써 달성될 수 있다. S11은 2개의 공진 주파수들에서 대략 < -16 dB이고, 대략 25 내지 40 GHz의 주파수 범위에서 대략 < -10 dB이다.

[0004] 도 15a는 일 실시예에 따른 공동 설계 매칭 네트워크가 없는 예시적인 광대역 LNA 회로를 예시하는 블록 다이어그램이다. 도 15b는 일 실시예에 따른 공동 설계 매칭 네트워크가 없는 광대역 LNA 회로(예컨대, 도 15a)에 대한 입력 매칭을 위한 S-파라미터(S11)를 예시하는 블록 다이어그램이다. 이 경우, 일단 LNA(306)에 도 15a에 도시된 바와 같이 T/R 스위치들(309) 및 오프-상태 PA(power amplifier)(303)에 의해 부하가 가해지면, 오프-상태 PA(303) 및 T/R 스위치들(309)의 오프-스위치들의 부하 및/또는 기생 커패시턴스들은 도 15b에 의해 도시된 바와 같이 전체 수신기 성능을 저하시킨다. T/R 스위치들(309)의 경우, Ron은 스위치 트랜지스터들의 온-저항을 모델링하고, Coff는 스위치 트랜지스터들의 오프-커패시턴스를 모델링한다. 전체 수신기 입력 매칭(S11)은 대략 20 - 49 GHz의 주파수 범위(예컨대, 5G MIMO 통신에 대한 전체 관심 대역)에 걸쳐 > -10 dB이다. 다시 말해서, 수신된 신호들의 대부분은 수신기에 의해 수신되기보다는 반사되어, mm-파 주파수들에서 차선의 성능들(예컨대, 수신기 대역폭, 변환 이득, 감도 및 잡음 지수 등)로 이어진다.

[0005] 도 16a는 일 실시예에 따른 공동 설계 매칭 네트워크를 갖는 예시적인 광대역 LNA 회로를 예시하는 블록 다이어그램이다. 도 16b는 일 실시예에 따른 공동 설계 매칭 네트워크를 갖는 광대역 LNA 회로(예컨대, 도 16a)에 대한 입력 매칭을 위한 S-파라미터(S11)를 예시하는 블록 다이어그램이다. 도 16a를 참조하면, 매칭 네트워크(304)는 T/R 스위치들(309)을 LNA(306)에 연결(bridge)하는 송신 라인(Tline)을 포함한다.

[0006] 일 실시예에서, 매칭 네트워크(304)는 T/R 스위치들(309)의 커패시턴스들(예컨대, Coff) 및 오프-상태 PA(303)에 대한 커패시턴스들과 공진하기 위한 Lmatching을 포함한다. 도 15a를 참조하면, 커패시턴스(C1)(대략 1 pF)는 통상적으로 LNA의 입력에 커플링되어 수신기에 의해 수신된 DC 신호를 차단하지만, C1은 트랜지스터(M1)의 게이트 노드에서 보여지는 C1과 기생 커패시터들 사이의 용량성 전압 분배로 인한 신호 손실을 야기할 수 있다. 도 16a를 참조하면, 일 실시예에서, 매칭 네트워크(304)는 Tline에 커플링된 커패시턴스(C2)를 포함한다. 여기서, 대조적으로, 커패시턴스(C2)(대략 270fF)는 (1) Tline 및 직렬 게이트 인덕터(L1)로 고차 공진을 생성하고, (2) 용량성 전압 분배로 인한 신호 손실없이 수신기 프론트엔드에 대한 DC 신호를 차단할 수 있다.

[0007] 일 실시예에서, 매칭 네트워크(304)는, (1) Lmatching과 공진하는 PA의 T/R 스위치 및 부하 커패시터의 Coff로부터의 제1 LC 쌍, (2) L1 및 Tline을 갖는 C2로부터의 제2 LC 쌍, 및 (3) 인덕터(L2)를 갖는 M1의 게이트-소스 기생 커패시터로부터의 제3 LC 쌍을 포함하는 다수의 공진 LC 쌍들을 포함한다. 다수의 공진 LC 쌍들을 가지므로, 매칭 네트워크(304)는 mm-파에서 광대역 입력 매칭을 달성할 수 있는 고차 체비셰프(chebyshev) 필터와 유사하다. 예컨대, 도 16b를 참조하면, 일 실시예에서, 도 16a의 프론트엔드 스위치들을 조사하는 입력 매칭(S11)은 대략 22.5 G 내지 42 GHz의 주파수 범위에 대해 대략 < -10 dB일 수 있다. 여기서, 도 16b의 S11은 도 15b와 비교하여, T/R 스위치들로 수신기의 유용한 대역폭을 확장하는 다수의 공진 주파수들을 포함한다.

[0008] 위의 명세서에서, 본 발명의 실시예들은 본 발명의 특정한 예시적인 실시예들을 참조하여 설명되었다. 다음의 청구항들에서 기술되는 바와 같은 본 발명의 더 넓은 사상 및 범위로부터 벗어나지 않으면서 다양한 수정들이 이루어질 수 있다는 것이 분명할 것이다. 따라서, 명세서 및 도면들은 제한적 의미가 아니라 예시적 의미로 간주될 것이다.

Claims

RF(radio frequency) 프론트엔드 회로로서,
RF 수신기;
트랜시버 스위치; 및
상기 트랜시버 스위치와 상기 RF 수신기의 입력 포트 사이에 커플링된 고차 유도성 디제너레이션 매칭 네트워크(high-order inductive degeneration matching network)
를 포함하고,
상기 고차 유도성 디제너레이션 매칭 네트워크는 상기 RF 수신기 및 상기 트랜시버 스위치 둘 다에 대한 임피던스를 매칭하고, 상기 고차 유도성 디제너레이션 매칭 네트워크는 복수의 미리결정된 공진 주파수들에서 공진하며,
상기 고차 유도성 디제너레이션 매칭 네트워크는 유도성 송신 라인과 직렬인 커패시터 및 상기 매칭 네트워크의 입력 포트와 접지면 사이에 커플링된 제1 인덕터를 포함하고,
상기 직렬인 커패시터는, 제1 미리결정된 공진 주파수에서 상기 유도성 송신 라인 및 상기 유도성 송신 라인에 직렬로 커플링된 상기 RF 수신기의 인덕터와 공진하며,
상기 제1 인덕터는 제2 미리결정된 공진 주파수에서 상기 트랜시버 스위치의 출력 포트에서 보여지는 오프-스위치 기생 커패시턴스들(off-switch parasitic capacitances)과 공진하는,
RF 프론트엔드 회로.
삭제
제1 항에 있어서,
상기 매칭 네트워크의 커패시터의 제1 단자는 상기 매칭 네트워크의 입력 포트에 커플링되고, 상기 커패시터의 제2 단자는 상기 유도성 송신 라인의 제1 단부에 커플링되고, 상기 유도성 송신 라인의 제2 단부는 상기 매칭 네트워크의 출력 포트에 커플링되는, RF 프론트엔드 회로.
제1 항에 있어서,
상기 직렬인 커패시터는 갭을 갖는 송신 라인을 포함하는, RF 프론트엔드 회로.
제1 항에 있어서,
상기 유도성 송신 라인은 마이크로스트립 라인(microstrip line)인, RF 프론트엔드 회로.
삭제
제1 항에 있어서,
상기 매칭 네트워크의 상기 제1 인덕터는 온-칩 나선형 라인을 포함하는, RF 프론트엔드 회로.
제7 항에 있어서,
상기 매칭 네트워크가 상기 매칭 네트워크의 출력 포트와 상기 RF 수신기의 입력 포트 사이에 커플링된 제2 인덕터를 더 포함하여, 상기 제2 인덕터는 상기 RF 수신기의 입력 포트에서 보여지는 기생 커패시턴스들과 제3 미리결정된 공진 주파수에서 공진하는, RF 프론트엔드 회로.
제8 항에 있어서,
상기 매칭 네트워크의 상기 제2 인덕터는 온-칩 나선형 라인을 포함하는, RF 프론트엔드 회로.
안테나;
제1 항, 제3 항 내지 제5 항, 및 제7 항 내지 제9 항 중 어느 한 항에 개시된 바와 같은 RF(radio frequency) 프론트엔드 회로 ― 상기 RF 프론트엔드 회로는 상기 안테나에 커플링됨 ― ; 및
상기 RF 프론트엔드 회로에 커플링된 기저대역 프로세서
를 포함하는, 모바일 디바이스.