KR102428494B1 - 반도체 모듈의 접합층, 반도체 모듈 및 그 제조 방법 - Google Patents

반도체 모듈의 접합층, 반도체 모듈 및 그 제조 방법 Download PDF

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KR102428494B1
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아키히로 히가미
히로키 무라오카
도모히코 야마구치
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미쓰비시 마테리알 가부시키가이샤
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Abstract

전자 부품 (14) 과 기판 (15) 사이에 개재하고 CuSn 금속간 화합물에 의해 구성된 반도체 모듈 (10) 의 접합층 (13) 이다. 이 접합층 (13) 의 중심부 (13a) 로부터 전자 부품 (14) 의 단부 (14a, 14b) 의 접합부 (13b, 13c) 에 걸쳐 Sn 의 조성 비율이 증가하도록 구성된다. Cu 코어 Sn 셸 분말을 함유하는 페이스트를 전자 부품 (14) 과 기판 (15) 사이에 개재시키고, 이 개재시킨 상태에서, 불활성 분위기 또는 환원성 분위기 하, 전자 부품 (14) 및/또는 기판 (15) 에 1 ㎫ ∼ 30 ㎫ 의 압력을 가하고 또한 250 ℃ ∼ 350 ℃ 의 온도에서 1 분 ∼ 10 분간 가열하여, 전자 부품 (14) 을 기판 (15) 에 접합함으로써, 반도체 모듈 (10) 을 제조한다.

Description

반도체 모듈의 접합층, 반도체 모듈 및 그 제조 방법
본 발명은, 반도체 칩 소자, LED 칩 소자 등의 전자 부품과 기판 사이에 개재하는 반도체 모듈의 접합층에 관한 것이다. 또한 이 접합층이 사용된 반도체 모듈 및 그 제조 방법에 관한 것이다. 또한, 본 국제 출원은, 2018년 1월 24일에 출원한 일본 특허출원 제2018-009471호 (특원 2018-009471) 에 기초하는 우선권을 주장하는 것으로, 특원 2018-009471 의 전체 내용을 본 국제 출원에 원용한다.
최근, 200 ℃ 를 초과하는 고온에서도 동작하는, SiC 와 같은 와이드 갭 반도체가 주목받고 있다. 고온에서 동작하는 반도체 칩 소자의 접합 방법으로서, Cu 와 Sn 을 함유하는 접합재를 반도체 칩 소자와 기판 사이에 개재시키고, Sn 의 융점보다 높은 온도에서 가열하여, 상기 접합재를 Cu6Sn5 나 Cu3Sn 으로 이루어지는 조성의 금속간 화합물 (Inter-Metallic Compound : IMC) 로 하는 천이적 액상 소결법 (Transient Liquid Phase Sintering : TLP 법) 으로 불리는 접합 방법이 주목받고 있다. 이 접합 방법에 의해 형성되는 접속층 또는 접합제를 사용한 반도체 모듈의 제조 방법이 개시되어 있다 (예를 들어, 특허문헌 1 및 2 참조).
특허문헌 1 의 반도체 모듈의 제조 방법에서는, 2 개의 Cu 함유 솔더링 모재와, 이들 2 개의 Cu 함유 솔더링 모재 사이에 배치된 Sn 함유 솔더층을, 소정의 압력으로 서로 가압하여, 이들 솔더를 용융시키고, 소정의 시간이 종료된 후, 이 액상의 솔더로부터 확산된 Cu 및 Sn 이, 금속간 화합물 CuSn 상을 함유하는 접속층을 형성한다. 즉, 이 제조 방법에서는, 표면을 Cu 메탈라이즈한 접합 모재끼리를 Sn 함유 솔더층 사이에 끼워 접합층을 형성하고 있다. 이 제조 방법에 의하면, 파워 반도체 모듈의 동작 중에 발생하는 고온도의 변동을 수반하는 빈번한 온도 변화에 대한 내성 (이하, 고온에서의 내성이라고 한다) 이 개선된다고 여겨진다.
특허문헌 2 의 반도체 모듈의 제조 방법은, 반도체 칩 소자 또는 기판의 접합면에, Cu 입자와 Sn 입자를 함유하는 접합제를 도포하는 공정과, 반도체 칩 소자의 접합면과 기판의 접합면을 접합제를 개재하여 맞대는 공정과, Sn 의 융점보다 높은 온도에서 가열하고, 접합제의 Cu 와 Sn 을 천이적 액상 소결시켜, 이 접합제를 Cu6Sn5 와 Cu3Sn 을 함유하는 조성으로 하는 공정과, 더욱 가열하여 접합제의 Cu6Sn5 를 Cu3Sn 으로 변화시켜, 접합제에 있어서의 Cu3Sn 의 비율을 늘리는 공정을 갖는다. 즉, 이 제조 방법에서는, 분말상의 Cu 와 분말상의 Sn 을 혼합하고, 이 혼합물에 용제나 플럭스를 첨가하여 페이스트화하고, 이 페이스트를 반도체 칩 소자의 전극과 기판의 전극에 인쇄한다. 이 제조 방법에 의하면, 고온에서 동작하는 반도체 칩 소자의 접합에, 종래의 솔더을 사용하는 방법을 이용한 경우, 고온에서의 동작시에, 솔더의 재용융, 계면에 금속간 화합물 (IMC) 의 형성 등에 의해 반도체 칩 소자의 성능이 열화되었지만, 이것을 해결할 수 있다고 여겨진다.
일본 공개특허공보 2012-74726호 (요약) 일본 공개특허공보 2014-199852호 (청구항 1, 단락 [0005], 단락 [0006])
특허문헌 1 에 기재된 접속층 또는 특허문헌 2 에 기재된 접합제 (이하, 접합층이라고 한다) 는, 모두 접합층의 조성이, 기판에 탑재하는 반도체 칩 소자의 접합면의 일방의 단부에서 타방의 단부까지 균일하게 금속간 화합물 Cu6Sn5 상 또는 Cu3Sn 으로 형성된다. 이러한 CuSn 금속간 화합물층은 고강도이기는 하지만, 취성 재료로 만들어져 있기 때문에, 반도체 모듈이 온 오프 동작을 반복하여 반도체 칩 소자 및/또는 기판이 발열과 냉각을 반복한 경우에는, 도 5 에 나타내는 바와 같이, 반도체 모듈 (1) 에 있어서, CuSn 금속간 화합물층에 의해 구성된 접합층 (3) 을 개재하여 접합된 반도체 칩 소자 (4) 및 기판 (5) 은, 양자의 열팽창차에서 기인하여 발생한 접합층에 대한 응력을 충분히 완화시킬 수 없어, 접합층 (3) 의 단부로부터 수평 방향으로 크랙 (C) 이 발생되어 버린다. 이 크랙 (C) 은 반도체 칩 소자 (4) 로부터 발생하는 열을 기판 (5) 에 방열시킬 때의 열저항 요인이 될 수 있다. 때로는, 이 크랙 (C) 이 진전되어, 반도체 칩 소자 (4) 의 박리를 발생시켜, 즉 전자 부품을 손상시키는 경우가 있었다.
본 발명의 목적은, 상기 과제를 해결하고, 접합시에 전자 부품 및 기판에 대한 밀착성이 우수하고, 접합 강도가 높고, 접합 후에 고온 분위기에 노출되어도 재용융되지 않고, 또 전자 부품 및/또는 기판이 발열과 냉각을 반복했을 때에 발생하는 크랙으로 전자 부품을 손상시키지 않는 반도체 모듈의 접합층을 제공하는 것에 있다. 본 발명의 다른 목적은, 반도체 모듈이 온 오프 동작을 반복해도 전자 부품이 손상되지 않는 반도체 모듈 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 제 1 관점은, 도 3 에 나타내는 바와 같이, 전자 부품 (14) 과 기판 (15) 사이에 개재하고 CuSn 금속간 화합물에 의해 구성된 반도체 모듈 (10) 의 접합층 (13) 에 있어서, 접합층 (13) 의 중심부 (13a) 로부터 전자 부품 (14) 의 단부 (14a, 14b) 의 접합부 (13b, 13c) 에 걸쳐 Sn 의 조성 비율이 증가하도록 구성된 것을 특징으로 하는 반도체 모듈 (10) 의 접합층 (13) 이다.
본 발명의 제 2 관점은, 제 1 관점에 기초하는 발명으로서, 접합층 (13) 의 중심부 (13a) 에 있어서의 Sn 의 조성 비율이 20 질량％ ∼ 50 질량％ 이고 Cu 의 조성 비율이 그 잔부이며, 전자 부품 (14) 의 단부 (14a, 14b) 의 접합부 (13b, 13c) 에 있어서의 Sn 의 조성 비율이 60 질량％ ∼ 80 질량％ 이고 Cu 의 조성 비율이 그 잔부인 반도체 모듈 (10) 의 접합층 (13) 이다.
본 발명의 제 3 관점은, 제 1 또는 제 2 관점에 기초하는 발명으로서, 접합층 (13) 의 두께가 10 ㎛ ∼ 200 ㎛ 이다.
본 발명의 제 4 관점은, 제 1 내지 제 3 관점 중 어느 하나의 관점의 접합층 (13) 이 전자 부품 (14) 과 기판 (15) 사이에 개재되는 반도체 모듈 (10) 이다.
본 발명의 제 5 관점은, Cu 코어 Sn 셸 분말 (11) 을 함유하는 페이스트 (12a) 를 전자 부품 (14) 과 기판 (15) 사이에 개재시키고, 이 개재시킨 상태에서, 불활성 분위기 또는 환원성 분위기 하, 전자 부품 (14) 및/또는 기판 (15) 에 1 ㎫ ∼ 30 ㎫ 의 압력을 가하고 또한 250 ℃ ∼ 350 ℃ 의 온도에서 1 분 ∼ 10 분간 가열하여, 전자 부품 (14) 을 기판 (15) 에 접합함으로써, 반도체 모듈 (10) 을 제조하는 방법이다.
본 발명의 제 6 관점은, 제 5 관점에 기초하는 발명으로서, Cu 코어 Sn 셸 분말 (11) 이 Sn 의 조성 비율이 40 질량％ ∼ 60 질량％ 이고, Cu 의 조성 비율이 그 잔부인 반도체 모듈 (10) 의 제조 방법이다.
도 3 에 나타내는 바와 같이, 본 발명의 제 1 관점의 접합층 (13) 에서는, 그 중심부 (13a) 로부터 전자 부품 (14) 의 단부 (14a, 14b) 의 접합부 (13b, 13c) 에 걸쳐 Sn 의 조성 비율이 증가하도록 구성되어 있기 때문에 (도 3 의 확대도 참조), 중심부 (13a) 가 Cu 조성이 많은 CuSn 금속간 화합물이 되고, 접합부 (13b, 13c) 가 Sn 조성이 많은 CuSn 금속간 화합물이 된다. 이로써, 중심부 (13a) 의 접합층 (13) 은 고온에서의 내성이 높고, 방열성이 우수하다. 또 접합부 (13b, 13c) 의 취성이 종래의 접합부와 비교하여 감소하고, 반도체 모듈 (10) 이 온 오프 동작을 반복하여 전자 부품 (14) 및/또는 기판 (15) 이 발열과 냉각을 반복하여 접합층 (13) 에 냉열 충격이 가해져도, 제조시에 응력이 비교적 크게 가해진 전자 부품 (14) 의 단부 (14a, 14b) 에 있어서 신축한다. 그리고 도 4 에 나타내는 바와 같이, 전자 부품 (14) 및 기판 (15) 의 열팽창차에서 기인하여 접합층 (13) 의 접합부 (13b, 13c) 로부터 수평 방향으로 크랙 (C) 이 발생해도, 접합부 (13b, 13c) 에 대한 응력을 완화시킬 수 있어, 크랙 (C) 이 잘 진전되지 않게 된다. 이 결과, 반도체 칩 소자 (14) 로부터 발생하는 열을 기판 (15) 에 원활하게 방열시켜 전자 부품의 손상을 방지할 수 있다.
본 발명의 제 2 관점의 접합층 (13) 에서는, 도 3 의 확대도에 나타내는 바와 같이, 접합층 (13) 의 중심부 (13a) 에 있어서의 Sn 의 조성 비율이 20 질량％ ∼ 50 질량％ 이고 Cu 의 조성 비율이 그 잔부이며, 전자 부품 (14) 의 단부 (14a, 14b) 의 접합부 (13b, 13c) 에 있어서의 Sn 의 조성 비율이 60 질량％ ∼ 80 질량％ 이고 Cu 의 조성 비율이 그 잔부이기 때문에, 전자 부품 및 기판에 대한 높은 밀착성, 높은 접합 강도 및 고온에서의 내성을 갖는 것에 더하여, 접합부 (13b, 13c) 에 있어서의 접합층 (13) 의 취성이 보다 확실하게 감소하여, 접합층 (13) 에 냉열 충격이 가해져, 도 4 에 나타내는 바와 같이 접합층 (13) 의 접합부 (13b, 13c) 로부터 수평 방향으로 크랙 (C) 이 발생해도, 접합부 (13b, 13c) 에 대한 응력을 완화시킬 수 있어, 크랙 (C) 이 보다 잘 진전되지 않게 된다.
본 발명의 제 3 관점의 접합층 (13) 에서는, 그 두께가 10 ㎛ ∼ 200 ㎛ 이기 때문에, 높은 접합 강도를 구비하고 재용융되지 않는 특장에 더하여, 냉열 충격에 대한 내구성이 보다 높아진다.
본 발명의 제 4 관점의 반도체 모듈 (10) 은, CuSn 금속간 화합물에 의해 구성된 접합층 (13) 이 제 1 내지 제 3 관점의 특징을 갖기 때문에, 반도체 모듈 (10) 이 온 오프 동작을 반복하여, 접합층 (13) 의 접합부 (13b, 13c) 로부터 수평 방향으로 크랙 (C) 이 발생해도, 접합부 (13b, 13c) 에 대한 응력을 완화시킬 수 있어, 크랙 (C) 이 잘 진전되지 않게 된다. 이 결과, 반도체 칩 소자 (14) 로부터 발생하는 열을 기판 (15) 에 원활하게 방열시켜 전자 부품의 손상을 방지할 수 있다.
본 발명의 제 5 관점의 반도체 모듈 (10) 의 제조 방법에서는, 도 1 에 나타내는 바와 같이, Cu 코어 Sn 셸 분말 (11) 을 함유하는 페이스트 (12a) 를 전자 부품 (14) 과 기판 (15) 사이에 개재시키고, 도 2 에 나타내는 바와 같이, 이 개재시킨 상태에서, 불활성 분위기 또는 환원성 분위기 하, 전자 부품 (14) 및/또는 기판 (15) 에 1 ㎫ ∼ 30 ㎫ 의 압력을 가하고 또한 250 ℃ ∼ 350 ℃ 의 온도에서 1 분 ∼ 10 분간 가열한다. 이로써, 도 1 의 확대도 및 도 2 의 확대도에 각각 나타내는 바와 같이, 가열에 의해 셸을 이루는 융점 232 ℃ 의 Sn 이 용융되고, 셸 구조가 붕괴되어 이웃하는 분말의 Sn 끼리가 일체가 되어 액상이 된다. 한편 페이스트 중의 Cu 코어 Sn 셸 분말 (11) 의 코어를 이루는 융점 1085 ℃ 의 Cu 는 용융되지 않고, 상기 액상의 Sn 과 일부 확산 반응에 의해 CuSn 금속간 화합물을 형성하기 시작한다. 가압에 의해 전자 부품 (14) 의 하면 중심부로부터 단부 (14a 및 14b) 로 액상의 Sn 이 이동하고, 전자 부품 (14) 의 하면 중심부에서는 용융되지 않는 Cu (도면 중, 실선의 원형으로 나타낸다. 이하 동일.) 와, 약간 형성된 CuSn 금속간 화합물이 열압 전의 상태로 머문 접합층 전구체 (12b) 가 된다. 소정 시간의 열압 성형 후, 가압 상태에서 냉각시키면, 도 3 에 나타내는 바와 같이, 전자 부품 (14) 과 기판 (15) 사이의 접합층 전구체 (12b) 는, 그 중심부가 Cu 및 CuSn 금속간 화합물로 이루어지고, 그 양 단부가 Sn 및 CuSn 금속간 화합물로 이루어지는 접합층 (13) 이 된다 (도면 중, 용융된 Cu 는 파선의 원형으로 나타낸다). 이로써, 전자 부품 (14) 은 접합층 (13) 에 의해 기판 (15) 에 접합되고, 접합층 (13) 은, 그 접합층 (13) 의 중심부 (13a) 로부터 전자 부품 (14) 의 단부 (14a, 14b) 의 접합부 (13b, 13c) 에 걸쳐 Sn 의 조성 비율이 증가한 CuSn 금속간 화합물이 된다 (도 3 의 확대도 참조).
본 발명의 제 6 관점에서는, Cu 코어 Sn 셸 분말 (11) 중의 Sn 의 조성 비율이 소정의 비율이기 때문에, 접합층 (13) 의 중심부 (13a) 에 있어서의 Sn 의 조성 비율을 20 질량％ ∼ 50 질량％ 로, 접합부 (13b, 13c) 에 있어서의 Sn 의 조성 비율을 60 질량％ ∼ 80 질량％ 로 하는 것이 용이해진다.
도 1 은, 본 실시형태의 반도체 모듈의 제조 공정 중, Cu 코어 Sn 셸 분말을 함유하는 페이스트를 전자 부품과 기판 사이에 개재시키는 도면이다.
도 2 는, 본 실시형태의 반도체 모듈의 제조 공정 중, 전자 부품 및/또는 기판을 열압 성형하고 있는 도면이다.
도 3 은, 본 실시형태의 반도체 모듈의 제조 공정 중, 전자 부품 및/또는 기판을 열압 성형한 후의 전자 부품을 기판에 접합한 상태의 도면이다.
도 4 는, 본 실시형태의 반도체 모듈의 접합층에 크랙이 발생했을 때의 모식도이다.
도 5 는, 종래의 반도체 모듈의 접합층에 크랙이 발생했을 때의 모식도이다.
다음으로 본 발명을 실시하기 위한 형태를 도면에 기초하여 설명한다.
〔반도체 모듈의 제조 방법〕
＜Cu 코어 Sn 셸 분말＞
도 1 의 확대도에 나타내는 바와 같이, 본 실시형태의 Cu 코어 Sn 셸 분말 (11) 은, 코어 (중심핵) (11a) 가 Cu 또는 Cu 와 Sn 의 금속간 화합물로 이루어지고, 셸 (외각) (11b) 이 Sn 으로 이루어진다. 이 때문에, 250 ℃ ∼ 350 ℃ 의 온도에서 가열하면, 셸의 Sn 이 용융되는 한편, 코어의 Cu 가 용융되지 않는 특징을 갖는다.
이 Cu 코어 Sn 셸 분말은, 평균 입경이 1 ㎛ ∼ 10 ㎛ 인 것이 바람직하다. 1 ㎛ 미만에서는, 분말이 응집되기 쉬워 페이스트화가 곤란하고, 또 Sn 셸의 두께가 얇아지기 때문에, 접합시의 Cu/Sn 의 확산에 의해 Sn 액상이 불충분해지기 때문에 성긴 접합 조직이 되는 문제가 있다. 10 ㎛ 를 초과하면, Sn 셸의 두께가 두꺼워지기 때문에, 접합시의 Cu/Sn 의 확산에 의한 CuSn 금속간 화합물의 생성에 시간이 걸린다. 또 분말 사이의 충전이 불충분해지져 성긴 접합 조직이 되는 문제가 있다. 이 평균 입경은, 레이저 회절 산란법을 사용한 입도 분포 측정 장치 (호리바 제작소사 제조, 레이저 회절/산란식 입자 직경 분포 측정 장치 LA-950) 로 측정한 체적 누적 중위경 (Median 직경, D50) 이다.
또 이 Cu 코어 Sn 셸 분말은, Sn 의 조성 비율이 40 질량％ ∼ 60 질량％ 이고, Cu 의 조성 비율이 그 잔부인 것이 바람직하다. 더욱 바람직한 Sn 의 조성 비율은 45 질량％ ∼ 55 질량％ 이다. Sn 의 조성 비율이 40 질량％ 미만에서는, 후술하는 전자 부품 및 기판에 대한 밀착성 및 접합성이 충분히 높아지지 않고, 전자 부품 및/또는 기판의 열압 성형시에 용융되는 Sn 의 양이 적어, 전자 부품의 단부의 접합층의 Sn 의 조성 비율이 잘 증가되지 않는다. Sn 의 조성 비율이 60 질량％ 를 초과하면, 열압 성형 후에 잔존하는 Sn 이 많아져 내열성이 떨어진다.
본 실시형태의 Cu 코어 Sn 셸 분말의 제조 방법에 대하여 설명한다. 먼저, Cu 를 함유하는 화합물, 예를 들어 염화구리 (Ⅱ), 황산구리 (Ⅱ) 또는 아세트산구리 혹은 Cu 분말과, Sn 을 함유하는 화합물, 예를 들어 염화주석 (Ⅱ), 황산주석 (Ⅱ), 아세트산주석 (Ⅱ), 옥살산주석 (Ⅱ) 과, 분산제를 각각 첨가하여 혼합함으로써, 용해액을 조제한다. 용해액 중에 있어서의 주석을 함유하는 화합물, 구리를 함유하는 화합물의 비율은, Cu 코어 Sn 셸 분말 제조 후에, Sn 및 Cu 의 조성 비율이 상기 범위가 되도록 조정한다.
용매로는, 물, 알코올, 에테르, 케톤, 에스테르 등을 들 수 있다. 또, 분산제로는, 셀룰로오스계, 비닐계, 다가 알코올 등을 들 수 있고, 그 외에 젤라틴, 카세인 등을 사용할 수 있다. 조제한 용해액은 pH 0 ∼ 2.0 의 범위로 조정한다. pH 는, 생성된 솔더 분말의 재용해 등을 고려하여, 0 ∼ 2.0 의 범위로 조정하는 것이 바람직하다.
이어서, 환원제를 용해시킨 수용액을 조제하고, 이 수용액의 pH 를, 상기 조제한 용해액과 동일한 정도로 조정한다. 환원제로는, 테트라하이드로붕산나트륨, 디메틸아민보란 등의 붕소수소화물, 히드라진 등의 질소 화합물, 3 가의 티탄 이온이나 2 가의 크롬 이온 등의 금속 이온 등을 들 수 있다.
다음으로, 상기 용해액에 환원제 수용액을 첨가하여 혼합함으로써, 용해액 중의 Sn 이온, Cu 이온이 환원되고, 액 중에 Sn 분말, Cu 분말이 분산된 분산액이 얻어진다. 이 환원 반응에서는, 상기 Cu 를 함유하는 화합물, Sn 을 함유하는 화합물이 용해되는 용해액을 사용한 경우에는, 먼저, Sn 보다 귀(貴) Cu 가 환원되고, 마지막에 Sn 이 환원된다. 이로써, Cu 로 이루어지는 코어 (중심핵) 와, 이 코어를 피복하는 Sn 으로 이루어지는 셸 (외각) 로 구성된 Cu 코어 Sn 셸 분말의 전구체가 형성된다.
추가로 계속해서, 이 분산액을, 디캔테이션 등에 의해 고액 분리하고, 회수한 고형분을 물 또는 pH 를 0.5 ∼ 2 로 조정한 염산 수용액, 질산 수용액, 황산 수용액, 혹은 메탄올, 에탄올, 아세톤 등으로 세정한다. 세정 후에는, 다시 고액 분리하여 고형분을 회수한다. 세정에서 고액 분리까지의 공정을, 바람직하게는 2 ∼ 5 회 반복한다. 이로써 Cu 코어 Sn 셸 분말이 얻어진다.
＜페이스트＞
얻어진 Cu 코어 Sn 셸 분말을 접합용 플럭스와 소정의 비율로 혼합하여 페이스트로 한다. 이 페이스트의 조제에 사용되는 접합용 플럭스는, 특별히 한정되지 않지만, 공지된 범용되는 용제, 로진, 틱소제 및 활성제 등의 각 성분을 혼합하여 조제된 플럭스를 사용할 수 있다. 또한, 본 실시형태의 페이스트는, 특허문헌 2 에 나타나는 바와 같은, Cu 분말과 Sn 분말을 플럭스에 혼합하여 조제되는 페이스트는 함유하지 않는다.
＜전자 부품과 기판 사이에 대한 페이스트의 개재＞
이어서, 도 1 에 나타내는 바와 같이, 본 실시형태의 반도체 칩 소자, LED 칩 소자 등의 전자 부품 (14) 과 기판 (15) 사이에 얻어진 페이스트 (12a) 를 개재시킨다. 예를 들어, 전자 부품을 실장하는 부분이 개구된 메탈 마스크를 수평으로 둔 기판에 겹치고, 메탈 마스크 위에 페이스트를 배치하고, 스퀴지를 사용하여 페이스트를 메탈 마스크의 개구부에 흘려 넣은 후, 메탈 마스크를 유지한 상태에서 기판을 강하시킴으로써, 기판의 상기 개구부에 상당하는 위치에 페이스트를 잔존시킨다. 계속해서 전자 부품을 이 페이스트에 얹음으로써, 전자 부품과 기판 사이에 얻어진 페이스트를 개재시킨다. 메탈 마스크의 두께를 20 ㎛ ∼ 300 ㎛ 로 함으로써, 후술하는 접합층의 두께를 10 ㎛ ∼ 200 ㎛ 로 할 수 있다.
＜열압 성형＞
다음으로, 전자 부품 (14) 을 페이스트 (12a) 에 얹은 상태, 즉 페이스트 (12a) 를 전자 부품 (14) 과 기판 (15) 사이에 개재시킨 상태에서, 도 2 에 나타내는 바와 같이, 도시되지 않은 하측 프레스와 상측 프레스에 의해, 불활성 분위기 또는 환원성 분위기 하, 열압 성형한다. 열압 성형 조건은, 전자 부품 및/또는 기판에 1 ㎫ ∼ 30 ㎫ 의 압력이 가해지고, 동시에 250 ℃ ∼ 350 ℃ 의 온도가 1 분 ∼ 100 분간 가해진다. 이 가열에 의해, 도 2 의 확대도에 나타내는 바와 같이, 페이스트 중의 Cu 코어 Sn 셸 분말 (11) 의 셸 (11b) 의 Sn 이 용융되고, 셸 구조가 붕괴되어 이웃하는 분말의 Sn 끼리가 일체가 되어 액상이 된다. 가압에 의해, 액상이 된 Sn 이 전자 부품 (14) 의 하면 중심부로부터 단부 (14a 및 14b) 로 이동하고, 전자 부품 (14) 의 하면 중심부에서는 용융되지 않은 Cu 가 열압 전의 상태로 머문 접합층 전구체 (12b) 가 된다.
이 열압 성형은, 얻어지는 접합층의 산화 방지를 위해서, 진공 가스, 질소 가스, 아르곤 가스 혹은 질소와 아르곤의 혼합 가스 등의 불활성 분위기 또는 질소와 수소의 혼합 가스 혹은 포름산 가스 등의 환원성 분위기에서 실시된다. 압력이 1 ㎫ 미만에서는, 가압에 의한 액상화된 Sn 을 전자 부품 (14) 의 단부 (14a, 14b) 의 접합부 (13b, 13c) 에 대한 압출력이 충분하지 않아, 접합부 (13b, 13c) 에 있어서의 Sn 조성의 증가가 일어나지 않는다. 압력이 30 ㎫ 를 초과하면, 전자 부품이 손상된다. 바람직한 압력은 2 ㎫ ∼ 20 ㎫, 더욱 바람직한 압력은 5 ㎫ ∼ 15 ㎫ 이다. 또 소정의 압력으로 가압함으로써, 페이스트의 두께와 함께 후술하는 접합층의 두께를 10 ㎛ ∼ 200 ㎛ 로 할 수 있다.
열압 성형시의 온도가 250 ℃ 미만에서는, Cu 코어 Sn 셸 분말의 셸의 Sn 이 용융 부족이 되어, 전자 부품과 기판의 밀착성 및 접합성이 떨어진다. 350 ℃ 를 초과하면, 접합층 전구체 (12b) 를 냉각시킬 때에 접합층 전구체 (12b) 의 열응력에 의한 변형이 커짐과 함께, 반도체 모듈에 대한 열적 부하가 커진다. 바람직한 온도는 280 ℃ ∼ 320 ℃ 이다.
열압 성형시의 시간이 1 분 미만에서는, Cu 코어 Sn 셸 분말의 Sn 및/또는 Cu 의 상호 확산에 의한 CuSn 금속간 화합물의 생성이 불충분해지고, 접합층의 고온에서의 내성이 떨어진다. 가열 시간의 상한치를 10 분으로 하는 것은, 10 분간으로 상기 CuSn 금속간 화합물의 생성은 거의 종료되므로, 10 분을 초과하여 가열하는 것은 열 에너지의 낭비가 되고, 또한 생산성이 저하된다. 바람직한 시간은 3 분 ∼ 5 분이다.
〔반도체 모듈〕
소정 시간의 열압 성형 후, 가압 상태에서 냉각시키면, 도 3 에 나타내는 바와 같이, CuSn 금속간 화합물로 이루어지는 접합층 (13) 에 의해 전자 부품 (14) 이 기판 (15) 에 접합된 반도체 모듈 (10) 이 얻어진다. 즉, 냉각 후, 전자 부품 (14) 과 기판 (15) 사이의 접합층 전구체 (12b) 가 모두 CuSn 금속간 화합물로 된 접합층 (13) 이 된다. 이로써, 전자 부품 (14) 은 접합층 (13) 에 의해 기판 (15) 에 접합되고, 접합층 (13) 은, 그 접합층 (13) 의 중심부 (13a) 로부터 전자 부품 (14) 의 단부 (14a, 14b) 의 접합부 (13b, 13c) 에 걸쳐 Sn 의 조성 비율이 증가한 CuSn 금속간 화합물이 된다.
접합층 (13) 은, 융점이 높은 금속간 화합물 Cu3Sn (응고 개시 온도가 676 ℃) 또는 Cu6Sn5 (응고 개시 온도가 415 ℃) 의 CuSn 금속간 화합물에 의해 구성되어 있기 때문에, 전자 부품 (14) 및 기판 (15) 에 대한 접합 강도가 높아, 접합 후에 고온 분위기에 노출되어도 재용융되지 않아, 고온에서의 내성이 우수하다.
접합층 (13) 은, 그 중심부 (13a) 에 있어서의 Sn 의 조성 비율이 20 질량％ ∼ 50 질량％, 바람직하게는 30 질량％ ∼ 40 질량％ 이고, Cu 의 조성 비율이 그 잔부이며, 전자 부품 (14) 의 단부 (14a, 14b) 의 접합부 (13b, 13c) 에 있어서의 Sn 조성 비율이 60 질량％ ∼ 80 질량％, 바람직하게는 60 질량％ ∼ 70 질량％ 이고, Cu 의 조성 비율이 그 잔부인 반도체 모듈 (10) 의 접합층 (13) 인 것이 바람직하다.
접합층 (13) 의 중심부 (13a) 에 있어서의 Sn 의 조성 비율에 관하여, 20 질량％ 미만에서는, 접합층 (13) 의 중심부 (13a) 에 있어서의 전자 부품 (14) 및 기판 (15) 에 대한 밀착성 및 접합성이 저하되기 쉽다. 또 50 질량％ 를 초과하면, 열전도성이 양호하지 않은 Cu6Sn5 의 비율이 많아져, 방열성이 떨어지기 쉬워진다.
전자 부품 (14) 의 단부 (14a, 14b) 의 접합부 (13b, 13c) 에 있어서의 Sn 의 조성 비율에 관하여, 60 질량％ 미만에서는, 접합부 (13b, 13c) 에 있어서의 접합층 (13) 의 취성의 저하가 보이지 않아, 접합부 (13b, 13c) 에 냉열 충격이 가해졌을 때에, 응력 완화가 발현되기 어렵다. 또 80 질량％ 를 초과하면, Sn 상이 접합 후에도 다량으로 잔존하고, 고온에서의 내성이 저하되기 쉽다.
접합층 (13) 의 두께는 10 ㎛ ∼ 200 ㎛, 바람직하게는 20 ㎛ ∼ 100 ㎛ 이다. 이 두께는, 전술한 바와 같이, 도 1 에 나타내는 페이스트 (12a) 의 두께 및 열압 성형시의 가압력에 의해 조정된다. 이 두께가 10 ㎛ 미만에서는, 전자 부품 (14) 및 기판 (15) 에 대한 접합층 (13) 의 밀착성 및 접합성이 저하되기 쉽다. 200 ㎛ 를 초과하면, 접합층 (13) 의 열저항이 커져, 접합층의 방열 특성이 저하되기 쉽다.
본 실시형태의 반도체 모듈 (10) 은, 접합층 (13) 이, 응고 개시 온도 415 ℃ 의 Cu6Sn5 및/또는 응고 개시 온도 676 ℃ 의 Cu3Sn 으로 대표되는 높은 응고 개시 온도를 갖는 CuSn 금속간 화합물로 이루어진다. 이로써, 접합층 (13) 은, 내열성이 대폭 향상되어, 재용융 및 접합 강도의 저하를 방지할 수 있고, 특히 고온 분위기에 노출되는 전자 부품의 기판에 대한 실장에 적합하다. 또 접합층 (13) 중의 접합부 (13b, 13c) 는, Sn 조성 비율이 높기 때문에, 전자 부품 (14) 및/또는 기판 (15) 이 발열과 냉각을 반복했을 때에, 신축하여 응력을 완화시킴과 함께, 도 4 에 나타내는 바와 같이, 전자 부품 (14) 과 기판 (15) 의 각 열팽창차에서 기인하여 접합층 (13) 의 접합부 (13b, 13c) 로부터 수평 방향으로 크랙 (C) 이 발생해도, 접합부 (13b, 13c) 에 대한 응력을 완화시킬 수 있어, 크랙 (C) 이 잘 진전되지 않게 된다. 이 결과, 반도체 칩 소자 (14) 로부터 발생하는 열을 기판 (15) 에 원활하게 방열시켜 전자 부품의 손상을 방지할 수 있다.
실시예
다음으로 본 발명의 실시예를 비교예와 함께 상세하게 설명한다.
＜실시예 1＞
평균 입경 5 ㎛ 의 Cu 코어 Sn 셸 분말 (Cu : 50 질량％, Sn : 50 질량％) 과 약한 활성제를 첨가한 약활성화 플럭스 (RMA 플럭스) 를, 플럭스의 비율이 13 질량％ 가 되도록 혼합하여 페이스트를 조제하였다. 얻어진 페이스트를 0.5 ㎜ 두께의 20 ㎜□ 의 코바르 (Fe-Ni-Co 계 합금) 기판 위에 두께 50 ㎛ 로 도포하였다. 이어서 이 페이스트의 위에, 이면이 Au 가 스퍼터링된 2.5 ㎜□ 의 반도체 칩 소자를 탑재하였다. 다음으로 가압 가열로 내에 반도체 칩 소자를 탑재한 코바르 기판을 도입하고, 그곳에서 질소 분위기 중, 반도체 칩 소자와 코바르 기판에 10 ㎫ 의 압력을 가하고, 300 ℃ 의 온도에서 5 분간 유지하여 열압 성형하였다. 이로써 반도체 칩 소자가 코바르 기판에 접합된 모의적인 반도체 모듈을 얻었다. 실시예 1 의 열압 성형 전의 페이스트의 조건과 모의적인 반도체 모듈을 열압 성형하는 조건을 표 1 에 나타낸다.
Figure 112020069050422-pct00001
＜실시예 2 ∼ 11, 비교예 2 ∼ 7＞
표 1 에 나타내는 열압 성형 전의 페이스트의 조건과 모의적인 반도체 모듈을 열압 성형하는 조건으로 설정하여, 실시예 1 과 동일하게, 실시예 2 ∼ 11 및 비교예 2 ∼ 7 의 모의적인 반도체 모듈을 얻었다. 실시예 4 에서는, 가압 성형할 때의 분위기를 5 체적％ 의 수소 가스를 함유하는 질소 가스의 분위기로 하였다.
＜비교예 1＞
평균 입경 10 ㎛ 의 Sn 분말과, 평균 입경 10 ㎛ 의 Cu 분말을, Cu : 50 질량％, Sn : 50 질량％ 의 비율로 혼합하여 혼합 분말을 제조하였다. 이 혼합 분말에 RMA 플럭스를, 플럭스의 비율이 13 질량％ 가 되도록 혼합하여 페이스트를 조제하였다. 이하, 실시예 1 과 동일하게 하여, 반도체 칩 소자가 코바르 기판에 접합된 모의적인 반도체 모듈을 얻었다. 표 1 에 비교예 1 의 열압 성형 전의 페이스트의 조건과 모의적인 반도체 모듈을 열압 성형하는 조건을 나타낸다.
＜비교 평가＞
실시예 1 ∼ 11 및 비교예 1 ∼ 7 의 18 종류의 모의적인 반도체 모듈에 대하여, (1) 반도체 모듈의 접합층의 두께와, (2) 이 접합층의 Cu 와 Sn 의 조성비 (질량비) 를 다음에 서술하는 방법으로 측정하였다. 또 (3) 냉열 충격 시험을 다음에 서술하는 방법으로 실시하였다. 이들의 결과를 표 2 에 나타낸다.
(1) 반도체 모듈의 접합층의 두께
반도체 모듈의 접합층의 단면을 광학 현미경 (키엔스사 제조, 형번 VHX-1000) 을 사용하여, 배율 150 배에서 5 개 지점 관찰하고, 접합층의 두께를 평균치로 구하였다.
(2) 접합층의 Cu 와 Sn 의 조성비 (질량비)
접합층 중의 Cu 와 Sn 의 조성비 (질량비) 를 주사형 전자 현미경-에너지 분산형 X 선 분석법 (SEM-EDX) 에 의해 구하였다.
(3) 냉열 충격 시험
접합층에서 접합된 코바르 기판 및 반도체 칩 소자로 구성된 모의적인 반도체 모듈을 냉열 충격 시험기 (에스펙사 제조 TSB-51) 를 사용하여, 액상 (플루오리너트) 에서, －40 ℃ 에서 5 분간, 200 ℃ 에서 5 분간의 냉열 사이클을 2000 회 실시하였다. 이 냉열 충격 시험 후에 18 종류의 모의적인 반도체 모듈의 시어 강도를, JIS Z 3198-7 에 기재되어 있는 납 프리 솔더 시험 방법-제 7 부의「칩 부품에 있어서의 솔더 접합의 시어 강도 측정 방법」에 준거하여, 실온에서 각각 측정하였다. 그 결과를 표 2 에 나타낸다. 시어 강도가 40 ㎫ 이상이면「우수」로 하고, 20 ㎫ ∼ 40 ㎫ 이면「양호」으로 하고, 10 ㎫ ∼ 20 ㎫ 이면「가능」로 하고, 10 ㎫ 미만이면「불가」로 하였다.
Figure 112020069050422-pct00002
표 2 로부터 실시예 1 ∼ 11 과 비교예 1 ∼ 7 을 비교하니 다음을 알 수 있었다. 접합층의 중심부로부터 상기 전자 부품의 단부의 접합부에 걸쳐 Sn 의 조성 비율이 증가하도록 구성된 접합층에 있어서, 실시예 1, 2, 3, 8, 10 에서는 모두 냉열 충격 시험 후의 시어 강도가 20 ㎫ 이상이 되어, 양호한 접합 상태가 유지되어 있는 것을 알 수 있었다. 또, 실시예 4, 5, 6, 7, 9, 11 에서는 모두 냉열 충격 시험 후의 시어 강도가 10 ∼ 20 ㎫ 이상이 되었다. 접합은 유지하고 있으나 비교적 낮은 강도를 나타내고 있어, 접합층의 두께나 Sn 의 조성 비율에는 바람직한 범위가 존재하는 것이 확인되었다.
한편, 접합층의 중심부로부터 단부의 접합부에 걸쳐, 실시예 1 ∼ 11 과 비교하여 Sn 의 조성 비율이 그다지 변화하지 않은 비교예 1 에서는 시어 강도는 10 ㎫ 이하로 저하되어 있었다. 이것은, Sn 의 조성 비율이 그다지 변화하지 않기 때문에 열 충격 시험 중에 접합층에 가해지는 응력으로부터 발생한 크랙이 진전되어, 접합층의 박리가 발생하였기 때문인 것으로 생각된다. 또, Sn 의 조성 비율이 비교예 1 과 비교하여 증가하는 비교예 2 ∼ 7 에 있어서도 시어 강도는 10 ㎫ 이하로 저하되어 있었다. 이것들은, 가압 부족에 의한 접합층과 기판, 소자와의 밀착성 부족 (비교예 2), 과잉된 압력에 의한 기판, 소자의 부분적 파괴 (비교예 3), 저온에 의한 Sn 액상의 생성 부족에 의한 밀착성 부족 (비교예 4), 고온으로부터 실온으로 냉각시켰을 때의 각 부재의 열팽창차에 의한 과잉된 응력 변형에 의한 부분적 파괴 (비교예 5), 가열 부족에 의해 Sn-Cu 상호 확산에 의한 금속간 화합물 생성 부족 (비교예 6), 과가열에 의한 Sn-Cu 상호 확산에 의한 커켄달 보이드 (kirkendall void) 의 생성 (비교예 7) 등 때문인 것으로 생각된다.
본 발명은, 고온 분위기에 노출되는 전자 부품을 기판에 접합하여 구성되고, 또한 냉열을 반복하는 반도체 모듈에 이용할 수 있다.

Claims (6)

  1. 전자 부품과 기판 사이에 개재하고 CuSn 금속간 화합물에 의해 구성된 반도체 모듈의 접합층에 있어서,
    상기 접합층의 중심부로부터 상기 전자 부품의 단부의 접합부에 걸쳐 Sn 의 조성 비율이 증가하도록 구성된 것을 특징으로 하는 반도체 모듈의 접합층.
  2. 제 1 항에 있어서,
    상기 접합층의 중심부에 있어서의 Sn 의 조성 비율이 20 질량％ ∼ 50 질량％ 이고 Cu 의 조성 비율이 그 잔부이며, 상기 전자 부품의 단부의 접합부에 있어서의 Sn 의 조성 비율이 60 질량％ ∼ 80 질량％ 이고 Cu 의 조성 비율이 그 잔부인 반도체 모듈의 접합층.
  3. 제 1 항에 있어서,
    상기 접합층의 두께가 10 ㎛ ∼ 200 ㎛ 인 반도체 모듈의 접합층.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 접합층이 전자 부품과 기판 사이에 개재되는 반도체 모듈.
  5. Cu 코어 Sn 셸 분말을 함유하는 페이스트를 전자 부품과 기판 사이에 개재시키고, 이 개재시킨 상태에서, 불활성 분위기 또는 환원성 분위기 하, 상기 전자 부품, 상기 기판, 또는 상기 전자 부품과 상기 기판에 1 ㎫ ∼ 30 ㎫ 의 압력을 가하고 또한 250 ℃ ∼ 350 ℃ 의 온도에서 1 분 ∼ 10 분간 가열하여, 상기 전자 부품을 상기 기판에 접합함으로써, 상기 전자 부품과 상기 기판 사이에 개재하는 접합층이, 상기 접합층의 중심부로부터 상기 전자 부품의 단부의 접합부에 걸쳐 Sn 의 조성 비율이 증가한 CuSn 금속간 화합물에 의해 구성된, 반도체 모듈을 제조하는 방법.
  6. 제 5 항에 있어서,
    상기 Cu 코어 Sn 셸 분말 중의 Sn 의 조성 비율이 40 질량％ ∼ 60 질량％ 이고, Cu 의 조성 비율이 그 잔부인 반도체 모듈을 제조하는 방법.
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