KR102410433B1 - 디스플레이 장치 - Google Patents

Abstract

본 발명은 데이터 드라이버를 이용하여 게이트 드라이버를 구동할 수 있는 디스플레이 장치에 관한 것으로, 일 실시예에 따른 디스플레이 장치는 패널의 게이트 라인들을 구동하는 게이트 드라이버와, 패널의 데이터 라인들을 구동하고, 복수의 제어 신호를 생성하여 출력하는 데이터 드라이버와, 데이터 드라이버로부터 복수의 제어 신호를 공급받아 게이트 드라이버의 구동을 제어하는 복수의 게이트 제어 신호를 생성하여 출력하는 레벨 쉬프터와, 데이터 드라이버와 접속되어 데이터 드라이버의 구동을 제어하는 타이밍 컨트롤러를 포함한다.

Description

디스플레이 장치{DISPLAY DEVICE}

본 발명은 데이터 드라이버를 이용하여 게이트 드라이버를 구동할 수 있는 디스플레이 장치에 관한 것이다.

디지털 데이터를 이용하여 영상을 표시하는 디스플레이 장치로는 액정을 이용한 액정 디스플레이(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode)를 이용한 OLED 디스플레이, 전기영동 입자를 이용한 전기영동 디스플레이(ElectroPhoretic Display; EPD) 등이 대표적이다.

디스플레이 장치는 픽셀 어레이를 통해 영상을 표시하는 패널과, 패널을 구동하는 게이트 드라이버 및 데이터 드라이버와, 타이밍 컨트롤러 등을 포함한다.

게이트 드라이버는 복수의 게이트 IC(Integrated Circuit)로 구성되어 패널과 접속되거나, 패널의 픽셀 어레이의 TFT(Thin Film Transistor) 어레이와 함께 기판 상에 형성되어 게이트-인-패널(Gate In Panel; GIP) 타입으로 패널에 내장될 수 있다.

게이트 IC는 타이밍 컨트롤러로부터 복수의 게이트 제어 신호를 공급받는다. GIP 타입의 내장 게이트 드라이버는 타이밍 컨트롤러로부터 레벨 쉬프터를 통해 복수의 게이트 제어 신호를 공급받는다. 레벨 쉬프터는 타이밍 컨트롤러로부터 복수의 기본 제어 신호를 공급받아 복수의 게이트 제어 신호를 생성 및 레벨 쉬프팅하여 내장 게이트 드라이버로 공급한다.

레벨 쉬프터, 타이밍 컨트롤러는 각각 IC(Integrated Circuit)로 구성되어 제어 PCB(Printed Circuit Board)에 실장된다. 타이밍 컨트롤러로부터 출력되거나, 레벨 쉬프터로부터 출력된 복수의 게이트 제어 신호는 제어 PCB, 커넥터, FFC(Flat Flexible Cable), 소스(source) PCB, 데이터 IC가 실장된 COF(Chip On Film), 패널을 경유하는 전송 배선을 통해 게이트 IC로 공급되거나, GIP 타입의 게이트 드라이버로 공급된다.

그런데, 복수의 게이트 제어 신호의 수가 증가할수록 타이밍 컨트롤러 또는 레벨 쉬프터의 출력 수가 증가하여 전송 배선들의 수가 증가함으로써, 컨트롤 PCB, 커넥터, FFC, 소스 PCB의 크기가 증가하여 코스트가 상승되는 문제점이 있다.

레벨 쉬프터의 출력은 게이트 하이 전압, 게이트 로우 전압과 같이 고전압 및 대전류에 따른 대전력을 사용함에 따라 컨트롤 PCB, FFC, 소스 PCB 등의 전송 경로에서 인접한 로직 제어 신호를 왜곡시켜 디스플레이의 비정상 동작을 유발할 수 있다.

레벨 쉬프터의 출력이 컨트롤 PCB로부터 커넥터, FFC, 소스 PCB를 경유함에 따라 전압 강하가 발생하여 소비 전력이 증가하는 문제점이 있다.

디스플레이 장치가 고해상도 및 고속 구동일수록, 고속 전송 기술을 통해 타이밍 컨트롤러로부터 데이터 구동 IC로 전달되는 데이터 제어 신호와, 상대적으로 느린 속도의 게이트 제어 신호는 임피던스, 노이즈 등과 같은 서로 다른 전송 환경의 영향을 받기 때문에 신호 정확성(integrity) 차이가 발생하여 동기를 맞추기 어려워 화질 저하 및 구동 문제가 발생할 수 있다.

제품 출하 후, 일시적 또는 영구적으로 전송 배선 상태에 따라 데이터 제어 신호와 게이트 제어 신호의 동기가 틀어지게 되면 패널의 각 픽셀에서 데이터 충전 시간이 불충분하거나 충전 순서가 역전되는 등과 같은 구동 문제가 발생할 수 있다.

본 발명은 데이터 드라이버를 이용하여 게이트 드라이버를 구동할 수 있는 디스플레이 장치를 제공한다.

본 발명은 데이터 드라이버로부터 제어 신호를 공급받아 게이트 드라이버를 구동할 수 있는 레벨 쉬프터를 포함한 디스플레이 장치를 제공한다.

일 실시예에 따른 디스플레이 장치는 패널의 게이트 라인들을 구동하는 게이트 드라이버와, 패널의 데이터 라인들을 구동하고, 복수의 제어 신호를 생성하여 출력하는 데이터 드라이버와, 데이터 드라이버로부터 복수의 제어 신호를 공급받아 게이트 드라이버의 구동을 제어하는 복수의 게이트 제어 신호를 생성하여 출력하는 레벨 쉬프터와, 데이터 드라이버와 접속되어 데이터 드라이버의 구동을 제어하는 타이밍 컨트롤러를 포함한다.

데이터 드라이버는 소스 PCB와 패널 사이에 접속된 복수의 COF 상에 각각 실장된 복수의 데이터 IC를 포함한다. 레벨 쉬프터는 소스 PCB에서 게이트 드라이버와 인접한 위치에 실장되고, 복수의 데이터 IC 중 어느 하나와 접속되고, 복수의 COF 중 최외곽의 COF를 통해 패널에 내장된 게이트 드라이버와 접속된다. 타이밍 컨트롤러는 제어 PCB 상에 실장되고, 제어 PCB와, 제어 PCB와 소스 PCB 사이에 접속된 플렉서블 케이블과, 소스 PCB와, 복수의 COF를 경유하는 전송 채널을 통해 복수의 데이터 IC와 각각 접속된다.

레벨 쉬프터와 접속된 데이터 IC는 타이밍 컨트롤러로부터 공급받은 데이터 제어 정보를 이용하여 생성한 복수의 데이터 제어 신호 중, 게이트 스타트 펄스, 소스 출력 인에이블 신호, 메인 클럭을 상기 복수의 제어 신호로 선택하여 레벨 쉬프터로 공급한다. 레벨 쉬프터는 공급된 복수의 제어 신호와 미리 설정된 타이밍 정보를 이용한 로직 처리를 통해 복수의 게이트 제어 신호를 생성하여 게이트 드라이버로 공급한다.

레벨 쉬프터로부터 게이트 드라이버로 공급하는 복수의 게이트 제어 신호는, 게이트 스타트 펄스의 라이징 에지로부터 제1 타이밍 정보만큼 지연된 라이징 에지와, 제2 타이밍 정보만큼 지연된 폴링 에지를 갖는 스타트 펄스와, 스타트 펄스가 자신의 라이징 에지로부터 제3 타이밍 정보만큼 지연된 리셋 펄스와, 소스 출력 이네이블 신호 각각으로부터 제4 타이밍 정보만큼 지연된 라이징 에지와, 제5 타이밍 정보만큼 지연된 폴링 에지를 갖는, 위상이 서로 다른 복수의 게이트 클럭을 포함한다.

일 실시예에 따른 타이밍 컨트롤러는 레벨 쉬프터의 구동에 필요한 복수의 제어 신호를 클럭이 임베딩된 제어 패킷으로 구성하여, 직렬 인터페이스를 이용하는 전송 채널을 통해 레벨 쉬프터와 접속된 데이터 IC에 제어 패킷을 전송한다. 레벨 쉬프터와 접속된 데이터 IC는 전송된 제어 패킷으로부터 복수의 제어 신호를 복원하여 레벨 쉬프터로 공급한다. 레벨 쉬프터는 공급된 복수의 제어 신호를 이용한 로직 처리를 통해 복수의 게이트 제어 신호를 생성하여 게이트 드라이버로 공급한다.

일 실시예에 따른 디스플레이 장치는 패널의 게이트 라인들을 구동하는 복수의 게이트 IC와, 패널의 데이터 라인들을 구동하는 복수의 데이터 IC와, 복수의 데이터 IC의 구동을 제어하는 타이밍 컨트롤러를 포함하고, 복수의 데이터 IC 중 복수의 게이트 IC와 접속된 데이터 IC는 타이밍 컨트롤러로부터 공급받은 복수의 제어 정보를 이용하여 복수의 게이트 제어 신호를 생성하여 복수의 게이트 IC로 전송한다.

복수의 게이트 IC와 접속된 데이터 IC는 타이밍 컨트롤러로부터 공급받은 데이터 제어 정보를 이용하여 생성한 복수의 데이터 제어 신호 중, 소스 출력 인에이블 신호, 메인 클럭을 이용하여 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호를 포함하는 복수의 게이트 제어 신호를 생성하고 복수의 게이트 IC로 전송하고, 복수의 데이터 제어 신호 중 게이트 스타트 펄스를 그대로 이용하거나 미리 설정된 타이밍 정보만큼 지연시켜 상기 복수의 게이트 제어 신호 중 어느 하나로 출력한다.

일 실시예에 따른 컨트롤러는 복수의 게이트 제어 신호를 클럭이 임베딩된 제어 패킷으로 구성하여, 직렬 인터페이스를 이용하는 전송 채널을 통해 복수의 게이트 IC와 접속된 데이터 IC에 상기 제어 패킷을 전송하고, 복수의 게이트 IC와 접속된 데이터 IC는 전송된 제어 패킷으로부터 복수의 게이트 제어 신호를 복원하여 복수의 게이트 IC로 공급한다.

일 실시예에 따른 레벨 쉬프터는 데이터 드라이버로부터 제어 신호를 공급받아 복수의 게이트 제어 신호를 생성하여 게이트 드라이버로 공급할 수 있고, 소스 PCB 상에 실장되기 때문에, 제어 PCB 상에서 레벨 쉬프터가 제거되어 제어 PCB의 Y축 방향의 크기를 감소시킬 수 있다. 또한, 일 실시예에 따른 디스플레이 장치는 레벨 쉬프터와 타이밍 컨트롤러 사이의 전송 배선들이 제거됨으로써, 타이밍 컨트롤러의 출력핀 수, 제어 PCB의 라우팅 면적, 커넥터의 핀 수 및 FFC의 핀 수를 저감할 수 있고, 소스 PCB의 Y축 방향의 크기를 감소시킬 수 있다. 이에 따라, 코스트를 저감할 수 있다.

일 실시예에 따른 디스플레이 장치는 레벨 쉬프터가 데이터 IC부터 공급받은 제어 신호를 이용하여 게이트 제어 신호를 생성함으로써 데이터 제어 신호와 동기된 게이트 제어 신호를 제공할 수 있으므로 안정적인 화면 구동이 가능하고, 제품 출하 전 게이트-데이터 간 동기 검사 및 조절 시간이 감소하여 택트 타임(Tact time)을 저감할 수 있으며, 타이밍 컨트롤러에서 게이트 제어와 관련된 로직부를 제거할 수 있으므로 코스트를 저감할 수 있다.

일 실시예에 따른 디스플레이 장치는 레벨 쉬프터가 게이트 드라이버와 가까운 소스 PCB 상에 실장됨으로써, 레벨 쉬프터와 게이트 드라이버 사이의 신호 전송 거리가 감소하여 게이트 제어 신호의 전압 강하를 감소시킬 수 있으므로 소비 전력을 저감할 수 있다.

일 실시예에 따른 레벨 쉬프터는 데이터 드라이버로부터 공급받은 제어 신호를 이용하여 게이트 제어 신호들을 생성하기 때문에 데이터 드라이버에서 이용되는 데이터 제어 신호와 게이트 제어 신호의 동기를 맞출 수 있다.

일 실시예에 따른 디스플레이 장치는 게이트 IC가 데이터 IC로부터 구동에 게이트 제어 신호를 공급받기 때문에, 타이밍 컨트롤러와 게이트 IC 사이의 전송 배선들이 제거됨으로써, 타이밍 컨트롤러의 출력핀 수, 제어 PCB의 라우팅 면적, 커넥터의 핀 수 및 FFC의 핀 수를 저감할 수 있고, 소스 PCB의 Y축 방향의 크기를 감소시킬 수 있으며, 데이터 제어 신호와 동기된 게이트 제어 신호를 제공할 수 있으므로 안정적인 화면 구동이 가능하고, 제품 출하 전 게이트-데이터 간 동기 검사 및 조절 시간이 감소하여 공정 택트 타임(Tact time)을 저감할 수 있으며, 타이밍 컨트롤러에서 게이트 제어와 관련된 로직부를 제거할 수 있으므로 코스트를 저감할 수 있다.

일 실시예에 따른 레벨 쉬프터 및 디스플레이 장치는 OLED 디스플레이 장치, LCD 등과 같은 모든 디스플레이 장치에 적용될 수 있다.

도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 나타낸 회로 블록도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치를 나타낸 시스템 구성도이다.
도 3은 본 발명의 일 실시예에 따른 데이터 IC 및 레벨 쉬프터의 입출력 관계를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 레벨 쉬프터의 입출력 신호를 나타낸 파형도이다.
도 5는 본 발명의 다른 일 실시예에 따른 데이터 IC 및 레벨 쉬프터의 입출력 관계를 나타낸 도면이다.
도 6은 본 발명의 다른 일 실시예에 따른 레벨 쉬프터의 입출력 신호를 나타낸 파형도이다.
도 7은 본 발명의 다른 일 실시예에 따른 디스플레이 장치를 나타낸 시스템 구성도이다.
도 8은 본 발명의 다른 일 실시예에 따른 데이터 IC의 출력 신호를 나타낸 파형도이다.

이하, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 GIP 타입의 게이트 드라이버를 포함하는 디스플레이 장치의 구성을 개략적으로 나타낸 블록도이다.

도 1을 참조하면, 디스플레이 장치는 패널(100), GIP 타입의 게이트 드라이버(200), 데이터 드라이버(300), 타이밍 컨트롤러(400), 전원 관리 회로(500), 감마 전압 생성부(600), 레벨 쉬프터(700) 등을 포함한다.

패널(100)은 서브픽셀들이 매트릭스 형태로 배열된 픽셀 어레이(PA)를 통해 영상을 표시한다. 기본 픽셀은 화이트(W), 레드(R), 그린(G), 블루(B) 서브픽셀들 중 컬러 혼합으로 화이트 표현이 가능한 적어도 3개 서브픽셀들로 구성될 수 있다. 예를 들면, 기본 픽셀은 R/G/B 조합의 서브픽셀들로 구성되거나, W/R/G/B 조합의 서브픽셀들로 구성될 수 있다. 기본 픽셀은 R/G/B 조합의 서브픽셀들, W/R/G 조합의 서브픽셀들, B/W/R 조합의 서브픽셀들, G/B/W 조합의 서브픽셀들로 구성될 수 있다.

패널(100)은 LCD 패널, OLED 패널 등과 같은 다양한 디스플레이 패널일 수 있으며, 터치 센싱 기능도 갖는 터치 겸용 디스플레이 패널일 수 있다.

전원 관리 회로(500)는 외부로부터 공급받은 입력 전압을 이용하여 디스플레이 장치의 모든 회로 구성, 즉 패널(100), 게이트 드라이버(200), 데이터 드라이버(300), 타이밍 컨트롤러(400), 감마 전압 생성부(600), 레벨 쉬프터(700) 등의 동작에 필요한 각종 구동 전압들을 생성하여 출력한다. 예를 들면, 전원 관리 회로(500)는 입력 전압을 이용하여 타이밍 컨트롤러(400) 및 데이터 드라이버(300), 레벨 쉬프터(700) 등에 공급되는 디지털 블록 구동 전압과, 데이터 드라이버(300)에 공급되는 아날로그 블록 구동 전압 등과, 게이트 드라이버(200) 및 레벨 쉬프터(700)에 공급되는 게이트 온 전압(VGH) 및 게이트 오프 전압(VGL)과, 패널(100) 구동에 필요한 구동 전압을 생성하여 출력한다.

타이밍 컨트롤러(400)는 외부 호스트 시스템으로부터 영상 데이터 및 입력 타이밍 제어 신호들을 공급받는다. 호스트 시스템은 컴퓨터, TV 시스템, 셋탑 박스, 태블릿이나 휴대폰 등과 같은 휴대 단말기의 시스템 중 어느 하나일 수 있다. 입력 타이밍 제어 신호들은 도트 클럭, 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호 등을 포함한다. 타이밍 컨트롤러(400)는 입력 타이밍 제어 신호들과 내부 레지스터에 저장된 타이밍 설정 정보(스타트 타이밍, 펄스폭 등)를 이용하여 데이터 드라이버(300)의 구동 타이밍을 제어하는 복수의 데이터 제어 신호를 생성하여 데이터 드라이버(300)로 공급한다. 타이밍 컨트롤러(400)는 영상 데이터를 소비 전력 감소를 위한 휘도 보정이나, 화질 보정 등과 같은 다양한 영상 처리를 수행하고, 영상 처리된 데이터를 데이터 드라이버(300)로 공급한다.

감마 전압 생성부(600)는 전압 레벨이 서로 다른 복수의 기준 감마 전압들을 포함하는 기준 감마 전압 세트를 생성하여 데이터 드라이버(300)로 공급한다.

데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 복수의 데이터 제어 신호 및 영상 데이터를 공급받아, 영상 데이터를 래치하고, 래치된 영상 데이터를 아날로그 데이터 신호로 변환하여 패널(100)의 데이터 라인들로 공급한다. 데이터 드라이버(300)는 감마 전압 생성부(600)로부터 공급받은 기준 감마 전압 세트를 데이터의 계조값에 각각 대응하는 복수의 계조 전압들로 세분화한다. 데이터 드라이버(300)는 세분화된 계조 전압들을 이용하여 디지털 데이터를 아날로그 데이터 전압으로 변환하고, 패널(100)의 데이터 라인들 각각에 데이터 전압을 공급한다.

특히, 데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 공급받은 복수의 데이터 제어 신호 중 일부를 이용하여 레벨 쉬프터(700)의 구동에 필요한 제어 신호를 레벨 쉬프터(700)로 공급할 수 있다. 데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 레벨 쉬프터(700)의 구동에 필요한 복수의 제어 신호를 공급받아 레벨 쉬프터(700)로 공급할 수 있다.

레벨 쉬프터(700)는 데이터 드라이버(300)로부터 복수의 제어 신호를 공급받아 로직 처리함으로써 복수의 게이트 제어 신호를 생성 및 레벨 쉬프팅하여 게이트 드라이버(2000로 출력한다. 이에 대한 설명은 후술하기로 한다.

게이트 드라이버(200)는 패널(100)의 픽셀 어레이(PA)를 구성하는 박막 트랜지스터 어레이와 함께 기판에 형성되어 패널(100)의 양측부 또는 일측부의 비표시 영역에 GIP(Gate In Panel) 타입으로 내장된다. 게이트 드라이버(200)는 레벨 쉬프터(700)로부터 복수의 게이트 제어 신호를 공급받아 쉬프트 동작을 하여 패널(100)의 게이트 라인들을 개별적으로 구동한다. 게이트 드라이버(200)는 해당 게이트 라인의 구동 기간 동안 게이트 온 전압(VGH; 게이트 하이 전압)의 스캔 신호를 해당 게이트 라인에 공급하고, 해당 게이트 라인의 비구동 기간에는 게이트 오프 전압(VGL; 게이트 로우 전압)을 해당 게이트 라인에 공급한다. 패널(100)의 양측부에 배치된 한 쌍의 게이트 드라이버(200)는 스캔 신호를 각 게이트 라인의 양끝단에서 동시에 공급하기 때문에 일측단에서 공급하는 경우와 대비하여 스캔 신호의 딜레이를 감소시킬 수 있다.

한편, 패널(100)이 OLED 패널인 경우, 데이터 드라이버(300)는 타이밍 컨트롤러(400)의 제어에 따라 각 서브픽셀의 전기적인 특성(구동 TFT의 임계 전압 및 이동도, OLED 소자의 임계 전압 등)을 나타내는 픽셀 전류를 전류 또는 전압으로 센싱하고, 디지털 센싱 데이터로 변환하여 타이밍 컨트롤러(400)에 공급하는 센싱부를 더 포함할 수 있다. 타이밍 컨트롤러(400)는 데이터 드라이버(300)로부터 공급받은 각 서브픽셀의 센싱 데이터를 이용하여 각 서브픽셀의 보상값을 업데이트한다. 타이밍 컨트롤러(400)는 각 서브픽셀에 대응하는 영상 데이터를 해당 보상값을 적용하여 보상함으로써 서브픽셀 간의 특성 차이로 인한 휘도 불균일을 보상할 수 있다.

도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 나타낸 시스템 구성도이다.

도 2를 참조하면, 타이밍 컨트롤러(400), 전원 관리 회로(500), 감마 전압 생성부(600)는 각각 개별의 IC(Integrated Circuit)로 구성되어 제어 PCB(410) 상에 실장된다. FFC(420)는 제1 커넥터(430)를 통해 제어 PCB(410)와 체결되어 접속되고, 제2 커넥터(440)를 통해 소스 PCB(710)와 체결되어 접속된다. 패널(100)의 크기에 따라 하나 또는 복수의 소스 PCB(710)가 구비된다. 복수의 소스 PCB(710) 각각은 X축 방향으로 안쪽에 위치하는 복수의 FFC(420) 각각을 통해 제어 PCB(410)와 접속된다.

데이터 드라이버(300)는 픽셀 어레이(PA)의 데이터 라인들을 분할 구동하는 복수의 데이터 IC(310)로 구성되고, 복수의 데이터 IC(310) 각각은 COF(Chip On Film; 320) 등과 같이 각 회로 필름에 개별적으로 실장된다. 데이터 IC(310)가 실장된 복수의 COF(320)는 ACF(Anisotropic Conductive Film)를 통해 패널(100) 및 소스 PCB(710)와 TAB(Tape Automatic Bonding) 방식으로 본딩 및 접속되고, 패널(100) 및 소스 PCB(710) 사이에 위치한다.

레벨 쉬프터(700)는 IC로 구성되어 게이트 드라이버(200)와 가까운 소스 PCB(710) 상에 실장된다. 복수의 레벨 쉬프터(700)는 각각 복수의 소스 PCB(710) 각각에서 X축 방향으로 게이트 드라이버(200)와 가까운 외곽쪽에 실장된다. 각 소스 PCB(710) 상에 실장된 각 레벨 쉬프터(700)는 게이트 드라이버(200)와 가까운 복수의 데이터 IC(310) 중 어느 하나로부터 복수의 제어 신호를 공급받아 복수의 게이트 제어 신호를 생성하여 출력한다. 레벨 쉬프터(700)로부터 출력된 복수의 게이트 제어 신호는 소스 PCB(710), 최외곽에 위치한 COF(320), 패널(100)을 경유하는 전송 경로를 통해 내장 게이트 드라이버(200)로 공급된다.

타이밍 컨트롤러(400)와 복수의 데이터 IC(310) 각각은 전송 데이터에 클럭을 직렬로 삽입하여 직렬 전송하는 고속 직렬 인터페이스를 이용하여 데이터를 송수신한다. 예를 들면, 고속 직렬 인터페이스로는 임베디드 포인트-투-포인트 인터페이스(Embedded Point-to-point Interface; EPI) 등이 적용될 수 있다.

도 3을 참조하면, 고속 직렬 인터페이스로 EPI를 이용하는 경우, 타이밍 컨트롤러(400)는 영상 데이터나 제어 정보를 포함하는 디스플레이 정보를 클럭 에지 정보를 포함하는 직렬 형태의 패킷으로 변환하고, 전송 채널(EPIA, EPIB)을 통해 각 데이터 IC(310)에 패킷을 전송한다. 전송 채널(EPIA, EPIB) 각각은 EPI 패킷을 차동 신호 형태로 전송하는 배선쌍을 구비한다. 전송 채널(EPIA, EPIB)은 도 2에 도시된 제어 PCB(410), FFC(420), 소스 PCB(710), COG(320)를 경유하여 타이밍 컨트롤러(400)로부터의 패킷을 각 데이터 IC(310)에 전송한다.

패킷은 클럭 에지 정보와 제어 정보를 직렬 형태로 포함하는 제어 패킷, 클럭 에지 정보와 영상 데이터를 직렬 형태로 포함하는 데이터 패킷 등을 포함할 수 있다. 제어 정보는 복수의 데이터 제어 신호(GSP, SOE 등)에 대한 타이밍 설정 정보나 논리값 정보를 포함한다. 또한, 구동 초기나 리셋 구동시 각 데이터 IC(310)에서 클럭 록킹(locking)을 위한 클럭 트레이닝 패턴을 더 포함한다.

타이밍 컨트롤러(400)는 데이터 인에이블 신호의 액티브 기간에는 영상 데이터를 포함하는 데이터 패킷을 각 데이터 IC(310)로 전송하고, 데이터 인에이블 신호의 비액티브 기간에 해당하는 블랭크 기간(수직 동기 신호의 수직 블랭크 기간, 수평 동기 신호의 수평 블랭크 기간)에는 제어 패킷, 클럭 트레이닝 패턴 등을 각 데이터 IC(310)로 전송한다.

각 데이터 IC(310)는 수신된 패킷으로부터 클럭 에지를 추출하고 추출된 클럭 에지에 기초하여 메인 클럭(MCLK)을 생성하고, 메인 클럭(MCLK)을 이용하여 패킷으로부터 데이터 제어 정보 및 영상 데이터를 샘플링하여 복원한다. 각 데이터 IC(310)는 복원된 데이터 제어 정보에 해당하는 복수의 데이터 제어 신호를 생성하고, 복수의 데이터 제어 신호에 따라 영상 데이터를 데이터 전압으로 변환하여 패널(100)의 데이터 라인들 각각에 공급한다.

특히, 레벨 쉬프터(700)와 접속된 데이터 IC(310)는 복수의 데이터 제어 신호 중, 레벨 쉬프터(700)의 구동에 필요한 제어 신호로 메인 클럭(MCLK), 게이트 스타트 펄스(GSP), 소스 출력 인에이블 신호(SOE)를 선택하여 레벨 쉬프터(700)에 공급한다.

레벨 쉬프터(700)는 데이터 IC(310)로부터 공급받은 복수의 제어 신호(GSP, SOE, MCLK)을 이용하여 복수의 게이트 제어 신호(VST, RST, GCLK1~GCLKn)를 생성하고 레벨 쉬프팅하여 게이트 드라이버(200)로 공급한다. 레벨 쉬프터(700)는 데이터 IC(310)로부터 공급받은 복수의 제어 신호(GSP, SOE, MCLK)와, EEPROM(Electrically Erasable and Programmable Read Only Memory) 등과 같은 내부 메모리에 저장된 타이밍 설정 정보를 이용하여 로직 처리함으로써 복수의 게이트 제어 신호(VST, RST, GCLK1~GCLKn)를 생성할 수 있다,

데이터 IC(310)의 동작을 제어하는 복수의 데이터 제어 신호 중, 각 프레임의 시작을 나타내는 게이트 스타트 펄스(Gate Start Pulse; GSP)는 수직 동기 신호(Vsync)에 해당하는 주기를 갖고 있다. 이에 따라, 레벨 쉬프터(700)는 데이터 IC(310)로부터 공급받은 게이트 스타트 펄스(GSP) 및 메인 클럭(MCLK)과 미리 설정된 타이밍 설정 정보를 이용한 로직 처리를 통해, 스타트 펄스(VST)나 리셋 펄스(RST) 등과 같이 수직 동기 신호(Vsync)와 관련된 주기를 갖는 게이트 제어 신호를 생성할 수 있다.

도 4(A)를 참조하면, 레벨 쉬프터(700)는 데이터 IC(310)로부터 공급받은 게이트 스타트 펄스(GSP) 및 메인 클럭(MCLK)과, 내부 메모리에 저장된 타이밍 정보(td1, td2, td3)를 이용하여 로직 처리함으로써 스타트 펄스(VST), 리셋 펄스(RST)를 생성할 수 있다.

예를 들면, 레벨 쉬프터(700)는 게이트 스타트 펄스(GSP)의 라이징 에지로부터 제1 타이밍 정보(td1)에 의해 지연된 라이징 에지와, 제2 타이밍 정보(td2)에 의해 지연된 폴링 에지를 갖는 스타트 펄스(VST)를 생성할 수 있다. 또한, 레벨 쉬프터(700)는 스타트 펄스(VST)가 자신의 라이징 에지로부터 제3 타이밍 정보(td3)에 의해 지연된 리셋 펄스(RST)를 생성할 수 있다.

데이터 IC(310)의 동작을 제어하는 복수의 데이터 제어 신호 중, 데이터 출력 기간을 제어하는 소스 출력 인에이블 신호(Source Output Enable signal; SOE)는 수평 동기 신호(Hsync)에 해당하는 주기를 갖는다. 이에 따라, 레벨 쉬프터(700)는 데이터 IC(310)로부터 공급받은 소스 출력 인에이블 신호(SOE) 및 메인 클럭(MCLK)과 미리 설정된 타이밍 설정 정보를 이용한 로직 처리를 통해, 위상이 서로 다른 복수의 게이트 클럭(GCLK1~GCLKn) 등과 같이 수평 동기 신호(Hsync)와 관련된 주기를 갖는 게이트 제어 신호를 생성할 수 있다.

도 4(B)를 참조하면, 레벨 쉬프터(700)는 데이터 IC(310)로부터 공급받은 소스 출력 인에이블 신호(SOE) 및 메인 클럭(MCLK)과, 내부 메모리에 저장된 제4 및 제5 타이밍 설정 정보(td4, td5)를 이용하여 로직 처리함으로써 위상이 서로 다른 복수의 게이트 클럭(GCLK1~GCLKn)을 생성할 수 있다.

예를 들면, 레벨 쉬프터(700)가 n=6상의 게이트 클럭(GCLK1~GCLK6)을 생성할 때, 각 프레임에서 nm-(n-1)=6m-5번째(m은 자연수) SOE의 라이징 에지로부터 제4 타이밍 정보(td4)에 의해 지연된 라이징 에지와, 제5 타이밍 정보(td5)에 의해 지연된 폴링 에지를 갖는 제1 게이트 클럭(GCLK1)을 생성할 수 있다. 이와 동일하게, 레벨 쉬프터(700)는 각 프레임에서 nm-(n-2)번째, 즉 6m-4번째 SOE의 라이징 에지로부터 td4에 의해 지연된 라이징 에지와, td5에 의해 지연된 폴링 에지를 갖는 제2 게이트 클럭(GCLK2)을 생성할 수 있고, nm-(n-3)번째, 즉 6m-3번째 SOE의 라이징 에지로부터 td4에 의해 지연된 라이징 에지와, td5에 의해 지연된 폴링 에지를 갖는 제3 게이트 클럭(GCLK3)을 생성할 수 있으며, nm번째, 즉 6m번째 SOE로부터 td4에 의해 지연된 라이징 에지와, td5에 의해 지연된 폴링 에지를 갖는 제n 게이트 클럭(GCLKn)을 생성할 수 있다.

레벨 쉬프터(700)는 생성된 복수의 게이트 제어 신호들(VST, RST, GCLK1~GCLKn) 각각의 전압 레벨을 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 갖도록 레벨 쉬프팅하여 도 2에 도시된 게이트 드라이버(200)로 공급한다.

게이트 드라이버(200)는 레벨 쉬프터(700)로부터 복수의 게이트 제어 신호를 공급받아 쉬프트 동작을 하여 패널(100)의 게이트 라인들을 개별적으로 구동한다. 게이트 드라이버(200)는 쉬프트 레지스터로 구성되어, 스타트 펄스(VST)에 응답하여 쉬프트 동작을 시작하고, 리셋 펄스(RST)에 응답하여 동작을 리셋한다. 게이트 드라이버(200)는 순차적으로 위상이 쉬프트되면서 순환하는 복수의 게이트 클럭(GCLK1~GCLKn) 중 하나를 번갈아가면서 스캔 신호로 선택하여 각 게이트 라인에 공급한다.

도 5는 본 발명의 다른 일 실시예에 따른 데이터 IC와 레벨 쉬프터의 입출력 신호들의 관계를 나타낸 도면이고, 도 6은 도 5에 도시된 레벨 쉬프터의 입출력 신호들을 나타낸 파형도이다.

도 5를 참조하면, 타이밍 컨트롤러(400)는 레벨 쉬프터(700)의 동작에 필요한 복수의 레벨 쉬프터용 제어 정보를 수직 블랭크 기간 또는 수평 블랭크 기간의 제어 패킷으로 추가하여, EPI 전송 채널(EPIA, EPIB)을 통해 데이터 IC(310)로 전송할 수 있다. 레벨 쉬프터용 제어 정보는 도 6에 도시된 초기 스타트 펄스(iVST), 초기 리셋 펄스(iRST), 온 클럭(ON_CLK), 오프_클럭(OFF_CLK) 등에 대한 타이밍 정보를 포함할 수 있다.

데이터 IC(310)는 수신된 제어 패킷으로부터 레벨 쉬프터용 제어 정보를 복원하여 복수의 레벨 쉬프터용 제어 신호(iVST, iRST, ON_CLK, OFF_CLK 등)를 생성하고 레벨 쉬프터(700)로 공급할 수 있다.

레벨 쉬프터(700)는 데이터 IC(310)로부터 공급받은 복수의 레벨 쉬프터용 제어 신호(iVST, iRST, ON_CLK, OFF_CLK 등)를 이용하여 복수의 게이트 제어 신호(VST, RST, GCLK1~GCLKn 등)를 생성하고 게이트 드라이버(200)로 공급한다.

레벨 쉬프터(700)는 초기 스타트 펄스(iVST), 초기 리셋 펄스(iRST)를 각각 레벨 쉬프팅하여 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 갖는 스타트 펄스(VST), 리셋 펄스(RST)를 게이트 드라이버(200)로 공급한다.

레벨 쉬프터(700)는 온 클럭(ON_CLK)과 오프 클럭(OFF_CLK)을 로직 처리하여 복수의 게이트 클럭들(GCLK1~GCLKn)을 생성하여 게이트 드라이버(200)로 공급한다. 도 6을 참조하면, 복수의 온 클럭(ON_CLK) 각각의 라이징 타임에 의해 n상 게이트 클럭들(GCLK1~GCLKn) 각각이 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 라이징 타임이 결정된다. 온-클럭들(ON_CLK)과 위상차를 갖는 복수의 오프 클럭(OFF_CLK) 각각의 폴링 타임에 의해 n상 게이트 클럭들(GCLK1~GCLKn) 각각이 게이트 하이 전압(VGL)에서 게이트 로우 전압(VGL)으로 하강하는 폴링 타임이 결정된다. n상 게이트 클럭들(GCLK1~GCLKn) 각각은 인접한 클럭과 일부 하이 구간이 서로 오버랩하는 형태를 갖는다.

이와 같이, 일 실시예에 따른 디스플레이 장치는 레벨 쉬프터(700)가 데이터 IC(310)로부터 구동에 필요한 복수의 제어 신호를 공급받고 소스 PCB(710) 상에 실장되기 때문에, 레벨 쉬프터(700)가 제어 PCB(410) 상에서 제거되어 제어 PCB(410)의 Y축 방향의 크기를 감소시킬 수 있다.

또한, 일 실시예에 따른 디스플레이 장치는 레벨 쉬프터(700)와 타이밍 컨트롤러(400) 사이의 전송 배선들이 제거됨으로써, 타이밍 컨트롤러(400)의 출력핀 수, 제어 PCB(410)의 라우팅 면적, 커넥터(430, 440)의 핀 수 및 FFC(420)의 핀 수를 저감할 수 있고, 소스 PCB(710)의 Y축 방향의 크기를 감소시킬 수 있다.

또한, 일 실시예에 따른 디스플레이 장치는 레벨 쉬프터(700)가 데이터 IC(310)로부터 공급받은 제어 신호를 이용하여 게이트 제어 신호를 생성함으로써 데이터 제어 신호와 동기된 게이트 제어 신호를 제공할 수 있으므로 안정적인 화면 구동이 가능하고, 제품 출하 전 게이트-데이터 간 동기 검사 및 조절 시간이 감소하여 공정 택트 타임(Tact time)을 저감할 수 있으며, 타이밍 컨트롤러(400)에서 게이트 제어와 관련된 로직부를 제거할 수 있으므로 코스트를 저감할 수 있다.

또한, 일 실시예에 따른 디스플레이 장치는 레벨 쉬프터(700)가 게이트 드라이버(200)와 가까운 소스 PCB(710) 상에 실장됨으로써, 레벨 쉬프터(700)와 게이트 드라이버(200) 사이의 신호 전송 거리가 감소하여 게이트 제어 신호의 전압 강하를 감소시킬 수 있으므로 소비 전력을 저감할 수 있다.

도 7은 본 발명의 다른 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 나타낸 시스템 구성도이다.

도 7에 도시된 디스플레이 장치는, 도 2에 도시된 디스플레이 장치와 대비하여, 게이트 드라이버(200)가 복수의 게이트 IC(210)로 구성되어 데이터 IC(310)로부터 게이트 제어 신호를 공급받는 점에서 차이가 있으므로, 도 2와 중복되는 구성요소들에 대한 설명은 생략한다.

복수의 게이트 IC(210)는 복수의 COF(220)에 각각 실장되고, 패널(100)의 양측부 또는 일측부와 ACF를 통해 본딩 및 접속된다. 복수의 게이트 IC(210) 각각은 쉬프트 레지스터 및 출력 버퍼와, 쉬프트 레지스터 및 출력 버퍼 사이에 접속되어 스캔 신호를 레벨 쉬프팅하는 레벨 쉬프터를 포함하기 때문에, 도 2에 도시된 레벨 쉬프터 IC(700)가 필요하지 않지만, 출력 버퍼에서 스캔 신호의 출력 기간을 제어하는 게이트 출력 인에이블 신호(Gate Output Enable; GOE)를 더 필요로 한다.

데이터 IC(310)가 이용하는 복수의 데이터 제어 신호는, 앞서 설명한 바와 같이 게이트 구동과 관련된 타이밍 정보를 포함하고 있고, CMOS 공정 관점에서 타이밍 컨트롤러보다 로직 추가에 대한 부담이 적으므로, 게이트 IC(210)를 위한 게이트 제어 신호를 생성하여 COF(320) 또는 소스 PCB(710), 패널(100)을 경유하는 전송 경로를 통해 복수의 게이트 IC(210)로 전송할 수 있다.

복수의 데이터 IC(310) 중 X축 방향으로 최외곽에 위치한 데이터 IC(310)는 타이밍 컨트롤러(400)로부터 공급받은 복수의 데이터 제어 신호 중 일부(GSP, SOE, MCLK)를 이용한 로직 처리를 통해 복수의 게이트 제어 신호를 생성할 수 있다.

데이터 IC(310)는 타이밍 컨트롤러(400)로부터 공급받은 게이트 스타트 펄스(GSP)를 그대로 게이트 IC(210)로 출력하거나, 미리 설정된 타이밍 정보를 이용하여 1 수평기간(1H)을 지연시켜 게이트 IC(210)로 출력할 수 있다. 게이트 스타트 펄스(GSP)는 수직 액티브 기간(Vactitve)의 시작을 의미한다.

데이터 IC(310)는 메인 클럭(MCLK)과 도 8에 도시된 소스 출력 인에이블 신호(SOE)를 이용한 로직 처리를 통해 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE)를 생성하여 게이트 IC(210)로 공급할 수 있다.

도 8을 참조하면, 데이터 IC(310)는 수직 블랭크 기간(Vblank) 또는 수평 블랭크 기간의 끝부분에 추가된 더미 소스 출력 인에이블 신호(SOE) 및 액티브 기간(Vactive)의 SOE와, 미리 설정된 타이밍 정보를 이용하여, SOE 신호의 타이밍을 기준으로 카운터에 의해 지연된 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE)를 생성하여 출력할 수 있다.

예를 들면, 데이터 IC(310)는 소스 출력 인에이블 신호(SOE)의 라이징 에지로부터 제1 타이밍 정보(td11)만큼 지연된 라이징 에지와, 제2 타이밍 정보(td12)만큼 지연된 폴링 에지를 갖는 게이트 쉬프트 클럭(GSC)를 생성하여 출력할 수 있다. 데이터 IC(310)는 소스 출력 인에이블 신호(SOE)의 라이징 에지로부터 제3 타이밍 정보(td11)만큼 지연된 라이징 에지와, 제4 타이밍 정보(td14)만큼 지연된 폴링 에지를 갖는 게이트 인에이블 신호(GOE)를 생성하여 출력할 수 있다.

한편, 데이터 IC(310)는 타이밍 컨트롤러(400)로부터 제어 패킷을 통해 복수의 게이트 제어 신호(GSP, GSC, GOE)에 대한 타이밍 정보를 공급받아, 복수의 게이트 제어 신호를 생성하여 복수의 게이트 IC(210)에 공급할 수 있다.

이와 같이, 일 실시예에 따른 디스플레이 장치는 게이트 IC(210)가 데이터 IC(310)로부터 구동에 게이트 제어 신호를 공급받기 때문에, 타이밍 컨트롤러(400)와 게이트 IC(210) 사이의 전송 배선들이 제거됨으로써, 타이밍 컨트롤러(400)의 출력핀 수, 제어 PCB(410)의 라우팅 면적, 커넥터(430, 440)의 핀 수 및 FFC(420)의 핀 수를 저감할 수 있고, 소스 PCB(710)의 Y축 방향의 크기를 감소시킬 수 있다.

또한, 일 실시예에 따른 디스플레이 장치는 게이트 IC(210)가 데이터 IC(310)로부터 데이터 제어 신호를 이용하여 생성된 게이트 제어 신호를 공급받기 때문에, 데이터 제어 신호와 동기된 게이트 제어 신호를 제공할 수 있으므로 안정적인 화면 구동이 가능하고, 제품 출하 전 게이트-데이터 간 동기 검사 및 조절 시간이 감소하여 공정 택트 타임(Tact time)을 저감할 수 있으며, 타이밍 컨트롤러(400)에서 게이트 제어와 관련된 로직부를 제거할 수 있으므로 코스트를 저감할 수 있다.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 타이밍 컨트롤러
500: 전원 관리 회로 600: 감마 전압 생성부
700: 레벨 쉬프터 210: 게이트 IC
220, 320: COF 310: 데이터 IC
410: 제어 PCB 420: FFC
430, 440: 커넥터 710: 소스 PCB

Claims (8)

1. 패널의 게이트 라인들을 구동하는 게이트 드라이버와;
   상기 패널의 데이터 라인들을 구동하고, 복수의 제어 신호를 생성하여 출력하는 데이터 드라이버와;
   상기 데이터 드라이버로부터 상기 복수의 제어 신호를 공급받아 상기 게이트 드라이버의 구동을 제어하는 복수의 게이트 제어 신호를 생성하여 출력하는 레벨 쉬프터와;
   상기 데이터 드라이버와 접속되어 상기 데이터 드라이버의 구동을 제어하는 타이밍 컨트롤러를 포함하고,
   상기 데이터 드라이버는 복수의 데이터 IC를 포함하고,
   상기 복수의 데이터 IC 중 상기 레벨 쉬프터와 접속된 데이터 IC는 상기 타이밍 컨트롤러로부터 공급받은 데이터 제어 정보를 이용하여 생성한 복수의 데이터 제어 신호 중, 게이트 스타트 펄스, 소스 출력 인에이블 신호, 메인 클럭을 상기 복수의 제어 신호로 선택하여 접속된 레벨 쉬프터로 공급하고,
   상기 레벨 쉬프터는 상기 데이터 드라이버로부터 공급된 상기 복수의 제어 신호와 미리 설정된 타이밍 정보를 이용한 로직 처리를 통해 복수의 게이트 제어 신호를 생성하여 상기 게이트 드라이버로 공급하며,
   상기 레벨 쉬프터로부터 상기 게이트 드라이버로 공급하는 상기 복수의 게이트 제어 신호는,
   상기 게이트 스타트 펄스의 라이징 에지로부터 제1 타이밍 정보만큼 지연된 라이징 에지와, 제2 타이밍 정보만큼 지연된 폴링 에지를 갖는 스타트 펄스와,
   상기 스타트 펄스가 자신의 라이징 에지로부터 제3 타이밍 정보만큼 지연된 리셋 펄스와,
   상기 소스 출력 인에이블 신호 각각으로부터 제4 타이밍 정보만큼 지연된 라이징 에지와, 제5 타이밍 정보만큼 지연된 폴링 에지를 갖는, 위상이 서로 다른 복수의 게이트 클럭을 포함하는 디스플레이 장치.
   
2. 청구항 1에 있어서,
   상기 데이터 드라이버는 소스 PCB와 상기 패널 사이에 접속된 복수의 COF 상에 각각 실장된 상기 복수의 데이터 IC를 포함하고,
   상기 레벨 쉬프터는 상기 소스 PCB에서 상기 게이트 드라이버와 인접한 위치에 실장되고, 상기 복수의 데이터 IC 중 어느 하나와 접속되고, 상기 복수의 COF 중 최외곽의 COF를 통해 상기 패널에 내장된 게이트 드라이버와 접속되며,
   상기 타이밍 컨트롤러는 제어 PCB 상에 실장되고, 상기 제어 PCB와, 상기 제어 PCB와 상기 소스 PCB 사이에 접속된 플렉서블 케이블과, 상기 소스 PCB와, 상기 복수의 COF를 경유하는 전송 채널을 통해 상기 복수의 데이터 IC와 각각 접속된 디스플레이 장치.
   
3. 삭제
4. 삭제
5. 패널의 게이트 라인들을 구동하는 게이트 드라이버와;
   상기 패널의 데이터 라인들을 구동하고, 복수의 제어 신호를 생성하여 출력하는 데이터 드라이버와;
   상기 데이터 드라이버로부터 상기 복수의 제어 신호를 공급받아 상기 게이트 드라이버의 구동을 제어하는 복수의 게이트 제어 신호를 생성하여 출력하는 레벨 쉬프터와;
   상기 데이터 드라이버와 접속되어 상기 데이터 드라이버의 구동을 제어하는 타이밍 컨트롤러를 포함하고,
   상기 데이터 드라이버는 소스 PCB와 상기 패널 사이에 접속된 복수의 COF 상에 각각 실장된 상기 복수의 데이터 IC를 포함하고,
   상기 레벨 쉬프터는 상기 소스 PCB에서 상기 게이트 드라이버와 인접한 위치에 실장되고, 상기 복수의 데이터 IC 중 어느 하나와 접속되고, 상기 복수의 COF 중 최외곽의 COF를 통해 상기 패널에 내장된 게이트 드라이버와 접속되며,
   상기 타이밍 컨트롤러는 제어 PCB 상에 실장되고, 상기 제어 PCB와, 상기 제어 PCB와 상기 소스 PCB 사이에 접속된 플렉서블 케이블과, 상기 소스 PCB와, 상기 복수의 COF를 경유하는 전송 채널을 통해 상기 복수의 데이터 IC와 각각 접속되고,
   상기 타이밍 컨트롤러는 상기 레벨 쉬프터의 구동에 필요한 복수의 제어 신호를 클럭이 임베딩된 제어 패킷으로 구성하여, 직렬 인터페이스를 이용하는 상기 전송 채널을 통해 상기 레벨 쉬프터와 접속된 데이터 IC에 상기 제어 패킷을 전송하고,
   상기 레벨 쉬프터와 접속된 데이터 IC는 전송된 제어 패킷으로부터 상기 복수의 제어 신호를 복원하여 상기 레벨 쉬프터로 공급하고,
   상기 레벨 쉬프터는 공급된 복수의 제어 신호를 이용한 로직 처리를 통해 복수의 게이트 제어 신호를 생성하여 상기 게이트 드라이버로 공급하는 디스플레이 장치.
6. 패널의 게이트 라인들을 구동하는 복수의 게이트 IC와;
   상기 패널의 데이터 라인들을 구동하는 복수의 데이터 IC와;
   상기 복수의 데이터 IC와 접속되어 상기 복수의 데이터 IC의 구동을 제어하는 타이밍 컨트롤러를 포함하고,
   상기 복수의 데이터 IC 중 상기 복수의 게이트 IC와 접속된 데이터 IC는 상기 타이밍 컨트롤러로부터 공급받은 복수의 제어 정보를 이용하여 복수의 게이트 제어 신호를 생성하여 상기 복수의 게이트 IC로 전송하고,
   상기 복수의 게이트 IC와 접속된 데이터 IC는
   상기 타이밍 컨트롤러로부터 공급받은 데이터 제어 정보를 이용하여 생성한 복수의 데이터 제어 신호 중, 소스 출력 인에이블 신호, 메인 클럭을 이용하여 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호를 포함하는 상기 복수의 게이트 제어 신호를 생성하여 상기 복수의 게이트 IC로 전송하고,
   복수의 데이터 제어 신호 중 게이트 스타트 펄스를 그대로 이용하거나 미리 설정된 타이밍 정보만큼 지연시켜 상기 복수의 게이트 제어 신호 중 어느 하나로 출력하는 디스플레이 장치.
7. 삭제
8. 패널의 게이트 라인들을 구동하는 복수의 게이트 IC와;
   상기 패널의 데이터 라인들을 구동하는 복수의 데이터 IC와;
   상기 복수의 데이터 IC와 접속되어 상기 복수의 데이터 IC의 구동을 제어하는 타이밍 컨트롤러를 포함하고,
   상기 복수의 데이터 IC 중 상기 복수의 게이트 IC와 접속된 데이터 IC는 상기 타이밍 컨트롤러로부터 공급받은 복수의 제어 정보를 이용하여 복수의 게이트 제어 신호를 생성하여 상기 복수의 게이트 IC로 전송하고,
   상기 타이밍 컨트롤러는 상기 복수의 게이트 제어 신호를 클럭이 임베딩된 제어 패킷으로 구성하여, 직렬 인터페이스를 이용하는 전송 채널을 통해 상기 복수의 게이트 IC와 접속된 데이터 IC에 상기 제어 패킷을 전송하고,
   상기 복수의 게이트 IC와 접속된 데이터 IC는 전송된 제어 패킷으로부터 상기 복수의 게이트 제어 신호를 복원하여 상기 복수의 게이트 IC로 공급하는 디스플레이 장치.

Images