KR102405657B1 - Esd 방지 코팅 구조 및 esd 방지 코팅 구조의 제조 방법 - Google Patents

Esd 방지 코팅 구조 및 esd 방지 코팅 구조의 제조 방법 Download PDF

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Abstract

상기 금속 대상체 상에 접착층을 형성하고, 상기 접착층 상에 절연층을 형성한 다음, 상기 절연층 상에 ESD 방지층을 형성하여 ESD 방지 코팅 구조를 제조할 수 있다. 상기 ESD 방지 코팅 구조는 적절한 표면 저항을 가지고, 상기 ESD 방지 코팅 구조의 스크래치나 박리 현상이 없이 향상된 내구 수명을 가지며, 거의 투명한 색상을 나타낸다.

Description

ESD 방지 코팅 구조 및 ESD 방지 코팅 구조의 제조 방법{ESD preventing coating structure and method of manufacturing an ESD preventing coating structure}
본 발명은 ESD(electrostatic discharge) 방지 코팅 구조 및 ESD 방지 코팅 구조의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 금속 대상체 에 적용될 수 있는 ESD 방지 세라믹 코팅 구조 및 ESD 방지 세라믹 코팅 구조의 제조 방법에 관한 것이다.
최근에 스마트 폰, 태블릿 등과 같은 휴대용 디지털 장치들의 고성능화, 슬림화 및 경량화에 수반하여 이러한 디지털 장치들에 사용되고 있는 반도체 소자들도 고집적화, 고성능화및 슬림화가 빠르게 진행되고 있다. 대체로, 반도체 소자의 제조 공정은 실리콘 기판 상에 다양한 회로들을 형성하는 전공정 및 회로들이 형성된 실리콘 기판을 연마하고, 상기 기판 상에 형성된 칩들을 개별적으로 절단한 후, 이들을 수지를 사용하여 패키징하고 테스트를 수행하는 후공정으로 구분될 수 있다.
현재, 반도체 소자의 미세화 및 고집적화가 진행됨에 따라, 게이트 절연막의 두께가 크게 감소되고, 접합 깊이(junction depth)가 극히 얕아지기 때문에 상기 반도체 소자는 정전기에 매우 취약하게 된다. 더욱이, 상기 반도체 소자를 위한 패키지 두께가 얇아지고, 전극들 및 배선들이 고밀도화 됨에 따라 패키징 공정에서 발생하는 정전기에 상기 반도체 소자는 더욱 취약한 상태가 된다.
상기 반도체 소자를 위한 패키징 과정에서 수행되는 픽 앤 플레이스(pick and place) 공정 또는 레이저 어블레이션(laser ablation) 공정에서 종종 발생하는 ESD(electrostatic discharge)에 반도체 소자가 노출되는 경우, 상기 반도체 소자의 구성 요소들이 부분적으로 열화될 수 있거나 심지어는 파손될 수 있어, 상기 반도체 소자가 동작에 불량을 초래할 수 있다. 그러나, ESD에 의한 이와 같은 반도체 소자의 잠재적 결함을 제조 현장에서 검출하기는 실질적으로 어려우며, 패키징 공정 중에 발생되는 ESD에 의한 잠재적 결함을 가지는 반도체 소자는 이의 사용 수명이 크게 감소되는 중대한 문제를 야기할 수 있다.
본 발명의 일 목적은 반도체 제조 장비의 금속 블록과 같은 금속 대상체에 적용되어 ESD를 효과적으로 방지할 수 있는 ESD 방지 코팅 구조를 제공하는 것이다.
본 발명의 다른 목적은 반도체 제조 장비의 금속 블록과 같은 금속 대상체에 적용되어 ESD를 효과적으로 방지할 수 있는 ESD 방지 코팅 구조의 제조 방법을 제공하는 것이다.
그러나, 본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 금속 대상체를 위한 ESD 방지 코팅 구조는, 상기 금속 대상체 상에 배치되는 접착층, 상기 접착층 상에 배치되는 절연층 및 상기 절연층 상에 배치되는 ESD 방지층을 포함할 수 있다. 예를 들면, 상기 금속 대상체는 반도체 제조 장비의 금속 블록을 포함할 수 있다.
다른 예시적인 실시예들에 있어서, 상기 ESD 방지 코팅 구조는 상기 금속 대상체와 상기 접착층 사이에 배치되는 표면 개질층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 접착층은 금속 및 합금의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 접착층은 크롬(Cr), 니켈(Ni), 크롬-니켈(Cr-Ni) 합금, 탄탈륨(Ta), 티타늄(Ti) 및 티타늄-텅스텐(Ti-W) 합금으로 이루어진 그룹으로부터 선택되는 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 절연층은 산화물, 질화물 및 산질화물의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 절연층은 알루미늄 산화물(AlOx), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx), 지르코늄 산화물(ZrOx), 알루미늄 질화물(AlNx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘-알루미늄 산질화물(SiAlxOyNz) 및 탄탈륨 산질화물(TaOxNy)로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 ESD 방지층은 금속 탄화물, 금속 탄질화물, 금속 질화물, 금속 붕소화물 및 복합 금속 질화물의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 ESD 방지층은 크롬 탄화물(CrCx), 몰리브덴 탄화물(MoCx), 니오븀 탄화물(NbCx), 타타늄 탄화물(TiCx), 탄탈륨 탄화물(TaCx), 지르코늄 탄화물(ZrCx), 바나듐 탄화물(VCx), 텅스텐 탄화물(WCx), 티타늄 탄질화물(TiCxNy), 탄탈륨 탄질화물(TaCxNy), 지르코늄 탄질화물(ZrCxNy), 크롬 질화물(CrNx), 니오븀 질화물(NbNx), 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 지르코늄 질화물(ZrNx), 바나듐 질화물(VNx), 크롬 붕소화물(CrBx), 티타늄 붕소화물(TiBx), 지르코늄 붕소화물(ZrBx), 크롬-알루미늄 질화물(CrAlxNy), 티타늄-알루미늄 질화물(TiAlxNy), 티타늄-알루미늄-크롬 질화물(TiAlxCryNz), 티타늄-알루미늄-실리콘 질화물(TiAlxSiyNz) 및 티타늄-실리콘 질화물(TiSixNy)로 이루어진 그룹으로부터 선택되는 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 접착층은 약 30nm 내지 약 300nm의 두께를 가질 수 있고, 상기 절연층은 약 1μm 이상의 두께를 가질 수 있다. 또한, 상기 ESD 방지층은 약 100nm 내지 약 300nm의 두께를 가질 수 있다. 더욱이, 상기 ESD 방지층은 약 106Ωㅇcm 내지 약 108Ωㅇcm의 표면 저항 및 약 50Ωㅇcm 내지 약 5,000Ωㅇcm의 체적 비저항을 가질 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 금속 대상체를 위한 ESD 방지 코팅 구조의 제조 방법에 있어서, 상기 금속 대상체 상에 접착층을 형성할 수 있고, 상기 접착층 상에 절연층을 형성할 수 있다. 상기 절연층 상에 ESD 방지층을 형성할 수 있다.
다른 예시적인 실시예들에 따르면, 상기 금속 대상체 상에 상기 접착층을 형성하기 이전에, 상기 금속 대상체 상에 표면 개질층을 형성할 수 있다. 예를 들면, 상기 표면 개질층은 아르곤 가스, 산소 가스 또는 질소 가스를 사용하는 플라즈마 처리를 이용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 접착층은 금속 및 합금의 적어도 하나를 사용하는 스퍼터링 공정, 이온 빔 스퍼터링 공정, 진공 증착 공정 또는 화학 기상 증착 공정을 이용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 절연층은 산화물, 질화물 및 산질화물의 적어도 하나를 사용하는 스퍼터링 공정, 이온 빔 스퍼터링 공정, 진공 증착 공정 또는 화학 기상 증착 공정을 이용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 절연층을 형성한 이후에, 상기 절연층을 열처리할 수 있다. 예를 들면, 상기 절연층은 공기, 아르곤, 산소 또는 질소 분위기 하의 약 500℃ 내지 약 800℃의 온도에서 열처리될 수 있다. 또한, 열처리 후의 상기 절연층은 약 1μm 이상의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 ESD 방지층은 금속 탄화물, 금속 탄질화물, 금속 질화물, 금속 붕소화물 및 복합 금속 질화물의 적어도 하나를 사용하는 스퍼터링 공정, 이온 빔 스퍼터링 공정, 진공 증착 공정 또는 화학 기상 증착 공정을 이용하여 형성될 수 있다.
본 발명의 예시적인 실시예들에 따른 ESD 방지 코팅 구조는 금속 대상체를 ESD로부터 보호하기 위한 이상적인 표면 저항을 가지며, 상기 금속 대상체의 사용 동안에 상기 ESD 방지 코팅 구조의 스크래치나 박리 현상이 없이 향상된 내구 수명을 가진다. 또한, 상기 ESD 방지 코팅 구조가 거의 투명한 색상을 가지기 때문에, 대체로 흑색의 반도체 패키지와 상기 금속 블록 사이에 색상 구별이 용이하고, 비전 시스템 내에서 상기 반도체 패키지의 인식 에러를 발생시키지 않는다.
도 1은 코팅 재료들을 그 표면 저항에 따라 분류한 그래프이다.
도 2a 및 도 2b는 금속 대상체로부터 ESD 전류의 방출 경로를 모식적으로 나타낸 단면도들이다.
도 3a 및 도 3b는 각기 ESD 방지층의 수직 저항 및 표면 저항을 측정하기 위한 과정들을 나타내는 단면도들이다.
도 4는 본 발명의 예시적인 실시예들에 따른 금속 대상체를 위한 ESD 방지 코팅 구조를 나타내는 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 ESD 방지 코팅 구조의 제조 방법을 나타내는 흐름도이다.
도 6a 내지 도 6e는 본 발명의 예시적인 실시예들에 따른 ESD 방지 코팅 구조의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7c는 실험예 1에 따른 ESD 방지 코팅 구조의 단면을 공정 진행 순서에 따라 주사 전자 현미경(SEM)으로 관찰한 전자 현미경 사진들이다.
이하, 본 발명의 예시적인 실시예들에 따른 ESD 방지 코팅 구조 및 ESD 방지 코팅 구조의 제조 방법에 대하여 첨부된 도면들을 참조하여 상세하게 설명하지만, 본 발명이 하기 실시예들에 의해 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
본 명세서에 있어서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것이며, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접촉되어"있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접촉되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어는 단지 예시적인 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
제1, 제2 및 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
종래에는 창호 유리를 위한 오염 방지 코팅(anti-fouling coating) 기술로서 도전성 주석 산화물(SnO2)의 나노 입자들을 함유하는 실리카 졸(silica sol) 용액을 사용하는 정전기 방지 코팅 기술이 이용되고 있다. 이 경우, 주석 산화물(SnO2)의 함량은 약 8중량% 내지 약 10중량% 정도가 될 수 있다. 상기 정전기 방지 코팅 기술에 있어서, 코팅층은 약 108Ωㅇcm 내지 약 109Ωㅇcm의 범위의 표면 저항을 가질 수 있으며, 이러한 코팅층 상에는 정전기로 인한 먼지나 이물질들 잘 달라붙지 않게 된다. 또한, 상기 코팅층은 높은 친수성을 가지기 때문에 달라붙은 먼지나 이물질들이 빗물에 잘 씻겨질 수 있으며, 가시 광선 영역에서 상기 코팅층이 약 92% 내지 약 95%의 광 투과도를 나타낼 수 있기 때문에 창호 유리의 오염 방지 코팅 재료로서 널리 사용되고 있다. 그러나 창호 유리에 비하여 표면 거칠기가 상대적으로 크고 복잡한 형상을 갖는 복잡한 금속 블록에 상기 코팅층을 적용할 경우, 상기 코팅층의 표면 저항이 급격히 감소될 뿐만 아니라 내구성도 짧아지는 문제점들이 발생한다.
한편, DLC(Diamond-like Carbon) 박막은 상대적으로 높은 경도를 갖는 물질로서 이전부터 공구용 내마모성 코팅층으로 사용되어 왔다. 상기 DLC 박막은 제조 과정의 공정 조건들에 따라 그 표면 저항을 조절할 수 있는 장점이 있기 때문에, 여러 DLC 코팅 업체들에서 금속 블록용 ESD 방지층으로서 적용하려고 시도하였으나, 상기 금속 블록 상의 상기 DLC 박막의 위치에 따라 그 표면 저항이 102Ωㅇcm 내지 106Ωㅇcm으로서 저항 산포가 매우 크고, 큰 면적의 금속 블록 상에 코팅할 경우에는 증착 비용이 상대적으로 비싸 경제성이 없으며, 검은색을 나타내는 상기 DLC 박막의 색상에 기인하여 비전 시스템(vision system) 내에서 반도체 패키지를 인식할 수 없는 문제점들로 인하여 현재에는 금속 블록에 적용되지 않고 있다. 또한, 과거에 일본에서 개발된 스테인리스 철강의 내부식성 및 내마모성 표면 처리 기술(즉, 화학적 표면 처리 기술)인 레이덴트(Raydent) 코팅 방법을 금속 블록에 적용할 경우에는, 공정 시간이 길어지고 코팅층의 색상이 검은색이 될 뿐만 아니라 내구성도 부족하여 제한된 용도의 금속 블록에만 적용되고 있다.
현재 사용되고 있는 ESD 방지 코팅층의 제조 기술에 따르면, 중합체 기재(예를 들면, 테프론 또는 고무)에 흰색의 도전성 카본 필라들을 소정의 양으로 첨가하여 약 106Ωㅇcm 내지 약 108Ωㅇcm의 표면 저항을 갖는 백색의 도전성 코팅층이 제조된다. 그러나, 이 경우에도 상기 코팅층의 기재가 중합체이기 때문에 내구 수명이 2개월 내지 3개월 정도로 짧은 단점이 있다.
반도체 제조 장비들 중에서 픽 앤 플레이스(pick and place) 장비 또는 레이저 어블레이션(laser ablation) 장비의 금속 블록은 한번 장착되면 장시간 사용해야 하기 때문에 높은 기계적 강도와 내구성이 요구된다. 이에 따라, 상기 금속 블록은 통상적으로 304 스테인리스강(304 SS)이나 양극산화 처리된 알루미늄 합금(AAA)을 사용하여 제조되고 있다.
픽 앤 플레이스 공정에 있어서, 작업 속도를 높이기 위해 다수의 픽업(pick up) 팁들이 고속으로 이동하거나 또는 회전하면서 금속 블록 상에 놓인 반도체 소자들을 진공 하에서 집어내는 과정 동안에 정전기가 발생할 수 있으며, 발생된 정전기가 제거되지 않을 경우에는 집적 회로(IC) 패키지 표면을 대전시킬 수 있다. 이와 같이 대전된 집적 회로 패키지를 고속으로 이송하여, 다른 인접하는 금속 블록에 내려놓은 경우에 상기 패키지 표면에 축적된 전하가 순간적으로 방전되면서 집적 회로 내부에 잠재적인 결함을 유발시킬 수 있다. 이러한 반도체 소자의 신뢰성 및 수명에 치명적인 악영향을 미치는 ESD(electrostatic discharge) 손상에 의한 상기 반도체 소자의 잠재적인 결함을 예방하기 위하여 상기 패키지 표면에 대전된 전하를 전기적으로 접지된 금속 블록을 통해 서서히 방전시켜야 한다. 상기 패키지된 반도체 소자가 놓이는 금속 블록에 정전기 분산성(static dissipation)을 부여하기 위해서 상기 반도체 장비의 금속 블록 상에 적절한 표면 저항을 갖는 ESD 방지 코팅을 형성하는 것이 요구된다.
픽 앤 플레이스 장비 또는 레이저 어블레이션 장비와 같은 반도체 제조 장비들(예를 들면, 반도체 패키징 장비들)을 위한 금속 블록에 적용될 수 있는 ESD 방지 코팅층에 요구되는 특성들은 다음과 같다.
(1) 정전기로 대전된 반도체 패키지와 금속 블록이 접촉될 때 순간적인 ESD를 방지하도록 금속 블록 상의 코팅층이 약 105Ωㅇcm 내지 약 109Ωㅇcm 범위의 표면 저항을 가질 것.
(2) 약 50kgf 이하의 인가 하중으로 픽 앤 플레이스 동작을 15만회 정도 수행할 경우, 상기 금속 블록으로부터 상기 코팅층이 박리되거나 상기 코팅층에 스크래치와 같은 결함이 발생하지 않을 것.
(3) 반도체 패키징 공정에서 비전 시스템(vision system)을 이용하여 반도체 패키지의 외관 품질 검사를 수행하는 동안, 상기 코팅층의 색상이 상기 반도체 패키지의 색상(대체로 흑색)과 다르게 되어 상기 코팅층이 상기 비전 시스템의 반도체 패키지 인식에 영향을 주지 않는 색상을 가질 것.
ESD 방지 코팅층에 요구되는 표면 저항의 범위
도 1은 코팅 재료들을 그 표면 저항에 따라 분류한 그래프이다. 일반적으로 코팅 재료를 그 표면 저항에 따라 분류할 경우, 이러한 표면 저항은 코팅 재료 표면에 일정 전압을 인가할 때에 표면을 따라 흐르는 전류와 전압의 비율(Rs=V/I)로 정의될 수 있다. 상기 코팅 재료의 표면 저항은 접촉면이 넓은 구조를 갖는 전극 프로브(probe)를 구비하는 표면 저항 측정기로 측정한다.
통상적으로 ESD 방지 코팅 재료는 그 표면 저항이 약 105Ωㅇcm 내지 약 109Ωㅇcm의 범위 내에 있어야 한다. 이러한 범위의 표면 저항을 가지는 코팅 재료는 대전된 물체와 접촉될 경우에 정전기의 순간적인 방전을 억제할 수 있고, 대전 전류가 비교적 느린 속도로 빠져 나가기 때문에 상대적으로 안전하여 ESD 소산 재료(dissipative material)로도 호칭된다. 상기 코팅 재료가 전술한 값보다 낮은 표면 저항(예를 들면, 약 105Ωㅇcm 이하)을 가질 경우, 상기 코팅 재료가 대전된 대상체에 접촉될 때에 스파크가 발생될 수 있거나 전류가 매우 빠른 속도로 빠져 나갈 수 있기 때문에 위험할 수 있다. 한편, 상기 코팅 재료가 전술한 값보다 높은 표면 저항(예를 들면, 약 109Ωㅇcm 이상)을 가질 경우, 전류는 거의 흐르지 않을 수 있지만, 대상체가 우연하게 대전되는 경우에는 정전기에 의한 전기장이 발생될 수 있으므로, 오히려 ESD 발생원으로 작용할 수 있다. 또한, 한 번 대전된 정전기는 접지를 통해서도 제거되기 어려울 수 있기 때문에, ESD 방지용 코팅 재료로는 부적합하다.
ESD 방지 코팅층에 요구되는 체적 비저항의 계산
픽 앤 플레이스 장비 또는 레이저 어블레이션 장비와 같은 반도체 제조 장비에 사용되는 금속 블록은 대체로 도전성 타입(재질: 304SS, 표면 저항: 약 103Ωㅇcm 이하)과 절연성 타입(재질: AAA, 표면 저항: 약 1012Ωㅇcm 이상)으로 구분될 수 있다. 이와 같은 두 가지 유형의 금속 블록들 모두 이들의 표면 저항 측면에서 ESD 방지를 위한 대책이 필요할 수 있다.
도 2a 및 도 2b는 금속 대상체로부터의 ESD 전류의 방출 경로를 모식적으로 나타낸 단면도들이다.
상기 반도체 제조 장비의 금속 블록과 같은 금속 대상체로부터 ESD 전류가 빠져 나가는 경로에 있어서, 도 2a에 도시한 바와 같이 ESD 방지층이 금속 대상체 상에 코팅될 경우의 상기 ESD 방지층의 두께 방향으로 ESD 전류가 빠져 나가는 체적 모드(bulk mode) 및 (2) 도 2b에 도시한 바와 같이 ESD 방지층이 절연막을 개재하여 금속 대상체 상에 코팅되는 경우의 ESD 전류가 상기 ESD 방지층의 표면을 따라 이동하여 접지 전극으로 빠져 나가는 표면 모드(surface mode)가 고려될 수 있다.
상기 체적 모드에 있어서, 상기 ESD 전류가 수 ㎛ 이하의 매우 얇은 ESD 방지층을 관통하여 전류가 서서히 흘러나가도록 해야 하므로, 상기 ESD 방지층은 상대적으로 큰 체적 비저항(volume resistivity)을 가져야 한다. 또한, 상기 표면 모드에 있어서, 상기 ESD 전류가 상기 ESD 방지층의 표면을 따라서 접지 전극으로 이동하기 때문에, 상기 ESD 방지층은 상대적으로 낮은 체적 비저항을 가질 수 있다.
상기 체적 모드 및 상기 표면 모드 각각의 경우에 대하여, 코팅 재료에 요구되는 체적 비저항을 계산하였다. 도 3a 및 도 3b는 각기 ESD 방지층의 수직 저항 및 표면 저항을 측정하기 위한 과정들을 나타내는 단면도들이다. 도 3a 및 도 3b에 예시한 전극 구성을 가지는 표면 저항 측정기를 이용하여, 상기 ESD 방지층의 표면 저항을 측정할 경우, 상기 ESD 방지층의 표면 저항 값이 약 106Ωㅇcm 내지 약 108 Ωㅇcm의 범위 내로 측정되어야 하는 조건 하에서, 다음 식에 나타내는 저항 공식을 이용하여 상기 ESD 방지층의 고유 물성인 체적 비저항(ρ)을 계산하였다.
[식]
Rs=ρx I/A
상기 식에 있어서, Rs는 상기 ESD 방지층의 표면 저항을 나타내고, ρ는 상기 ESD 방지층의 체적 비저항을 의미하며, I는 상기 표면 저항 측정기의 전극들 사이의 거리를 나타내고, A는 전류가 흐르는 면적을 의미한다.
상기 체적 모드 및 상기 표면 모드에 대하여, 상기 ESD 방지층들에 요구되는 체적 비저항들을 상기 식을 이용하여 계산한 결과, 각기 약 5 x 108 Ωㅇcm 내지 약 1010Ωㅇcm 및 약 50Ωㅇcm 내지 약 5,000Ωㅇcm이었다.
전술한 계산으로부터, 도전성 금속 대상체 상에, 약 5 x 108 Ωㅇcm 내지 약 1010Ωㅇcm 범위의 체적 비저항을 가지는 ESD 방지층을 코팅하거나(체적 모드), 상기 금속 블록의 표면 상에 절연막을 상대적으로 두껍게 코팅한 후에 약 50Ωㅇcm 내지 약 5,000Ωㅇcm 범위의 표면 비저항을 가지는 ESD 방지층을 코팅할(표면 모드) 경우, 상기 금속 대상체의 이상적인 표면 저항 규격(약 106 Ω.cm 내지 약 108Ω.cm)을 만족시킬 수 있다. 이에 따라, 상기 금속 대상체 상에 상기 ESD 방지층을 적용할 경우, 상기 금속 대상체로부터 정전기를 안전하게 접지 전극으로 방출시킬 수 있다.
금속 대상체를 위한 ESD 방지 코팅 구조
도 4는 본 발명의 예시적인 실시예들에 따른 금속 대상체를 위한 ESD 방지 코팅 구조를 나타내는 단면도이다. 도 4에 있어서, 상술한 표면 모드에 의한 ESD 방지 메커니즘을 바탕으로 ESD 방지 코팅 구조를 예시한다.
도 4를 참조하면, 예시적인 실시예들에 따른 ESD 방지 코팅 구조는 반도체 제조 장비의 금속 블록과 같은 금속 대상체(10) 상에 제공될 수 있으며, 접착층(20), 절연층(25) 및 ESD 방지층(30)을 포함할 수 있다. 선택적으로는, 상기 ESD 방지 코팅 구조는 금속 대상체(10)와 접착층(20) 상에 개재되는 표면 개질층(15)을 추가적으로 구비할 수 있다. 표면 개질층(15)은 후술하는 바와 같이 플라즈마 처리를 통해 금속 대상체(10) 상에 제공될 수 있다.
접착층(20)은 금속 대상체(10) 상에 배치될 수 있으며, 금속 및/또는 합금을 포함할 수 있다. 예를 들면, 접착층(20)은 크롬(Cr), 니켈(Ni), 크롬-니켈(Cr-Ni) 합금, 탄탈륨(Ta), 티타늄(Ti), 티타늄-텅스텐(Ti-W) 합금 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 접착층(20)은 약 30nm 내지 약 300nm의 상대적으로 얇은 두께를 가질 수 있으며, 스퍼터링(sputtering) 공정(예를 들면, DC 스퍼터링 공정, 펄스 DC 스퍼터링 공정, RF 스퍼터링 공정 등), 이온 빔(ion beam) 스퍼터링 공정, 진공 증착(vacuum evaporation) 공정, 화학 기상 증착(chemical vapor deposition) 공정 등을 이용하여 수득될 수 있다.
절연층(25)은 접착층(20) 상에 위치할 수 있으며, 적어도 약 1μm 이상의 상대적으로 두꺼운 두께를 가질 수 있다. 통상적으로, 금속 대상체(10)는 기계 가공으로 인하여 수 μm 내지 수십 μm의 표면 거칠기를 가질 수 있다. 금속 대상체(10)의 표면이 이와 같이 매우 거칠기 때문에, 금속 대상체(10) 상에 적어도 약 1μm 이상의 두께를 가지는 절연층(25)을 도포할 경우, 요구되는 절연성을 유지할 수 있다. 이 경우, 상대적으로 두꺼운 두께를 갖는 절연층(25)에 미세한 균열이 발생하거나, 금속 대상체(10)로부터 절연층(25)이 벗겨지는 것을 방지하기 위하여, 절연층(25)의 형성 과정 동안에 절연층(25)의 내부 응력 제어가 중요한 인자가 될 수 있다. 이와 같은 절연층(25)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 예를 들면, 절연층(25)은 알루미늄 산화물(AlOx), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx), 지르코늄 산화물(ZrOx), 알루미늄 질화물(AlNx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘-알루미늄 산질화물(SiAlxOyNz), 탄탈륨 산질화물(TaOxNy) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예시적인 실시예들에 있어서, 절연층(25)은 약 400nm 내지 약 700nm 정도의 초기 두께로 금속 대상체(10) 상에 도포된 후, 후속하는 열처리 공정을 통해 약 1μm 이상의 최종 두께를 가질 수 있다. 또한, 절연층(25)은 스퍼터링 공정(예를 들면, DC 스퍼터링 공정, 펄스 DC 스퍼터링 공정, RF 스퍼터링 공정), 이온 빔 스퍼터링 공정, 진공 증착 공정, 화학 기상 증착 공정 등을 이용하여 얻어질 수 있다.
ESD 방지층(30)은 절연층(25) 상에 배치될 수 있으며, 반도체 패키징 과정 동안에 반도체 집적 회로 패키지와 집적 접촉될 수 있다. 이에 따라, ESD 방지층(30)은 상대적으로 높은 경도 유지와 소정의 표면 저항 값(예를 들면, 약 106Ωㅇcm 내지 약 108Ωㅇcm)을 가져야 한다. 예를 들면, 전술한 식을 이용하여 계산한 바와 같이, ESD 방지층(30)은 약 50Ωㅇcm 내지 약 5,000Ωㅇcm의 체적 비저항을 가질 수 있다. 따라서, ESD 방지층(30)은 금속 탄화물, 금속 탄질화물, 금속 질화물, 금속 붕소화물 및/또는 복합 금속 질화물과 같은 내마모성(즉, 경도)이 우수하고 도전성(즉, 체적 비저항)의 제어가 용이한 물질을 포함할 수 있다. 예를 들면, ESD 방지층(30)은, 크롬 탄화물(CrCx), 몰리브덴 탄화물(MoCx), 니오븀 탄화물(NbCx), 타타늄 탄화물(TiCx), 탄탈륨 탄화물(TaCx), 지르코늄 탄화물(ZrCx), 바나듐 탄화물(VCx), 텅스텐 탄화물(WCx), 티타늄 탄질화물(TiCxNy), 탄탈륨 탄질화물(TaCxNy), 지르코늄 탄질화물(ZrCxNy), 크롬 질화물(CrNx), 니오븀 질화물(NbNx), 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 지르코늄 질화물(ZrNx), 바나듐 질화물(VNx), 크롬 붕소화물(CrBx), 티타늄 붕소화물(TiBx), 지르코늄 붕소화물(ZrBx), 크롬-알루미늄 질화물(CrAlxNy), 티타늄-알루미늄 질화물(TiAlxNy), 티타늄-알루미늄-크롬 질화물(TiAlxCryNz), 티타늄-알루미늄-실리콘 질화물(TiAlxSiyNz), 티타늄-실리콘 질화물(TiSixNy) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. ESD 방지층(30)이 전술한 물질들로 구성될 경우, 다양한 증착 공정들을 통해 ESD 방지층(30)의 표면 저항을 절연성으로부터 도전성까지 광범위하게 제어할 수 있으며, 하지층인 절연층(25)과 우수한 접착력을 제공할 수 있다. ESD 방지층(30)은 약 100nm 내지 약 300nm의 상대적으로 얇은 두께를 가질 수 있다. 또한, ESD 방지층(30)은 스퍼터링 공정(예를 들면, DC 스퍼터링 공정, 펄스 DC 스퍼터링 공정, RF 스퍼터링 공정), 이온 빔 스퍼터링 공정, 진공 증착 공정, 화학 기상 증착 공정 등을 통해 수득될 수 있다.
금속 대상체를 위한 ESD 방지 코팅 구조의 제조
도 5는 본 발명의 예시적인 실시예들에 따른 ESD 방지 코팅 구조의 제조 방법을 나타내는 흐름도이다. 도 6a 내지 도 6e는 본 발명의 예시적인 실시예들에 따른 ESD 방지 코팅 구조의 제조 방법을 설명하기 위한 단면도들이다.
도 5 및 도 6을 참조하면, 반도체 제조 장비의 금속 블록과 같은 금속 대상체(50) 상에 표면 개질층(55)을 형성할 수 있다. 표면 개질층(55)은 금속 대상체(50)에 대해 플라즈마 처리를 수행하여 얻어질 수 있다. 이와 같은 표면 개질층(55)의 형성에 따라, 후속하여 형성되는 접착층(60)과 금속 대상체(50) 사이의 접착력을 향상시킬 수 있다.
예시적인 실시예들에 있어서, 금속 대상체(50)를 매개 용액을 포함하는 수조에 침지시킨 후, 금속 대상체(50)에 초음파를 인가하여 금속 대상체(50)의 표면을 1회 이상 세척할 수 있다. 예를 들면, 상기 매개 용액은 아세톤, 알코올 및/또는 증류수를 포함할 수 있다. 세정된 금속 대상체(50)의 표면에 대해 플라즈마 처리를 수행하여, 금속 대상체(50) 상에 표면 개질층(55)을 형성할 수 있다. 예시적인 실시예들에 따른 플라즈마 처리에 있어서, 금속 대상체(50)의 구성 물질과 표면 상태에 따라 재질 및 표면 상태에 따라 아르곤(Ar) 가스, 산소(O2) 가스 또는 질소(N2) 가스를 사용하여 플라즈마 처리를 수행할 수 있다. 다른 예시적인 실시예들에 따르면, 금속 대상체(50)의 구성 물질과 표면 상태에 따라 상기 플라즈마 처리는 생략될 수 있다. 즉, 금속 대상체(50) 상에 표면 개질층(55)이 형성되지 않을 수도 있다.
도 5 및 도 6b를 참조하면, 금속 대상체(50) 또는 선택적으로는 표면 개질층(55) 상에 접착층(60)을 형성할 수 있다. 접착층(60)은 금속 대상체(50)와 절연층(65) 사이의 접착력을 향상시킬 수 있는 매개층으로서, 다른 종류의 물질들 사이의 열팽창 계수의 차이를 극복하기 위한 응력 완충층(stress buffer layer)의 역할을 수행 할 수 있다. 이러한 접착층(60)의 형성 단계에 있어서, 접착층(60)의 증착 동안에 그 내부 응력을 적절하게 제어하여 접착층(60)의 부착력을 향상시킬 수 있다. 예시적인 실시예들에 있어서, 접착층(60)은 금속 및/또는 합금을 사용하여 증착 공정을 통해 금속 대상체(50) 또는 표면 개질층(55) 상에 형성될 수 있다. 예를 들면, 접착층(60)은 크롬, 니켈, 니켈-크롬 합금, 탄탈륨, 티타늄 및 티타늄-텅스텐의 적어도 하나를 스퍼터링 공정(예를 들면, DC 스퍼터링 공정, 펄스 DC 스퍼터링 공정, RF 스퍼터링 공정), 이온 빔 스퍼터링 공정, 진공 증착 공정 또는 화학 기상 증착 공정으로 증착하여 수득될 수 있다. 이 경우, 접착층(60)은 약 30nm 내지 약 100nm 정도의 상대적으로 얇은 두께로 형성될 수 있다.
도 5 및 도 6c를 참조하면, 접착층(60) 상에 절연층(65)을 형성할 수 있다. 절연층(65)은 산화물, 질화물 및/또는 산질화물을 사용하여 증착 공정을 통해 형성될 수 있다. 예를 들면, 절연층(65)은 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 질화물, 실리콘 질화물, 실리콘 산질화물, 실리콘-알루미늄 산질화물 및 탄탈륨 산질화물의 적어도 하나를 스퍼터링 공정(예를 들면, DC 스퍼터링 공정, 펄스 DC 스퍼터링 공정, RF 스퍼터링 공정), 이온 빔 스퍼터링 공정, 진공 증착 공정 또는 화학 기상 증착 공정으로 증착하여 얻어질 수 있다.
통상적으로, 반도체 장비의 금속 블록과 같은 금속 대상체(50)의 표면은 기계 가공으로 인하여 매우 거칠기 때문에 소정의 두께를 가지는 절연층(65)이 도포되어야 ESD 방지층(70)의 절연성이 유지될 수 있다. 그러나, 약 1μm 이상의 상대적으로 두꺼운 두께를 갖는 절연층(60)은 후속하는 공정 동안에 미세 균열이 발생하거나 절연층(60)이 박리되는 현상을 발생될 수 있다. 이러한 문제점을 해결하기 위하여 절연층(60)의 형성 과정에서 절연층(60)의 내부 응력을 적절하게 제어할 필요성이 있다. 예시적인 실시예들에 따르면, 접착층(60) 상에 약 400nm 내지 약 700nm 정도의 초기 두께를 갖는 절연층(65)을 형성한 후, 절연층(65)에 대해 후술하는 바와 같이 열처리를 수행하여 절연층(65)이 약 1μm 이상의 최종 두께를 가지게 할 수 있다.
도 5 및 도 6d를 참조하면, 절연층(65)이 형성된 금속 대상체(50)에 대해 열처리를 수행할 수 있다. 예시적인 실시예들에 따르면, 절연층(65)을 구성하는 물질의 종류와 금속 대상체(50)를 구성하는 물질의 종류에 따라, 공기, 아르곤, 산소 또는 질소 분위기 하에서 약 500℃ 내지 약 800℃의 온도 범위에서 절연층(65)을 열처리할 수 있다. 절연층(65)을 상대적으로 높은 온도에서 열처리할 경우, 절연층(65) 내에 존재하는 상(phase)을 안정화시킬 수 있고, 절연층(65)의 두께를 증가시킬 수 있으며, 그 전기적인 절연 특성도 향상시킬 수 있다. 이러한 열처리를 통해 절연층(65)의 결정성이 향상될 수 있으므로, 절연층(65)이 약 1010Ωㅇcm 이상의 표면 저항을 확보하여 우수한 절연 특성을 가질 수 있다.
도 5 및 도 6e를 참조하면, 절연층(65) 상에 ESD 방지층(70)을 형성할 수하여, 이에 따라 금속 대상체(50) 상에 ESD 방지 코팅 구조가 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 ESD 방지 코팅 구조의 최상부 층인 ESD 방지층(70)은 반도체 제조 과정 동안에 반도체 패키지와 직접 접촉될 수 있다. 따라서, ESD 방지층(70)은 상대적으로 높은 경도와 요구되는 적절한 표면 저항, 예를 들면, 약 106Ωㅇcm 내지 약 108Ωㅇcm의 표면 저항을 가져야 한다. 이와 같은 표면 저항에 기초하여 전술한 식을 통해 계산할 경우, ESD 방지층(70)의 체적 비저항은 약 50 Ωㅇcm 내지 약 5,000 Ωㅇcm 정도가 될 수 있다. 또한, ESD 방지층(70)은 약 100nm 내지 약 300nm 정도의 상대적으로 얇은 두께로 형성될 수 있다.
예시적인 실시예들에 있어서, ESD 방지층(70)은 금속 탄화물, 금속 탄질화물, 금속 질화물 및/또는 복합 금속 질화물과 같은 상대적으로 높은 저항을 가지는 물질을 사용하는 증착 공정을 통해 수득될 수 있다. ESD 방지층(70)이 이러한 높은 저항을 갖는 물질로 구성될 경우, 다양한 증착 공정들을 이용하여 ESD 방지층(70)의 표면 저항을 절연성으로부터 도전성까지 폭넓게 제어할 수 있으며, 절연층(65)에 대해 우수한 접착력을 확보할 수 있다. 예를 들면, ESD 방지층(70)은 크롬 탄화물, 몰리브덴 탄화물, 니오븀 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 지르코늄 탄화물, 바나듐 탄화물, 텅스텐 탄화물, 티타늄 탄질화물, 탄탈륨 탄질화물, 지르코늄 탄질화물, 크롬 질화물, 니오븀 질화물, 티타늄 질화물, 탄탈륨 질화물, 지르코늄 질화물, 바나듐 질화물, 크롬 붕소화물, 티타늄 붕소화물, 지르코늄 붕소화물, 크롬-알루미늄 질화물, 티타늄-알루미늄 질화물, 티타늄-알루미늄-크롬 질화물, 티타늄-알루미늄-실리콘 질화물 및 티타늄-실리콘 질화물의 적어도 하나를 스퍼터링 공정(예를 들면, DC 스퍼터링 공정, 펄스 DC 스퍼터링 공정, RF 스퍼터링 공정 등), 이온 빔 스퍼터링 공정, 진공 증착 공정 또는 화학기상 증착 공정으로 증착하여 얻어질 수 있다.
이하, 본 발명의 실험예들을 통해 예시적인 실시예들에 따른 ESD 방지 코팅 구조의 특성들을 설명하지만, 본 발명이 다음 실험예들에 의해 한정되는 것은 아니다.
실험예 1
304 스테인리스강으로 이루어진 금속 블록 상에 EDS 방지 코팅 구조를 형성하였다. 상기 금속 블록을 아세톤 용액에 침지시키고, 초음파를 인가하여 1차 세척하였다. 이후, 상기 금속 블록을 알코올 용액에 침지시키고 초음파를 인가하여 2차 세척한 후, 상기 금속 블록을 증류수에 침지시키고 초음파를 인가하여 3차 세척을 수행하였다. 이와 같은 세척 공정들이 수행된 상기 금속 블록의 표면에 대해 7mTorr의 아르곤 가스 압력 하에서 200W의 RF 전력을 인가하면서 5분 내지 10분 동안 RF 플라즈마 처리를 수행하여 표면 개질층을 형성하였다.
상기 금속 블록을 반응 챔버 내에 위치시킨 후, 50sccm의 유량으로 아르곤 가스를 상기 챔버 내로 도입하고, 7mTorr의 아르곤 가스 압력 하에서 1kW의 DC 전력을 인가하는 스퍼터링 공정을 통해 상기 금속 블록 상에 탄탈륨으로 구성된 접착층을 형성하였다. 이 경우, 상기 접착층의 두께는 50nm 정도였다.
상기 금속 블록을 반응 챔버 내에 배치한 다음, 상기 반응 챔버 내로45sccm의 유량으로 아르곤 가스 및 5sccm의 유량으로 산소 가스를 도입하고, 12mTorr의 아르곤 가스 압력 하에서 1kW의 DC 전력을 인가하는 스퍼터링 공정을 통해 상기 접착층 상에 탄탈륨 산화물로 이루어진 절연층을 형성하였다. 여기서, 상기 절연층의 두께는 500nm 정도였다. 상기 절연층을 대기 중에서 30분 동안 650℃의 온도에서 열처리하였다.
상기 금속 블록을 반응 챔버 내에 배치한 다음, 상기 반응 챔버 내로 17sccm 내지 22sccm의 유량으로 아르곤 가스 및 28sccm 내지 33sccm의 유량으로 질소 가스를 도입하고, 3mTorr의 아르곤 가스 압력 하에서 1kW의 DC 전력을 인가하는 스퍼터링 공정을 수행하여 상기 절연층 상에 탄탈륨 질화물로 이루어진 ESD 방지층을 형성하였다. 상기 ESD 방지층의 두께는 150nm였다.
실험예 2
양극 산화 처리된 알루미늄 합금(AAA)으로 이루어진 금속 블록 상에 EDS 방지 코팅 구조를 형성하였다. 상기 금속 블록을 아세톤 용액에 침지시키고, 초음파를 인가하여 1차 세척한 후, 상기 금속 블록을 알코올 용액에 침지시키고 초음파를 인가하여 2차 세척하였다. 상기 금속 블록을 증류수에 침지시키고 초음파를 인가하여 3차 세척을 수행한 다음, 상기 금속 블록의 표면에 대해 7mTorr의 아르곤 가스 압력 하에서 200W의 RF 전력을 인가하면서 5분 내지 10분 동안 RF 플라즈마 처리를 수행하여 상기 금속 블록 상에 표면 개질층을 형성하였다.
상기 금속 블록을 반응 챔버 내에 배치한 후, 상기 반응 챔버 내로 17sccm 내지 22sccm의 유량으로 아르곤 가스 및 28sccm 내지 33sccm의 유량으로 질소 가스를 도입하고, 3mTorr의 아르곤 가스 압력 하에서 1kW의 DC 전력을 인가하는 스퍼터링 공정을 수행하여 상기 금속 블록 상에 탄탈륨 질화물로 이루어진 ESD 방지층을 형성하였다. 상기 ESD 방지층의 두께는 150nm였다.
실험예 2에 따른 금속 블록은 표면에 이미 수십 ㎛ 두께의 매우 두꺼운 알루미늄 산화물 피막이 형성되어 있기 때문에, 실험예 1의 금속 블록과 같은 별도의 절연층 형성은 불필요하였다. 따라서, 상기 ESD 방지 코팅 구조는 50Ωㅇcm 내지 5,000Ωㅇcm 범위의 상대적으로 높은 체적 비저항을 갖는 탄탈륨 질화물로 이루어진 ESD 방지층의 증착만으로 간단히 제조되었다.
도 7a 내지 도 7c는 실험예 1에 따른 ESD 방지 코팅 구조의 단면을 공정 진행 순서에 따라 주사 전자 현미경(SEM)으로 관찰한 전자 현미경 사진들이다. 도 7a는 접착층 및 절연층을 형성한 상태를 나타내고, 도 7b는 절연층을 열처리한 상태를 나타내며, 도 7c는 ESD 방지층을 형성한 상태를 나타낸다.
도 7a 내지 도 7c에 있어서, 상기 접착층과 절연층의 초기 두께의 합은 약 0.47μm였지만, 열처리 후의 절연층의 두께는 초기 두께의 약 2배 정도인 1.1μm로 크게 증가하였다. 또한, 상기 절연층의 열처리 동안에 절연층에 미세 균열이나 들뜸 현상이 전혀 발생하지 않았다.
실험예 1에 따른 ESD 방지 코팅 구조의 표면 항을 표면 항 측정기(제조사: ProSTAT, 모델명: PRS-812)를 사용하여 측정한 결과, 107Ωㅇcm 대역의 이상적인 표면 저항을 나타내었다. 실험예 1에 따른 금속 블록을 픽 앤 플레이스 패키징 장비 내에 장착하여 터치 내구 수명을 측정한 결과, 15만회 이상으로 반복된 터치 동작에서도 상기 ESD 방지 코팅 구조에 스크래치가 발생하지 않았으며, 상기 금속 블록으로부터 상기 ESD 방지 코팅 구조 벗겨지지 않았다. 또한, 상기 ESD 방지 코팅 구조의 표면 저항은 여전히 107Ωㅇcm 대역을 유지하였다. 더욱이, 상기 ESD 방지 코팅 구조의 색상은 거의 투명하기 때문에 반도체 패키지(흑색)와 금속 블록 사이의 색상 구별이 용이하였으며, 비전 시스템에서 상기 반도체 패키지의 인식 에러가 전혀 없었다.
실험예 2에 따른 금속 블록에 형성된 ESD 방지 코팅 구조의 표면 저항을 표면 저항 측정기(제조사: ProSTAT, 모델: PRS-812)를 사용하여 측정한 결과, 107Ωㅇcm 대역의 이상적인 표면 저항을 보였으며, 픽 앤 플레이스 패키징 장비에 장착하여 터치 내구 수명을 측정한 결과, 15만회 이상으로 반복된 터치 동작에서도 상기 ESD 방지 코팅 구조에 스크래치가 발생하지 않았고, 상기 ESD 방지 코팅 구조가 상기 금속 블록으로부터 박리되지 않았으며, 상기 ESD 방지 코팅 구조의 표면 저항은 여전히 107 Ωㅇcm 대역을 유지하였다. 또한, 상기 ESD 방지 코팅 구조는 거의 투명한 색상을 가졌으며, 이에 따라 흑색의 반도체 패키지와 상기 금속 블록 사이에 색상 구별이 용이하고, 비전 시스템에서 상기 반도체 패키지의 인식 에러가 전혀 없었다.
10, 50: 금속 대상체 15, 55: 표면 개질층
20, 60: 접착층 25, 65: 절연층
30, 70: ESD 방지층

Claims (20)

  1. 금속 대상체를 위한 ESD 방지 코팅 구조에 있어서,
    상기 금속 대상체 상에 배치되는 접착층;
    상기 접착층 상에 배치되는 절연층; 및
    상기 절연층 상에 배치되는 ESD 방지층을 포함하며,
    상기 접착층은 금속 및 합금의 적어도 하나를 포함하는 것을 특징으로 하는 ESD 방지 코팅 구조.
  2. 제1항에 있어서, 상기 금속 대상체는 반도체 제조 장비의 금속 블록을 포함하는 것을 특징으로 하는 ESD 방지 코팅 구조.
  3. 제 1 항에 있어서, 상기 금속 대상체와 상기 접착층 사이에 배치되는 표면 개질층을 더 포함하는 것을 특징으로 하는 ESD 방지 코팅 구조.
  4. 삭제
  5. 제 1 항에 있어서, 상기 접착층은 크롬(Cr), 니켈(Ni), 크롬-니켈(Cr-Ni) 합금, 탄탈륨(Ta), 티타늄(Ti) 및 티타늄-텅스텐(Ti-W) 합금으로 이루어진 그룹으로부터 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 ESD 방지 코팅 구조.
  6. 제 1 항에 있어서, 상기 절연층은 산화물, 질화물 및 산질화물의 적어도 하나를 포함하는 것을 특징으로 하는 ESD 방지 코팅 구조.
  7. 제 6 항에 있어서, 상기 절연층은 알루미늄 산화물(AlOx), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx), 지르코늄 산화물(ZrOx), 알루미늄 질화물(AlNx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘-알루미늄 산질화물(SiAlxOyNz) 및 탄탈륨 산질화물(TaOxNy)로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 ESD 방지 코팅 구조.
  8. 제 1 항에 있어서, 상기 ESD 방지층은 금속 탄화물, 금속 탄질화물, 금속 질화물, 금속 붕소화물 및 복합 금속 질화물의 적어도 하나를 포함하는 것을 특징으로 하는 ESD 방지 코팅 구조.
  9. 제 8 항에 있어서, 상기 ESD 방지층은 크롬 탄화물(CrCx), 몰리브덴 탄화물(MoCx), 니오븀 탄화물(NbCx), 타타늄 탄화물(TiCx), 탄탈륨 탄화물(TaCx), 지르코늄 탄화물(ZrCx), 바나듐 탄화물(VCx), 텅스텐 탄화물(WCx), 티타늄 탄질화물(TiCxNy), 탄탈륨 탄질화물(TaCxNy), 지르코늄 탄질화물(ZrCxNy), 크롬 질화물(CrNx), 니오븀 질화물(NbNx), 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 지르코늄 질화물(ZrNx), 바나듐 질화물(VNx), 크롬 붕소화물(CrBx), 티타늄 붕소화물(TiBx), 지르코늄 붕소화물(ZrBx), 크롬-알루미늄 질화물(CrAlxNy), 티타늄-알루미늄 질화물(TiAlxNy), 티타늄-알루미늄-크롬 질화물(TiAlxCryNz), 티타늄-알루미늄-실리콘 질화물(TiAlxSiyNz) 및 티타늄-실리콘 질화물(TiSixNy)로 이루어진 그룹으로부터 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 ESD 방지 코팅 구조.
  10. 제 1 항에 있어서, 상기 접착층은 30nm 내지 300nm의 두께를 가지며, 상기 절연층은 1μm 이상의 두께를 가지고, 상기 ESD 방지층은 100nm 내지 300nm의 두께를 가지는 것을 특징으로 하는 ESD 방지 코팅 구조.
  11. 제 1 항에 있어서, 상기 ESD 방지층은 106Ωㅇcm 내지 108Ωㅇcm의 표면 저항 및 50Ωㅇcm 내지 5,000Ωㅇcm의 체적 비저항을 가지는 것을 특징으로 하는 ESD 방지 코팅 구조.
  12. 금속 대상체를 위한 ESD 방지 코팅 구조의 제조 방법에 있어서,
    상기 금속 대상체 상에 접착층을 형성하는 단계;
    상기 접착층 상에 절연층을 형성하는 단계; 및
    상기 절연층 상에 ESD 방지층을 형성하는 단계를 포함하며,
    상기 접착층은 금속 및 합금의 적어도 하나를 포함하는 것을 특징으로 하는 ESD 방지 코팅 구조의 제조 방법.
  13. 제 12 항에 있어서, 상기 금속 대상체 상에 상기 접착층을 형성하기 이전에, 상기 금속 대상체 상에 표면 개질층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 ESD 방지 코팅 구조의 제조 방법.
  14. 제 13 항에 있어서, 상기 표면 개질층을 형성하는 단계는 아르곤 가스, 산소 가스 또는 질소 가스를 사용하는 플라즈마 처리를 포함하는 것을 특징으로 하는 ESD 방지 코팅 구조의 제조 방법.
  15. 제 12 항에 있어서, 상기 접착층은 상기 금속 및 합금의 적어도 하나를 사용하는 스퍼터링 공정, 이온 빔 스퍼터링 공정, 진공 증착 공정 또는 화학 기상 증착 공정을 이용하여 형성되는 것을 특징으로 하는 ESD 방지 코팅 구조의 제조 방법.
  16. 제 12 항에 있어서, 상기 절연층은 산화물, 질화물 및 산질화물의 적어도 하나를 사용하는 스퍼터링 공정, 이온 빔 스퍼터링 공정, 진공 증착 공정 또는 화학 기상 증착 공정을 이용하여 형성되는 것을 특징으로 하는 ESD 방지 코팅 구조의 제조 방법.
  17. 제 12 항에 있어서, 상기 절연층을 형성한 이후에 상기 절연층을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 ESD 방지 코팅 구조의 제조 방법.
  18. 제 17 항에 있어서, 상기 절연층을 열처리하는 단계는 공기, 아르곤, 산소 또는 질소 분위기 하의 500℃ 내지 800℃의 온도에서 수행되는 것을 특징으로 하는 ESD 방지 코팅 구조의 제조 방법.
  19. 제 17 항에 있어서, 상기 열처리 후의 상기 절연층은 1μm 이상의 두께를 가지는 것을 특징으로 하는 ESD 방지 코팅 구조의 제조 방법.
  20. 제 12 항에 있어서, 상기 ESD 방지층은 금속 탄화물, 금속 탄질화물, 금속 질화물, 금속 붕소화물 및 복합 금속 질화물의 적어도 하나를 사용하는 스퍼터링 공정, 이온 빔 스퍼터링 공정, 진공 증착 공정 또는 화학 기상 증착 공정을 이용하여 형성되는 것을 특징으로 하는 ESD 방지 코팅 구조의 제조 방법.
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