KR102390936B1

KR102390936B1 - 양자 정보 처리 디바이스 형성

Info

Publication number: KR102390936B1
Application number: KR1020207007636A
Authority: KR
Inventors: 앤서니 에드워드 메그란트
Original assignee: 구글 엘엘씨
Priority date: 2017-08-31
Filing date: 2017-12-07
Publication date: 2022-04-26
Also published as: JP7005748B2; KR20200040839A; US20200381609A1; US20240023461A1; CA3074067A1; AU2017429630B2; JP2020532866A; CN111033773A; WO2019045762A1; EP3545563A1; CN111033773B; US11696515B2; AU2017429630A1; EP3545563B1; CN117377378A; CA3074067C

Abstract

양자 정보 처리 디바이스의 적어도 일부를 형성하는 방법이 제시된다. 이 방법은 기판의 주 표면 상에 제1 전도 물질로 형성된 제1 전도층을 제공하는 단계와; 제1 전도 물질 상에 유전체 물질층을 증착하는 단계와; 유전체 물질의 패드를 형성하고 제1 전도층의 제1 영역을 노출하도록유전체 물질층을 패터닝하는 단계와; 유전체 물질의 패드 및 제1 전도층의 제1 영역 상에 제2 전도층을 증착하는 단계와; 제2 전도층을 패터닝하는 단계와; 그리고 등방성 가스상 에칭을 사용하여 유전체 물질의 패드를 제거하는 단계를 포함한다.

Description

양자 정보 처리 디바이스 형성

본 발명은 양자 정보 처리 디바이스 형성에 관한 것이다.

양자 컴퓨팅은 2개의 양자 상태의 중첩과 개별 및 원격 엔티티들에 속하는 양자 상태 사이의 얽힘과 같은 양자 역학적 현상을 이용하는 새로운 컴퓨팅 방법이다. 2개의 쌍 안정 상태(예를 들어, "0" 및 "1")가 되도록 구성된 "비트"를 사용하여 정보를 저장하고 조작하는 디지털 컴퓨터와 달리, 양자 컴퓨팅 시스템은 양자 상태들(예를 들어 a|0>+b|1>)이 중첩되도록 구성된 "큐비트"를 사용하여 정보를 조작하는 것을 목표로 한다. 각 큐비트의 양자 상태는 서로 얽힐 수 있다. 즉, 하나의 큐비트의 측정 결과는 다른 큐비트의 측정 결과와 밀접한 상관 관계가 있다. 이러한 특성은 양자 컴퓨터의 속도가 큐비트 수에 기하급수적이라는 기존 컴퓨터보다 중요한 이점을 제공한다.

일반적으로, 일부 양태에서, 본 개시의 주제는 양자 정보 처리 디바이스의 적어도 일부를 형성하는 단계를 포함하는 방법으로 구현될 수 있으며, 이 방법은 기판의 주 표면 상에 제1 전도 물질로 형성된 제1 전도층을 제공하는 단계와; 제1 전도 물질 상에 유전체 물질층을 증착하는 단계와; 유전체 물질의 패드를 형성하고 제1 전도층의 제1 영역을 노출하도록유전체 물질층을 패터닝하는 단계와; 유전체 물질의 패드 및 제1 전도층의 제1 영역 상에 제2 전도층을 증착하는 단계와; 제2 전도층을 패터닝하는 단계와; 그리고 등방성 가스상 에칭을 사용하여 유전체 물질의 패드를 제거하는 단계를 포함한다.

일부 구현들에서, 유전체 물질층을 패터닝하는 것은 제1 전도층의 제2 영역을 드러낼 수 있고, 제2 전도층은 제1 전도층의 제2 영역 상에 증착될 수 있다.

일부 구현들에서, 등방성 가스상 에칭을 사용하여 유전체 물질의 적어도 하나의 패터닝된 영역을 제거하는 단계는 불화 수소 증기를 포함하는 혼합물을 사용하여 유전체 물질의 적어도 하나의 패터닝된 영역을 에칭하는 단계를 포함할 수 있다.

상기 방법의 구현은 다음 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 일부 구현에서, 유전체 물징층을 패터닝하는 단계는 제1 전도층의 제 1 영역을 노출하는 것일 수 있다.

일부 구현에서, 유전체 물질층을 패터닝하는 단계는 제1 전도층의 제2 영역을 노출하는 것이고, 상기 제2 전도층은 제1 전도층의 제2 영역 상에 증착될 수 있다.

일부 구현에서, 등방성 가스상 에칭을 사용하여 유전체 물질의 적어도 하나의 패터닝된 영역을 제거하는 단계는 불화 수소 증기를 포함하는 혼합물을 사용하여 유전체 물질의 적어도 하나의 패터닝된 영역을 에칭하는 단계를 포함할 수 있다.

일부 구현에서, 등방성 가스상 에칭을 사용하여 유전체 물질의 적어도 하나의 패터닝된 영역을 제거하는 단계는 크세논 디플루오라이드 증기를 포함하는 혼합물을 사용하여 유전체 물질의 적어도 하나의 패터닝된 영역을 에칭하는 단계를 포함할 수 있다.

일부 구현에서, 등방성 가스상 에칭을 사용하여 유전체 물질의 적어도 하나의 패터닝된 영역을 제거하는 단계는 테트라플루오로 증기 및 삼불화질소 증기를 포함하는 혼합물로 생성된 플라즈마를 사용하여 유전체 물질의 적어도 하나의 패터닝된 영역을 에칭하는 단계를 포함할 수 있다.

일부 구현에서, 상기 방법은 제1 전도층의 층에 적어도 하나의 윈도우를 형성하도록 제1 전도층을 패터닝하는 단계를 더 포함할 수 있다.

일부 구현에서, 제2 전도층을 패터닝하는 단계는 제2 전도 스트립을 정의하는 것일 수 있다.

일부 구현에서, 기판은 실리콘 기판을 포함할 수 있다.

일부 구현에서, 제1 전도층은 금속화를 포함할 수 있다. 따라서, 제1 전도층은 제1 금속화층일 수 있다.

일부 구현에서, 제1 전도층은 임계 온도 이하에서 초전도일 수 있다.

일부 구현에서, 제1 전도층은 알루미늄을 포함할 수 있다.

일부 구현에서, 유전체 물질층은 실리콘 산화막층을 포함할 수 있다.

일부 구현에서, 제2 전도층은 금속화를 포함할 수 있다. 따라서, 제2 전도층은 제2 금속화층일 수 있다.

일부 구현에서, 제2 전도층은 임계 온도 이하에서 초전도일 수 있다.

일부 구현에서, 제2 전도층은 알루미늄을 포함할 수 있다.

일부 구현에서, 제1 및 제2 전도층은 동일한 전도 물질로 형성될 수 있다.

일부 구현에서, 제1 및 제2 전도층은 2개의 상이한 전도 물질로 형성될 수 있다.

일부 구현에서, 양자 정보 처리 디바이스의 적어도 일부를 형성하는 단계는 에어 브릿지를 형성하는 단계를 포함할 수 있다.

일부 구현에서, 양자 정보 처리 디바이스의 적어도 일부를 형성하는 단계는 커패시터를 형성하는 단계를 포함할 수 있다.

일부 구현에서, 양자 정보 처리 디바이스의 적어도 일부를 형성하는 단계는 인덕터를 형성하는 단계를 포함할 수 있다.

일부 구현에서, 양자 정보 처리 디바이스의 적어도 일부를 형성하는 단계는 공진기를 형성하는 단계를 포함할 수 있다.

일부 구현에서, 양자 정보 처리 디바이스의 적어도 일부를 형성하는 단계는 CMOS 호환 처리 단계를 이용하는 단계를 포함할 수 있다.

본 개시의 주제는 위의 구현들 중 임의의 하나에 의해 획득 가능한 디바이스로 구현될 수 있다.

구현들은 다음 장점 중 하나 이상을 포함할 수 있다. 금속 브릿지와 같은 현수 구조가 형성되어 회로 설계에 더 높은 집적도 및 확장된 자유도를 제공할 수 있다. 전기적 연결들이 동일한 층 내에서 모두 진행될 필요는 없기 때문에, 그 연결들의 길이는 마이크로파의 작동 파장에 비해 감소되거나 최소화될 수 있다. 이것은연결들의 길이에 따른 추가 위상 시프트를 고려할 필요가 없다.

본 개시의 목적을 위해, 초전도체(또는 초전도) 물질은 초전도 임계 온도 이하에서 초전도 특성을 나타내는 재료로 이해될 수 있다. 초전도체 물질의 예는 알루미늄(예를 들어, 1.2 켈빈의 초전도 임계 온도), 니오븀(예를 들어, 9.3 켈빈의 초전도 임계 온도) 및 티타늄 질화물(예를 들어, 5.6 켈빈의 초전도 임계 온도)을 포함한다.

하나 이상의 구현의 세부 사항은 첨부된 도면 및 아래의 설명에서 설명된다. 다른 특징 및 장점은 상세한 설명, 도면 및 청구 범위로부터 명백해질 것이다.

도 1a 내지 도 1j는 유전체 기판 상에 제1 전도층을 패터닝하고 제1 전도층 위로 솟은 전도성 브릿지를 형성하는 공정의 평면도를 도시한다.
도 2a 내지 도 2j는 유전체 기판 상에 제1 전도층을 패터닝하고 도 1a에 도시된 브릿지 라인 A-A'를 따라 제1 전도층 위로 솟은 전도성 브릿지를 형성하는 공정의 단면도를 도시한다.
도 3a 내지 도 3j는 유전체 기판 상에 제1 전도층을 패터닝하고 도 1a에 도시된 라인 B-B'을 따라 제1 전도층 위로 솟은 전도 브릿지를 형성하는 공정의 단면도를 도시한다.
도 4는 유전체 기판 상에 제1 전도층을 패터닝하고 제1 전도층 위로 솟은 전도 브릿지를 형성하는 방법의 공정 흐름도이다.
도 5는 등방성 VHF 에칭 이전 및 등방성 VHF 에칭 이후에 전도 브릿지를 지지하는 희생 실리콘 산화막 층의 예의 현미경 사진이다.
도 6은 제조 공정의 다양한 단계에서 동평면 도파관을 포함하는 공진기의 품질 계수의 측정을 도시한다.
도 7은 큐비트 회로의 개략도를 도시한다.
도 8a 및 8b는 등방성 VHF 에칭 이전 및 이후의 동평면 도파관 상에 존재하는 연속 에어 브릿지 구조를 지지하는 희생 실리콘 산화막층의 예의 현미경 사진이다.

양자 컴퓨팅은 양자 컴퓨터의 복수의 큐비트에 저장된 양자 정보의 일관된(coherent) 처리를 제공한다. 최대 계산 속도를 달성하기 위해, 이상적으로 큐비트들은 각 큐비트의 양자 상태가 다른 큐비트의 대응 양자 상태에 즉시 영향을 줄 수 있도록 제어 가능한 방식으로 서로 얽혀 있다. 초전도 양자 컴퓨팅은 양자 회로가 기판상의 초전도 물질로부터 적어도 부분적으로 형성되는 양자 컴퓨팅 기술의 유망한 구현이다. 특정 구현에서, 양자 회로 소자는 열(적) 변동이 큐비트의 코히러런스를 교란시키거나 동작 주파수에서 회로 소자의 손실을 유발하지 않도록 극저온 온도에서 작동하는 것이 바람직하다. 손실 또는 비일관성(decoherence)으로 이어질 수 있는 다른 요소로는 2 레벨 상태(TLS) 및 바람직하지 않은 방사 결합과 같은 물질 결함이 있다.

따라서, 임계 온도 이하의 초전도 거동을 나타내는 전도(전기 전도성)층은 조셉슨 접합, 동평면(co-planar) 도파관, LC 발진기, 초전도 양자 간섭 디바이스(SQUID), 인덕터, 커패시터와 같은 다양한 양자 회로 소자 및 구성 요소를 형성하는데 사용될 수 있다. 초전도 양자 컴퓨팅 디바이스는 다층 시스템일 수 있지만, 전형적으로 금속층일 수 있는 제1 전도층만이 계산 기반의 핵심을 형성한다.

특히, 본 개시는 패터닝된 전도층의 두 부분을 유전체 기판 상에 연결하기 위한 에어 브릿지와 같은 현수된(suspended) 전도성 구조를 제조하는 방법에 관한 것이다.

구성 요소들 사이의 많은 구성 요소 및 연결은 유전체 기판에 의해 지지되는 전도층에서 정의될 수 있다. 그러나, 전도성 "에어 브릿지"를 사용하여 회로의 상이한 부분들을 연결하는 것이 유리할 수 있는데, 이는 전도층 위로 솟아 아치형 구조를 형성한다. 다른 회로 소자 및 연결 스트립은 에어 브릿지 아래에 형성될 수 있고, 전도성 에어 브릿지에 의해 연결된 2개의 부분으로부터 전기적으로 분리된다.

이러한 전도성 브릿지는 회로 설계에 더 높은 집적도 및 확장된 자유도를 제공한다는 점에서 유리할 수 있다. 전기적 연결들이 모두 동일한 층 내에서 진행될 필요는 없기 때문에, 그 연결들의 길이는 마이크로파의 작동 파장에 비해 감소되거나 최소화될 수 있다. 이것은 연결 길이에 따른 추가 위상 시프트를 고려할 필요가 없다.

포토레지스트를 리플로우(reflow)하고, 금속을 증착하고 포토레지스트를 벗겨냄으로써 전도성 브릿지가 제조될 수 있다. 그러나, 전도성 브릿지의 최대 높이는 브릿지의 스팬에 의해(직접 비례하여) 결정될 수 있다. 이것은 후속 제조 절차를 어렵게 만드는 고층(tall) 구조로 이어질 수 있다. 더욱이, 이들 구조는 회전, 초음파 처리 및 베이킹에 대해 강건하지 않다. 마지막으로, 포토레지스트 리플로우에 의해 형성된 전도성 브릿지 구조는 파운드리 공정과 호환되지 않는다.

본 개시는 상기 구조를 지지하기 위해 실리콘 산화막(silicon dioxide)과 같은 층간 유전체(ILD)를 사용하여 금속 브릿지와 같은 현수된 전도성 구조를 제조하는 방법을 제시한다. 이 층간 유전체는 강력한 구조적 지지를 제공하며 파운드리 공정과 호환된다.

이 방법의 중요한 부분은 전도성 브릿지를 형성한 후 이 층간 유전체를 제거하는 것이다. 이 방법은 제조 중에 전도층과 접촉하는 모든 미량의 유전체 물질을 실질적으로 제거할 수 있다. 잔류 유전체 물질의 영향이 이제 설명될 것이다.

조셉슨 접합(예를 들어, Al-AlOx-Al 계면(interface))에 의해 정의된 각 초전도 큐비트의 일관성(coherence) 시간은 이 특정 유형의 양자 정보 처리 디바이스에 최적화될 핵심 파라미터이다. 각 큐비트의 일관성 시간에 대한 주요 제한 요소는 유전체 기판 내에서 원자의 2가지 구성 사이의 터널링으로부터 또는 일부 구현에서 물질층들 사이의 계면에서의 터널링으로부터 유래하는 유전체 기판 내에 고유하게 존재하는 2-레벨 상태(TLS)이다.

비일관성을 감소시키기 위해, 단결정 실리콘 또는 사파이어 기판이 사용될 수 있는데, 이는 고유의 2-레벨 상태(TLS)의 밀도를 감소시키기 때문이다. 그러나, 베이스 기판에 추가하여, 제조 과정 중에 전도층과 접촉하는 임의의 유전체 층은 전형적으로 수 GHz에서 큐비트 천이 주파수 주위에서 손실을 초래한다. 따라서, 전도층에 정의된 피처(feature)들 표면상의 산화물의 소수 원자층조차도 양자 정보 처리 디바이스 내의 소자의 동작에 심각한 영향을 미칠 수 있다. 예를 들어, 동평면 도파관 공진기의 품질 계수는 전기장의 크기가 높은 전도성 피처의 가장자리 근처에 있는 소량의 잔류 유전체 물질에 의해 영향을 받을 수 있다. 따라서, 제조 공정에 관여하는 유전체 물질의 영향을 최소화하는 파운드리 호환 제조 방법을 고안하는 것이 어렵다.

본 개시는 금속 브릿지와 같은 전도성 브릿지를 형성한 후 손실 층간 유전체를 제거하고, 그 층들을 선택적으로 에칭하고, 에칭제 액세스를 보장하는 단계를 포함하는 방법을 제공한다. 유전체 물질의 효과를 추정하는 방법으로서, 동평면 도파관 공진기의 품질 계수가 에어 브릿지를 제조하기 전후에 동평면 도파관 공진기에서 측정되고 비교된다.

이 방법은 실리콘 기판 상에 금속층, 특히 알루미늄층을 사용하고 층간 유전체로서 이산화 실리콘을 사용하는 예와 관련하여 아래에서 상세히 설명될 것이다. 그러나, 이 방법은 임의의 전도 및/또는 초전도 층 및 임의의 유전체 기판과 함께 사용될 수 있다. 본 명세서에 개시된 기술은 유전체 물질을 선택적으로 제거함으로써 회로 소자의 소산 효과를 감소시키는데 사용될 수 있다.

이 방법의 적용은 이러한 특정 유형의 양자 정보 처리 디바이스에 제한되지 않거나 양자 정보 처리 분야에 한정되지 않으며, 물질들은 실리콘 또는 사파이어 상의 알루미늄으로 제한되지 않는다.

도 1a 내지 1j는 기판 평면에 대한 평면도로서 처리 단계를 도시한다. 도 2a-2j 및 3a-3j는 처리 단계들을 단면도로서 도시한다. 특히, 도 1j에 도시된 바와 같이, 이 예시적인 공정은 기판(10)(이 경우 실리콘(Si) 기판)상의 전도층(100)내에 3개의 수직 방향(vertically running) 알루미늄(Al) 스트립, 및 수평으로 연장되는 것으로 도시된 최좌측 알루미늄 스트립(100-1)과 최우측 알루미늄 스트립(100-3)을 전기적으로 연결하는 알루미늄 브리지(105)를 제조하는 것을 목표로 한다. 이 방법은 이제 도 1a-1j, 2a-2j, 3a-3j 및 4를 참조하여 설명될 것이다.

도 1a, 2a, 3a 및 도 4를 참조하면, 이 예에서 기판(10)은 실리콘일 수 있다(단계 S1). 대안적으로, 사파이어가 기판(10)으로서 사용될 수 있다. 바람직하게는, 단결정 실리콘 또는 사파이어가 기판에 대해 상술된 바와 같이 기판 내의 2 레벨 상태(TLS)의 밀도를 최소화하기 위해 사용될 수 있다. 브릿지는 결국 도 1a에서 라인 A-A'를 따라 형성될 것이다. 이 라인에 따른 단면이 도 2a 내지 2j에 도시되어 있다. 라인 B-B'는 브릿지를 지지하지 않는 기판의 일부를 나타낸다 이 라인에 따른 단면이 도 3a 내지 도 3j에 도시되어 있다.

도 1b, 2b, 3b 및 도 4를 참조하면, 제1 전도층(100), 예를 들어 알루미늄 층이 기판(10) 위에 균일하게 증착될 수 있다(단계 S2). 위에서 논의된 바와같이, 커패시터, 인덕터, 동평면 도파관 공진기 및 전송 라인과 같은 양자 정보 처리 디바이스의 구성 요소는 제1 전도층(100) 상에 패터닝될 수 있을 것이다.

도 1c, 도 2c, 도 3c 및 도 4를 참조하면, 제1 전도층(100)이 패터닝될 수 있다(단계 S3). 이 예에서, 베이스 실리콘 기판(10)이 홀(101)을 통해 노출되도록 2개의 홀(101)이 도 1a의 라인 A-A'를 따라 "브릿지 상에" 형성된다. 홀(101)은 최종 브리지 구조(105) 아래에 위치된 도 1j에 도시된 3개의 알루미늄 스트립(100-1, 100-2, 100-3)을 분리하는 2개의 수직 방향 트렌치의 부분에 대응한다. 제1 전도층(100') 내의 나머지 트렌치는 나중에 제조 공정에서 이들 홀에 끊김없이 연결되도록 제조될 수 있다. 대안적으로, 제1 전도층(100')상에 요구되는 완전한 패턴, 예를 들어 도 1j에 도시된 2개의 완전한 트렌치가 이 단계에서 제조될 수 있다. 제1 전도층(100')의 패터닝은 포토레지스트 층 증착, UV 노출, 포토레지스트 층 현상(developing) 및 이온 밀링과 같은 이방성 건식 에칭을 포함하는 단계들에 의해 달성될 수 있다. 별도의 언급이 없는 한, 아래 언급된 임의의 패터닝은 이 절차를 따른다.

도 1d, 도 2d, 도 3d 및 도 4를 참조하면, 유전체 물질층(102), 예를 들어 실리콘 산화막 층이 제1 전도층(100)에 형성된 2개의 홀이 커버되도록 기판 위에 증착될 수 있다(단계 S4). 이 층(102)은 전도성 브릿지 구조를 지지하도록 의도된 층간 유전체에 대응한다. 제1 전도층(100')내의 2개의 홀 위에 작은 딤플들이 형성될 수 있다.

도 1e, 도 2e, 도 3e 및 도 4를 참조하면, 전체 기판은 화학적 기계적 연마(CMP)를 통해 평탄화될 수 있다(단계 S5). 이 단계는 2개의 홀 주위의 딤플들에 의해 기인(introduce)하는 거칠기를 최소화하며, 이는 후속 층들의 두께 및 균일성에 영향을 미칠 수 있다. CMP는 기판이 회전 플레이트에 장착되고 에칭제와 연마 입자의 혼합물을 함유하는 연마 패드, 예를 들어 폴리우레탄 폼으로 연마되는 당 업계에 공지된 기술이다. CMP 공정이 효과적일 때 이 경우 실리콘 산화막층인 유전체 물질층(102')의 상부 표면을 검사함으로써 2개의 홀의 위치를 식별할 수 없지만 도 1e에서 2개의 홀은 점선 사각형으로 표시되어 있다.

도 1f, 도 2f, 도 3f 및 도 4를 참조하면, 이 경우 실리콘 산화막층인 유전체 물질층(102')이 전도성 브릿지를 위한 지지 구조를 형성하도록 패터닝될 수 있다(단계 S6). 특히, 유전체 물질층(102")은 브릿지에 의해 접촉될 제1 전도층(100-1)의 최좌측 스트립의 일부와 제1 전도층(100-3)의 최우측 스트립의 일부가 노출되도록 패터닝될 수 있다. 실선 사각형(103)은 노출된 제1 전도층(100')의 이들 부분을 나타낸다. 에칭 절차로 인해, 예를 들어, 유전체 물질층(102")이 실리콘 산화막층인 경우, 유전체 물질층(102")의 상부 표면으로부터 제1 전도층(100')까지 경사(slopes)가 형성될 것이다. 이들 경사는 결국 브릿지 구조의 경사진 다리를 형성할 수 있다.

도 1g, 2g, 3g 및 도 4를 참조하면, 제2 전도층(104)이 전체 기판 위에 증착될 수 있다(단계 S7). 이전 단계(103)에서 노출되도록 패터닝된 부분들에서 제1 전도층(100')과 제2 전도층(104) 사이에 접촉(Contacts)이 형성된다. 접촉부는 도 2f에서 트렌치로 도시되며, 도 2g에서 제2 전도층(104)에 의해 부분적으로 채워진다. 따라서, 위에서 보았을 때, 제2 전도층(104)에 속하는 물질, 예를 들어 알루미늄은 접촉부(103) 근처에서만 함지(sunken)된 것이 균일하다. 제1 전도층(100')과 제2 전도층(104)은 동일한 물질을 포함할 수 있다. 대안적으로, 제1 전도층(100')과 제2 전도층(104)은 상이한 물질을 포함할 수 있다. 제1 전도층(100') 및 제2 전도층(104)은 양자 컴퓨팅 디바이스의 동작에 적합한 정도로 전기 전도성을 나타내는 한 금속 물질로만 제한되지 않는다.

도 1h, 도 2h, 도 3h 및 도 4를 참조하면, 제2 전도층(104')은 브릿지에 대응하는 제2 전도층의 일부만 남아 있고 나머지는 제거되도록 패터닝될 수 있다(단계 S8).

도 1i, 2i, 3i 및 도 4를 참조하면, 나머지 실리콘 산화막(102")은 등방적으로 에칭될 수 있고 브릿지가 완료된다(단계 S9). 이 단계에서의 등방성 에칭은 나머지 유전체 물질(102")만을 선택적으로 제거할 수 있고, 제1 전도층(100') 및 제2 전도층(104')으로부터 물질을 제거하지 않을 수 있다. 유전체 물질층(102")이 실리콘 산화막층인 경우, 그 실리콘 산화막은 건식 증기 HF(VHF) 에칭을 사용하여 선택적으로 제거될 수 있다. 예를 들어, SPTS 기술에 의해 제공되는 PRIMAXX 건식 VHF 시스템은 실리콘 산화막층의 등방성 선택 에칭을 용이하게 할 수 있다. 대안적으로, 실리콘 산화막는 테트라플루오로 증기 또는 삼불화 질소 증기로 생성된 플라즈마를 사용하여 선택적으로 제거될 수 있다. 일부 경우에, 유전체, 예를 들어 실리콘은 크세논 디플루오라이드를 포함하는 증기를 사용하여 선택적으로 제거될 수 있다.

도 1j, 도 2j, 도 3j 및 도 4를 참조하면, 제1 전도층(100)의 "오프-브릿지" 부분은, 예를 들어 도 1a의 라인 B-B'를 따라 패터닝될 수 있다(단계 S10).

도 5를 참조하면, 등방성 VHF 에칭 전후에 금속 브릿지(105)를 지지하는 희생 실리콘 산화막 층(102")의 예의 현미경 사진이 도시되어 있다. 도 1 내지 도 4에 기술된 절차와 달리, 제1 전도층(100)은 추가 층들을 증착하기 전에 완전히 패터닝된다. 또한, 실리콘 산화막층(102")은 VHF 에칭 전에 브릿지 구조를 정의하기 위해 제1 전도층으로 패터닝되었다. 도 5는 이러한 대안이 가능함을 보여준다.

도 6을 참조하면, 공정 중에 사용되고 제거된 층간 유전체 물질로부터 유전체 물질의 미량의 영향을 추정하기 위해, 동평면 도파관 공진기를 포함하는 공진기의 품질 계수는 금속 브릿지(105)를 제조하기 전, 동안 및 후에 측정될 수 있다.

이들 공진기는 공진기의 각 단부에 정의된 적절한 반사 구조와 조합하여 제1 전도층(100)상의 동평면 도파관으로서 정의될 수 있다.

동평면 도파관은 금속 스트립의 양 측면에서 금속의 접지면들 사이에 형성된 금속 스트립을 포함한다. 도 1j를 참조하면, 중간(100-2)의 금속 스트립 및 그 금속 스트립(100-2)에 인접한 2개의 접지면(100-1, 100-3)은 동평면 도파관을 형성한다. 동평면 도파관은 공진기를 형성할 뿐만 아니라, 제1 전도층(100)에 형성된 초전도 양자 회로 내의 구성 요소 및 소자의 배선에도 일반적으로 사용된다.

이러한 동평면 도파관의 문제점은, 일부 구현에서, 칩상의 다른 간섭 제어 와이어로 인한 접지면의 효과적인 분할로 인해 스트레이(stray) 모드가 발생할 수 있다는 것이다. 이 스트레이 모드는 낮은 임피던스 연결로 접지면을 전기적으로 연결함으로써 크게 억제될 수 있다. 본 명세서에 기술된 공정에 따라 제조될 수 있는 전도성 브릿지 구조는 동평면 도파관의 접지면들 사이의 이러한 연결부로서 기능할 수 있다.

도 6은 동평면 도파관으로 형성된 공진기들의 품질 계수의 측정을 도시한다. 공진기의 품질 계수는 전자기파가 공진기 모드 내에 있을 때 감쇠 정도를 반영한다. 본 발명의 목적으로, 품질 계수가 높을수록 유전체 물질의 미량의 영향이 더 적고 그 반대도 마찬가지이다.

도 6의 상단 곡선은 중앙 스트립 및 그 중앙 스트립의 각 측면상의 2개의 접지면을 포함하는 베어(bare) 공진기로부터 측정된 품질 계수를 도시한다. 위에서 논의된 바와 같이, 스트레이 전자기 모드가 존재할 수 있지만, 품질 계수는 이러한 스트레이 모드에 크게 둔감할 수 있다고 가정된다.

다른 3개의 공진기 각각에 대해, 스트레이 전자기 모드를 억제하기 위해 공진기의 길이를 따라 상기 접지면을 전기적으로 연결하기 위해 12개의 금속 브릿지 구조가 제조되었다. 따라서, 이 예에서, 동평면 도파관은 브릿지 구조 상부에 제조하기 전에 패터닝되었다. 도 3j 및 단계(S10)에 도시된 추가 단계는 수행되지 않았으며, 여기서 금속 브릿지 구조로부터 도파관 스트립의 나머지 부분이 제조된다. 위에서 논의된 바와 같이, 유전체 물질층(102")은 건식 증기 HF(VHF) 에칭에 의해 제거된다(단계 S9).

도 6의 하단 곡선은 임의의 건식 증기 HF(VHF) 에칭없이 측정된 품질 계수를 도시한다. 이 경우, 유전체 물질층(102")은 도 2h 및 3h에 도시된 바와 같이 유지되었다. 전체적인 품질 계수가 베어 공진기로 측정한 것보다 낮다는 것을 알 수 있다.

평균 광자수가 높을수록 품질 계수의 감소가 덜 심각하다는 것을 알 수 있다. 이는 2-레벨 상태(TLS)의 방사 결합(radiative coupling)이 공진기에서 전자기파 모드의 높은 강도에서 포화되기 때문이다. 고 여기(high excitation) 강도에서 반응의 포화는 양자 역학적 2-레벨 시스템의 고유한 특성 중 하나이다. 따라서, 이 포화 효과는 또한 전자기 모드의 손실원이 동평면 도파관의 전자기 모드에 결합된 유전체 물질에 고유하게 존재하는 2-레벨 상태(TLS)임을 나타낼 수 있다. 이것은 또한 유전체 물질의 효과가 낮은 강도 영역(intensity regime), 이 예에서 평균 광자수가 1000 이하인 근처에서 더 정확하게 측정될 수 있음을 시사할 수 있다. 이 낮은 강도 영역 근처에서, 유전체 물질층(102)은 베어 공진기로부터의 품질 계수를 적어도 2배 이상 감소시키는 것으로 관찰될 수 있다.

도 6은 또한 건조 증기 HF(VHF) 에칭이 30초 및 90초 동안 수행된 후 품질 계수의 측정을 도시한다. 보다 낮은 평균 광자수 영역에서, 90초 이상 동안의 건조 증기 HF(VHF) 에칭은 품질 계수를 약간 향상 시켰지만 크게 향상 시키지는 않았음을 알 수 있다. 이것은 이러한 특정 구조에 대해, 건식 증기 HF(VHF) 에칭의 최적 지속 시간이 약 1분 정도일 수 있음을 시사한다. 하단 곡선과 비교할 때, 베어 공진기로 측정된 품질 계수가 상환되지는 않지만, 품질 계수는 거의 2배 정도 향상된 것으로 보인다.

따라서, 도 6에 도시된 측정은 본 명세서에 기술된 공정이 전도성 브릿지 구조들의 제조 공정 동안 사용된 유전체 물질의 미량의 영향을 최소화할 수 있음을 입증할 수 있다.

도 7은 큐비트 회로(700)의 개략도를 도시한다. 큐비트(710)는 인공 원자 또는 양자 역학적 2-레벨 시스템으로서 기능할 수 있는데, 이는 에너지 레벨이 높아질수록 레벨 분할이 감소하는 일련의 에너지 레벨을 나타내는 강 고조파 발진기로 구현될 수 있다. 강 고조파 발진기는 커패시터(711) 및 인덕터(713)를 포함하는 병렬 LC 공진기를 조셉슨 접합(712)으로 분로함(shunting)으로써 양자 회로에 구현될 수 있다. 조셉슨 접합(712)은 강한 비선형 전류-전압 관계를 가지는데, 이는 그 접합의 위상에 따라 다르며 비선형 및 조정 가능한 인덕터로 간주될 수 있다. 조셉슨 접합(712)은 인가된 전압에 응답하여 LC 공진기를 강하게 비선형 및 비 고조파로 만들 수 있으므로, 큐비트(710)를 인공 원자 또는 접지 상태 및 여기 상태를 포함하는 양자 역학적 2-레벨 시스템으로 만들 수있다. 큐비트(710)는 메인 레벨 분할이 수 GHz 부근이 되도록 구성될 수 있다. 이것은 큐비트(710)가 마이크로파 주파수 범위에서 어드레싱되고, 제어되고 측정될 수 있게 한다.

큐비트 제어 회로(720)는 이러한 마이크로파 펄스를 생성할 수 있다. 큐비트(710)는 인덕터(713)와 플럭스 바이어스 코일(721) 사이의 상호 작용을 통해 큐비트 제어 회로(720)에 의해 어드레스될 수 있으며, 이는 큐비트(710)의 인덕터(713) 근처에 배열될 수 있다. 큐비트 제어 회로(720)는 양자 계산 동작용 큐비트(710)의 상태를 준비하기 위한 여기 펄스 및 SQUID(730)에 의한 측정용 큐비트(710)의 상태를 준비하기 위한 측정 펄스를 생성할 수 있다.

SQUID 코일(731)을 사용하여 인덕터(713)와 상호 작용함으로써, SQUID(730)는 큐비트(710) 내의 플럭스의 미세한 변화를 전압으로 변환할 수 있으며, 이는 극저온 조건 외부에서 증폭 및 기록될 수 있다.

복수의 큐비트(710)는 각각의 큐비트(710)의 단자(714)를 전기적으로 연결하는 도파관 또는 공진기에 의해 서로 연결될 수 있다. 도파관은 스트립 도파관 또는 동평면 도파관을 포함할 수 있다. 공진기는 동작 마이크로파 파장의 절반 또는 동작 마이크로파 파장의 1/4에 대응하는 길이일 수 있다. 공진기는 양자 버스로서 사용될 수 있으며, 양자 버스는 양자 회로에 대한 큐비트의 드롭-인 및 드롭-아웃을 용이하게 하여 모든 큐비트가 항상 서로 연결되지 않도록 한다. 공진기는 또한 각 큐비트의 상태를 판독하기 위해 사용될 수 있다. 복수의 큐비트(710)를 연결할 때, 커패시터는 임피던스 및 결합 강도를 조절하기 위해 각 큐비트(710)의 단자(714)와 연결 공진기사이에 배치될 수 있다.

큐비트 회로(700)의 설계는 조셉슨 접합의 위상을 이용하는 이 특정 예에 한정되지 않으며, 조셉슨 접합을 포함하거나 포함하지 않고 인공 원자 또는 큐비트에 대한 임의의 설계를 용이하는 다른 유형의 회로를 포함할 수 있는데, 이는 기판 상에 증착된 하나 이상의 전도성 층을 패터닝함으로써 형성될 수 있다.

본 명세서에 기술된 공정은 전기 크로스오버의 목적뿐만 아니라 큐비트 회로(100)에 사용된 회로 소자를 위해서도 사용될 수 있다. 예를 들어, 평행-판 커패시터는 제1 전도층(100')과 제2 전도층(104') 사이에 형성될 수 있으며, 이는 큐비트(710)의 커패시터(711)일 수 있다. 인덕터는 제1 전도층(100')과 제2 전도층(104') 내의 다수의 전도성 스트립의 루프로서 형성될 수 있다. 대안적으로, 인덕터(713)는 제1 전도층(100')에 패터닝될 수 있고, 플럭스 바이어스 코일(721) 또는 SQUID 코일(731)은 그들이 서로 상호 작용하도록 제2 전도층(104')에 패터닝될 수 있다. 그러나, 본 명세서에 기술된 공정의 용도는 이들 예에 제한되지 않는다. 브릿지 구조(105)는 양자 회로의 다른 소자 또는 구성 요소에 사용될 수 있다.

본 명세서에 기술된 공정은 제2 전도층(104')에서 실질적으로 현수 구조를 제조하는데 사용될 수 있다. 예를 들어, 마이크로 스트립 공진기와 같은 실질적으로 길쭉한 구조가 제2 전도층(104')에서 제조될 수 있다. 구조와 접촉하는 유전체 물질층(102")의 대부분이 제거되고, 제1 전도층(100') 위에 상기 구조가 현수되도록 유전체 물질층(102")에 상기 구조를 역학적으로 지지하기에 충분한 최소량의 물질만 남겨두면 유전체 물질의 악영향이 최소화될 수 있다. 예를 들어, 제2 전도층(104')에서 스트립 공진기 구조를 제조하기 위해, 복수의 기둥형(pillar-type) 부분이 유전체 물질층(102")으로부터 제조될 수 있다. 기둥 부분은 기둥이 위치될 스트립 공진기 구조의 길이를 따르는 위치에서 기하학적 구조를 넓힘으로써 제조될 수 있다. 대안적으로, 기둥 부분은 또한 유전체 물질층(102")의 나머지 층에 사용된 것과 다른 유형의 에칭제에 대해 선택적인, 기둥 부분을 위한 상이한 유전체 물질을 증착함으로써 제조될 수 있다. 대안적으로, 기둥 부분의 제조는 에칭 속도를 국부적으로 증가시키기 위해 기둥 부분이 위치되는 곳 근처에 릴리스 홀을 제조함으로써 제조될 수 있다. 예를 들어, 긴 플로팅 세그먼트의 100μm마다 1μm 길이의 기둥 부분이 제조될 수 있다면, 유전체 물질에 의한 악영향은 대략 100 배만큼 감소될 수 있다.

본 명세서에 기술된 공정은 또한 연속 에어 브릿지를 제조하는데 사용될 수 있다. 전술한 바와 같이, 동평면 도파관 내에 존재하는 스트레이 모드는 접지면들을 전도성 에어 브릿지 구조와 전기적으로 연결함으로써 크게 억제될 수 있다. 에어 브릿지 구조가 동평면 도파관의 전체 길이를 따라 존재하는 경우, 스트레이 모드는 더욱 억제될 수 있다.

도 8a 및 8b를 참조하면, 등방성 VHF 에칭 전후에 전도성 브릿지(805)를 지지하는 희생 실리콘 산화막층(802")의 예의 현미경 사진이 도시되어 있다. 이 예에서, 제1 전도층(800')에서 제조된 동평면 도파관은 구부러지고, 연속 금속 브릿지(805)는 희생 실리콘 산화막층(802")을 에칭하기 위해 건식 증기 HF에 접근하기 위해 만들어진 개구부를 제외하고, 현미경 사진에 도시된 동평면 도파관의 전체 길이를 따라 존재한다. 도 8a의 연속 에어 브릿지(805)에서 만들어진 개구부를 통해 볼 수 있는 희생층(802")은 도 8b에서 제거된다.

본 명세서에 기술된 공정은 또한 MEMS 디바이스에서 캔틸레버의 일부와 같은 비-양자 회로 소자에 사용될 수 있다. 본 명세서에 기술된 양자 주제 및 양자 연산의 구현은 본 명세서에 개시된 구조 및 이들의 구조적 등가물을 포함하여 적절한 양자 회로 또는 보다 일반적으로 양자 계산 시스템에서 또는 이들 중 하나 이상의 조합으로 구현될 수 있다. "양자 컴퓨팅 시스템"이라는 용어는 양자 컴퓨터, 양자 정보 처리 시스템, 양자 암호 시스템 또는 양자 시뮬레이터를 포함할 수 있지만, 이에 제한되지는 않는다.

양자 정보 및 양자 데이터라는 용어는 양자 시스템에 의해 운반, 보유 또는 저장되는 정보 또는 데이터를 지칭하며, 여기서 최소 비자명(non-trivial) 시스템은 큐비트, 예를 들어 양자 정보의 단위를 정의하는 시스템이다. "큐비트"라는 용어는 대응하는 맥락에서 2-레벨 시스템으로서 적절하게 근사될 수 있는 모든 양자 시스템을 포함하는 것으로 이해된다. 이러한 양자 시스템은 예를 들어 둘 이상의 레벨을 갖는 다중 레벨 시스템을 포함할 수 있다. 예로서, 이러한 시스템은 원자, 분자, 전자, 광자, 이온, 양자점 또는 초전도 큐비트를 포함할 수 있다. 많은 구현에서, 계산 기저 상태는 접지 및 제1 여기 상태로 식별되지만, 계산 상태가 더 높은 레벨의 여기 상태로 식별되는 다른 설정이 가능하다는 것이 이해된다. 양자 메모리는 광이 전송에 사용되는 광-물질 계면 및 중첩 또는 양자 일관성과 같은 양자 데이터의 양자 특징을 저장 및 보존하기 위한 물질과 같이 높은 충실도 및 효율로 양자 데이터를 오랫동안 저장할 수 있는 디바이스라는 것이 이해된다.

양자 회로 소자는 양자 처리 동작을 수행하는데 사용될 수 있다. 즉, 양자 회로 소자는 중첩 및 얽힘과 같은 양자-역학적 현상을 이용하여 비 결정적 방식으로 데이터에 대해 15개의 동작을 수행하도록 구성될 수 있다. 큐비트와 같은 특정 양자 회로 소자는 하나 이상의 상태에서 동시에 정보를 나타내고 작동하도록 구성될 수 있다. 본 명세서에 개시된 공정으로 형성될 수 있는 초전도 양자 회로 소자의 예는 동평면 도파관, 양자 LC 발진기, 큐비트(예를 들어, 플럭스 큐비트 또는 전하 큐비트), 초전도 양자 간섭 디바이스(SQUID)(예를 들어, RF-SQUID 또는 DCSQUID), 인덕터, 커패시터, 전송 라인, 접지면과 같은 회로 소자를 포함한다.

반면에, 고전 회로 소자는 일반적으로 결정론적 방식으로 데이터를 처리한다. 고전적 회로 소자는 데이터에 대한 기본적인 산술, 논리 및/또는 입력/출력 동작을 수행함으로써 컴퓨터 프로그램의 명령을 집합적으로 수행하도록 구성될 수 있으며, 여기서 데이터는 아날로그 또는 디지털 형태로 표현된다.

일부 구현에서, 고전 회로 소자는 전기 또는 전자기 연결을 통해 양자 회로 소자들에 데이터를 전송 및/또는 데이터를 수신하기 위해 사용될 수 있다. 본 명세서에 개시된 공정으로 형성될 수 있는 고전 회로 소자의 예는 바이어스 저항을 사용하지 않는 에너지 효율적인 RSFQ 버전인 빠른 단일 플럭스 양자(RSFQ) 디바이스, 가역 양자 논리(RQL) 디바이스 및 ERSFQ 디바이스를 포함한다. 본 명세서에 개시된 공정으로 다른 고전 회로 소자가 형성될 수도 있다.

초전도 양자 회로 소자 및/또는 초전도 고전 회로 소자, 예를 들어 본 명세서에 기술된 회로 소자를 사용하는 양자 컴퓨팅 시스템의 동작 중에, 초전도 회로 소자는 초전도체 물질이 초전도 특성을 나타낼 수 있는 온도로 극저온 내에서 냉각된다.

본 명세서는 많은 특정 구현 세부 사항이 포함되어 있지만, 이들은 청구될 수 있는 범위의 제한으로 해석되어서는 안되며, 오히려 특정 구현에 특정될 수 있는 특징들의 설명으로 해석되어야 한다. 별도 구현의 맥락으로 본 명세서에 기술된 특정 특징은 단일 구현에서 조합하여 구현될 수도 있다. 반대로, 단일 구현의 맥락에서 기술된 다양한 특징은 또한 다중 구현에서 개별적으로 또는 임의의 적절한 하위 조합으로 구현될 수 있다.

게다가, 특징들이 특정 조합으로 작용하는 것으로서 설명되고 심지어 초기에 그렇게 주장되었지만, 청구된 조합으로부터의 하나 이상의 특징은 경우에 따라 조합으로부터 제외될 수 있으며, 청구된 조합은 하위 조합 또는 하위 조합의 변형에 관한 것일 수 있다.

유사하게, 동작들이 특정 순서로 도면에 도시되어 있지만, 이는 바람직한 결과를 달성하기 위해 그러한 동작들이 도시된 또는 순차적인 순서로 특정 동작으로 수행되거나 모든 예시된 동작들이 수행될 것을 요구하는 것으로 이해되어서는 안된다. 예를 들어, 청구 범위에 기재된 동작은 다른 순서로 수행될 수 있으며 여전히 바람직한 결과를 달성할 수 있다. 특정 상황에서, 멀티 태스킹 및 병렬 처리가 유리할 수 있다. 더욱이, 위에서 설명된 구현에서 다양한 컴포넌트의 분리는 모든 구현에서 이러한 분리를 요구하는 것으로 이해되어서는 안된다.

본 명세서에 기술된 공정은 초전도체, 유전체 및/또는 금속과 같은 하나 이상의 물질의 증착을 수반할 수 있다. 선택된 물질에 따라, 이들 물질는 다른 증착 공정 중에서도, 화학 기상 증착, 물리적 기상 증착(예를 들어, 증발 또는 스퍼터링) 또는 에피택셜 기술과 같은 증착 공정을 사용하여 증착될 수 있다. 본 명세서에 기술된 공정은 또한 제조 동안 디바이스로부터 하나 이상의 물질을 제거하는 것을 수반할 수 있다. 제거될 물질에 따라, 제거 공정은 예를 들어 습식 에칭 기술, 건식 에칭 기술 또는 리프트-오프 공정을 포함할 수 있다.

많은 구현들이 기술되었다. 그럼에도 불구하고, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 다른 구현들은 다음의 청구 범위의 범위 내에 있다.

Claims

방법으로서,
양자 정보 처리 디바이스의 적어도 일부를 형성하는 단계로서,
기판(10)의 주 표면 상에 제1 전도(electrically-conductive) 물질로 형성된 제1 전도층(100')을 제공하는 단계;
제1 전도 물질 상에 유전체 물질층(102)을 증착하는 단계;
유전체 물질의 적어도 하나의 패터닝된 영역(102")을 형성하고 제1 전도층(100')의 제1 영역을 노출하도록 유전체 물질층을 패터닝하는 단계,
상기 적어도 하나의 패터닝된 영역은 제1 전도층 위로 솟고(rise) 상기 패터닝된 제1 전도층의 두 영역을 연결하는 현수형(suspended) 전도성 구조로 형성되고;
유전체 물질의 패드 및 제1 전도층의 제1 영역 상에 제2 전도층(104)을 증착하는 단계;
현수형 전도성 구조에 대응하는 제2 전도층(104)의 일부만 남고 나머지는 제거되도록 제2 전도층(104)을 패터닝하는 단계; 및
등방성 가스상 에칭을 사용하여 유전체 물질의 적어도 하나의 패터닝된 영역(102")을 제거하는 단계를 포함하고, 상기 등방성 가스상 에칭을 사용하여 유전체 물질의 적어도 하나의 패터닝된 영역을 제거하는 단계는 불화 수소 증기를 포함하는 혼합물 또는 크세논 디플루오라이드 증기(xenon difluoride vapour)를 포함하는 혼합물을 사용하여 유전체 물질의 적어도 하나의 패터닝된 영역을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
삭제
제1항에 있어서,
상기 유전체 물질층을 패터닝하는 단계는,
제1 전도층의 제2 영역을 노출하고, 상기 제2 전도층은 제1 전도층의 제2 영역 상에 증착되는 것을 특징으로 하는 방법.
삭제
삭제
삭제
제1항에 있어서,
제1 전도층(100')의 층에 적어도 하나의 윈도우를 형성하도록 제1 전도층을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제1항에 있어서,
상기 제2 전도층(104)을 패터닝하는 단계는,
제2 전도 스트립을 정의하는 것임을 특징으로 하는 방법.
제1항에 있어서,
상기 기판(10)은 실리콘 기판을 포함하는 것을 특징으로 하는 방법.
제1항에 있어서,
상기 제1 전도층(100')은 제1 금속화층인 것을 특징으로 하는 방법.
제1항에 있어서,
상기 제1 전도층(100')은 임계 온도 이하에서 초전도인 것을 특징으로 하는 방법.
제1항에 있어서,
상기 제1 전도층(100')은 알루미늄을 포함하는 것을 특징으로 하는 방법.
제1항에 있어서,
상기 유전체 물질층(102)은 실리콘 산화막층을 포함하는 것을 특징으로 하는 방법.
제1항에 있어서,
상기 제2 전도층(104)은 제2 금속화층인 것을 특징으로 하는 방법.
제1항에 있어서,
상기 제2 전도층(104)은 임계 온도 이하에서 초전도인 것을 특징으로 하는 방법.
제1항에 있어서,
상기 제2 전도층(104)은 알루미늄을 포함하는 것을 특징으로 하는 방법.
제1항에 있어서,
상기 양자 정보 처리 디바이스의 적어도 일부를 형성하는 단계는,
에어 브릿지를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
제1항에 있어서,
상기 양자 정보 처리 디바이스의 적어도 일부를 형성하는 단계는,
커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
제1항에 있어서,
상기 양자 정보 처리 디바이스의 적어도 일부를 형성하는 단계는,
인덕터를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
제1항에 있어서,
상기 양자 정보 처리 디바이스의 적어도 일부를 형성하는 단계는,
공진기를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
제1항에 있어서,
상기 양자 정보 처리 디바이스의 적어도 일부를 형성하는 단계는 CMOS 호환 처리 단계를 이용하는 단계를 포함하는 것을 특징으로 하는 방법.
제1항, 제3항 및 제7항 내지 제21항 중 어느 한 항의 방법에 의해 획득 가능한 디바이스.