KR101043343B1 - 네거티브 포토레지스트를 이용한 에어브릿지 제조방법 - Google Patents

네거티브 포토레지스트를 이용한 에어브릿지 제조방법 Download PDF

Info

Publication number
KR101043343B1
KR101043343B1 KR1020080136539A KR20080136539A KR101043343B1 KR 101043343 B1 KR101043343 B1 KR 101043343B1 KR 1020080136539 A KR1020080136539 A KR 1020080136539A KR 20080136539 A KR20080136539 A KR 20080136539A KR 101043343 B1 KR101043343 B1 KR 101043343B1
Authority
KR
South Korea
Prior art keywords
photoresist film
photoresist
seed layer
metal seed
film
Prior art date
Application number
KR1020080136539A
Other languages
English (en)
Other versions
KR20100078312A (ko
Inventor
허종곤
신흥수
장민철
Original Assignee
(재)나노소자특화팹센터
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (재)나노소자특화팹센터 filed Critical (재)나노소자특화팹센터
Priority to KR1020080136539A priority Critical patent/KR101043343B1/ko
Publication of KR20100078312A publication Critical patent/KR20100078312A/ko
Application granted granted Critical
Publication of KR101043343B1 publication Critical patent/KR101043343B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16Coating processes; Apparatus therefor
    • G03F7/168Finishing the coated layer, e.g. drying, baking, soaking
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70475Stitching, i.e. connecting image fields to produce a device field, the field occupied by a device such as a memory chip, processor chip, CCD, flat panel display
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562Selective deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 네거티브 포토레지스트를 이용하여 에어브릿지를 제조하는 방법에 관한 것이다. 본 발명에 따른 에어브릿지 제조방법은 기판 상에 복수의 하부 전극을 형성하고, 기판 상에 복수의 하부 전극이 함께 덮이도록 네거티브 포토레지스트로 이루어진 제1감광막을 도포한다. 그리고 적어도 2개의 하부 전극 표면이 노출되도록 제1감광막을 패터닝한 후, 패터닝된 제1감광막의 측벽이 포지티브 슬로프를 갖도록, 제1감광막을 하드 베이킹한다. 그리고 포지티브 슬로프를 갖는 제1감광막 상에 금속 시드층을 형성하고, 금속 시드층 상에 제2감광막을 형성한 후, 제2감광막을 패터닝한다. 그리고 시드 금속층 상에 전도성 물질을 증착하여 에어브릿지를 형성하고, 제1감광막, 제2감광막 및 제1감광막과 제2감광막 사이에 형성된 금속 시드층을 제거한다.
에어브릿지, 네거티브 포토레지스트, 하드 베이킹, 아세톤, 포지티브 슬로프

Description

네거티브 포토레지스트를 이용한 에어브릿지 제조방법{Method for manufacturing air-bridge using negative photoresist}
본 발명은 금속 배선 공정에 관한 것으로, 보다 상세하게는 에어브릿지 제조공정에 관한 것이다.
에어브릿지(air-bridge) 제조공정은 반도체 회로소자 제작 공정 중 패턴 노광공정과 금속증착(도금) 공정을 이용하여 마이크로미터 단위의 전극 배선을 구현하는 방법 중 하나이다. 에어브릿지는 서로 교차되는 전극 배선의 단락을 방지하기 위해, 공기 중에 브릿지의 형태로 형성된 상부 전극 배선을 의미한다.
도 1은 에어브릿지의 일 예를 개략적으로 나타낸 단면도이고, 도 2는 도 1의 평면도이다.
도 1 및 도 2를 참조하면, 에어브릿지(140)는 기판(110) 상에 형성된 하부 전극(120, 130) 상에 상부 전극 배선을 형성할 때, 서로 교차되도록 형성하기 위한 것이다. 즉, 참조번호 120으로 표시된 두 개의 하부 전극을 연결하도록 상부 전극 배선을 형성하되, 두 개의 하부 전극(120)과 그 사이에 배치된 하부 전극(130)이 단락되지 않도록 상부 전극 배선을 형성하고자 할 때, 에어브릿지(140)가 이용된 다. 도 1에 도시된 바와 같이, 참조번호 130으로 표시된 하부 전극과 에어브릿지(140) 사이에는 공기층(150)이 형성되므로, 참조번호 130으로 표시된 하부 전극과 참조번호 120으로 표시된 하부 전극은 단락되지 않게 된다.
공기층(150)을 별도의 절연 물질로 채우는 방식을 통해, 참조번호 130으로 표시된 하부 전극과 참조번호 120으로 표시된 하부 전극이 단락되지 않도록 할 수 있으나, 에어브릿지(140) 형태로 상부 전극을 배선하는 것이, 공정의 편의와 생산성 면에서 유리하게 된다.
종래의 에어브릿지 제조공정은 패턴 노광공정용으로 두꺼운 도포 조건을 가지는 포지티브 포토레지스트(positive photoresist)를 이용하여 수행되었다. 그러나 네거티브 포토레지스트(negative photoresist)를 이용하여 에어브릿지를 제조하는 공정에 대해서는 아직까지 거의 연구가 되고 있지 않은 실정이다. 따라서 네거티브 포토레지스트를 이용한 에어브릿지 제조공정에 대한 연구가 요구되고 있다.
본 발명에 따른 기술적 과제는 네거티브 포토레지스트를 이용하여 에어브릿지를 제조함에 있어서, 네거티브 포토레지스트가 포지티브 슬로프를 갖도록 하고 순쉽게 네거티브 포토레지스트와 시드층을 제거하는 방법을 제공하는 데에 있다.
상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 에어브릿지 제조방법은 기판 상에 복수의 하부 전극을 형성하는 단계; 상기 기판 상에, 상기 복수의 하부 전극이 함께 덮이도록 네거티브 포토레지스트(negative photoresist)로 이루어진 제1감광막을 도포하는 단계; 적어도 2개의 하부 전극 표면이 노출되도록, 상기 제1감광막을 패터닝하는 단계; 상기 패터닝된 제1감광막의 측벽이 포지티브 슬로프(positive slope)를 갖도록, 상기 제1감광막을 하드 베이킹(hard baking)하는 단계; 상기 포지티브 슬로프를 갖는 제1감광막 상에 금속 시드층을 형성하는 단계; 상기 금속 시드층 상에 제2감광막을 형성하는 단계; 상기 제2감광막을 패터닝하는 단계; 상기 금속 시드층 상에 전도성 물질을 증착하여 에어브릿지를 형성하는 단계; 및 상기 제1감광막, 상기 제2감광막 및 상기 제1감광막과 제2감광막 사이에 형성된 금속 시드층을 제거하는 단계;를 갖는다.
본 발명에 따르면, 네거티브 포토레지스트를 포지티브 슬로프를 갖도록 제어할 수 있으므로 네거티브 포토레지스트를 이용하여 에어브릿지를 제조할 수 있다. 또한, 제1감광막, 제2감광막 및 금속 시드층을 하나의 공정을 통해 간편하게 제거할 수 있어, 에어브릿지 제조시 소요되는 생산비용을 절감할 수 있게 된다.
이하에서 첨부된 도면들을 참조하여 본 발명에 따른 네거티브 포토 레지스트를 이용한 에어브릿지 제조방법의 바람직한 실시예에 대해 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3 내지 도 12는 본 발명에 따른 에어브릿지(air-bridge) 제조방법에 대한 바람직한 일 실시예의 수행과정을 나타낸 도면들이다.
도 3 내지 도 12를 참조하면, 본 발명에 따른 에어브릿지 제조방법은 우선, 도 3에 도시된 바와 같이, 기판(310) 상에 복수의 하부 전극(321, 325)을 형성한다. 기판(310)은 특별히 한정되지 않으며, 실리콘, 화합물, 사파이어, 유리 기판 등이 이용될 수 있다. 하부 전극(321, 325)은 전도성 물질을 이용하여 기판(310) 상에 형성한다. 하부 전극(321, 325)에 이용되는 전도성 물질은 금속, 금속 질화물, 전도성 산화물 등이 이용될 수 있다.
다음으로, 도 4에 도시된 바와 같이, 기판(310) 상에 제1감광막(330)을 도포한다. 제1감광막(330)은 네거티브 포토레지스트(negative photoresist)로 이루어지며, 하부 전극(321, 325)이 함께 덮이도록 도포한다. 제1감광막은 스핀-코팅(spin coating)법을 이용하여 도포할 수 있다. 본 실시예에서는 제1감광막(330)을 이루는 네거티브 포토레지스트로 미국의 futurrex사의 NR9-3000PY를 이용하였다. 그리고 도포된 제1감광막(330)을 건조하기 위해, 소프트 베이킹(soft baking) 과정을 수행할 수 있다.
다음으로, 도 5에 도시된 바와 같이, 제1감광막(330)을 패터닝한다. 이때, 참조번호 321로 표시된 하부 전극의 표면이 노출되도록 제1감광막(330)을 패터닝한다. 이때 하부 전극(321)의 표면이 노출되는 영역은 에어브릿지 기둥(air-bridge post)이 형성되는 영역이 되도록 제1감광막(330)을 패터닝한다. 제1감광막(330)의 패터닝 공정은 포토마스크를 통한 노광(exposure) 공정과 현상(development) 공정으로 이루어진다. 네거티브 포토레지스트로 이루어진 제1감광막(330)을 패터닝하게 되면, 도 5에 도시된 바와 같이 패터닝된 제1감광막(331)의 측벽 부분은 네거티브 슬로프(negative slope)를 갖게 된다.
패터닝된 제1감광막(331)이 네거티브 슬로프를 갖게 되면, 후술할 금속 시드층(340) 형성 과정에서, 금속 시드층(340)을 연속적으로 형성하는 것이 용이치 않게 된다. 그리고 금속 시드층(340)이 연속적으로 형성되지 않으면, 전기 도금(electroplating) 방법으로 에어브릿지를 형성할 때, 에어브릿지의 물성이 현저하게 저하된다. 따라서, 패터닝된 제1감광막(331)이 포지티브 슬로프(positive slope)를 갖도록 할 필요가 있다. 이를 위해 패터닝된 제1감광막(331)을 하드 베이킹(hard baking)한다. 패터닝된 제1감광막(331)을 하드 베이킹(hard baking)하게 되면 제1감광막(331)이 리플로우(reflow)되어, 도 6에 도시된 바와 같이 포지티브 슬로프를 갖는 제1감광막(335)을 형성할 수 있게 된다.
다음으로, 도 7에 도시된 바와 같이, 포지티브 슬로프를 갖는 제1감광막(335)과 표면이 노출된 하부 전극(321) 상에 금속 시드층(340)을 형성한다. 금속 시드층(340)은 금속, 금속 질화물, 전도성 산화물 등으로 형성할 수 있다. 금속 시드층(340)은 에어브릿지를 이루는 전도성 물질을 증착하기 위한 전기 도금시에 시드(seed)의 역할을 한다. 이와 같이, 포지티브 슬로프를 갖는 제1감광막(335) 상에 금속 시드층(340)을 형성하면, 금속 시드층(340)이 중간에 끊김 없이 연속적으로 증착이 가능하게 된다.
다음으로, 도 8에 도시된 바와 같이, 금속 시드층(340) 상에 제2감광막(350)을 형성한다. 제2감광막(350)은 스핀-코팅법으로 도포할 수 있으며, 제2감광막(350) 도포 후, 건조를 위한 소프트 베이킹을 수행할 수 있다. 제2감광막(350)은 제1감광막(330)과 마찬가지로, 네거티브 포토레지스트로 이루어질 수 있고, 바람직하게는 제1감광막(330)을 이루는 물질과 동일한 물질로 이루어진다. 본 실시예에서는 제2감광막(350)을 제1감광막(330)과 마찬가지로 미국의 futurrex사의 NR9-3000PY를 이용하여 형성하였다. 그리고 노광 공정과 현상 공정을 통해, 제2감광막(350)을 도 9에 도시된 바와 같이 패터닝하여, 금속 시드층(340)의 일부가 노출되도록 한다. 표면이 노출되는 영역은 에어브릿지가 형성되는 영역에 해당한다.
다음으로, 도 10에 도시된 바와 같이, 표면이 노출된 금속 시드층(340) 상에 전도성 물질을 증착하여, 에어브릿지(360)를 형성한다. 에어브릿지(360)는 전기 도금으로 형성할 수 있으며, 에어브릿지(360)를 이루는 전도성 물질은 금속일 수 있 다.
다음으로, 기판(310) 상에 존재하는 제1감광막(335), 제2감광막(351) 및 금속 시드층(340) 중 제1감광막(335)과 제2감광막(351) 사이에 형성되어 있는 부분을 제거하여, 도 12에 도시된 바와 같이 참조번호 325로 표시된 하부 전극과 에어브릿지(360) 상에 공기층(380)이 형성되도록 한다. 제1감광막(335), 제2감광막(351) 및 금속 시드층(340) 중 제1감광막(335)과 제2감광막(351) 사이에 형성되어 있는 부분을 제거하기 위해, 아세톤을 이용할 수 있다. 아세톤은 포토레지스트를 제거할 수 있으므로, 아세톤을 이용하면 복잡한 공정을 거치지 않더라도 손쉽게 제1감광막(335)과 제2감광막(351)을 제거할 수 있다.
그리고 제1감광막(335)과 제2감광막(351) 제거시에 제1감광막(335)과 제2감광막(351) 사이에 형성된 금속 시드층을 함께 제거하기 위해, 도 11에 도시된 바와 같이, 아세톤 스프레이(370)를 이용할 수 있다. 아세톤 스프레이(370)를 이용하면, 제1감광막(335)과 제2감광막(351) 사이에 형성된 금속 시드층은 제1감광막(335)이 제거될 때, 리프트 오프(lift-off) 방식으로 함께 제거된다. 즉, 아세톤 스프레이(370)를 이용하면, 기판(310) 상에 존재하는 제1감광막(335), 제2감광막(351) 및 금속 시드층(340) 중 제1감광막(335)과 제2감광막(351) 사이에 형성되어 있는 부분을 하나의 공정으로 제거할 수 있게 되어, 공정 시간 단축 및 공정 비용 절감의 효과를 가져오게 된다.
도 3 내지 도 12에 도시된 방법을 이용하면, 네거티브 포토레지스트를 이용하여 물성이 우수한 에어브릿지를 제조하는 것이 가능할 뿐만 아니라, 공정 시간을 단축할 수 있고, 공정 비용을 절감하여 에어브릿제 제조 공정의 생산성을 향상시킬 수 있게 된다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
도 1은 에어브릿지의 일 예를 개략적으로 나타낸 단면도이다.
도 2는 도 1의 평면도이다.
도 3 내지 도 12는 본 발명에 따른 에어브릿지 제조방법에 대한 바람직한 일 실시예의 수행과정을 나타낸 도면들이다.
<도면의 주요부분에 대한 부호의 설명>
310...기판 321, 325...하부 전극
330...제1감광막 340...금속 시드층
350...제2감광막 360...금속 배선
370...아세톤 스프레이

Claims (5)

  1. 기판 상에 복수의 하부 전극을 형성하는 단계;
    상기 기판 상에, 상기 복수의 하부 전극이 함께 덮이도록 네거티브 포토레지스트(negative photoresist)로 이루어진 제1감광막을 도포하는 단계;
    적어도 2개의 하부 전극 표면이 노출되도록, 상기 제1감광막을 패터닝하는 단계;
    상기 패터닝된 제1감광막의 측벽이 포지티브 슬로프(positive slope)를 갖도록, 상기 제1감광막을 하드 베이킹(hard baking)하는 단계;
    상기 포지티브 슬로프를 갖는 제1감광막 상에 금속 시드층을 형성하는 단계;
    상기 금속 시드층 상에 상기 제1 감광막과 동일한 물질로 이루어진 제2감광막을 형성하는 단계;
    상기 제2감광막을 패터닝하는 단계;
    상기 금속 시드층 상에 전도성 물질을 증착하여 에어브릿지를 형성하는 단계; 및
    상기 제1감광막과 상기 제2감광막을 제거하면서 상기 제1감광막과 제2감광막 사이에 형성된 금속 시드층은 상기 제1감광막이 제거될 때 리프트 오프(lift-off) 방식으로 함께 제거하여 상기 제1감광막, 상기 제2감광막 및 상기 제1감광막과 제2감광막 사이에 형성된 금속 시드층을 제거하는 단계;를 포함하는 것을 특징으로 하는 에어브릿지 제조방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1감광막, 상기 제2감광막 및 상기 제1감광막과 제2감광막 사이에 형성된 금속 시드층을 제거하는 단계는, 상기 제1감광막과 제2감광막을 아세톤에 노출시켜 수행하는 것을 특징으로 하는 에어브릿지 제조방법.
  5. 제4항에 있어서,
    상기 아세톤은 아세톤 스프레이를 이용하여 상기 제1감광막과 제2감광막에 분사하는 것을 특징으로 하는 에어브릿지 제조방법.
KR1020080136539A 2008-12-30 2008-12-30 네거티브 포토레지스트를 이용한 에어브릿지 제조방법 KR101043343B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080136539A KR101043343B1 (ko) 2008-12-30 2008-12-30 네거티브 포토레지스트를 이용한 에어브릿지 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080136539A KR101043343B1 (ko) 2008-12-30 2008-12-30 네거티브 포토레지스트를 이용한 에어브릿지 제조방법

Publications (2)

Publication Number Publication Date
KR20100078312A KR20100078312A (ko) 2010-07-08
KR101043343B1 true KR101043343B1 (ko) 2011-06-21

Family

ID=42639547

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080136539A KR101043343B1 (ko) 2008-12-30 2008-12-30 네거티브 포토레지스트를 이용한 에어브릿지 제조방법

Country Status (1)

Country Link
KR (1) KR101043343B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110277376A (zh) * 2019-05-07 2019-09-24 福建省福联集成电路有限公司 一种空气桥集成电感及其制作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA3074067C (en) 2017-08-31 2023-09-12 Google Llc Quantum information processing device formation
US11289637B2 (en) * 2019-04-11 2022-03-29 International Business Machines Corporation Transmon qubits with trenched capacitor structures

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030020930A (ko) * 2000-07-12 2003-03-10 모토로라 인코포레이티드 전자 부품 및 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030020930A (ko) * 2000-07-12 2003-03-10 모토로라 인코포레이티드 전자 부품 및 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110277376A (zh) * 2019-05-07 2019-09-24 福建省福联集成电路有限公司 一种空气桥集成电感及其制作方法

Also Published As

Publication number Publication date
KR20100078312A (ko) 2010-07-08

Similar Documents

Publication Publication Date Title
JP5777153B2 (ja) アレイ基板のマザーボードの製造方法
CN107230661A (zh) 一种阵列基板及其制备方法、显示装置
WO2018176766A1 (zh) 显示基板的制备方法、阵列基板及显示装置
US20150144883A1 (en) Forming recessed structure with liquid-deposited solution
US10204933B2 (en) Thin film transistor and method for manufacturing the same, and display panel
KR20150087691A (ko) 임베디드 트레이스 기판과 그의 범프 형성 방법
KR101043343B1 (ko) 네거티브 포토레지스트를 이용한 에어브릿지 제조방법
CN110752207B (zh) 一种背面电容结构及制作方法
CN106298500B (zh) 降低微负载效应的蚀刻方法
CN107275380B (zh) 一种化合物半导体的金属层及其制备方法
CN104952735B (zh) 具有金属柱的芯片封装结构及其形成方法
CN110379707B (zh) 一种金属图形化的剥离结构及其制作方法
CN107611084A (zh) 一种阵列基板接触孔制备方法、阵列基板及显示器件
CN105229781B (zh) 使用电介质桥接器的电镀方法和电镀结构
JP4068190B2 (ja) 半導体装置の多層配線形成方法
TWI581389B (zh) 半導體結構及其製造方法
CN110491830B (zh) 一种空气桥制作方法及具有该空气桥的器件
CN107785307B (zh) 具有台阶型的氮化钛图形的制造方法
JP2514744B2 (ja) 半導体装置の製造方法
KR100645459B1 (ko) 반도체 장치 제조 방법
CN107680942B (zh) 线路载板及其制作方法
KR101186697B1 (ko) 반도체에 도금 패턴을 형성하는 방법 및 이에 의해 제조된 반도체
JPS5893353A (ja) 半導体装置の製造方法
US20140311911A1 (en) Multi-stage transfer mold manufacturing method, multi-stage transfer mold manufactured thereby, and component produced thereby
JP3141855B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150507

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170516

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee